JP4282412B2

JP4282412B2 - 電流源回路

Info

Publication number: JP4282412B2
Application number: JP2003310271A
Authority: JP
Inventors: 克明磯部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-09-02
Filing date: 2003-09-02
Publication date: 2009-06-24
Anticipated expiration: 2023-09-02
Also published as: US20070146010A1; US7518406B2; JP2005078510A; US20050088245A1; US7190234B2

Description

本発明は、電流源回路、電流制御型のリングオシレータおよびそれらを有する不揮発性半導体記憶装置、それを用いた電子カードと電子装置に係り、例えばNANDフラッシュメモリやその応用装置に使用されるものである。

半導体装置において、内部のタイマー回路や昇圧回路等のクロックに使用するためのクロックを発生するリングオシレータを内蔵する場合がある。

図１１は、半導体装置に内蔵される従来のリングオシレータの一例を示す。

このリングオシレータは、インバータIVを単位遅延素子とし、奇数段のインバータIVがリング状に接続されて構成される。このリングオシレータの発振周期Toscは、インバータIVの段数n と各インバータの出力信号の立ち上がり時間tph と立ち下がり時間tpl とによって決まり、
Tosc=n×(tph+tpl)
と表すことができる。

タイマー回路や昇圧回路等に使用するクロック信号は、電源電圧やトランジスタの閾値などに依存しない正確な周期であること、もしくは、周期を制御できることが望ましい。また、昇圧回路のクロック信号としては、昇圧回路の昇圧効率を高めるために、電源電圧が下がるにつれて周期が短くなり、電源電圧が上がるにつれて周期が長くなることが望ましい。

しかし、インバータIVを単位遅延素子としたリングオシレータにおいては、インバータIVの出力信号の立ち上がり時間tph や立ち下がり時間tpl は電源電圧が上がるほど速くなるので、発生されるクロック信号の周期は電源電圧が上がるほど短くなる。

図１２は、図１１に示したリングオシレータの発振周期Toscの電源電圧依存性の一例を示す特性図である。

電源電圧が２Ｖ以上の高い領域では、発振周期Toscの電源電圧依存性は少ないが、電源電圧が２Ｖから低下すると、発振周期Toscは急激に長くなる（発振周波数が急激に低下する）。

したがって、図１１に示したリングオシレータの出力を昇圧回路のクロック信号として使用する場合、昇圧回路が低電圧動作に最適化されると、高電圧動作時に昇圧回路の能力が高くなり過ぎ、リップル等の問題が生じる。

また、図１１に示したリングオシレータにおけるインバータの出力信号の立ち上がり時間tph や立ち下がり時間tpl はトランジスタの閾値にも依存するので、閾値のバラツキを考慮すると、発振周期Tosc（発生するクロック信号の周期）を制御することは難しい。

図１３は、半導体装置に内蔵されるリングオシレータの他の従来例を示す。

このリングオシレータは、定電流で動作する差動アンプ９０を単位遅延素子とし、奇数段の差動アンプ９０がリング状に接続されて構成されている。

差動アンプ９０は、前段からの相補信号を受けるペアトランジスタN1,N2 と、電源ノードとペアトランジスタN1,N2 のドレインとの間に接続された負荷抵抗Rrと、前記ペアトランジスタN1,N2 のソース共通接続ノードと接地ノードとの間に接続され、ゲートにバイアス電圧biasn を受けて定電流Irを流す電流源用のNMOSトランジスタN3と、寄生容量を含んだ出力容量Crから構成される。

この差動アンプ９０の遅延時間は、定電流Ir、負荷抵抗Rr、寄生容量を含めた容量Crで決まる。電流Irを大きくするほど、抵抗Rrを小さくするほど、容量Crを小さくするほど、遅延時間は短くなる。これらのパラメータを変えることで、リングオシレータで発生するクロック信号の周期を変えることができる。また、差動アンプ９０から出力する相補的なクロック信号の振幅はRr×Irで決まり、電源電圧Vccに依存しないので、電源変動や低電圧に強い。

一方、温度に依存しない定電流を生成するために、BGR （バンドギャップリファレンス）型の基準電圧源を用い、正の温度特性を持つ電流源の電流と負の温度特性を持つ電流源の電流を足し合わせることにより温度特性を消すことが知られている。

図１４（ａ）、（ｂ）、（ｃ）は、それぞれ対応して、正の温度特性を持つBGR （バンドギャップリファレンス）型の電流源、負の温度特性を持つ電流源、温度特性を消す電流源の一例を示す。

図１４（ａ）中、正の温度特性を持つ電流Ｉａは、
Ｉａ= ２ｋＴ・ｌｎＮ／Ｒａ２・ｑ
と表すことができ、正の温度特性を持つ。ただし、Ｎは２個のダイオードの面積比である。

図１４（ｂ）中、負の温度特性を持つ電流Ｉｂは、
Ｉｂ= ＶＡ／Ｒｂ
と表すことができる。ここで、ＶＡはダイオードの特性で決まり、温度が上がるとＶＡは低くなるので、負の温度特性を持つ。

図１４（ｃ）に示すように、図１４（ａ）に示した電流源の電流Ｉａをコピーした電流Ｉａと、図１４（ｂ）に示した電流源の電流Ｉｂをコピーした電流Ｉｂを足し合わせる際、ＩａとＩｂの比を最適に選択すれば、温度特性をキャンセルすることが可能となる。このように最適に足し合わせた電流Ｉｃを電流ミラー回路でコピーすることにより、それぞれダイオード接続された２つのトランジスタにより２つのバイアス電圧nbias、pbias を生成することができ、これに基づいて定電流源を生成することができる。このように生成された電流ＩｃのVcc 依存性はなく、使用しているトランジスタの閾値によりバイアス電圧nbias、pbias が変化するので、閾値の依存性もキャンセルすることができる。

しかし、図１４（ｃ）に示した電流源の動作を、例えば4V程度から1V程度までの広い範囲の電源電圧Vcc に対応させようとすると、電源電圧Vcc によって定電流源のトランジスタのドレイン・ソース間電圧Vds もそれに応じて変化する。この場合、トランジスタの５極間領域のIV特性がVds に依らずに一定であればいいが、一般的に５極間領域においても、Vds が大きくなるにつれてIds は増える特性を持つ。つまり、厳密には、定電流源も電源電圧Vcc に対して正の依存性を持つことになる。

このような電流源を使って前記したようなリングオシレータを構成した場合、定電流源が正の電源電圧依存性を持つので、出力クロック信号の周期は、電源電圧が高くなると短く、電源電圧が低くなると長くなる問題がある。

なお、定電流源の電流と電源電圧に依存する電流との差の電流でリングオシレータを構成する回路の一部の動作を制御する技術が特許文献１に開示されている。
米国特許第６，４１４，５１６号明細書

上記したように従来の半導体装置に内蔵されるリングオシレータは、出力クロック信号の周期が電源電圧に依存して変化し、電源電圧が高くなると周期が短くなり、電源電圧が低くなると周期が長くなるという問題がある。

本発明は上記の問題点を解決すべくなされたもので、電源電圧に対して正または負の依存性を持ち、温度や使用トランジスタの閾値のバラツキに依存しない電流を生成する電流源回路を提供することを目的とする。

本発明の電流源回路の第１の態様は、正の温度特性を持つバンドギャップ型の第１の電流源及び負の温度特性を持つ第２の電流源を有し、前記第１の電流源の電流に比例した電流と前記第２の電流源の電流に比例した電流とを足し合わせて温度特性を有しない電流を生成し、この温度特性を有しない電流を、ダイオード接続された第１のNMOSトランジスタ及びこの第１のNMOSトランジスタにカレントミラー接続された第２のNMOSトランジスタからなる電流ミラー回路でコピーし、かつダイオード接続された第１のPMOSトランジスタを前記第２のNMOSトランジスタに直列に接続して構成され、前記第１のPMOSトランジスタのゲートから第１のゲートバイアス電圧が取り出される第１のバイアス電圧生成回路と、ダイオード接続された第３のNMOSトランジスタと電源電圧が与えられる電源ノードとの間に第１の抵抗素子が接続され、前記第３のNMOSトランジスタに流れる第１の電流を第４のNMOSトランジスタで折り返して第２のPMOSトランジスタで受ける第１のカレントミラー回路と、前記第３のNMOSトランジスタのドレイン・ゲート接続ノードの電位が比較電位として入力するオペアンプの出力が第３のPMOSトランジスタのゲートに入力し、前記第３のPMOSトランジスタのドレインに前記第１の抵抗素子と等しい抵抗値を有する第２の抵抗素子が接続され、前記第３のPMOSトランジスタのドレイン電位が前記オペアンプの基準入力となり、前記第３のPMOSトランジスタに第２の電流が流れる帰還回路と、前記第２のPMOSトランジスタと前記第４のNMOSトランジスタを直列に接続したノードにゲートが接続され、前記第２のPMOSトランジスタに流れる電流に比例した電流が流れる第４のPMOSトランジスタ及び前記第３のPMOSトランジスタのゲートにゲートが接続され、前記第３のPMOSトランジスタに流れる電流に比例した電流が流れる第５のPMOSトランジスタからなり、前記第１の電流をコピーした電流と前記第２の電流をコピーした電流とを足し合わせる電流加算回路と、前記電流加算回路で得られた電流がダイオード接続された第５のNMOSトランジスタに流れ、前記第５のNMOSトランジスタのゲートから第２のゲートバイアス電圧が取り出される第２のバイアス電圧生成回路と、前記第１のゲートバイアス電圧がゲートに入力し、第３の電流を流す第６のPMOSトランジスタからなる第１の回路と、前記第２のゲートバイアス電圧がゲートに入力し、前記第５のNMOSトランジスタとカレントミラー回路を構成して第４の電流を流す第６のNMOSトランジスタからなる第２の回路と、前記第６のPMOSトランジスタと第６のNMOSトランジスタを直列に接続したノードに接続され、前記第３の電流と第４の電流との大きさの差で決まる第５の電流が流れるダイオード接続された第７のNMOSトランジスタと、前記第７のNMOSトランジスタにカレントミラー接続された第８のNMOSトランジスタと、前記第８のNMOSトランジスタに直列に接続され、ダイオード接続された第７のPMOSトランジスタとからなり、前記第７のNMOSトランジスタのゲートから第３のゲートバイアス電圧が取り出され、かつ前記第７のPMOSトランジスタのゲートから第４のゲートバイアス電圧が取り出される第３の回路とを具備することを特徴とする。

本発明の電流源回路の第２の態様は、正の温度特性を持つバンドギャップ型の第１の電流源及び負の温度特性を持つ第２の電流源を有し、前記第１の電流源の電流に比例した電流と前記第２の電流源の電流に比例した電流とを足し合わせて温度特性を有しない電流を生成し、この温度特性を有しない電流を、ダイオード接続された第１のNMOSトランジスタに流し、前記第１のNMOSトランジスタのゲートから第１のゲートバイアス電圧が取り出される第１のバイアス電圧生成回路と、ダイオード接続された第２のNMOSトランジスタと電源電圧が与えられる電源ノードとの間に第１の抵抗素子が接続され、前記第２のNMOSトランジスタに流れる第１の電流を第３のNMOSトランジスタで折り返して第１のPMOSトランジスタで受ける第１のカレントミラー回路と、前記第２のNMOSトランジスタのドレイン・ゲート接続ノードの電位が比較電位として入力するオペアンプの出力が第２のPMOSトランジスタのゲートに入力し、前記第２のPMOSトランジスタのドレインに前記第１の抵抗素子と等しい抵抗値を有する第２の抵抗素子が接続され、前記第２のPMOSトランジスタのドレイン電位が前記オペアンプの基準入力となり、前記第２のPMOSトランジスタに第２の電流が流れる帰還回路と、前記第１のPMOSトランジスタと前記第３のNMOSトランジスタを直列に接続したノードにゲートが接続され、前記第１のPMOSトランジスタに流れる電流に比例した電流が流れる第３のPMOSトランジスタ及び前記第２のPMOSトランジスタのゲートにゲートが接続され、前記第２のPMOSトランジスタに流れる電流に比例した電流が流れる第４のPMOSトランジスタからなり、前記第１の電流をコピーした電流と前記第２の電流をコピーした電流とを足し合わせる電流加算回路と、前記電流加算回路で得られた電流がダイオード接続された第４のNMOSトランジスタに流れ、前記第４のNMOSトランジスタに流れる電流を第５のNMOSトランジスタで折り返してダイオード接続された第５のPMOSトランジスタで受け、前記第５のPMOSトランジスタのゲートから第２のゲートバイアス電圧が取り出される第２のバイアス電圧生成回路と、前記第２のゲートバイアス電圧がゲートに入力し、前記第５のPMOSトランジスタとカレントミラー回路を構成して第３の電流を流す第６のPMOSトランジスタからなる第１の回路と、前記第１のゲートバイアス電圧がゲートに入力し、第４の電流を流す第６のNMOSトランジスタからなる第２の回路と、前記第６のPMOSトランジスタと第６のNMOSトランジスタを直列に接続したノードに接続され、前記第３の電流と第４の電流との大きさの差で決まる第５の電流が流れるダイオード接続された第７のPMOSトランジスタと、前記第７のNMOSトランジスタにカレントミラー接続された第８のPMOSトランジスタと、前記第８のPMOSトランジスタに直列に接続され、ダイオード接続された第７のNMOSトランジスタとからなり、前記第７のPMOSトランジスタのゲートから第３のゲートバイアス電圧が取り出され、かつ前記第７のNMOSトランジスタのゲートから第４のゲートバイアス電圧が取り出される第３の回路とを具備することを特徴とする。

本発明によれば、電源電圧に対して負の依存性を持つ電流源回路を提供することができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

＜第１の実施形態＞
図１は、本発明に係る電流源回路の第１の実施形態を示している。

この電流源回路は、第１のカレントミラー回路１１と、第２のカレントミラー回路１２と、帰還回路１３と、電流加算回路１４とからなる。

第１のカレントミラー回路１１は、ダイオード接続された第１のNMOSトランジスタMN1 と、電源電圧Vcc が与えられるVcc ノードと第１のNMOSトランジスタMN1 のドレインとの間に接続された第１の抵抗素子Rxと、前記NMOSトランジスタMN1 に流れる第１の電流IX=(Vcc −nvth)/RXを折り返す第２のNMOSトランジスタMN2 と、前記第２のNMOSトランジスタMN2 の電流を受けるダイオード接続（ゲート・ドレイン相互接続）された第１のPMOSトランジスタMP1 とからなる。ここで、第１のPMOSトランジスタMP1 のゲートノードに生成される電位nvth1 をミラー電位と称する。

帰還回路１３は、ソースがVcc ノードに接続された第２のPMOSトランジスタMP2 と、前記第２のPMOSトランジスタMP2 のドレインに接続された第２の抵抗素子Rxと、第１のNMOSトランジスタMN1 のドレイン・ゲート接続ノードの電位(nvth)が比較入力となり、前記第２のPMOSトランジスタMP2 のドレインの電位(nvthr)が帰還入力となり、出力電位nvth2 が第２のPMOSトランジスタMP2 のゲート電位として入力するオペアンプOP1 からなる。このオペアンプOP1 の動作により、前記nvthとnvthr が等しくなり、第２のPMOSトランジスタMP2 に第２の電流Iy=nvth/Rxが流れる。

電流加算回路１４は、前記第１のカレントミラー回路１１で生成されたミラー電位nvth1 がゲート電位として入力するダイオード接続された第３のPMOSトランジスタMP3 により第１の電流Ixをコピーした電流と、前記オペアンプOP1 の出力電位nvth2 がゲート電位として入力するダイオード接続された第４のPMOSトランジスタMP4 により第２の電流Iyをコピーした電流を足し合わせて合成電流(Ix+Iy)=Vcc/Rxを得るように構成されている。

第２のカレントミラー回路１２は、前記合成電流Vcc/Rxが流れるダイオード接続された第３のNMOSトランジスタMN3 と、この第３のNMOSトランジスタMN3 に流れる電流Vcc/Rxを折り返す第４のNMOSトランジスタMN4 と、この第４のNMOSトランジスタMN4 の電流を受けるダイオード接続された第５のPMOSトランジスタMP5とからなる。ここで、第３のNMOSトランジスタMN3 のゲートノードに生成される電位（バイアス電圧nbv ）、第５のPMOSトランジスタMP5 のゲートノードに生成される電位（バイアス電圧pbv ）はそれぞれ取り出され、他の回路で使用される。

なお、図１中の各MOS トランジスタは、Vcc が例えば1.6v〜1.8V程度と低い場合でも動作可能であるように、閾値電圧が低い特性を有するエンハンスメント型のものである。

上記したように図１の電流源回路によれば、電源電圧Vcc に対して正の依存性を持つ電流Vcc/Rxを生成することができる。

＜第２の実施形態＞
図２は、本発明に係る電流源回路の第２の実施形態を示している。

この電流源回路は、温度や使用トランジスタの閾値のバラツキに依存しないが電源電圧Vcc に対して正の依存性（Vcc が高くなると増加する特性）を持つ第１の電流Icを生成する第１の回路２１と、温度や使用トランジスタの閾値のバラツキに依存しないが電源電圧Vcc に対して前記第１の電流よりも大きい正の依存性を持つ第２の電流を生成する第２の回路２２と、第１の回路１１と第２の回路１２を接続し、第１の電流から第２の電流を差し引き、電源電圧Vcc に対して負の依存性を持つ第３の電流を生成し、この第３の電流を折り返す第３の回路２３を有する。

第１の回路２１は、図１４（ｃ）を参照して前述した従来例の第１の電流源で生成されたバイアス電圧pbias がゲートに入力するダイオード接続されたPMOSトランジスタMP6 からなる。上記PMOSトランジスタMP6 に流れる第１の電流Icは正のVcc 依存性を持つ。

第２の回路２２は、図１を参照して前述した電流源回路で生成された電源電圧Vcc に対して正の依存性を持つバイアス電圧nbv がゲートに入力するダイオード接続されたNMOSトランジスタMN5 からなる。

上記NMOSトランジスタMN5 に流れる第２の電流は、図１の電流源回路で生成される電流Vcc/Rxに比例した電流a×(Vcc/Rx) である。この比例係数ａは、図１の電流源回路でバイアス電圧nbv を生成するNMOSトランジスタMN3 のチャネル幅に対するNMOSトランジスタMN5 のチャネル幅の比（ミラー比）で決まる。

第３の回路２３は、前記PMOSトランジスタMP6 とNMOSトランジスタMN5 を直列に接続したノードにカレントミラー回路が接続されている。上記カレントミラー回路は、前記PMOSトランジスタMP6 の電流とNMOSトランジスタMN5 の電流との差電流が流れるダイオード接続されたNMOSトランジスタMN6 と、このNMOSトランジスタMN6 の電流を折り返すNMOSトランジスタMN7 とからなり、このNMOSトランジスタMN7 の電流はダイオード接続されたPMOSトランジスタMP7 に流れる。

上記カレントミラー回路のNMOSトランジスタMN6 には、第１の回路２１のPMOSトランジスタMP6 に流れる電流Icから第２の回路２２のNMOSトランジスタMN5 に流れる電流a×(Vcc/Rx) を引いた電流Ic−a×(Vcc/Rx) が入力する。このNMOSトランジスタMN5 のゲートノードの電位はゲートバイアス電圧nbiasv2 として利用され、PMOSトランジスタMP7 のゲートノードの電位は、ゲートバイアス電圧pbiasv2 として利用される。

ここで、前記IcのVcc 依存性よりもa×(Vcc/Rx) のVcc 依存性の方が大きくなるように比例係数ａを選択すれば、負のVcc 依存を持つバイアス電圧nbiasv2 、pbiasv2 を生成することができる。このゲートバイアス電圧nbiasv2 、pbiasv2 を用いて生成される電流は、使用トランジスタの閾値のバラツキや温度特性には依存しない。

なお、前記a×(Vcc/Rx) のVcc 依存性をIcのVcc 依存性と同じになるように比例係数ａを選択すれば、ゲートバイアス電圧nbiasv2 、pbiasv2 のVcc 依存性をキャンセルすることも可能になる。

＜第２の実施形態の変形例＞
図３に示す電流源回路は、図２を参照して前述した電流源回路と比べて、NMOSトランジスタとPMOSトランジスタとを相互に置き換え、電源ノードと接地ノードとを互いに置換したものである。

即ち、図３中の第１の回路３１は、図１４（ｃ）を参照して前述した従来例の第１の電流源で生成されたバイアス電圧nbias がゲートに入力するダイオード接続されたNMOSトランジスタMN10からなる。上記NMOSトランジスタMN10に流れる第１の電流Icは正のVcc 依存を持つ。

図３中の第２の回路３２は、図１を参照して前述した電流源回路で生成された電源電圧Vcc に対して正の依存性を持つバイアス電圧pbv がゲートに入力するダイオード接続されたPMOSトランジスタMP10からなる。

上記PMOSトランジスタMP10に流れる第２の電流は、図１の電流源回路で生成される電流Vcc/Rxに比例した電流a×(Vcc/Rx) である。この比例係数ａは、図１の電流源回路で前記バイアス電圧pbv を生成するPMOSトランジスタMP5 のチャネル幅に対する前記PMOSトランジスタMP10のチャネル幅の比（ミラー比）で決まる。

図３中の第３の回路３３は、前記PMOSトランジスタMP10とNMOSトランジスタMN10の直列接続ノードにカレントミラー回路が接続されている。上記カレントミラー回路は、前記PMOSトランジスタMP10の電流とNMOSトランジスタMN10の電流の差電流が流れるダイオード接続されたPMOSトランジスタMP11と、このPMOSトランジスタMP11のドレインの電流を折り返すPMOSトランジスタMP12とからなり、このPMOSトランジスタMP11の電流はダイオード接続されたNMOSトランジスタMN12に流れる。

上記カレントミラー回路のPMOSトランジスタMP11には、第１の回路３１のNMOSトランジスタMN10に流れる電流Icと第２の回路３２のPMOSトランジスタMP10に流れる電流a(Vcc/Rx) との差電流Ic-a×(Vcc/Rx)が入力する。このPMOSトランジスタMP11のゲートノードの電位はゲートバイアス電圧pbiasv3 として利用され、PMOSトランジスタMP12のゲートノードの電位は、ゲートバイアス電圧pbiasv3 として利用される。

ここで、IcのVcc 依存性よりもa×(Vcc/Rx) のVcc 依存性の方が大きくなるように比例係数ａを選択すれば、負のVcc 依存を持つゲートバイアス電圧pbiasv3 、nbiasv3 を生成することができる。このゲートバイアス電圧pbiasv3 、nbiasv3を用いて生成される電流は、使用トランジスタの閾値のバラツキや温度特性には依存しない。

なお、a×(Vcc/Rx) のVcc 依存性をIcのVcc 依存性と同じになるように比例係数ａを選択すれば、ゲートバイアス電圧nbiasv2 、nbiasv3 のVcc 依存性を消すことも可能になる。

上記したように第２の実施形態の電流源回路は、温度や使用トランジスタの閾値のバラツキに依存しない（温度特性や閾値依存性がない）でVcc に対して正の依存性を持つ２つの電流源を有し、１つの電流源の電流からもう１つ電流源の電流を差し引くことにより、Vcc に対して負の依存性を持つ電流が得られる。

＜第３の実施形態＞
第３の実施形態では、前述したようにVcc に対して負の依存性を持つ電流源回路により、リングオシレータの単位遅延素子の電流を制御することにより、Vccが低くなると周期が速くなるクロックを生成する例を説明する。

図４は、本発明に係るリングオシレータの一例として差動アンプを単位遅延素子とした電流制御型のリングオシレータを示している。

このリングオシレータは、単位遅延素子として定電流で動作する奇数段の差動アンプ４０をリング状に接続して構成されている。

差動アンプ４０は、前段から相補信号を受けるペアトランジスタN1,N2 と、電源ノードとペアトランジスタN1,N2 のドレインとの間に接続された負荷抵抗Rrと、ペアトランジスタN1,N2 のソース共通接続ノードと接地ノードとの間に接続され、ゲートに前述した第２の実施形態の電流源回路からVcc に対して負の依存性を持つバイアス電圧nbias2（またはnbias3）を受けて定電流Irを流す電流源用のNMOSトランジスタN3と、寄生容量を含んだ出力容量Crから構成される。

この差動アンプ４０の遅延時間は、Vcc に対して負の依存性を持つバイアス電圧nbias2（またはnbias3）に応じて決まる定電流Ir、負荷抵抗Rr、寄生容量を含めた容量Crで決まる。電流Irを大きくするほど、負荷抵抗Rrを小さくするほど、容量Crを小さくするほど、遅延時間は速くなる。これらのパラメータを変えることで、図４のリングオシレータで発生するクロック信号の周期を変えることができる。また、差動アンプ４０から出力する相補的なクロック信号の振幅はRr×Irで決まり、Vcc に依存しないので、電源変動や低電圧に強い。

この場合、電流源用のNMOSトランジスタN3のドレイン電圧VdはVcc と共に増加し、そのドレイン・ソース間電圧Vds の増加により電流が増加する。このようなVcc に対して正の依存性を持つVds によりNMOSトランジスタN3の電流が増加する効果を、前述したようなVcc に対して負の依存性を持つバイアス電圧nbias2（またはnbias3）によりNMOSトランジスタN3の電流を減少させる効果で以下に述べる（１）、（２）のように抑制することができる。

（１）Vcc に対して正の依存性を持つVds によりNMOSトランジスタN3の電流が増加する効果を、Vcc に対して負の依存性を持つnbias2（またはnbias3）によりNMOSトランジスタN3の電流を減少させる効果でキャンセルするように、図２中のnbias2供給用トランジスタMN6 （または、図３中のnbias3供給用トランジスタMN12）と電流源用のNMOSトランジスタN3のミラー比を設定する。これにより、図４のリングオシレータの単位遅延素子の動作電流がVcc に依存しなくなり、リングオシレータの発振周期はVcc に依存しなくなる。

（２）Vcc に対して正の依存性を持つVds によりNMOSトランジスタN3の電流が増加する効果よりも、Vcc に対して負の依存性を持つnbias2（またはnbias3）によりNMOSトランジスタN3の電流を減少させる効果の方が大きくなるように、前記ミラー比を設定する。これにより、図４のリングオシレータの単位遅延素子の動作電流がVcc に対して負の依存性を持つようになり、リングオシレータの発振周期は、Vcc が下がるほど短くなる。

このリングオシレータの発振出力をCMOSレベルに増幅し、例えば昇圧回路のクロック信号として使用すれば、Vcc が下がるにつれて周期が短くなり、Vccが上がるにつれて周期が長くなるので、昇圧回路の昇圧効率が良くなる。

＜第３の実施形態の変形例＞
図５に示すリングオシレータは、図４を参照して前述したリングオシレータと比べて、単位遅延素子である差動アンプ４０ａの構成が異なり、その他は同じであるので図４中と同一符号を付している。

このリングオシレータに使用されている差動アンプ４０ａは、図４を参照して前述したリングオシレータに使用されている差動アンプ４０と比べて、負荷抵抗としてPMOSトランジスタP1,P2 が用いられている点が異なり、その他は同じであるので図４中と同一符号を付している。

この差動アンプの遅延時間は、Vcc に対して負の依存性を持つバイアス電圧nbias2（またはnbias3）に応じて決まる定電流Ir、Vcc に対して負の依存性を持つバイアス電圧pbias2（またはpbias3）に応じて決まる負荷トランジスタP1,P2 の抵抗値Rr、寄生容量を含めた容量Crで決まる。電流Irを大きくするほど、負荷トランジスタP1,P2 の抵抗値Rrを小さくするほど、容量Crを小さくするほど、遅延時間は速くなる。

＜第４の実施形態＞
前述した第２の実施形態の電流源回路を、Vcc に対して依存性を持たないように構成し、この電流源回路によって、電流制御型のCMOSインバータを単位遅延素子として用いた電流制御型のリングオシレータの電流を制御することも可能であり、その一例を第４の実施形態で説明する。

図６は、本発明に係る電流制御型のリングオシレータの他の例を示している。このリングオシレータは、電流制御型のCMOSインバータ６０を単位遅延素子とし、奇数段のCMOSインバータ６０がリング状に接続されて構成されている。

上記電流制御型のCMOSインバータ６０は、Vcc ノードと接地ノードとの間に、電流制御用のPMOSトランジスタTP2 と、ゲート相互が接続されているPMOSトランジスタTP1 およびNMOSトランジスタTN1 と、電流制御用のNMOSトランジスタTN2とからなる。

電流制御用のPMOSトランジスタTP2 のゲートには、前述したようなVcc に対して負の依存性を持つバイアス電圧pbias2（またはpbias3）が印加され、電流制御用のPMOSトランジスタTN2 のゲートには、前述したようなVcc に対して負の依存性を持つバイアス電圧nbias2（またはnbias3）が印加される。

上記したようにリングオシレータの単位遅延素子であるCMOSインバータ６０の電流を、Vcc に対して負の依存性を持つ電流源回路により制御することにより、CMOSインバータ６０のトランジスタの閾値に依存せずに、Vcc が低くなると周期が速くなるクロック信号を生成することが可能になる。

＜第５の実施形態＞
図７は、図４または図５または図６に示したリングカウンタと、その出力クロック信号を受けて高電圧を生成する昇圧回路を搭載したNANDフラッシュメモリの全体構成の一例を示す。

図７において、７１はNAND型メモリセルが行列状に配列されたメモリセルアレイ(Memory Cell Array) 、７２はメモリセルアレイ７１の行選択を行うロウデコーダ(Row Decoder) 、７３はメモリセルアレイ７１の列選択を行うカラムゲートや読み出しデータのセンス増幅を行うセンスアンプ(Sense Amp.)や書き込みデータのラッチなどを行うカラム制御回路、７４はカラム制御回路７３との間でデータの入出力を行う入出力制御回路(I/O Control Circuit) 、７５は前述したリングカウンタを用いてクロック信号を生成するクロック信号生成回路(CLK generator) である。

ロジック制御回路(Logic Control Circuit)７６は、クロック信号生成回路７５の出力クロックを受け、ロウデコーダ72やカラム制御回路７３や入出力制御回路７４やクロック信号生成回路７５の制御を行うものである。昇圧回路(HV generator)７７は、クロック信号生成回路７５の出力クロック信号を受けて電源電圧を昇圧し、書き込み電圧、消去電圧などの高電圧を生成し、メモリセルアレイ７１のウェルやロウデコーダ７２やカラム制御回路７３などに供給するものである。

＜第６の実施形態＞
図８は、前述したNANDフラッシュメモリを用いた電子カード５１と、この電子カードを用いた電子装置の構成の一例を示す。

ここでは、電子装置の一例として、携帯電子機器、さらにその一例としてデジタルスチルカメラ５０を示す。このデジタルスチルカメラ５０の記録メディアとして用いられている電子カード（例えばメモリカード）５１は、第１の実施形態で前述したようなNANDフラッシュメモリが集積化されて封止されたＩＣパッケージPK1を内部に有している．
デジタルスチルカメラ５０のケースには、カードスロット５２とそれに接続された回路基板（図示せず）が収納されており、メモリカード５１は、カードスロット５２に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード５１が例えば非接触型のＩＣカードである場合には、カードスロット５２に収納し、あるいは近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。

なお、図８中、５３はレンズ、１０８は表示部（例えば液晶モニタ）、１１２は操作ボタン（例えばシャッタボタン）、１１８はストロボフラッシュである。

図９は、図８に示したデジタルスチルカメラの基本的な構成を示す。

被写体からの光はレンズ(LENSE)５３によって集光されて撮像装置(IMAGE PICKUP DEVICE)５４に入力される。撮像装置（例えばCMOSイメージセンサ）５４は、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器（AMP.）で増幅された後、アナログ／デジタルコンバータ（A/D ）によりデジタル変換される。変換された信号は、カメラ信号処理回路(CAMERA SIGNAL PROCESSING CIRCUIT)55に入力され、例えば自動露出制御（AE）、自動ホワイトバランス制御（AWB ）および色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニタする場合、カメラ信号処理回路５５から出力された信号がビデオ信号処理回路(VIDEO SIGNAL PROCESSING CIRCUIT)１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC（National Television System Committee ）を挙げることができる。上記した撮像装置５４、AMP.、A/D 、カメラ信号処理回路５５は、マイクロコンピュータ(MICRO COMPUTER)１１１によって制御される。

ビデオ信号は、表示信号処理回路(DISPLAY SIGNAL PROCESSING CIRCUIT)１０７を介して、デジタルスチルカメラ５０に取り付けられた表示部（DISPLAY ）１０８に出力される。また、ビデオ信号は、ビデオドライバ(VIDEO DRIVER)１０９を介してビデオ出力端子１１０に与えられる。

このようにデジタルスチルカメラ５０により撮像された画像は、ビデオ出力端子１１０を介してビデオ出力VIDEO OUTPUTとして例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。

画像をキャプチャする場合、操作ボタン(OPERATION BUTTON)１１２を操作者が押す。これにより、マイクロコンピュータ１１１はメモリコントローラ(MEMORY CONTROLLER)１１３を制御し、カメラ信号処理回路５５から出力された信号がフレーム画像としてビデオメモリ(VIDEO MEMORY)１１４に書き込まれる。このように書き込まれたフレーム画像は、圧縮／伸張処理回路(COMPRESSING/STRETCHING CIRCUIT)１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインターフェース(CARD INTERFACE)１１６を介してカードスロット(CARD CLOT)５２に装着されているメモリカード(MEMORY CARD)５１に記録される。

記録した画像を再生する場合、メモリカード５１に記録されている画像をカードインターフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像は、ビデオ信号処理回路１０６に入力され、画像をモニタする場合と同様に表示部１０８や画像機器に映し出される。

なお、上記構成では、回路基板(CIRCUIT BOARD)１００上に、カードスロット５２、撮像装置５４、AMP.、A/D 、カメラ信号処理回路５５、ビデオ信号処理回路１０６、表示装置１０７、ビデオドライバ１０９、マイクロコンピュータ１１１、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５およびカードインターフェース１１６が実装される。ここで、カードスロット５２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されてもよい。

また、回路基板１００上には、さらに電源回路(POWER CIRCUIT)１１７が実装される。電源回路(例えばDC/DC コンバータ)１１７は、外部電源あるいは電池から電源の供給を受け、デジタルスチルカメラ５０の内部で使用する内部電源電圧を発生する。内部電源電圧は、上述した各回路に供給される他、ストロボフラッシュ(STROBE FLASH)１１８、表示部１０８にも供給される。

本実施形態による電子カードは、上述したデジタルスチルカメラ等の携帯電子機器だけでなく、例えば図１０（ａ）〜図１０（ｊ）に簡略的に示された各種機器にも適用可能である。即ち、図１０（ａ）はビデオカメラ、図１０（ｂ）はテレビジョン、図１０（ｃ）はオーディオ機器、図１０（ｄ）はゲーム機器、図１０（ｅ）は電子楽器、図１０（ｆ）は携帯電話、図１０（ｇ）はパーソナルコンピュータ、図１０（ｈ）はパーソナルディジタルアシスタント（PDA ）、図１０（ｉ）はボイスレコーダ、図１０（ｊ）は例えばPCMCIA規格の形態を有するＰＣカード（例えばＰＣカードメモリ）を示している。

なお、本発明の不揮発性半導体記憶装置は、前記NANDフラッシュメモリに限らず、NOR フラッシュメモリ等にも適用することができる。

本発明に係る電流源回路の第１の実施形態を示す回路図。本発明に係る電流源回路の第２の実施形態を示す回路図。図２に示した電流源回路の変形例を示す回路図。本発明に係る電流制御型のリングオシレータの一例を示す回路図。本発明に係る電流制御型のリングオシレータの他の例を示す回路図。本発明に係る電流制御型のリングオシレータのさらに他の例を示す回路図。図４、図５または図６に示したリングカウンタとその出力クロックを受けて高電圧を生成する昇圧回路を搭載したNANDフラッシュメモリの全体構成の一例を示すブロック図。本発明に係るNANDフラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の一例としてデジタルスチルカメラを示す一部透視斜視図。図８に示したデジタルスチルカメラの基本的な構成例を示すブロック図。図９中に示した電子カードを用いた各種の電子装置の構成例を簡略的に示す正面図。半導体装置に内蔵される従来のリングオシレータの一例を示す回路図。図１１に示したリングオシレータの発振周期の電源電圧依存性の一例を示す特性図。半導体装置に内蔵される従来のリングオシレータの他の例を示す回路図。正の温度特性を持つBGR 型の電流源、負の温度特性を持つ電流源、温度特性を消す電流源の一例を示す回路図。

符号の説明

１１、２１、３１…第１の回路、１２、２２、３２…第２の回路、１３、２３、３３…第３の回路、１４…電流加算回路、４０、４１ａ…差動アンプ、５０…デジタルスチルカメラ、６０…CMOSインバータ、７５…クロック信号生成回路。

Claims

正の温度特性を持つバンドギャップ型の第１の電流源及び負の温度特性を持つ第２の電流源を有し、前記第１の電流源の電流に比例した電流と前記第２の電流源の電流に比例した電流とを足し合わせて温度特性を有しない電流を生成し、この温度特性を有しない電流を、ダイオード接続された第１のNMOSトランジスタ及びこの第１のNMOSトランジスタにカレントミラー接続された第２のNMOSトランジスタからなる電流ミラー回路でコピーし、かつダイオード接続された第１のPMOSトランジスタを前記第２のNMOSトランジスタに直列に接続して構成され、前記第１のPMOSトランジスタのゲートから第１のゲートバイアス電圧が取り出される第１のバイアス電圧生成回路と、
ダイオード接続された第３のNMOSトランジスタと電源電圧が与えられる電源ノードとの間に第１の抵抗素子が接続され、前記第３のNMOSトランジスタに流れる第１の電流を第４のNMOSトランジスタで折り返して第２のPMOSトランジスタで受ける第１のカレントミラー回路と、前記第３のNMOSトランジスタのドレイン・ゲート接続ノードの電位が比較電位として入力するオペアンプの出力が第３のPMOSトランジスタのゲートに入力し、前記第３のPMOSトランジスタのドレインに前記第１の抵抗素子と等しい抵抗値を有する第２の抵抗素子が接続され、前記第３のPMOSトランジスタのドレイン電位が前記オペアンプの基準入力となり、前記第３のPMOSトランジスタに第２の電流が流れる帰還回路と、前記第２のPMOSトランジスタと前記第４のNMOSトランジスタを直列に接続したノードにゲートが接続され、前記第２のPMOSトランジスタに流れる電流に比例した電流が流れる第４のPMOSトランジスタ及び前記第３のPMOSトランジスタのゲートにゲートが接続され、前記第３のPMOSトランジスタに流れる電流に比例した電流が流れる第５のPMOSトランジスタからなり、前記第１の電流をコピーした電流と前記第２の電流をコピーした電流とを足し合わせる電流加算回路と、前記電流加算回路で得られた電流がダイオード接続された第５のNMOSトランジスタに流れ、前記第５のNMOSトランジスタのゲートから第２のゲートバイアス電圧が取り出される第２のバイアス電圧生成回路と、
前記第１のゲートバイアス電圧がゲートに入力し、第３の電流を流す第６のPMOSトランジスタからなる第１の回路と、
前記第２のゲートバイアス電圧がゲートに入力し、前記第５のNMOSトランジスタとカレントミラー回路を構成して第４の電流を流す第６のNMOSトランジスタからなる第２の回路と、
前記第６のPMOSトランジスタと第６のNMOSトランジスタを直列に接続したノードに接続され、前記第３の電流と第４の電流との大きさの差で決まる第５の電流が流れるダイオード接続された第７のNMOSトランジスタと、前記第７のNMOSトランジスタにカレントミラー接続された第８のNMOSトランジスタと、前記第８のNMOSトランジスタに直列に接続され、ダイオード接続された第７のPMOSトランジスタとからなり、前記第７のNMOSトランジスタのゲートから第３のゲートバイアス電圧が取り出され、かつ前記第７のPMOSトランジスタのゲートから第４のゲートバイアス電圧が取り出される第３の回路
とを具備することを特徴とする電流源回路。
前記第３の電流の電源電圧依存性よりも前記第４の電流の電源電圧依存性の方が大きくなるように前記第５のNMOSトランジスタと第６のNMOSトランジスタからなるカレントミラー回路のミラー比が設定され、前記第３及び第４のゲートバイアス電圧は負の電源電圧依存性を持つことを特徴とする請求項１記載の電流源回路。
前記第３の電流の電源電圧依存性と前記第４の電流の電源電圧依存性の方が同じになるように前記第５のNMOSトランジスタと第６のNMOSトランジスタからなるカレントミラー回路のミラー比が設定され、前記第３及び第４のゲートバイアス電圧は電源電圧依存性を持たないことを特徴とする請求項１記載の電流源回路。
正の温度特性を持つバンドギャップ型の第１の電流源及び負の温度特性を持つ第２の電流源を有し、前記第１の電流源の電流に比例した電流と前記第２の電流源の電流に比例した電流とを足し合わせて温度特性を有しない電流を生成し、この温度特性を有しない電流を、ダイオード接続された第１のNMOSトランジスタに流し、前記第１のNMOSトランジスタのゲートから第１のゲートバイアス電圧が取り出される第１のバイアス電圧生成回路と、
ダイオード接続された第２のNMOSトランジスタと電源電圧が与えられる電源ノードとの間に第１の抵抗素子が接続され、前記第２のNMOSトランジスタに流れる第１の電流を第３のNMOSトランジスタで折り返して第１のPMOSトランジスタで受ける第１のカレントミラー回路と、前記第２のNMOSトランジスタのドレイン・ゲート接続ノードの電位が比較電位として入力するオペアンプの出力が第２のPMOSトランジスタのゲートに入力し、前記第２のPMOSトランジスタのドレインに前記第１の抵抗素子と等しい抵抗値を有する第２の抵抗素子が接続され、前記第２のPMOSトランジスタのドレイン電位が前記オペアンプの基準入力となり、前記第２のPMOSトランジスタに第２の電流が流れる帰還回路と、前記第１のPMOSトランジスタと前記第３のNMOSトランジスタを直列に接続したノードにゲートが接続され、前記第１のPMOSトランジスタに流れる電流に比例した電流が流れる第３のPMOSトランジスタ及び前記第２のPMOSトランジスタのゲートにゲートが接続され、前記第２のPMOSトランジスタに流れる電流に比例した電流が流れる第４のPMOSトランジスタからなり、前記第１の電流をコピーした電流と前記第２の電流をコピーした電流とを足し合わせる電流加算回路と、前記電流加算回路で得られた電流がダイオード接続された第４のNMOSトランジスタに流れ、前記第４のNMOSトランジスタに流れる電流を第５のNMOSトランジスタで折り返してダイオード接続された第５のPMOSトランジスタで受け、前記第５のPMOSトランジスタのゲートから第２のゲートバイアス電圧が取り出される第２のバイアス電圧生成回路と、
前記第２のゲートバイアス電圧がゲートに入力し、前記第５のPMOSトランジスタとカレントミラー回路を構成して第３の電流を流す第６のPMOSトランジスタからなる第１の回路と、
前記第１のゲートバイアス電圧がゲートに入力し、第４の電流を流す第６のNMOSトランジスタからなる第２の回路と、
前記第６のPMOSトランジスタと第６のNMOSトランジスタを直列に接続したノードに接続され、前記第３の電流と第４の電流との大きさの差で決まる第５の電流が流れるダイオード接続された第７のPMOSトランジスタと、前記第７のNMOSトランジスタにカレントミラー接続された第８のPMOSトランジスタと、前記第８のPMOSトランジスタに直列に接続され、ダイオード接続された第７のNMOSトランジスタとからなり、前記第７のPMOSトランジスタのゲートから第３のゲートバイアス電圧が取り出され、かつ前記第７のNMOSトランジスタのゲートから第４のゲートバイアス電圧が取り出される第３の回路
とを具備することを特徴とする電流源回路。
前記第３の電流の電源電圧依存性よりも前記第４の電流の電源電圧依存性の方が大きくなるように前記第５のNMOSトランジスタと第６のNMOSトランジスタからなるカレントミラー回路のミラー比が設定され、前記第３及び第４のゲートバイアス電圧は負の電源電圧依存性を持つことを特徴とする請求項４記載の電流源回路。
前記第３の電流の電源電圧依存性と前記第４の電流の電源電圧依存性の方が同じになるように前記第５のNMOSトランジスタと第６のNMOSトランジスタからなるカレントミラー回路のミラー比が設定され、前記第３及び第４のゲートバイアス電圧は電源電圧依存性を持たないことを特徴とする請求項４記載の電流源回路。