JP4211256B2 - 半導体集積回路、半導体集積回路の製造方法、電気光学装置、電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、半導体集積回路の製造方法、電気光学装置、電子機器に関する。特に、ある半導体素子を当該半導体素子の材質とは異なる材質の部材（例えば、基板）上に接合する方法に関する。
【０００２】
【従来の技術】
シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ（ＶＣＳＥＬ）、フォトダイオード（ＰＤ）又は高電子移動度トランジスタ（ＨＥＭＴ）などを設けたり、液晶ディスプレイ（ＬＣＤ）の各画素の薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコントランジスタをガラス基板へ貼り付けるというような、半導体素子を材質の異なる基板上に形成する技術が考えられている。
【０００３】
このような材質の異なる半導体を有する集積回路としては、オプトエレクトロニクス集積回路（ＯＥＩＣ）が挙げられる。オプトエレクトロニクス集積回路は、光による入出力手段を備えた集積回路である。集積回路内での信号処理は電気信号を用いて行うが、集積回路の外との入出力は光信号を用いて行う。
【０００４】
【発明が解決しようとする課題】
ところで、コンピュータでは、集積回路の内部構造の微細化により、ＣＰＵ内部の動作速度（動作クロック）が年々向上している。しかし、バスにおける信号伝達速度はほぼ限界に達しつつあり、コンピュータの処理速度のボトルネックとなっている。このバスにおける信号伝達を光信号で行うことができれば、コンピュータの処理速度の限界を著しく高めることが可能となる。これを実現するためには、シリコンで作られる集積回路に微小な発光・受光素子を内蔵させる必要がある。
【０００５】
しかしながら、シリコンは、間接遷移型半導体であるため発光することができない。そこで、シリコンと、シリコンとは別の半導体発光素子とを組み合わせて集積回路を構成することが必要となる。
ここで、半導体発光素子として有望であるものは、ガリウム・ヒ素（ＧａＡｓ）などの化合物半導体からなる面発光レーザ（ＶＣＳＥＬ）である。しかし、面発光レーザは、シリコンと格子整合しないため、エピタキシーなどの半導体プロセスによって直接にシリコン集積回路上に形成することが非常に困難である。
通常、面発光レーザは、ガリウム・ヒ素基板上に形成される。そこで、ガリウム・ヒ素基板上の面発光レーザをチップ化して、このチップを機械的にシリコン集積回路基板に実装することで、電気信号伝達回路と光信号伝達回路を融合する方法が考えられている。
【０００６】
一方、集積回路が形成される半導体基板の面積を無駄にしないためにも、また、融合後の取扱いのし易さのためにも、集積回路上における面発光レーザ素子のチップサイズは可能な限り小さいことが望ましい。できればモノリシックで集積回路を形成した場合と同じ程度の寸法＝（厚さ数μｍ×面積数十μｍ角）にしたい。しかし、従来の半導体実装技術では、ハンドリングできるチップサイズが（厚さ数十μｍ×面積数百μｍ角）以上のサイズとなっている。
【０００７】
これらに対して、第１の先行文献（雑誌、「エレクトロニクス」、２０００年１０月号、３７頁〜４０頁）及び第２の先行文献（雑誌、「電子情報通信学会論文誌」、２００１／９、Ｖｏｌ．Ｊ８４−Ｃ．Ｎｏ９）に記載されている技術がある。これらの先行文献の技術は、先ず、基板を研磨することで除去し、半導体素子となる極表層の機能層（数μｍ）だけを別の保持基板へ転写してハンドリング及びフォトリソグラフィ技術で所望の大きさに整形し、最終基板へ接合するものである。これで、最終基板の所望の位置に目的の半導体素子となる厚さ数μｍの半導体層（機能層）が形成される。これを通常の半導体プロセスで加工し、電極などを付けて完成させる。
【０００８】
これら第１及び第２の先行文献の技術の問題点は、半導体基板を研磨によって除去するので、剛体の保持基板が必要になる点である。そのため最終基板への接合を全面一括で行うことが必要となる。つまり、接合する前に最終的に必要となる部分以外の半導体膜を全て除去しておかなければならず、非常に無駄が多くなってしまう。また、接合される部分は機能層にすぎないので、接合後に半導体プロセスを施す必要がある。したがって、目的の半導体素子の配置密度があまり大きくない場合などは、最終基板ごと処理することで極めて無駄が多くなる。
【０００９】
本発明は、ある半導体素子を当該半導体素子の材質とは異なる材質の部材上に形成するときにおける上記した問題を解決し、集積回路の製造プロセスにおける無駄を低減することができるとともに、半導体素子と部材との接合を高精度な位置決めでかつ効率的に実行することを可能とする半導体集積回路、半導体集積回路の製造方法、電気光学装置、電子機器の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した目的を達成するために、本発明の半導体集積回路の製造方法は、半導体基板に形成された半導体素子にフィルムを貼付し、当該フィルムとともに前記半導体素子を前記半導体基板から離し、前記半導体素子と当該半導体素子が配置される部材のうちの少なくとも一方に接着剤を塗布することを特徴とする。
このような手法によれば、半導体素子を微小タイル形状に切り離して、任意の部材に接合して集積回路を形成することが可能となる。ここで、半導体素子は化合物半導体でもシリコン半導体でもよく、半導体素子が接合される部材はシリコン半導体基板でも化合物半導体基板でもその他の物質でもよい。そこで、本発明によれば、シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ又はフォトダイオードなどを形成するというように、半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。また、半導体基板上で半導体素子を完成させてから微小タイル形状に切り離すので、集積回路を作成する前に、予め半導体素子をテストして選別することが可能となる。
【００１１】
また、本発明の半導体集積回路の製造方法は、前記半導体素子と前記部材とを仮止めし、前記フィルムを当該半導体素子から剥離し、当該半導体素子と当該部材とを本接合することが好ましい。
【００１２】
また、本発明の半導体集積回路の製造方法は、前記接着剤が微粒子を含有したものであることを特徴とする。
このような手法によれば、ダイヤモンド、シリコン、金などの微粒子をフィラーとして接着剤に混ぜておくことで、接着剤の熱伝導度を向上させることができる。また、フィラーとする微粒子のサイズを制御することで、安定した接着膜厚を半導体素子と部材の間に確保することができ、半導体素子を部材に対して平行に接合することが可能となる。
【００１３】
また、本発明の半導体集積回路の製造方法は、半導体基板に形成された半導体素子にフィルムを貼付し、当該フィルムとともに前記半導体素子を前記半導体基板から離し、前記半導体素子が配置される部材の表面に接合層を形成し、当該接合層に溶液を塗布して、当該塗布部位に前記半導体素子を配置し、当該部材に前記半導体素子を配置することを特徴とする。
【００１４】
また、本発明の半導体集積回路の製造方法は、半導体基板に形成された半導体素子にフィルムを貼付し、当該フィルムとともに前記半導体素子を前記半導体基板から離し、前記半導体素子に第１接合層と第２接合層を形成し、前記第１接合層及び前記第２接合層の少なくとも一方を溶液によって溶かし、当該溶かした部位を接合面として当該部材に前記半導体素子を配置することを特徴とする。
【００１５】
また、本発明の半導体集積回路の製造方法は、半導体基板に形成された半導体素子にフィルムを貼付し、当該フィルムとともに前記半導体素子を、前記半導体基板から離し、前記半導体素子と当該半導体素子が配置される部材とを密着させ、当該半導体素子と当該部材との間に５００ボルトから２０００ボルトの電圧を印加することにより、当該部材に前記半導体素子を配置することを特徴とする。
【００１６】
また、本発明の半導体集積回路の製造方法は、半導体基板に形成された半導体素子にフィルムを貼付し、当該フィルムとともに前記半導体素子を前記半導体基板から離し、複数の裏押し部材により、所望の部材に略同時に前記複数の半導体素子を配置することを特徴とする。
このような手法によれば、半導体素子を微小タイル形状として半導体基板から切り取り、フィルムにマウントしてハンドリングするので、半導体素子を個別に選択して最終基板に接合できるとともに、ハンドリングできる半導体素子のサイズを従来の実装技術のものよりも小さくすることができる。
また、このような手法によれば、フィルムに貼り付けられた複数の半導体素子の中から、所望の半導体素子を一つ又は複数選択して、選択した半導体素子を同時に複数個、最終基板に接合することが可能となる。これにより、最終基板に接合する半導体素子の位置を高精度に調整することが可能となるとともに、複数の半導体素子を高速にかつ高密度に最終基板に接合することが可能となる。
【００１７】
また、本発明の半導体集積回路の製造方法は、前記フィルムにおける前記複数の半導体素子が貼り付けられている面の反対面側を減圧して、前記フィルムにおける各半導体素子の間の部位を前記反対面側に凹ませることが好ましい。
このような手法によれば、裏押し部材で押される各半導体素子以外のもの（例えば、他の半導体素子又はフィルムなど）が最終基板に接触することを防ぐことができる。したがって、最終基板に接合する半導体素子の位置を高精度に調整することが可能となるとともに、複数の半導体素子を高密度に最終基板に接合することが可能となる。
【００１８】
また、本発明の半導体集積回路は、前記半導体集積回路の製造方法によって前記半導体素子が接合された前記部材において、前記半導体素子と前記部材に形成されている回路とを接続して集積回路を構成したことを特徴とする。
【００１９】
また、本発明の電気光学装置は、前記半導体集積回路を備えたことを特徴とする。
【００２０】
また、本発明の電気光学装置は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線とデータ線に接続されたスイッチング手段と、前記スイッチング手段に接続された画素電極とを有することが好ましい。
このような装置によれば、例えば、電気光学装置である液晶ディスプレイの各画素につき、本発明の製造方法を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコントランジスタ（半導体素子）を貼り付けることが可能となる。これにより、ＴＦＴを用いた場合に比べて、高性能のスイッチング機能を得ることができる。また、液晶ディスプレイの画素におけるトランジスタ面積の割合は数パーセントであるので、画素の全面をＴＦＴプロセスで作成すると、画素におけるＴＦＴ以外のほとんどの部分が無駄になってしまう。一方、本発明の製造方法を用いて、シリコン基板において微小シリコントランジスタ（半導体素子）を高密度に形成し、分離層及び犠牲層で分割して必要なところにだけ液晶ディスプレイの各画素に貼り付ければ、無駄を極力低減することが可能となる。したがって、製造コストを大幅に低減することができる。
【００２１】
また、本発明の電気光学装置は、発光素子を有することが好ましい。
このような装置によれば、例えば、電気光学装置である有機ＥＬ（エレクトロ・ルミネッセンス）装置の各画素につき、本発明の製造方法を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコントランジスタ（半導体素子）を貼り付けることが可能となる。これにより、ＴＦＴを用いた場合に比べて、高性能のスイッチング機能を得ることができる。また、有機ＥＬ装置の画素におけるトランジスタ面積の割合は数パーセントであるので、画素の全面をＴＦＴプロセスで作成すると、画素におけるＴＦＴ以外のほとんどの部分が無駄になってしまう。一方、本発明の製造方法を用いて、シリコン基板において微小シリコントランジスタ（半導体素子）を高密度に形成し、分離層及び犠牲層で分割して必要なところにだけ各画素に貼り付ければ、無駄を極力低減することが可能となる。したがって、製造コストを大幅に低減することができる。
【００２２】
また、本発明の電子機器は、前記電気光学装置を備えたことを特徴とする。
本発明によれば、電子機器のサイズをより小型化することができ、より高速な信号処理を行うことが可能となり、さらに、電気機器の製造コストを低減することも可能となる。
【００２３】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の製造方法について、図１乃至図１０に基づいて説明する。第１の実施形態では、化合物半導体デバイス（化合物半導体素子）をシリコン・ＬＳＩチップ上に接合する場合について説明するが、半導体デバイスの種類及びＬＳＩチップの種類に関係なく本発明を適用することができる。なお、本実施形態における「半導体基板」とは、半導体物資から成る部材をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
【００２４】
（第１の実施形態）
＜第１工程＞
図１は本実施形態に係る半導体集積回路の製造方法の第１工程を示す概略断面図である。図１において、基板１０は、半導体基板であり、本実施形態ではガリウム・ヒ素化合物半導体基板である。基板１０における最下位層に、犠牲層１１を設けておく。犠牲層１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。
犠牲層１１の上層には機能層１２を設ける。機能層１２の厚さは、例えば、１μｍから１０（２０）μｍ程度とする。そして、機能層１２において半導体デバイス（半導体素子）１３を作成する。半導体デバイス１３としては、例えば、発光ダイオード（ＬＥＤ）、面発光レーザ（ＶＣＳＥＬ）、フォトダイオード（ＰＤ）、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）などが挙げられる。これらの半導体デバイス１３は、何れも基板１０上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体デバイス１３は、電極も形成し、動作テストも行う。
【００２５】
＜第２工程＞
図２は本実施形態に係る半導体集積回路の製造方法の第２工程を示す概略断面図である。本工程においては、各半導体デバイス１３を分割するように分離溝２１を形成する。分離溝２１は、少なくとも犠牲層１１に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝２１は、後述するところの選択エッチング液が当該分離溝２１を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝２１は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝２１相互の間隔を数十μｍから数百μｍとすることで、分離溝２１によって分割・形成される各半導体デバイス１３のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝２１の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲で、Ｕ字形溝のダイシングで分離溝２１を形成してもよい。
分離溝２１の形成において、ウェットエッチングでは硫酸系エッチング液が使用でき、ドライエッチングでは塩素ガスが使用できる。分離溝２１はパターン寸法が大きく精度を必要としないので、エッチングマスクはフォトリソグラフィでなくてもよい。例えば、エッチングマスクとしてオフセット印刷なども使用できる。また、分離溝２１の形成においては、基板１０の結晶方位に対する分離溝２１の方位も重要となる。
【００２６】
＜第３工程＞
図３は本実施形態に係る半導体集積回路の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム３１を基板１０の表面（半導体デバイス１３側）に貼り付ける。中間転写フィルム３１は、表面に粘着剤が塗られたフレキシブルなフィルムである。
【００２７】
＜第４工程＞
図４は本実施形態に係る半導体集積回路の製造方法の第４工程を示す概略断面図である。本工程においては、分離溝２１に選択エッチング液４１を注入する。本工程では、犠牲層１１のみを選択的にエッチングするために、選択エッチング液４１として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。選択エッチング液４１としては低濃度のフッ酸も使えるが、選択性という点で塩酸を使う方が望ましい。
【００２８】
＜第５工程＞
図５は本実施形態に係る半導体集積回路の製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝２１への選択エッチング液４１の注入後、所定時間の経過により、犠牲層１１のすべてを選択的にエッチングして基板１０から取り除く。その後、分離溝２１及び犠牲層１１のあった部位に純水を注入してリンスする。
【００２９】
＜第６工程＞
図６は本実施形態に係る半導体集積回路の製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１が全てエッチングされると、基板１０から機能層１２が切り離される。そして、本工程において、中間転写フィルム３１を基板１０から引き離すことにより、中間転写フィルム３１に貼り付けられている機能層１２を基板１０から引き離す。
これらにより、半導体デバイス１３が形成された機能層１２は、分離溝２１の形成及び犠牲層１１のエッチングによって分割されて、所定の形状（例えば、微小タイル形状）の半導体素子（以下、「微小タイル状素子６１」という。）とされ、中間転写フィルム３１に貼り付け保持されることとなる。ここで、機能層の厚さが例えば１μｍから８μｍ、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
また、機能層１２が切り離された基板１０は、半導体デバイスの形成に再利用することが可能である。そして、犠牲層１１を複数層あらかじめ設けておくことで、前述の第１工程から第６工程を繰り返し実行することができ、基板１０を再利用して、「微小タイル状素子６１」を繰り返し作成することが可能となる。
【００３０】
＜第７工程＞
図７は本実施形態に係る半導体集積回路の製造方法の第７工程を示す概略断面図である。本工程においては、（微小タイル状素子６１が貼り付けられた）中間転写フィルム３１を移動させることで、最終基板７１の所望の位置に微小タイル状素子６１をアライメントする。ここで、最終基板７１は、シリコン半導体からなり、ＬＳＩ領域７２が形成されている。また、最終基板７１の所望の位置には、微小タイル状素子６１を接着するための接着剤７３を塗布しておく。
【００３１】
＜第８工程＞
図８は本実施形態に係る半導体集積回路の製造方法の第８工程を示す概略断面図である。本工程においては、最終基板７１の所望の位置にアライメントされた微小タイル状素子６１を、中間転写フィルム３１越しに裏押し部材８１で押しつけて最終基板７１に接合する。ここで、所望の位置には接着剤７３が塗布されているので、その最終基板７１の所望の位置に微小タイル状素子６１が接着される。本工程では、最終基板７１への微小タイル状素子６１の接着方法として接着剤を用いたが、他の接着方法を用いてもよい。
最終基板７１への微小タイル状素子６１の接着方法（接合方法）の詳細については、後で詳細に説明する。
【００３２】
＜第９工程＞
図９は本実施形態に係る半導体集積回路の製造方法の第９工程を示す概略断面図である。本工程においては、中間転写フィルム３１の粘着力を消失させて、微小タイル状素子６１から中間転写フィルム３１を剥がす。
中間転写フィルム３１の粘着剤は、ＵＶ硬化性又は熱硬化性のものにしておく。ＵＶ硬化性の粘着剤とした場合は、裏押し部材８１を透明な材質にしておき、裏押し部材８１の先端から紫外線（ＵＶ）を照射することで中間転写フィルム３１の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し部材８１を加熱すればよい。あるいは第６工程の後で、中間転写フィルム３１を全面紫外線照射するなどして粘着力を全面消失させておいてもよい。粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子６１は非常に薄く軽いので中間転写フィルム３１に保持される。
【００３３】
＜第１０工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子６１を最終基板７１に本接合する。
【００３４】
＜第１１工程＞
図１０は本実施形態に係る半導体集積回路の製造方法の第１１工程を示す概略断面図である。本工程においては、微小タイル状素子６１の電極と最終基板７１上の回路を配線９１により電気的に繋ぎ、一つのＬＳＩチップを完成させる。
最終基板７１としては、シリコン半導体のみならず、石英基板又はプラスチックフィルムを適用してもよい。シリコン半導体を最終基板７１とした場合は、ＣＣＤ（電荷結合素子）を有する基板としてもよい。石英などのガラス基板を最終基板７１とした場合は、これを液晶ディスプレイ（ＬＣＤ）、有機ＥＬ装置等のディスプレイに利用することができる。また、プラスチックフィルムを最終基板７１とした場合は、これを液晶ディスプレイ、有機エレクトロ・ルミネッセンス・パネル、又はＩＣフィルムパッケージなどに利用することができる。
【００３５】
（第２の実施形態）
第２の実施形態では、シリコントランジスタ（シリコン半導体素子）を液晶用ガラス基板へ貼り付ける場合について説明する。本実施形態における第１工程から第１１工程は、第１の実施形態における第１工程から第１１工程に対応した工程である。ここで、本実施形態と第１の実施形態との間での特に大きな相違点は、第４工程における犠牲層の選択エッチングの方法が異なる点である。
【００３６】
先ず、第１工程としては、ＳＯＩ（Silicon On Insulator）基板上に、通常の一般的なプロセスでシリコントランジスタを形成する。ここで、シリコントランジスタの代わりに、シリコンデバイスである集積回路、フォト・ダイオード、トランジスタ又はダイオードを形成してもよい。ＳＯＩ基板には、犠牲層となるシリコン酸化膜が設けられている。
第２工程としては、ＳＯＩ基板に分離溝を形成する。この分離溝は、少なくともＳＯＩ基板おける犠牲層をなすシリコン酸化膜に到達する深さを持ち、エッチングなどの方法で形成する。
第３工程としては、中間転写フィルムをＳＯＩ基板の表面（シリコントランジスタ側）に貼り付ける。
【００３７】
第４工程としては、犠牲層をなすシリコン酸化膜のみを選択的にエッチングするために、分離溝へフッ酸又は緩衝フッ酸を注入する。
第５工程としては、第４工程の後、所定時間の経過により、シリコン酸化膜の犠牲層をエッチングして、シリコン基板からからシリコントランジスタ（シリコン半導体素子）を切り離す。
第６工程としては、中間転写フィルムをＳＯＩ基板から引き離すことにより、中間転写フィルムに貼り付けられているシリコントランジスタをＳＯＩ基板から引き離す。
【００３８】
第７工程としては、中間転写フィルムを移動させることで、最終基板の所望の位置にシリコントランジスタをアライメントする。ここで、最終基板は、液晶用ガラス基板である。
第８工程としては、最終基板の所望の位置にアライメントされたシリコントランジスタを、中間転写フィルム越しに裏押し部材で押しつけて最終基板に接合する。ここで、所望の位置には接着剤が塗布されているので、その最終基板の所望の位置にシリコントランジスタが接着される。
最終基板へのシリコントランジスタの接着方法（接合方法）の詳細については、後で詳細に説明する。
【００３９】
第９工程としては、中間転写フィルムの粘着力を消失させて、シリコントランジスタから中間転写フィルムを剥がす。
第１０工程としては、加熱処理などを施して、シリコントランジスタを最終基板に本接合する。
第１１工程としては、シリコントランジスタの電極と最終基板上の回路を配線で繋ぎ、液晶用ガラス基板及びその駆動回路などを完成させる。
本実施形態の第５工程から第１１工程では、第１の実施形態の第５工程から第１１工程で用いられた技術を適用することができる。
【００４０】
（接合方法）
上述の実施形態（特に第７工程及び第８工程）で行われる最終基板７１への微小タイル状素子６１の接着方法（接合方法）の詳細について次に説明する。
【００４１】
＜接着剤による接合＞
微小タイル状素子６１又は最終基板７１のどちらかに、紫外線及び熱硬化樹脂、熱硬化樹脂、ポリイミド前駆体などの接着剤７３を塗布しておく。
そして、接着剤７３を挟んで微小タイル状素子６１と最終基板７１とを密着させ、はみ出してきた接着剤７３の部分に紫外線（ＵＶ）を照射して、当該部分の接着剤７３を硬化させて、微小タイル状素子６１を最終基板７１上に仮止めする。
その他の仮止め方法としては、接着剤７３を挟んで微小タイル状素子６１と最終基板７１とを密着させ、その後に中間転写フィルム３１と微小タイル状素子６１との間の粘着力を十分に消失させることで、接着剤７３の粘性で仮止めしてもよい。
また、その他の仮止め方法としては、接着剤７３を挟んで微小タイル状素子６１と最終基板７１とを密着させ、この状態で裏押し部材８１又は最終基板７１を加熱して、接着剤７３を硬化させることで仮止めしてもよい。
これらによる仮止めの後に、中間転写フィルム３１を微小タイル状素子６１から剥離し、その後に接着剤７３部位を加熱して、微小タイル状素子６１を最終基板７１上に本接合する。
【００４２】
接着剤７３をなす樹脂は熱伝導度が小さいことが問題となるので、ダイヤモンド、シリコン、金、銀、銅、窒化アルミニウムなどの微粒子をフィラーとして接着剤７３に混ぜておくことで、接着剤７３の熱伝導度を向上させておく。また、フィラーの粒子サイズを制御してスペーサとして機能させると、微小タイル状素子６１と最終基板７１との間で安定した接着層厚を確保することができ、微小タイル状素子６１を最終基板７１に対して平行に接合することができる。
【００４３】
＜水ガラスによる接合＞
最終基板７１における微小タイル状素子６１との接合表面に、予めシリコン酸化膜（ＳｉＯ₂）を形成しておくか、又は最終基板７１の接合表面をガラスにしておく。そして、けい酸ナトリウム溶液を最終基板７１の接合表面又は微小タイル状素子６１に塗布して、微小タイル状素子６１を最終基板７１に密着させる。その後、密着部位を摂氏８０度程度に加熱すると、界面にガラス状物質が形成され、微小タイル状素子６１が最終基板７１に接合する。
【００４４】
＜固体接合＞
微小タイル状素子６１における接合面にアルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）を形成しておき、最終基板７１の接合表面にシリコン酸化膜（ＳｉＯ₂）を形成しておくかガラスにしておく。そして、希釈ふっ酸添加純水（希釈ＨＦ）を介して、微小タイル状素子６１を最終基板７１に密着させる。これにより、希釈ふっ酸添加純水（希釈ＨＦ）が微小タイル状素子６１及び最終基板７１の両方の接合面を僅かに溶かして、微小タイル状素子６１が最終基板７１に接合する。
【００４５】
＜陽極接合＞
微小タイル状素子６１と最終基板７１を密着させ、微小タイル状素子６１と最終基板７１の間に５００ボルトから２０００ボルトの電圧を加え、密着部位を加熱して、微小タイル状素子６１を最終基板７１に接合する。
通常は摂氏４００度程度の温度が接合に必要となるが、本実施形態の場合は中間転写フィルム３１の耐熱温度が接合時の加熱温度の上限となる。
【００４６】
＜選択的に一括して接合する＞
図１１は本接合方法を示す概略断面図である。中間転写フィルム３１はその両端をフィルム保持枠３１ａによって支持されている。また、中間転写フィルム３１には、複数の微小タイル状素子６１（本図では示していない）が所定の間隔を空けて貼り付けられている。ここで、各微小タイル状素子６１は、中間転写フィルム３１における図面の下側の面（裏押し部材８１’が接触する面の反対側の面）であって、複数の裏押し部材８１’それぞれの接触する部位の反対側の部位に、それぞれ貼り付けられている。
そして、複数の裏押し部材８１’を同時に最終基板７１側（図面下方）に移動させることで、同時に複数の微小タイル状素子６１を中間転写フィルム３１を介して最終基板７１に押し付け、同時に複数の微小タイル状素子６１を最終基板７１に接合する。
ここで、複数の裏押し部材８１’を同時に最終基板７１側に移動させるときに、中間転写フィルム３１の裏押し部材８１’側の面について減圧することで、中間転写フィルム３１を矢印Ｐの向きに吸引し、中間転写フィルム３１を矢印Ｐの向きに凹ませる。これにより、裏押し部材８１’で押される各微小タイル状素子６１以外のもの（例えば、他の微小タイル状素子６１又は中間転写フィルム３１など）が最終基板７１に接触することを防ぐことができる。
【００４７】
また、上述の＜選択的に一括して接合する＞方法によれば、中間転写フィルム３１に貼り付けられた複数の微小タイル状素子６１の中から、所望の微小タイル状素子６１を一つ又は複数選択して、選択した微小タイル状素子６１を同時に複数個、最終基板７１に接合することが可能となる。
これらにより、最終基板７１に接合する微小タイル状素子６１の位置を高精度に調整することが可能となるとともに、複数の微小タイル状素子６１を高密度に最終基板７１に接合することが可能となる。
【００４８】
これらにより、上述の実施形態の製造方法によれば、半導体素子を、モノリシックプロセスでは製造困難な組み合わせの半導体基板上に、あたかもモノリシック的に形成することが可能となる。
シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ、フォトダイオード又は高電子移動度トランジスタなどを設けたり、液晶ディスプレイの各画素の薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコントランジスタをガラス基板へ貼り付けるというような、半導体素子を材質の異なる基板上に形成するには、従来は、ハイブリッドプロセスで作成していた。図１８は従来のハイブリッド集積回路の一例を示す模式斜視図である。本図では、シリコンＬＳＩチップ１１１はＬＳＩ領域１１２を有している。そして、シリコンＬＳＩチップ１１１の表面には、フォトダイオードチップ１０１ａ、面発光レーザチップ１０１ｂ及び高電子移動度トランジスタチップ１０１ｃが接合されている。ここで、従来の実装技術では、ハンドリングできるチップサイズが（厚さ数十μｍ×面積数百μｍ角）が限界となっている。したがって、フォトダイオードチップ１０１ａ、面発光レーザチップ１０１ｂ及び高電子移動度トランジスタチップ１０１ｃのサイズは、（厚さ数十μｍ×面積数百μｍ角）以上となる。
【００４９】
図１２は、本実施形態の製造方法で作成した集積回路の一例を示す模式斜視図である。最終基板７１であるシリコンＬＳＩチップはＬＳＩ領域７２を有している。そして、最終基板７１の表面には、フォトダイオードタイル６１ａ、面発光レーザタイル６１ｂ及び高速動作トランジスタタイル６１ｃ（ＭＥＳＦＥＴ、ＨＢＴ、ＨＥＭＴを含む）が接合されている。ここで、フォトダイオードタイル６１ａ、面発光レーザタイル６１ｂ及び高速動作トランジスタタイル６１ｃは、微小タイル状素子６１として、第１の実施形態の製造方法で作成され接合されたものである。したがって、フォトダイオードタイル６１ａ、面発光レーザタイル６１ｂ及び高速動作トランジスタタイル６１ｃのサイズは、（厚さ数μｍ×面積数十μｍ角）にすることが可能となる。
そこで、本実施形態の製造方法によれは、モノリシックで形成した場合と同程度の小さいサイズの半導体素子（微小タイル状素子６１）を、任意の種類の基板（例えば、シリコン、石英、サファイヤ、金属、セラミックス及びプラスチックフィルムなどの基板）上に形成することが可能となる。
【００５０】
また、上述の実施形態の製造方法によれば、半導体基板（基板１０）上で、半導体素子（半導体デバイス１３）を完成させてから、微小タイル状素子６１に加工するので、半導体素子につき予めテストして選別することができる。
【００５１】
また、上述の実施形態の製造方法によれば、微小タイル状素子６１の作成もとの半導体基板（基板１０）については、分離溝２１の部分を除き全て半導体デバイス１３（微小タイル状素子６１）として利用できる。したがって、半導体基板（基板１０）の利用面積効率を高めることが可能となり、製造コストを低減することができる。
【００５２】
また、上述の実施形態の製造方法によれば、微小タイル状素子６１がフレキシブルな中間転写フィルム３１にマウントされるので、各微小タイル状素子６１を選んで最終基板７１に接合することができる。
【００５３】
また、上述の実施形態の製造方法によれば、微小タイル状素子６１が半導体素子として完成した状態で最終基板７１に接合されるので、その接合後に複雑な半導体プロセスを必要としない。したがって、微小タイル状素子６１の最終基板７１への接合後に、最終基板７１の全体を処理する必要がないので、製造プロセスの無駄を低減することが可能となる。
また、微小タイル状素子６１の最終基板７１への接合後に、複雑な半導体プロセスを必要としないので、その微小タイル状素子６１の接合方法の制約が緩くなり、例えば、低耐熱性の接合方法を採用することが可能となる。
【００５４】
（応用例）
以下、本発明に係る半導体集積回路の製造方法を使用して作成された半導体素子部材の応用例について説明する。
第１の応用例としては、上述の第１の実施形態の方法を用いて、シリコンＬＳＩ上に面発光レーザ（ＶＣＳＥＬ）及びフォトダイオード（ＰＤ）を設ける。これにより、光パルスを用いてシリコンＬＳＩの外部とデータを送受信することが可能となる。したがって、電気接続できない所とのデータの送受信が可能となるのみならず、電子信号で送受信した場合よりも高速に信号を送受信することが可能となる。
【００５５】
第２の応用例としては、上述の第１の実施形態の方法を用いて、シリコンＬＳＩ上に化合物半導体ヘテロバイポーラトランジスタ（ＨＢＴ）を設ける。そして、携帯電話などの構成部品として、ＨＢＴによる高速アナログアンプをシリコンＩＣに内蔵させることで、配線長が短縮されるので回路の高速動作が可能となる。また、微小タイル状素子６１の作成もとの基板１０では、分離溝２１の部分を除き全て半導体デバイス１３（微小タイル状素子６１）として利用できる。したがって、高価なガリウム・ヒ素基板の利用面積効率を高めることが可能となり、製造コストを低減することができる。
【００５６】
第３の応用例としては、電気光学装置である液晶ディスプレイの各画素につき、本発明の製造方法を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに、微小シリコントランジスタを貼り付ける。即ち、上述の第２の実施形態の方法を用いて、液晶用ガラス基板へシリコントランジスタを貼り付ける。これにより、ＴＦＴを用いた場合に比べて、高性能のスイッチング機能を得ることができる。上述の第２の実施形態の製造方法を用いて、シリコン基板において微小シリコントランジスタを高密度に形成し、分離層及び犠牲層で分割して必要なところにだけ貼り付ければ、無駄を極力低減することが可能となる。したがって、製造コストを大幅に低減することができる。
【００５７】
第４の応用例としては、電気光学装置である有機ＥＬ（エレクトロ・ルミネッセンス）装置の各画素につき、本発明の製造方法を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに、微小シリコントランジスタを貼り付ける。以下に、この電気光学装置の製造方法について詳細に説明する。
【００５８】
（電気光学装置）
以下、本実施形態の応用例に係る電気光学装置について図１３を参照しながら説明する。図１３は本実施形態の電気光学装置である有機ＥＬ装置の一例を示す断面図である。
図１３において、有機ＥＬ装置１は、光を透過可能な基板（光透過層）２と、基板２の一方の面側に設けられ一対の陰極（電極）７及び陽極（電極）８に挟持された有機エレクトロルミネッセンス材料からなる発光層５と正孔輸送層６とからなる有機ＥＬ素子（発光素子）９と、封止基板３２０が配置されている。また必要に応じて、基板１と有機ＥＬ素子９との間に積層されている低屈折率層及び封止層とを備えている。低屈折率層は封止層より基板２側に設けられている。
【００５９】
ここで、図１３に示す有機ＥＬ装置１は、発光層５からの発光を基板２側から装置外部に取り出す形態であり、基板２の形成材料としては、光を透過可能な透明あるいは半透明材料、例えば、透明なガラス、石英、サファイア、あるいはポリエステル、ポリアクリレート、ポリカーボネート、ポリエーテルケトンなどの透明な合成樹脂などが挙げられる。特に、基板２の形成材料としては、安価なソーダガラスが好適に用いられる。
一方、基板と反対側から発光を取り出す形態の場合には、基板は不透明であってもよく、その場合、アルミナ等のセラミック、ステンレス等の金属シートに表面酸化などの絶縁処理を施したもの、熱硬化性樹脂、熱可塑性樹脂などを用いることができる。
【００６０】
陽極８は、インジウム錫酸化物（ＩＴＯ：Indium Tin Oxide）等からなる透明電極であって光を透過可能である。正孔輸送層６は、例えば、トリフェニルアミン誘導体（ＴＰＤ）、ピラゾリン誘導体、アリールアミン誘導体、スチルベン誘導体、トリフェニルジアミン誘導体等からなる。具体的には、特開昭６３−７０２５７号、同６３−１７５８６０号公報、特開平２−１３５３５９号、同２−１３５３６１号、同２−２０９９８８号、同３−３７９９２号、同３−１５２１８４号公報に記載されているもの等が例示されるが、トリフェニルジアミン誘導体が好ましく、中でも４，４’−ビス（Ｎ（３−メチルフェニル）−Ｎ−フェニルアミノ）ビフェニルが好適とされる。
【００６１】
なお、正孔輸送層に代えて正孔注入層を形成するようにしてもよく、さらに正孔注入層と正孔輸送層を両方形成するようにしてもよい。その場合、正孔注入層の形成材料としては、例えば銅フタロシアニン（ＣｕＰｃ）や、ポリテトラヒドロチオフェニルフェニレンであるポリフェニレンビニレン、１，１−ビス−（４−Ｎ，Ｎ−ジトリルアミノフェニル）シクロヘキサン、トリス（８−ヒドロキシキノリノール）アルミニウム等が挙げられるが、特に銅フタロシアニン（ＣｕＰｃ）を用いるのが好ましい。
【００６２】
発光層５の形成材料としては、低分子の有機発光色素や高分子発光体、すなわち各種の蛍光物質や燐光物質などの発光物質、Ａｌｑ₃（アルミキレート錯体）などの有機エレクトロルミネッセンス材料が使用可能である。発光物質となる共役系高分子の中ではアリーレンビニレン又はポリフルオレン構造を含むものなどが特に好ましい。低分子発光体では、例えばナフタレン誘導体、アントラセン誘導体、ペリレン誘導体、ポリメチン系、キサテン系、クマリン系、シアニン系などの色素類、８−ヒドロキノリンおよびその誘導体の金属錯体、芳香族アミン、テトラフェニルシクロペンタジエン誘導体等、または特開昭５７−５１７８１、同５９−１９４３９３号公報等に記載されている公知のものが使用可能である。陰極７はアルミニウム（Ａｌ）やマグネシウム（Ｍｇ）、金（Ａｕ）、銀（Ａｇ）等からなる金属電極である。
【００６３】
なお、陰極７と発光層５との間に、電子輸送層や電子注入層を設けることができる。電子輸送層の形成材料としては、特に限定されることなく、オキサジアゾール誘導体、アントラキノジメタンおよびその誘導体、ベンゾキノンおよびその誘導体、ナフトキノンおよびその誘導体、アントラキノンおよびその誘導体、テトラシアノアンスラキノジメタンおよびその誘導体、フルオレノン誘導体、ジフェニルジシアノエチレンおよびその誘導体、ジフェノキノン誘導体、８−ヒドロキシキノリンおよびその誘導体の金属錯体等が例示される。具体的には、先の正孔輸送層の形成材料と同様に、特開昭６３−７０２５７号、同６３−１７５８６０号公報、特開平２−１３５３５９号、同２−１３５３６１号、同２−２０９９８８号、同３−３７９９２号、同３−１５２１８４号公報に記載されているもの等が例示され、特に２−（４−ビフェニリル）−５−（４−ｔ−ブチルフェニル）−１，３，４−オキサジアゾール、ベンゾキノン、アントラキノン、トリス（８−キノリノール）アルミニウムが好適とされる。
【００６４】
図示しないが、本実施形態の有機ＥＬ装置１はアクティブマトリクス型であり、実際には複数のデータ線と複数の走査線とが格子状に基板２に配置される。そして、データ線や走査線に区画されたマトリクス状に配置された各画素毎に、従来は、スイッチングトランジスタやドライビングトランジスタ等の駆動用ＴＦＴを介して上記の有機ＥＬ素子９が接続されている。そして、データ線や走査線を介して駆動信号が供給されると電極間に電流が流れ、有機ＥＬ素子９の発光層５が発光して基板２の外面側に光が射出され、その画素が点灯する。
【００６５】
ここで、本実施形態では、従来、各画素毎に設けられていたスイッチングトランジスタやドライビングトランジスタ等の駆動用ＴＦＴの代わりに、各画素毎に、本発明の微小シリコントランジスタを貼り付ける。この微小シリコントランジスタを貼り付けは、上述の第１工程から第１１工程で示した製造方法で行う。
【００６６】
これにより、ＴＦＴを用いた場合に比べて、高性能のスイッチング機能を得ることができ、高速に表示状態を変更することができる有機ＥＬ装置１を製造することが可能となる。
【００６７】
次に、本実施形態の応用例に係る電気光学装置の具体的な構成例について図１４を参照しながら説明する。
図１４は本実施形態に係る電気光学装置を、有機エレクトロルミネッセンス素子を用いたアクティブマトリクス型の表示装置（電気光学装置）に適用した場合の一例を示すものである。
【００６８】
この有機ＥＬ装置Ｓ１は、回路図である図１４に示すように基板上に、複数の走査線１３１と、これら走査線１３１に対して交差する方向に延びる複数の信号線１３２と、これら信号線１３２に並列に延びる複数の共通給電線１３３とがそれぞれ配線されたもので、走査線１３１及び信号線１３２の各交点毎に、画素（画素領域素）ＡＲが設けられて構成されたものである。
【００６９】
信号線１３２に対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路３９０が設けられている。
一方、走査線１３１に対しては、シフトレジスタ及びレベルシフタを備える走査線駆動回路３８０が設けられている。また、画素領域ＡＲの各々には、走査線１３１を介して走査信号がゲート電極に供給される第１のトランジスタ３２２と、この第１のトランジスタ３２２を介して信号線１３２から供給される画像信号を保持する保持容量ｃａｐと、保持容量ｃａｐによって保持された画像信号がゲート電極に供給される第２のトランジスタ３２４と、この第２のトランジスタ３２４を介して共通給電線１３３に電気的に接続したときに共通給電線１３３から駆動電流が流れ込む画素電極３２３と、この画素電極（陽極）３２３と対向電極（陰極）２２２との間に挟み込まれる発光部（発光層）３６０とが設けられている。
【００７０】
ここで、第１のトランジスタ３２２及び第２のトランジスタ３２４は、上述の第１工程から第１１工程で示した製造方法で有機ＥＬ装置Ｓ１の基板上に貼り付けられた微小シリコントランジスタである。
【００７１】
このような構成のもとに、走査線１３１が駆動されて第１のトランジスタ３２２がオンとなると、そのときの信号線１３２の電位が保持容量ｃａｐに保持され、該保持容量ｃａｐの状態に応じて、第２のトランジスタ３２４の導通状態が決まる。そして、第２のトランジスタ３２４のチャネルを介して共通給電線１３３から画素電極３２３に電流が流れ、さらに発光層３６０を通じて対向電極２２２に電流が流れることにより、発光層３６０は、これを流れる電流量に応じて発光するようになる。
【００７２】
（電子機器）
上記実施形態の電気光学装置を備えた電子機器の例について説明する。
図１５は、携帯電話の一例を示した斜視図である。図１５において、符号１０００は携帯電話本体を示し、符号１００１は上記の電気光学装置を用いた表示部を示している。
【００７３】
図１６は、腕時計型電子機器の一例を示した斜視図である。図１６において、符号１１００は時計本体を示し、符号１１０１は上記の電気光学装置を用いた表示部を示している。
【００７４】
図１７は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１７において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の電気光学装置を用いた表示部を示している。
【００７５】
図１５から図１７に示す電子機器は、上記実施形態の電気光学装置を備えているので、表示品位に優れ、特に、高速応答で明るい画面の有機ＥＬ表示部を備えた電子機器を実現することができる。また、上記実施形態の製造方法によって、従来のものよりも電子機器を小型化することができる。さらにまた、上記実施形態の製造方法によって、製造コストを従来のものよりも低減することができる。
【００７６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００７７】
【発明の効果】
以上の説明で明らかなように、本発明によれば、半導体基板上に形成した半導体素子を当該半導体基板から切り離して、任意の部材に接合して、集積回路を形成することが可能となる。
【図面の簡単な説明】
【図１】 第１の実施形態に係る半導体集積回路の製造方法の第１工程を示す概略断面図である。
【図２】 同上の製造方法の第２工程を示す概略断面図である。
【図３】 同上の製造方法の第３工程を示す概略断面図である。
【図４】 同上の製造方法の第４工程を示す概略断面図である。
【図５】 同上の製造方法の第５工程を示す概略断面図である。
【図６】 同上の製造方法の第６工程を示す概略断面図である。
【図７】 同上の製造方法の第７工程を示す概略断面図である。
【図８】 同上の製造方法の第８工程を示す概略断面図である。
【図９】 同上の製造方法の第９工程を示す概略断面図である。
【図１０】 同上の製造方法の第１１工程を示す概略断面図である。
【図１１】 同上の製造方法に適用する接合方法の一例を示す概略断面図である。
【図１２】 本発明の製造方法で作成した集積回路の一例を示す模式斜視図である。
【図１３】 本実施形態の電気光学装置の概略断面図である。
【図１４】 アクティブマトリクス型の表示装置を示す回路図である。
【図１５】 本実施形態の電気光学装置を備えた電子機器の一例を示す図である。
【図１６】 本実施形態の電気光学装置を備えた電子機器の一例を示す図である。
【図１７】 本実施形態の電気光学装置を備えた電子機器の一例を示す図である。
【図１８】 従来のハイブリッド集積回路の一例を示す模式斜視図である。
【符号の説明】
１０ 基板
１１ 犠牲層
１２ 機能層
１３ 半導体デバイス（半導体素子）
２１ 分離溝
３１ 中間転写フィルム
３１ａ フィルム保持枠
４１ 選択エッチング液
６１ 微小タイル状素子
６１ａ フォトダイオードタイル
６１ｂ 面発光レーザタイル
６１ｃ 高速動作トランジスタタイル
７１ 最終基板
７２ ＬＳＩ領域
７３ 接着剤
８１、８１’ 裏押し部材
９１ 電気的配線
１０１ａ フォトダイオードチップ
１０１ｂ 面発光レーザチップ
１０１ｃ 高電子移動度トランジスタチップ
１１１ シリコンＬＳＩチップ
１１２ ＬＳＩ領域

Claims (1)

1. 半導体基板に形成された半導体素子にフィルムを貼付し、当該フィルムとともに前記半導体素子を前記半導体基板から離し、複数の裏押し部材により、所望の部材に略同時に前記複数の半導体素子を配置する半導体集積回路の製造方法であって、
   前記フィルムにおける前記複数の半導体素子が貼り付けられている面の反対面側を減圧して、前記フィルムにおける各半導体素子の間の部位を前記反対面側に凹ませることを特徴とする半導体集積回路の製造方法。

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