JP4197206B2 - 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法 - Google Patents
積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法 Download PDFInfo
- Publication number
- JP4197206B2 JP4197206B2 JP36979298A JP36979298A JP4197206B2 JP 4197206 B2 JP4197206 B2 JP 4197206B2 JP 36979298 A JP36979298 A JP 36979298A JP 36979298 A JP36979298 A JP 36979298A JP 4197206 B2 JP4197206 B2 JP 4197206B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- aluminum
- barrier metal
- wiring
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910052751 metal Inorganic materials 0.000 title claims description 117
- 239000002184 metal Substances 0.000 title claims description 117
- 239000000758 substrate Substances 0.000 title claims description 97
- 239000010409 thin film Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 229910052782 aluminium Inorganic materials 0.000 claims description 103
- 230000004888 barrier function Effects 0.000 claims description 100
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 95
- 239000000463 material Substances 0.000 claims description 74
- 238000005530 etching Methods 0.000 claims description 68
- 239000000956 alloy Substances 0.000 claims description 61
- 229910045601 alloy Inorganic materials 0.000 claims description 46
- 239000010408 film Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 22
- 239000007769 metal material Substances 0.000 claims description 19
- 239000007772 electrode material Substances 0.000 claims description 12
- 239000002648 laminated material Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 claims description 3
- 238000005452 bending Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010936 titanium Substances 0.000 description 29
- 238000010586 diagram Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009751 slip forming Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000013039 cover film Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、積層した配線材料から形成される配線とその形成方法に関する。本発明はまた、この配線形成方法を応用してガラス板等の透明基材上に薄膜トランジスタ（ＴＦＴ）を形成して作られる表示装置用のＴＦＴ基板とその製造方法にも関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）等の半導体装置や、情報機器などに用いられるＴＦＴを利用した表示装置には、個々の素子を動作させるため多数の配線が含まれている。表示装置に関して言えば、近年の高精細化・高画質化によって配線に低抵抗・高信頼性が求められている。
【０００３】
従来、表示装置の薄膜トランジスタ基板の配線は、低抵抗化のためにアルミニウム（Ａｌ）（もしくはアルミニウム合金（Ａｌ合金））を用いる場合、バリアメタルであるチタン（Ｔｉ）（又はタンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属）が積層された金属配線を用いてきた。これは、Ａｌの拡散によって素子の特性劣化が引き起こされる問題や、配線材料のＡｌと画素電極材料の酸化スズインジウム（ＩＴＯ）との接触抵抗が高いという問題などを解決するためである。このようなＡｌとバリヤメタルとの積層構造の配線は、表示装置のＴＦＴだけでなく、ＩＣ等の半導体装置でも使用されている。
【０００４】
以下に、図１を参照して、積層構造の配線の形成方法を説明する。
まず、図１（ａ）に示したように、基材１０上にＡｌ層１１とＴｉ層１２を連続的に成膜する。次に、Ｔｉ層１２の上に配線のレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクにして、Ｃｌ2 とＢＣｌ3 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）でＴｉ層１２とＡｌ層１１を一括でエッチングして、図１（ｂ）に示したようにＡｌ層１１’とＴｉ層１２’の積層構造の配線１３を形成する。
【０００５】
上記の方法で積層金属層のエッチングにより積層金属配線を形成した場合、金属配線の側壁部には図１（ｂ）に見られるようにＡｌが露出しているために、その後の絶縁膜成膜工程等の高温プロセス中にＡｌのヒロック等がこの側壁部分から成長し、形成絶縁膜の絶縁耐圧を悪化させる原因となっていた。
【０００６】
また、上述のように一般に塩素系ガスを用いるドライエッチングでＴｉとＡｌをエッチングするとき、Ａｌのエッチングレートの方が早いために、形成した配線の断面形状は図１に示したように、切り立って上層のＴｉ層１２’の先端部が張り出した形状となりやすい。これも、この後に形成される絶縁膜の絶縁耐圧を悪化させたり、上層の電極の断切れ（配線層と下地基板との急激な段差のため、下地基板から配線層の上に橋架けするように形成した上層電極層が段差部分で断線する現象）を生じさせる原因となっていた。このようなＴｉ層の張り出しを避けるため、従来はＴｉとＡｌのエッチングレートをできるだけ近づける対策が講じられていた。
【０００７】
更に、上記のように形成した積層配線をＴＦＴ基板の配線として使用した場合、配線材料のＡｌと画素電極材料のＩＴＯが直接コンタクトしていると、コンタクト不良（ＡｌとＩＴＯとの界面は電流がほとんど流れない）やＩＴＯの腐食（ＡｌとＩＴＯで電池が構成されて、ＴＦＴ基板の製造過程で基板を電解液に浸漬したときにＩＴＯが腐食する原因となる）などの問題が生じていた。これらの問題を回避するために、従来は、画素電極層の形成に先立ってＡｌの露出した側壁部分に沿って別にＴｉ層を形成する方法や、あるいは形成した配線の上層Ｔｉ層を覆って被処理基板の全面に絶縁膜を形成してからこれをパターニングして配線層に通じるコンタクトホールを形成し、次いでコンタクトホールの底部のバリヤメタルに接続するＩＴＯの画素電極層を形成する方法が採用されていたが、これらはＴＦＴ基板の製造工程を煩雑にするものであった。
【０００８】
【発明が解決しようとする課題】
本発明は、上述の不都合、すなわち積層金属配線の側壁部にＡｌが露出していることと金属配線部分で急激な段差ができることよる絶縁耐圧の低下の問題、この急激な段差による上層の電極の断切れの問題、ＴＦＴ基板の配線として使用した場合における配線材料のＡｌと画素電極材料のＩＴＯとのコンタクト不良やＩＴＯの腐食の問題、を解決して、信頼性の向上したＡｌを含む積層金属配線及び薄膜トランジスタ基板を提供すること、そしてまたそれらを製造するための生産性の向上した製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の積層金属配線は、基材上に形成した積層構造の金属配線であり、当該積層構造がアルミニウム（Ａｌ）又はアルミニウムを含む合金の配線層と、バリヤメタル配線層とを含み、最上層にバリヤメタル配線層が配置されている積層金属配線であって、最上層のバリヤメタル配線層が下層のアルミニウム又はアルミニウムを含む合金の配線層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲していることを特徴とする。
【００１０】
本発明の積層金属配線は、基材上にＡｌ又はＡｌを含む合金の配線材料層とバリヤメタル配線材料層とを含み最上層にバリヤメタル配線材料層を配置した積層配線材料層を成膜し、エッチングによりこれらの配線材料層をパターニングすることにより積層金属配線を形成する方法であって、最上層のバリヤメタル配線材料層のエッチング速度よりも下層のＡｌ又はＡｌを含む合金の配線材料層の方のエッチング速度を大きくしてＡｌ又はＡｌを含む合金の配線材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下層のアルミニウム又はアルミニウムを含む合金の配線層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲させることを特徴とする積層金属配線の形成方法で形成することができる。
【００１１】
本発明の薄膜トランジスタ基板は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム（Ａｌ）又はアルミニウムを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲していることを特徴とする。
【００１２】
また、本発明の薄膜トランジスタ基板は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ゲート電極が、アルミニウム又はアルミニウムを含む合金の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲していることを特徴とするものでもある。
【００１３】
本発明の薄膜トランジスタ基板の製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ソース電極及びドレイン電極がＡｌ又はＡｌを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものである薄膜トランジスタ基板を製造する方法であって、Ａｌ又はＡｌを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のＡｌ又はＡｌを含む合金の材料層の方のエッチング速度を大きくしてＡｌ又はＡｌを含む合金の材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下方に湾曲させることでソース電極及びドレイン電極を形成する工程を含むことを特徴とする。
【００１４】
また、本発明の薄膜トランジスタ基板製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ゲート電極がアルミニウム又はアルミニウムを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものである薄膜トランジスタ基板を製造する方法であって、アルミニウム又はアルミニウムを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下方に湾曲させることでゲート電極を形成する工程を含むことを特徴とするものでもある。
更に、本発明の薄膜トランジスタ基板製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム又はアルミニウムを含む合金の層とバリアメタルの層とを含み、最上層にバリアメタル層が配置されている積層構造の電極であり、ソース電極及びドレイン電極の上方に絶縁膜を被着することなく画素電極を形成した構造の薄膜トランジスタ基板の製造方法であって、ソース電極及びドレイン電極の積層材料層をエッチングによりパターンニングし、最上層のバリアメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、画素電極材料を被着した場合において画素電極材料が回り込んでアルミニウム又はアルミニウムを含む合金材料に接触しないようにエッチングすることを特徴とするものである。
なおまた、本発明の薄膜トランジスタ基板製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム又はアルミニウムを含む合金の層とバリアメタルの層とを含み、最上層にバリアメタル層が配置されている積層構造の電極である薄膜トランジスタ基板の製造方法であって、ゲート絶縁膜の開口は端子部のみ行うことを特徴とするものでもある。
【００１５】
更に、本発明の薄膜トランジスタ基板の製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ソース電極及びドレイン電極がＡｌ又はＡｌを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものである薄膜トランジスタ基板を製造する方法であって、Ａｌ又はＡｌを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のＡｌ又はＡｌを含む合金の材料層の方のエッチング速度を大きくしてＡｌ又はＡｌを含む合金の材料層のサイドエッチングを多くし、その上に着層される画素電極材料との接触を防止することを特徴とする。
【００１６】
【発明の実施の形態】
本発明の積層金属配線は、半導体の技術分野で使用する任意の材料の基材上に形成することができる。すなわち、本発明では、基材としてシリコン等の半導体材料又は表面処理を施された半導体材料を用いてもよく、あるいはガラス等のその他の材料を用いてもよい。
【００１７】
本発明の積層金属配線は、Ａｌ又はＡｌを含む合金（以下、これらを「Ａｌ系材料」と総称する）の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている。本発明の積層金属配線は、図２（ａ）に示したように、基材１０上に形成した一つのＡｌ系材料層２２と一つのバリヤメタル層２３から構成してもよく、あるいは図２（ｂ）に示したように、最上層のバリヤメタル層２３のほかに、Ａｌ系材料層２２の下にもう一つのバリヤメタル層２４を含む三層構造としてもよい。
【００１８】
本発明のＴＦＴ基板のソース電極及びドレイン電極の基本構造は、本発明の積層金属配線の上述の基本構造と本質的に同じである。
【００１９】
この明細書において「積層金属配線」とは、本発明のＴＦＴ基板におけるソース電極及びドレイン電極と同じように、Ａｌ系材料層とバリヤメタル層とを含み最上層にバリヤメタル層が配置されている積層構造の電極や端子その他を包含するものである。そのような電極や端子は、それらに接続する配線が本発明による配線である場合、その配線と一緒に作製すればよい。このように、配線と同一工程で作製されるか否かにかかわらず、最も広い意味において、本発明の「積層金属配線」とは、本発明の積層構造を有する電極や端子を包含するものである。
【００２０】
バリヤメタル層を構成する材料は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）もしくはタングステン（Ｗ）等の金属、又はこれらの金属の窒化物、酸化物、シリサイド（ケイ化物）でよいが、これらに限定はされず、Ａｌの拡散を効果的に抑制できるその他の任意の材料を使用可能である。また、三層構造の積層金属配線の場合には、最上層と下層のバリヤメタル層の材料は同じであっても異なるものでもよい。
【００２１】
本発明の積層金属配線においては、最上層のバリヤメタル配線層が下層のＡｌ系材料配線層の露出した側壁から横に突き出すように形成され、そしてこの突き出した部分が自重により下方に湾曲してＡｌ系材料配線層の露出した側壁をなだらかな勾配で覆うことから、この積層金属配線を覆ってその後に形成する絶縁膜を配線わきのこのなだらかな勾配に従って形成でき、そのため急峻な段差をもつ配線を覆って形成した絶縁膜に比べその絶縁耐圧を向上させることが可能である。
【００２２】
また、最上層のバリヤメタル配線層が下のＡｌ系材料配線層の露出した側壁を隠蔽するように下方に湾曲していることにより、積層金属配線の側壁に沿って絶縁膜を形成した場合にＡｌ系材料配線層の側壁部分から成長するヒロックによる絶縁膜の絶縁耐圧の低下を回避することが可能になる。
【００２３】
先に触れたように、本発明の薄膜トランジスタ（ＴＦＴ）基板においては、少なくともソース電極とドレイン電極が上述の本発明の積層金属配線と同様の構造を有し、すなわちそれらは、Ａｌ系材料層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のＡｌ系材料層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものとなっている。
【００２４】
このようなソース電極（あるいはドレイン電極）においては、Ａｌ系材料層の露出した側壁がバリヤメタル層の横方向に突き出して下方へ湾曲した部分により覆われるので、ソース電極のＡｌ系材料と画素電極材料のＩＴＯとは直接接触することがなく、バリヤメタル層と画素電極との良好なコンタクトが得られ、またＩＴＯの腐食が生じることがなくなる。従って、ソース電極と画素電極のＩＴＯとの直接の接続が可能となり、そのため画素電極を形成する際にソース電極を覆うカバー膜を形成し、これにコンタクトホールを開口するという煩雑な作業が不要となる。
【００２５】
また、本発明のＴＦＴ基板においては、ゲート電極をソース電極及びドレイン電極と同様に本発明の積層金属配線の上述の基本構造と同じ構造とすることもでき、そうすることでゲート電極の上に形成するゲート絶縁膜の絶縁耐圧の低下を予防することができる。
【００２６】
画素電極材料としては、上記のように一般にＩＴＯが用いられるが、画素電極材料はその他の材料であってもよい。画素電極を接続する電極は、ＴＦＴ基板の構成に応じて上記のようにソース電極であることもあり、あるいはドレイン電極であることもある。
【００２７】
本発明では、積層金属配線又はソース・ドレイン電極を作製する際に、下層のＡｌのサイドエッチング量をコントロールし、上層のバリヤメタルが自重で下方へ湾曲することができるようにして、それによりＡｌ系材料層の側壁部分を覆うようにしている。このサイドエッチング量ｄは、図３に示したように、Ａｌ系材料層２５のサイドエッチングを完了し、そしてバリヤメタル層２６が下方へ湾曲する前の状態において、バリヤメタル層２６の先端からＡｌ系材料層２５の側壁までの距離として定義される。このＡｌ系材料層のサイドエッチング量ｄ（μｍ）は、Ｃｌ2 とＢＣｌ3 との混合ガスのような塩素系のエッチングガスを用いたＲＩＥを使用する場合、オーバエッチング時間ｔ（秒）に比例して増加し、ｄ＝αｔの関係式で表される。再現性良くこれをコントロールするには、比例係数αは０．００５以上０．０４未満となることが望ましい。αが０．００５未満ではサイドエッチングの進行が遅くて実用的でなく、０．０４以上ではサイドエッチングが速過ぎてコントロールが難しくなり、また下地の基材１０等のほかの材料のエッチングが無視できなくなることもある。
【００２８】
上層のバリヤメタル２６が自重で下方に湾曲してＡｌ系材料層２５の露出した側壁を十分に覆うのに必要なサイドエッチング量ｄは、バリヤメタル層２６に使用する材料の種類と形成するバリヤメタル層の厚さに依存して変化する。最適なサイドエッチング量は、実験により決定することができる。
【００２９】
また、サイドエッチング量ｄとオーバエッチング時間ｔとの関係を示す上記の式中の係数αは、エッチングに使用するガス種に応じて変化し、一定のガス種のもとでは、圧力に依存して変化する。一般に、αはガス圧力が高くなるほど大きくなる。最適なガス圧力は、やはり実験により決定することができる。
【００３０】
上層のバリヤメタルを下方に湾曲させて下層のＡｌ系材料層の側壁を隠蔽することで得られる本発明の効果、すなわち本発明の積層配線上に形成する絶縁膜の絶縁耐圧を向上させることができ、ＴＦＴ基板においてソース電極（あるいはドレイン電極）と画素電極とのコンタクトが良好となり、ＩＴＯの腐食を回避できるという効果を十分なものにするためには、湾曲して垂れ下がるバリヤメタルがＡｌ系材料層の露出された側壁を少なくとも半分以上、好ましくはほぼ完全に、より好ましくは完全に隠蔽することが望ましい。そのため、図３においてＡｌ系材料層２５の露出した側壁から横方向に突き出したバリヤメタル２６の長さ（サイドエッチング量ｄに等しい）は、Ａｌ系材料層２５の厚さＴ以上であることが好ましい。
【００３１】
更に、図４に示したようにＴＦＴ基板１００においては、バリヤメタル１０１が垂れ下がらなくとも、Ａｌ系材料層１０２が十分サイドエッチングしており、その上に着層される画素電極材料１０３が回り込んでもＡｌ系材料層１０２と接触しないのであれば、同様の効果が得られるのは言うまでもない。この図において、１１０はガラス基材、１１１はゲート電極、１１２はゲート絶縁膜を示している。
【００３２】
これまでの説明から明らかなように、本発明の積層金属配線の最上層のバリヤメタル層は、配線のアルミニウム部分をパターニング後に形成される（この場合には、バリヤメタル層はアルミニウム部分の側壁にぴったり密着して形成される）のではなく、下層のアルミニウム部分と一緒に、アルミニウム部分のサイドエッチングを多くしてパターニングされ、アルミニウム部分から側方に突き出した部分の自重によるたわみによりアルミニウム部分の側壁を隠蔽するようになるので、一般に、アルミニウム部分（アルミニウム層）の側壁に密着する構造にはならない。
【００３３】
【実施例】
次に、実施例により本発明を更に説明する。言うまでもなく、本発明はこの実施例に限定されるものではない。
【００３４】
図５（ａ）に示したように、透明なガラス基材３１の上にＡｌ層３２（厚さ１００ｎｍ）、Ｔｉ層３３（５０ｎｍ）をスパッタ法により連続的に成膜後、Ｔｉ層３３の上にゲート電極用のレジストパターン（図示せず）を形成した。このレジストパターンをマスクにして、１００ｓｃｃｍのＣｌ2 と１００ｓｃｃｍのＢＣｌ3 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により、圧力４ＰａでＴｉ層３３とＡｌ層３２を一括でエッチングした。このとき、Ａｌ層３２をサイドエッチングさせるため、２０秒のオーバエッチングを行い、これにより約０．３μｍのサイドエッチングをＡｌ層３２に対して施した。その後レジストを剥離すると、Ｔｉ層３３のうちのＡｌ層３２の側壁から横方向に突き出した部分は自重で下方に湾曲して、図５（ｂ）に示したようにＡｌ層３２の露出した側壁を完全に隠蔽した。図５（ｂ）において、３４は形成したゲート電極を示し、３５は一緒に形成したゲート電極端子を示しており、ゲート電極３４とゲート電極端子３５はこれらと一緒に形成しやはりこれらと同様の断面形状を持つゲート配線（図示せず）によりつながれている。
【００３５】
次に，ゲート電極３４とゲート電極端子３５上に、化学気相成長（ＣＶＤ）法を用いて、図５（ｃ）に示したようにゲート絶縁膜のシリコン窒化膜３６（４００ｎｍ）、動作層の非晶質シリコン（ａ−Ｓｉ）層３７（３０ｎｍ）、チャネル保護膜のシリコン窒化膜３８（１２０ｎｍ）を連続的に成膜した。その後、レジストマスク（図示せず）を用いてシリコン窒化膜３８をエッチングして、図５（ｄ）に示したようにチャネル保護膜３９を形成した。
【００３６】
続いて、図６（ａ）に示したように、ＣＶＤ法でｎ＋型非晶質シリコン層４０（３０ｎｍ）を成膜し、更にスパッタ法でＴｉ層４１（２０ｎｍ）、Ａｌ層４２（１００ｎｍ）、Ｔｉ層４３（２０ｎｍ）を連続的に成膜した。次に、ソース・ドレイン電極のレジストパターン（図示せず）を形成した。このレジストパターンをマスクにして、Ｃｌ2 とＢＣｌ3 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により、圧力４ＰａでＴｉ層４３、Ａｌ層４２、Ｔｉ層４１、ｎ＋型ａ−Ｓｉ層４０、ａ−Ｓｉ層３７を一括でエッチングした。この時にオーバエッチングを２０秒かけることによってＡｌ層４２にサイドエッチングを約０．３μｍ入れた。その後レジストを剥離すると、図６（ｂ）に示したように、Ｔｉ層４３は自重で下方に湾曲してＡｌを覆うような断面形状となり、こうしてＴｉ層４１、Ａｌ層４２、Ｔｉ層４３からなるソース電極４４とドレイン電極４５を形成した。図示してはいないが、ソース電極４４及びドレイン電極４５の形成と同時に、同様にＴｉ層４３が下方に湾曲した断面形状の、それぞれの電極のための配線も形成した。
【００３７】
次に、画素電極用のＩＴＯ層（７０ｎｍ）をスパッタ法を用いて成膜し、パターニングして、図６（ｃ）に示したように画素電極４６を形成した。このときドレイン電極４５は端部がＴｉ層４３によってなだらかに覆われているため、ＩＴＯの画素電極の断切れやＡｌとの電池効果による腐食などは生じない。
【００３８】
最後に、ゲート電極の端子部の開口のためのパターニングを行って図７に示したように、透明基材上にゲート電極３４が形成され、その上方にソース電極４４とドレイン電極４５が形成されていて、ソース電極４４に画素電極４６が接続されているＴＦＴ基板５０を得た。
【００３９】
この例で作成したＴＦＴ基板５０においては、ソース電極４４とドレイン電極４５が最上層のＴｉ層４３が下方に湾曲して下層のＡｌ層４２の側壁を覆う形で形成されており、画素電極４６はＡｌ層４２に接触することなくソース電極４４に接続できることから、コンタクト不良や画素電極のＩＴＯの腐食の問題を回避することができる。また、ゲート電極３４用の配線も上層のＴｉ層が下層のＡｌ層の露出した側壁をなだらかに覆う形で形成されているため、それらの配線の上に形成される絶縁膜の絶縁耐圧の低下や上層の電極・配線の段切れの問題も回避される。
【００４０】
また、このＴＦＴ基板５０においては、画素電極４６はソース電極４４に接続されているが、上述のようにＴＦＴ基板の構成によって画素電極はドレイン電極４５に接続することも可能である。
【００４１】
図８は、この例で作製したＴＦＴ基板５０を模式的に示す斜視図であり、この基板５０は、表示部（ＴＦＴが作製されている領域）５１と、表示部５１の周辺に複数の端子（図示せず）が位置する端子部５２について一括して形成された開口５３を備えている。
【００４２】
このように、ゲート電極の端子部の開口は、ＴＦＴ基板のうちの表示部の周辺にまとまって位置している端子について、単一の開口内に複数の端子が含まれるようにすることが可能であり、それに応じて比較的大きな開口パターンのマスクを使って行うことができる。そのように比較的大きな開口パターンのマスクは、単にレジスト材料をロール塗布等の方法により所定パターンで印刷することで容易に形成可能である。
【００４３】
場合によっては、大きなパターン形成に有効な簡単なマスクを利用できる大型マスク露光、スリット露光等で形成したレジストパターンを用いて、ゲート電極端子部の開口を行うこともできる。また、ネガ型レジストを用いた背面露光でゲート電極端子部用の大きな開口のレジストパターンを形成することもできる。この背面露光の場合には、基板の表面（ＴＦＴを作成した側）にネガ型レジスト層を成膜し、基板の背面から露光後、マスク又は遮光板を利用して表面側の表示部の露光を行い、次いで現像して、ゲート電極端子部用の大きな開口のレジストパターンを形成する。
【００４４】
【発明の効果】
以上のように、本発明によれば、Ａｌを含む金属を用いた積層配線や電極を信頼性よく、また絶縁膜の絶縁耐圧を損なうことなく形成でき、製品の信頼性向上に寄与するところが大きい。さらにこの方法を使うことによりＴＦＴ基板の生産性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】従来の積層構造の配線の形成を説明する図である。
【図２】本発明の積層配線を説明する図である。
【図３】本発明の積層配線のサイドエッチ量を説明する図である。
【図４】本発明の積層構造の電極を例示する図である。
【図５】実施例のＴＦＴ基板製造工程の前半を説明する図である。
【図６】実施例のＴＦＴ基板製造工程の後半を説明する図である。
【図７】実施例のＴＦＴ基板を示す図である。
【図８】実施例のＴＦＴ基板の斜視図である。
【符号の説明】
１０…基材
２１、２３、２６…バリヤメタル層
２２、２５…Ａｌ系材料層
３１…ガラス基材
３４…ゲート電極
３５…ゲート端子
３９…チャネル保護膜
４４…ソース電極
４５…ドレイン電極
４６…画素電極
５０…ＴＦＴ基板
５１…表示部
５２…端子部
５３…開口
【発明の属する技術分野】
本発明は、積層した配線材料から形成される配線とその形成方法に関する。本発明はまた、この配線形成方法を応用してガラス板等の透明基材上に薄膜トランジスタ（ＴＦＴ）を形成して作られる表示装置用のＴＦＴ基板とその製造方法にも関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）等の半導体装置や、情報機器などに用いられるＴＦＴを利用した表示装置には、個々の素子を動作させるため多数の配線が含まれている。表示装置に関して言えば、近年の高精細化・高画質化によって配線に低抵抗・高信頼性が求められている。
【０００３】
従来、表示装置の薄膜トランジスタ基板の配線は、低抵抗化のためにアルミニウム（Ａｌ）（もしくはアルミニウム合金（Ａｌ合金））を用いる場合、バリアメタルであるチタン（Ｔｉ）（又はタンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属）が積層された金属配線を用いてきた。これは、Ａｌの拡散によって素子の特性劣化が引き起こされる問題や、配線材料のＡｌと画素電極材料の酸化スズインジウム（ＩＴＯ）との接触抵抗が高いという問題などを解決するためである。このようなＡｌとバリヤメタルとの積層構造の配線は、表示装置のＴＦＴだけでなく、ＩＣ等の半導体装置でも使用されている。
【０００４】
以下に、図１を参照して、積層構造の配線の形成方法を説明する。
まず、図１（ａ）に示したように、基材１０上にＡｌ層１１とＴｉ層１２を連続的に成膜する。次に、Ｔｉ層１２の上に配線のレジストパターン（図示せず）を形成する。続いて、このレジストパターンをマスクにして、Ｃｌ2 とＢＣｌ3 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）でＴｉ層１２とＡｌ層１１を一括でエッチングして、図１（ｂ）に示したようにＡｌ層１１’とＴｉ層１２’の積層構造の配線１３を形成する。
【０００５】
上記の方法で積層金属層のエッチングにより積層金属配線を形成した場合、金属配線の側壁部には図１（ｂ）に見られるようにＡｌが露出しているために、その後の絶縁膜成膜工程等の高温プロセス中にＡｌのヒロック等がこの側壁部分から成長し、形成絶縁膜の絶縁耐圧を悪化させる原因となっていた。
【０００６】
また、上述のように一般に塩素系ガスを用いるドライエッチングでＴｉとＡｌをエッチングするとき、Ａｌのエッチングレートの方が早いために、形成した配線の断面形状は図１に示したように、切り立って上層のＴｉ層１２’の先端部が張り出した形状となりやすい。これも、この後に形成される絶縁膜の絶縁耐圧を悪化させたり、上層の電極の断切れ（配線層と下地基板との急激な段差のため、下地基板から配線層の上に橋架けするように形成した上層電極層が段差部分で断線する現象）を生じさせる原因となっていた。このようなＴｉ層の張り出しを避けるため、従来はＴｉとＡｌのエッチングレートをできるだけ近づける対策が講じられていた。
【０００７】
更に、上記のように形成した積層配線をＴＦＴ基板の配線として使用した場合、配線材料のＡｌと画素電極材料のＩＴＯが直接コンタクトしていると、コンタクト不良（ＡｌとＩＴＯとの界面は電流がほとんど流れない）やＩＴＯの腐食（ＡｌとＩＴＯで電池が構成されて、ＴＦＴ基板の製造過程で基板を電解液に浸漬したときにＩＴＯが腐食する原因となる）などの問題が生じていた。これらの問題を回避するために、従来は、画素電極層の形成に先立ってＡｌの露出した側壁部分に沿って別にＴｉ層を形成する方法や、あるいは形成した配線の上層Ｔｉ層を覆って被処理基板の全面に絶縁膜を形成してからこれをパターニングして配線層に通じるコンタクトホールを形成し、次いでコンタクトホールの底部のバリヤメタルに接続するＩＴＯの画素電極層を形成する方法が採用されていたが、これらはＴＦＴ基板の製造工程を煩雑にするものであった。
【０００８】
【発明が解決しようとする課題】
本発明は、上述の不都合、すなわち積層金属配線の側壁部にＡｌが露出していることと金属配線部分で急激な段差ができることよる絶縁耐圧の低下の問題、この急激な段差による上層の電極の断切れの問題、ＴＦＴ基板の配線として使用した場合における配線材料のＡｌと画素電極材料のＩＴＯとのコンタクト不良やＩＴＯの腐食の問題、を解決して、信頼性の向上したＡｌを含む積層金属配線及び薄膜トランジスタ基板を提供すること、そしてまたそれらを製造するための生産性の向上した製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の積層金属配線は、基材上に形成した積層構造の金属配線であり、当該積層構造がアルミニウム（Ａｌ）又はアルミニウムを含む合金の配線層と、バリヤメタル配線層とを含み、最上層にバリヤメタル配線層が配置されている積層金属配線であって、最上層のバリヤメタル配線層が下層のアルミニウム又はアルミニウムを含む合金の配線層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲していることを特徴とする。
【００１０】
本発明の積層金属配線は、基材上にＡｌ又はＡｌを含む合金の配線材料層とバリヤメタル配線材料層とを含み最上層にバリヤメタル配線材料層を配置した積層配線材料層を成膜し、エッチングによりこれらの配線材料層をパターニングすることにより積層金属配線を形成する方法であって、最上層のバリヤメタル配線材料層のエッチング速度よりも下層のＡｌ又はＡｌを含む合金の配線材料層の方のエッチング速度を大きくしてＡｌ又はＡｌを含む合金の配線材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下層のアルミニウム又はアルミニウムを含む合金の配線層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲させることを特徴とする積層金属配線の形成方法で形成することができる。
【００１１】
本発明の薄膜トランジスタ基板は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム（Ａｌ）又はアルミニウムを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲していることを特徴とする。
【００１２】
また、本発明の薄膜トランジスタ基板は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ゲート電極が、アルミニウム又はアルミニウムを含む合金の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲していることを特徴とするものでもある。
【００１３】
本発明の薄膜トランジスタ基板の製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ソース電極及びドレイン電極がＡｌ又はＡｌを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものである薄膜トランジスタ基板を製造する方法であって、Ａｌ又はＡｌを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のＡｌ又はＡｌを含む合金の材料層の方のエッチング速度を大きくしてＡｌ又はＡｌを含む合金の材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下方に湾曲させることでソース電極及びドレイン電極を形成する工程を含むことを特徴とする。
【００１４】
また、本発明の薄膜トランジスタ基板製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ゲート電極がアルミニウム又はアルミニウムを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものである薄膜トランジスタ基板を製造する方法であって、アルミニウム又はアルミニウムを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下方に湾曲させることでゲート電極を形成する工程を含むことを特徴とするものでもある。
更に、本発明の薄膜トランジスタ基板製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム又はアルミニウムを含む合金の層とバリアメタルの層とを含み、最上層にバリアメタル層が配置されている積層構造の電極であり、ソース電極及びドレイン電極の上方に絶縁膜を被着することなく画素電極を形成した構造の薄膜トランジスタ基板の製造方法であって、ソース電極及びドレイン電極の積層材料層をエッチングによりパターンニングし、最上層のバリアメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、画素電極材料を被着した場合において画素電極材料が回り込んでアルミニウム又はアルミニウムを含む合金材料に接触しないようにエッチングすることを特徴とするものである。
なおまた、本発明の薄膜トランジスタ基板製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム又はアルミニウムを含む合金の層とバリアメタルの層とを含み、最上層にバリアメタル層が配置されている積層構造の電極である薄膜トランジスタ基板の製造方法であって、ゲート絶縁膜の開口は端子部のみ行うことを特徴とするものでもある。
【００１５】
更に、本発明の薄膜トランジスタ基板の製造方法は、透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ソース電極及びドレイン電極がＡｌ又はＡｌを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものである薄膜トランジスタ基板を製造する方法であって、Ａｌ又はＡｌを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のＡｌ又はＡｌを含む合金の材料層の方のエッチング速度を大きくしてＡｌ又はＡｌを含む合金の材料層のサイドエッチングを多くし、その上に着層される画素電極材料との接触を防止することを特徴とする。
【００１６】
【発明の実施の形態】
本発明の積層金属配線は、半導体の技術分野で使用する任意の材料の基材上に形成することができる。すなわち、本発明では、基材としてシリコン等の半導体材料又は表面処理を施された半導体材料を用いてもよく、あるいはガラス等のその他の材料を用いてもよい。
【００１７】
本発明の積層金属配線は、Ａｌ又はＡｌを含む合金（以下、これらを「Ａｌ系材料」と総称する）の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている。本発明の積層金属配線は、図２（ａ）に示したように、基材１０上に形成した一つのＡｌ系材料層２２と一つのバリヤメタル層２３から構成してもよく、あるいは図２（ｂ）に示したように、最上層のバリヤメタル層２３のほかに、Ａｌ系材料層２２の下にもう一つのバリヤメタル層２４を含む三層構造としてもよい。
【００１８】
本発明のＴＦＴ基板のソース電極及びドレイン電極の基本構造は、本発明の積層金属配線の上述の基本構造と本質的に同じである。
【００１９】
この明細書において「積層金属配線」とは、本発明のＴＦＴ基板におけるソース電極及びドレイン電極と同じように、Ａｌ系材料層とバリヤメタル層とを含み最上層にバリヤメタル層が配置されている積層構造の電極や端子その他を包含するものである。そのような電極や端子は、それらに接続する配線が本発明による配線である場合、その配線と一緒に作製すればよい。このように、配線と同一工程で作製されるか否かにかかわらず、最も広い意味において、本発明の「積層金属配線」とは、本発明の積層構造を有する電極や端子を包含するものである。
【００２０】
バリヤメタル層を構成する材料は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）もしくはタングステン（Ｗ）等の金属、又はこれらの金属の窒化物、酸化物、シリサイド（ケイ化物）でよいが、これらに限定はされず、Ａｌの拡散を効果的に抑制できるその他の任意の材料を使用可能である。また、三層構造の積層金属配線の場合には、最上層と下層のバリヤメタル層の材料は同じであっても異なるものでもよい。
【００２１】
本発明の積層金属配線においては、最上層のバリヤメタル配線層が下層のＡｌ系材料配線層の露出した側壁から横に突き出すように形成され、そしてこの突き出した部分が自重により下方に湾曲してＡｌ系材料配線層の露出した側壁をなだらかな勾配で覆うことから、この積層金属配線を覆ってその後に形成する絶縁膜を配線わきのこのなだらかな勾配に従って形成でき、そのため急峻な段差をもつ配線を覆って形成した絶縁膜に比べその絶縁耐圧を向上させることが可能である。
【００２２】
また、最上層のバリヤメタル配線層が下のＡｌ系材料配線層の露出した側壁を隠蔽するように下方に湾曲していることにより、積層金属配線の側壁に沿って絶縁膜を形成した場合にＡｌ系材料配線層の側壁部分から成長するヒロックによる絶縁膜の絶縁耐圧の低下を回避することが可能になる。
【００２３】
先に触れたように、本発明の薄膜トランジスタ（ＴＦＴ）基板においては、少なくともソース電極とドレイン電極が上述の本発明の積層金属配線と同様の構造を有し、すなわちそれらは、Ａｌ系材料層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のＡｌ系材料層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲しているものとなっている。
【００２４】
このようなソース電極（あるいはドレイン電極）においては、Ａｌ系材料層の露出した側壁がバリヤメタル層の横方向に突き出して下方へ湾曲した部分により覆われるので、ソース電極のＡｌ系材料と画素電極材料のＩＴＯとは直接接触することがなく、バリヤメタル層と画素電極との良好なコンタクトが得られ、またＩＴＯの腐食が生じることがなくなる。従って、ソース電極と画素電極のＩＴＯとの直接の接続が可能となり、そのため画素電極を形成する際にソース電極を覆うカバー膜を形成し、これにコンタクトホールを開口するという煩雑な作業が不要となる。
【００２５】
また、本発明のＴＦＴ基板においては、ゲート電極をソース電極及びドレイン電極と同様に本発明の積層金属配線の上述の基本構造と同じ構造とすることもでき、そうすることでゲート電極の上に形成するゲート絶縁膜の絶縁耐圧の低下を予防することができる。
【００２６】
画素電極材料としては、上記のように一般にＩＴＯが用いられるが、画素電極材料はその他の材料であってもよい。画素電極を接続する電極は、ＴＦＴ基板の構成に応じて上記のようにソース電極であることもあり、あるいはドレイン電極であることもある。
【００２７】
本発明では、積層金属配線又はソース・ドレイン電極を作製する際に、下層のＡｌのサイドエッチング量をコントロールし、上層のバリヤメタルが自重で下方へ湾曲することができるようにして、それによりＡｌ系材料層の側壁部分を覆うようにしている。このサイドエッチング量ｄは、図３に示したように、Ａｌ系材料層２５のサイドエッチングを完了し、そしてバリヤメタル層２６が下方へ湾曲する前の状態において、バリヤメタル層２６の先端からＡｌ系材料層２５の側壁までの距離として定義される。このＡｌ系材料層のサイドエッチング量ｄ（μｍ）は、Ｃｌ2 とＢＣｌ3 との混合ガスのような塩素系のエッチングガスを用いたＲＩＥを使用する場合、オーバエッチング時間ｔ（秒）に比例して増加し、ｄ＝αｔの関係式で表される。再現性良くこれをコントロールするには、比例係数αは０．００５以上０．０４未満となることが望ましい。αが０．００５未満ではサイドエッチングの進行が遅くて実用的でなく、０．０４以上ではサイドエッチングが速過ぎてコントロールが難しくなり、また下地の基材１０等のほかの材料のエッチングが無視できなくなることもある。
【００２８】
上層のバリヤメタル２６が自重で下方に湾曲してＡｌ系材料層２５の露出した側壁を十分に覆うのに必要なサイドエッチング量ｄは、バリヤメタル層２６に使用する材料の種類と形成するバリヤメタル層の厚さに依存して変化する。最適なサイドエッチング量は、実験により決定することができる。
【００２９】
また、サイドエッチング量ｄとオーバエッチング時間ｔとの関係を示す上記の式中の係数αは、エッチングに使用するガス種に応じて変化し、一定のガス種のもとでは、圧力に依存して変化する。一般に、αはガス圧力が高くなるほど大きくなる。最適なガス圧力は、やはり実験により決定することができる。
【００３０】
上層のバリヤメタルを下方に湾曲させて下層のＡｌ系材料層の側壁を隠蔽することで得られる本発明の効果、すなわち本発明の積層配線上に形成する絶縁膜の絶縁耐圧を向上させることができ、ＴＦＴ基板においてソース電極（あるいはドレイン電極）と画素電極とのコンタクトが良好となり、ＩＴＯの腐食を回避できるという効果を十分なものにするためには、湾曲して垂れ下がるバリヤメタルがＡｌ系材料層の露出された側壁を少なくとも半分以上、好ましくはほぼ完全に、より好ましくは完全に隠蔽することが望ましい。そのため、図３においてＡｌ系材料層２５の露出した側壁から横方向に突き出したバリヤメタル２６の長さ（サイドエッチング量ｄに等しい）は、Ａｌ系材料層２５の厚さＴ以上であることが好ましい。
【００３１】
更に、図４に示したようにＴＦＴ基板１００においては、バリヤメタル１０１が垂れ下がらなくとも、Ａｌ系材料層１０２が十分サイドエッチングしており、その上に着層される画素電極材料１０３が回り込んでもＡｌ系材料層１０２と接触しないのであれば、同様の効果が得られるのは言うまでもない。この図において、１１０はガラス基材、１１１はゲート電極、１１２はゲート絶縁膜を示している。
【００３２】
これまでの説明から明らかなように、本発明の積層金属配線の最上層のバリヤメタル層は、配線のアルミニウム部分をパターニング後に形成される（この場合には、バリヤメタル層はアルミニウム部分の側壁にぴったり密着して形成される）のではなく、下層のアルミニウム部分と一緒に、アルミニウム部分のサイドエッチングを多くしてパターニングされ、アルミニウム部分から側方に突き出した部分の自重によるたわみによりアルミニウム部分の側壁を隠蔽するようになるので、一般に、アルミニウム部分（アルミニウム層）の側壁に密着する構造にはならない。
【００３３】
【実施例】
次に、実施例により本発明を更に説明する。言うまでもなく、本発明はこの実施例に限定されるものではない。
【００３４】
図５（ａ）に示したように、透明なガラス基材３１の上にＡｌ層３２（厚さ１００ｎｍ）、Ｔｉ層３３（５０ｎｍ）をスパッタ法により連続的に成膜後、Ｔｉ層３３の上にゲート電極用のレジストパターン（図示せず）を形成した。このレジストパターンをマスクにして、１００ｓｃｃｍのＣｌ2 と１００ｓｃｃｍのＢＣｌ3 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により、圧力４ＰａでＴｉ層３３とＡｌ層３２を一括でエッチングした。このとき、Ａｌ層３２をサイドエッチングさせるため、２０秒のオーバエッチングを行い、これにより約０．３μｍのサイドエッチングをＡｌ層３２に対して施した。その後レジストを剥離すると、Ｔｉ層３３のうちのＡｌ層３２の側壁から横方向に突き出した部分は自重で下方に湾曲して、図５（ｂ）に示したようにＡｌ層３２の露出した側壁を完全に隠蔽した。図５（ｂ）において、３４は形成したゲート電極を示し、３５は一緒に形成したゲート電極端子を示しており、ゲート電極３４とゲート電極端子３５はこれらと一緒に形成しやはりこれらと同様の断面形状を持つゲート配線（図示せず）によりつながれている。
【００３５】
次に，ゲート電極３４とゲート電極端子３５上に、化学気相成長（ＣＶＤ）法を用いて、図５（ｃ）に示したようにゲート絶縁膜のシリコン窒化膜３６（４００ｎｍ）、動作層の非晶質シリコン（ａ−Ｓｉ）層３７（３０ｎｍ）、チャネル保護膜のシリコン窒化膜３８（１２０ｎｍ）を連続的に成膜した。その後、レジストマスク（図示せず）を用いてシリコン窒化膜３８をエッチングして、図５（ｄ）に示したようにチャネル保護膜３９を形成した。
【００３６】
続いて、図６（ａ）に示したように、ＣＶＤ法でｎ＋型非晶質シリコン層４０（３０ｎｍ）を成膜し、更にスパッタ法でＴｉ層４１（２０ｎｍ）、Ａｌ層４２（１００ｎｍ）、Ｔｉ層４３（２０ｎｍ）を連続的に成膜した。次に、ソース・ドレイン電極のレジストパターン（図示せず）を形成した。このレジストパターンをマスクにして、Ｃｌ2 とＢＣｌ3 の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により、圧力４ＰａでＴｉ層４３、Ａｌ層４２、Ｔｉ層４１、ｎ＋型ａ−Ｓｉ層４０、ａ−Ｓｉ層３７を一括でエッチングした。この時にオーバエッチングを２０秒かけることによってＡｌ層４２にサイドエッチングを約０．３μｍ入れた。その後レジストを剥離すると、図６（ｂ）に示したように、Ｔｉ層４３は自重で下方に湾曲してＡｌを覆うような断面形状となり、こうしてＴｉ層４１、Ａｌ層４２、Ｔｉ層４３からなるソース電極４４とドレイン電極４５を形成した。図示してはいないが、ソース電極４４及びドレイン電極４５の形成と同時に、同様にＴｉ層４３が下方に湾曲した断面形状の、それぞれの電極のための配線も形成した。
【００３７】
次に、画素電極用のＩＴＯ層（７０ｎｍ）をスパッタ法を用いて成膜し、パターニングして、図６（ｃ）に示したように画素電極４６を形成した。このときドレイン電極４５は端部がＴｉ層４３によってなだらかに覆われているため、ＩＴＯの画素電極の断切れやＡｌとの電池効果による腐食などは生じない。
【００３８】
最後に、ゲート電極の端子部の開口のためのパターニングを行って図７に示したように、透明基材上にゲート電極３４が形成され、その上方にソース電極４４とドレイン電極４５が形成されていて、ソース電極４４に画素電極４６が接続されているＴＦＴ基板５０を得た。
【００３９】
この例で作成したＴＦＴ基板５０においては、ソース電極４４とドレイン電極４５が最上層のＴｉ層４３が下方に湾曲して下層のＡｌ層４２の側壁を覆う形で形成されており、画素電極４６はＡｌ層４２に接触することなくソース電極４４に接続できることから、コンタクト不良や画素電極のＩＴＯの腐食の問題を回避することができる。また、ゲート電極３４用の配線も上層のＴｉ層が下層のＡｌ層の露出した側壁をなだらかに覆う形で形成されているため、それらの配線の上に形成される絶縁膜の絶縁耐圧の低下や上層の電極・配線の段切れの問題も回避される。
【００４０】
また、このＴＦＴ基板５０においては、画素電極４６はソース電極４４に接続されているが、上述のようにＴＦＴ基板の構成によって画素電極はドレイン電極４５に接続することも可能である。
【００４１】
図８は、この例で作製したＴＦＴ基板５０を模式的に示す斜視図であり、この基板５０は、表示部（ＴＦＴが作製されている領域）５１と、表示部５１の周辺に複数の端子（図示せず）が位置する端子部５２について一括して形成された開口５３を備えている。
【００４２】
このように、ゲート電極の端子部の開口は、ＴＦＴ基板のうちの表示部の周辺にまとまって位置している端子について、単一の開口内に複数の端子が含まれるようにすることが可能であり、それに応じて比較的大きな開口パターンのマスクを使って行うことができる。そのように比較的大きな開口パターンのマスクは、単にレジスト材料をロール塗布等の方法により所定パターンで印刷することで容易に形成可能である。
【００４３】
場合によっては、大きなパターン形成に有効な簡単なマスクを利用できる大型マスク露光、スリット露光等で形成したレジストパターンを用いて、ゲート電極端子部の開口を行うこともできる。また、ネガ型レジストを用いた背面露光でゲート電極端子部用の大きな開口のレジストパターンを形成することもできる。この背面露光の場合には、基板の表面（ＴＦＴを作成した側）にネガ型レジスト層を成膜し、基板の背面から露光後、マスク又は遮光板を利用して表面側の表示部の露光を行い、次いで現像して、ゲート電極端子部用の大きな開口のレジストパターンを形成する。
【００４４】
【発明の効果】
以上のように、本発明によれば、Ａｌを含む金属を用いた積層配線や電極を信頼性よく、また絶縁膜の絶縁耐圧を損なうことなく形成でき、製品の信頼性向上に寄与するところが大きい。さらにこの方法を使うことによりＴＦＴ基板の生産性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】従来の積層構造の配線の形成を説明する図である。
【図２】本発明の積層配線を説明する図である。
【図３】本発明の積層配線のサイドエッチ量を説明する図である。
【図４】本発明の積層構造の電極を例示する図である。
【図５】実施例のＴＦＴ基板製造工程の前半を説明する図である。
【図６】実施例のＴＦＴ基板製造工程の後半を説明する図である。
【図７】実施例のＴＦＴ基板を示す図である。
【図８】実施例のＴＦＴ基板の斜視図である。
【符号の説明】
１０…基材
２１、２３、２６…バリヤメタル層
２２、２５…Ａｌ系材料層
３１…ガラス基材
３４…ゲート電極
３５…ゲート端子
３９…チャネル保護膜
４４…ソース電極
４５…ドレイン電極
４６…画素電極
５０…ＴＦＴ基板
５１…表示部
５２…端子部
５３…開口
Claims (14)
- 基材上に形成した積層構造の金属配線であり、当該積層構造がアルミニウム又はアルミニウムを含む合金の配線層と、バリヤメタルの配線層とを含み、最上層にバリヤメタルの配線層が配置されている積層金属配線であって、最上層のバリヤメタル配線層が下層のアルミニウム又はアルミニウムを含む合金の配線層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲している突出部分を有し、該突出部分の長さは上記配線層の厚み以上であることを特徴とする積層金属配線。
- 前記基材と前記アルミニウム又はアルミニウムを含む合金の配線層との間に更にバリヤメタルの配線層を含む、請求項１記載の積層金属配線。
- 基材上にアルミニウム又はアルミニウムを含む合金の配線材料層とバリヤメタル配線材料層とを含み最上層にバリヤメタル配線材料層を配置した積層配線材料層を成膜し、エッチングによりこれらの配線材料層をパターニングすることにより積層金属配線を形成する方法であって、最上層のバリヤメタル配線材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の配線材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の配線材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下層のアルミニウム又はアルミニウムを含む合金の配線層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲させた突出部分を形成し、該突出部分の長さは上記配線層の厚み以上であることを特徴とする積層金属配線の形成方法。
- 前記サイドエッチングの量ｄ（μｍ）が、アルミニウム又はアルミニウムを含む合金の配線材料層のサイドエッチングを多くするためのオーバーエッチング時間をｔ（秒）として、ｄ＝αｔの関係式で表され、αが０．００５以上０．０４未満となるようなエッチング条件で、前記エッチングを行う、請求項３記載の方法。
- 透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム又はアルミニウムを含む合金の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲している突出部分を有し、該突出部分の長さは上記配線層の厚み以上であることを特徴とする薄膜トランジスタ基板。
- 透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ゲート電極が、アルミニウム又はアルミニウムを含む合金の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲している突出部分を有し、該突出部分の長さは上記配線層の厚み以上であることを特徴とする薄膜トランジスタ基板。
- 前記アルミニウム又はアルミニウムを含む合金の層の下に更にバリヤメタルの層を含む、請求項５又は６記載の薄膜トランジスタ基板。
- 透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ソース電極及びドレイン電極がアルミニウム又はアルミニウムを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲している突出部分を有し、該突出部分の長さは上記配線層の厚み以上であることを特徴とする薄膜トランジスタ基板を製造する方法であって、アルミニウム又はアルミニウムを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下方に湾曲させることでソース電極及びドレイン電極を形成する工程を含むことを特徴とする薄膜トランジスタの製造方法。
- 透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む基板であり、ゲート電極がアルミニウム又はアルミニウムを含む合金の層とバリヤメタル層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であって、最上層のバリヤメタル層が下層のアルミニウム又はアルミニウムを含む合金の層の露出した側壁を少なくとも部分的に隠蔽するよう下方に湾曲している突出部分を有し、該突出部分の長さは上記配線層の厚み以上であることを特徴とする薄膜トランジスタ基板を製造する方法であって、アルミニウム又はアルミニウムを含む合金の材料層とバリヤメタル材料層とを含み最上層にバリヤメタル材料層を配置した積層材料層を成膜し、この積層材料層をエッチングによりパターニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、形成した最上層のバリヤメタル配線層を下方に湾曲させることでゲート電極を形成する工程を含むことを特徴とする薄膜トランジスタの製造方法。
- 前記サイドエッチングの量ｄ（μｍ）が、アルミニウム又はアルミニウムを含む合金の配線材料層のサイドエッチングを多くするためのオーバーエッチング時間をｔ（秒）として、ｄ＝αｔの関係式で表され、αが０．００５以上０．０４未満となるようなエッチング条件で、前記エッチングを行う、請求項８又は９記載の方法。
- 透明基材と、その上に直接又は他の層を介して形成したゲート電極、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の一方に接続する画素電極と、そしてこれらの各電極に接続する配線及びそれらの配線を外部に接続するための端子を含む薄膜トランジスタ基板であって、ソース電極及びドレイン電極が、アルミニウム又はアルミニウムを含む合金の層とバリヤメタルの層とを含み、最上層にバリヤメタル層が配置されている積層構造の電極であり、ソース電極及びドレイン電極の上方に絶縁膜を被着することなく画素電極を形成した構造の薄膜トランジスタ基板の製造方法であって、ソース電極及びドレイン電極の積層材料層をエッチングによりパターンニングし、最上層のバリヤメタル材料層のエッチング速度よりも下層のアルミニウム又はアルミニウムを含む合金の材料層の方のエッチング速度を大きくしてアルミニウム又はアルミニウムを含む合金の材料層のサイドエッチングを多くし、上記バリヤメタル材料層が上記合金の材料層から側方に突き出し該合金の材料層の厚み以上の長さである突出部分を有するように形成し、画素電極材料を被着した場合において画素電極材料が回り込んでアルミニウム又はアルミニウムを含む合金材料に接触しないようにエッチングすることを特徴とする薄膜トランジスタ基板の製造方法。
- 前記ゲート電極の端子部の開口を、レジスト材料を所定パターンで印刷して形成したマスクを使って行う、請求項８から１１までのいずれか一つに記載の方法。
- 前記ゲート電極の端子部の開口を、大型マスク露光又はスリット露光で形成したレジストパターンを使って行う、請求項８から１１までのいずれか一つに記載の方法。
- 前記ゲート電極の端子部の開口を、ネガ型レジストを用いた背面露光で形成したレジストパターンを使って行う、請求項８から１１までのいずれか一つに記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36979298A JP4197206B2 (ja) | 1998-12-25 | 1998-12-25 | 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36979298A JP4197206B2 (ja) | 1998-12-25 | 1998-12-25 | 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196092A JP2000196092A (ja) | 2000-07-14 |
| JP4197206B2 true JP4197206B2 (ja) | 2008-12-17 |
Family
ID=18495329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36979298A Expired - Fee Related JP4197206B2 (ja) | 1998-12-25 | 1998-12-25 | 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4197206B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103053027A (zh) * | 2010-08-03 | 2013-04-17 | 夏普株式会社 | 薄膜晶体管基板 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554260B2 (en) * | 2004-07-09 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with a conductive film connection between a wiring component and a metal electrode film |
| JP4817730B2 (ja) * | 2004-07-09 | 2011-11-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2006148050A (ja) * | 2004-10-21 | 2006-06-08 | Seiko Epson Corp | 薄膜トランジスタ、電気光学装置、及び電子機器 |
| JP4892822B2 (ja) * | 2004-10-21 | 2012-03-07 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| WO2009147746A1 (ja) * | 2008-06-06 | 2009-12-10 | パイオニア株式会社 | 有機トランジスタ及びその製造方法 |
| AT15048U1 (de) * | 2015-11-27 | 2016-11-15 | Plansee Se | Beschichtetes flexibles Bauteil |
-
1998
- 1998-12-25 JP JP36979298A patent/JP4197206B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103053027A (zh) * | 2010-08-03 | 2013-04-17 | 夏普株式会社 | 薄膜晶体管基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196092A (ja) | 2000-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7470571B2 (en) | Thin film transistor array substrate and method of producing the same | |
| US6528357B2 (en) | Method of manufacturing array substrate | |
| US6897479B2 (en) | ITO film contact structure, TFT substrate and manufacture thereof | |
| US8173492B2 (en) | Method of manufacturing thin film transistor substrate | |
| US8158499B2 (en) | Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating thin film transistor substrate | |
| US5825437A (en) | Structure of a liquid crystal display device and a method of manufacturing same | |
| US9799678B2 (en) | Manufacturing method of thin film and metal line for display using the same, thin film transistor array panel, and method for manufacturing the same | |
| JP2007157916A (ja) | Ｔｆｔ基板及びｔｆｔ基板の製造方法 | |
| CN112071860A (zh) | 有源矩阵基板以及其制造方法 | |
| TWI288287B (en) | Thin film transistor array panels for liquid crystal display and methods for manufacturing the same | |
| CN100524701C (zh) | 薄膜晶体管阵列面板及其制造方法 | |
| JP4197206B2 (ja) | 積層金属配線及び薄膜トランジスタ基板、並びにそれらの製造方法 | |
| JP2020521175A (ja) | フレキシブル表示パネル及びその製造方法 | |
| JP3433632B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3447535B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US5877083A (en) | Method of manufacturing a semiconductor device | |
| CN101567391A (zh) | 薄膜晶体管的结构 | |
| US6921698B2 (en) | Thin film transistor and fabricating method thereof | |
| JP2820064B2 (ja) | 薄膜トランジスタとこれを用いた液晶表示装置 | |
| JP2003152188A (ja) | 薄膜トランジスタパネル | |
| JP4674774B2 (ja) | 配線の製造方法及び表示装置の製造方法 | |
| CN100552898C (zh) | 薄膜晶体管及其制造方法 | |
| JPH07106586A (ja) | 液晶表示装置 | |
| JP2699882B2 (ja) | 薄膜トランジスタ | |
| JP2001215532A (ja) | アクティブ型液晶表示パネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080924 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080925 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |