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JP4146290B2 - 半導体装置 - Google Patents

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JP4146290B2
JP4146290B2 JP2003162139A JP2003162139A JP4146290B2 JP 4146290 B2 JP4146290 B2 JP 4146290B2 JP 2003162139 A JP2003162139 A JP 2003162139A JP 2003162139 A JP2003162139 A JP 2003162139A JP 4146290 B2 JP4146290 B2 JP 4146290B2
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Japan
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bonding
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semiconductor chip
semiconductor device
bonding pads
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好彦 嶋貫
久志 蓮沼
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Renesas Technology Corp
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Renesas Technology Corp
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
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    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体チップのボンディングパッドと、前記半導体チップの周囲に配置された接続部とをボンディングワイヤで接続する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置においては、半導体チップに搭載された集積回路の機能や種類に応じて様々なパッケージ構造のものが製品化されている。その中の１つに、例えばＱＦＰ（Ｑuad Ｆlatpack Ｐackage）型と呼称される半導体装置が知られている。このＱＦＰ型半導体装置は、主に、主面に複数のボンディングパッド及び複数のバッファセルが配置された半導体チップと、半導体チップの周囲に配置された複数のリードと、半導体チップの複数のボンディングパッドと複数のリードとを夫々電気的に接続する複数のボンディングワイヤと、半導体チップを支持するための支持体（タブ，ダイパッド）と、支持体に一体化された吊りリードと、半導体チップ、複数のボンディングワイヤ、及び複数のリードの内部リード部を封止する封止体とを有する構成になっている。
【０００３】
複数のボンディングパッドは、複数の信号用ボンディングパッド及び複数の電源用ボンディングパッドを含み、半導体チップの各辺に沿って配置されている。複数のバッファセルは複数の入出力セル（Ｉ／Ｏセル）及び複数の電源セルを含み、複数の入出力セルは複数の信号用ボンディングパッドに夫々対応して配置され、複数の電源セルは複数の電源用ボンディングパッドに夫々対応して配置されている。複数のリードは、複数の信号用リード及び複数の電源用リードを含み、複数の信号用リードは複数の信号用ボンディングパッドに夫々対応して配置され、複数の電源用リードは複数の電源用ボンディングパッドに夫々対応して配置されている。
【０００４】
なお、半導体チップの複数のボンディングパッドと、半導体チップの周囲に配置された複数のリードとを複数のボンディングワイヤで夫々電気的に接続する技術については、例えば特開平６−２８３６０４号公報に記載されている。
【０００５】
【特許文献１】
特開平６−２８３６０４号公報
【０００６】
【発明が解決しようとする課題】
ところで、半導体チップのボンディングパッド数は、半導体チップに搭載される集積回路の高集積化や多機能化に伴って増加の一途を辿っている。このボンディングパッドの増加に伴いリード本数も増加するため、半導体装置の外形サイズが大きくなる。そこで、リードを微細化してリードの配列ピッチを狭くすることで半導体装置の小型化を図ってきたが、近年のＱＦＰ型半導体装置においては、０．３［ｍｍ］〜０．４［ｍｍ］程度に狭ピッチ化されており、配線基板に半導体装置を半田付け実装する時の信頼性を確保するために所定の接合面積が必要であることや、リード曲がりを抑制するために、ある程度の機械的強度が必要であることから、リードの微細化による半導体装置の小型化は限界にきている。
【０００７】
そこで、本発明者は、半導体チップに搭載された集積回路を安定して動作させるために、１つの動作電位（例えばＶｃｃ＝３．３［Ｖ］）に対して電源用ボンディングパッド及び電源用リードが複数設けられていることに着目し、本発明を成した。
【０００８】
本発明の目的は、半導体装置の小型化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
即ち、半導体チップの主面に配置された同一機能のボンディングパッド同士をボンディングワイヤで電気的に接続する。例えば以下のようにする。
【００１０】
半導体装置は、半導体チップと、前記半導体チップの主面に形成され、かつ、第１電源用ボンディングパッド、第２電源用ボンディングパッド、及び複数の信号用ボンディングパッドを含む複数のボンディングパッドと、前記半導体チップの周囲に配置され、第１電源用リード及び複数の信号用リードを含む複数のリードと、前記第１電源用ボンディングパッドと前記第１電源用リードとを接続する第１ボンディングワイヤ、前記第１ボンディングパッドと前記第２ボンディングパッドとを接続する第２ボンディングワイヤ、及び前記複数の信号用ボンディングパッドと前記複数の信号用リードとを接続する複数の第３ボンディングワイヤを含む複数のボンディングワイヤと、前記半導体チップ、前記複数のボンディングワイヤ、及び前記複数のリードの一部を封止する封止体とを有する。
【００１１】
前述した手段によれば、第２電源用リードにボンディングワイヤを介して電気的に接続される電源用リードを削減することができるため、半導体装置の小型化を図ることができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１３】
（実施形態１）
本実施形態１では、ＱＦＰ（Ｑuad Ｆlatpack Ｐackage）型半導体装置に本発明を適用した例について説明する。
【００１４】
図１は、本発明の実施形態１である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）であり、
図２は、本発明の実施形態１である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）であり、
図３は、図１（ａ）の一部を拡大した模式的平面図であり、
図４は、図３の一部を拡大した模式的平面図であり、
図５は、図３の一部を拡大した模式的平面図であり、
図６は、図５のボンディングワイヤの接続状態を示す模式的断面図であり、
図７は、図１（ａ）の半導体チップの平面レイアウト図であり、
図８は、図７の一部を拡大した平面レイアウト図であり、
図９は、図７の一部を拡大した平面レイアウト図であり、
図１０は、図７の一部を拡大した平面レイアウト図であり、
図１１は、図７の半導体チップの内部構造を示す模式的断面図である。
【００１５】
図１乃至図３に示すように、本実施形態１の半導体装置は、主に、半導体チップ２、複数のリード５、複数のボンディングワイヤ８、封止体９等を有する構成になっている。半導体チップ２は、タブ又はダイパッドと呼称される支持体６に接着材を介在して接着固定され、支持体６には、例えば４本の吊りリード７が一体的に連結されている。
【００１６】
図７に示すように、半導体チップ２は、その厚さ方向と直行する平面形状が方形状になっており、本実施形態１では、例えば７．６［ｍｍ］×７．６［ｍｍ］の正方形になっている。
【００１７】
半導体チップ２は、これに限定されないが、図１１に示すように、主に、半導体基板２０と、この半導体基板２０の主面上において、絶縁層２２ａ、配線層２２ｂの夫々を複数段積み重ねた多層配線層２２と、この多層配線層２２を覆うようにして形成された表面保護膜（最終保護膜）２３とを有する構成になっている。
【００１８】
絶縁層２２ａは、例えば酸化シリコン膜で形成されている。配線層２２ｂは、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜、及び有機絶縁膜を積み重ねた多層膜で形成されている。本実施形態１の半導体チップ２は、例えば７層の金属配線構造になっている。
【００１９】
半導体チップ２には、集積回路として例えばマイクロコンピュータが搭載されており、図７に示すように、半導体チップ２の主面２ｘには、内部回路形成部１０が配置されている。この内部回路形成部１０は、配線チャネル領域で区分けされた複数の回路ブロック１２を含む内部回路が配置されている。複数の回路ブロック１２は、例えば、論理演算回路としてＣＰＵ（Ｃentral Ｐrocessing Ｕnit：中央処理装置）が形成された回路ブロック、記憶回路としてＲＡＭ（Ｒandom Ａccess Ｍemory）が形成された回路ブロック、記憶回路としてＲＯＭ（Ｒead Ｏnly Ｍemory）が形成された回路ブロック、タイマーが形成された回路ブロック、ＩＦ（Ｓerial Ｃommunication Ｉnterface Ｃircuit）が形成された回路ブロック等を含む。
【００２０】
半導体チップ２の主面２ｘには、半導体チップ２の各辺に対応して４つのインターフェース回路形成部１１が配置されている。この４つのインターフェース回路形成部１１は、内部回路形成部１０を平面的に囲むようにして配置されている。
【００２１】
各インターフェース回路形成部１１には、図７及び図８に示すように、複数のボンディングパッド３及び複数のバッファセル４を含むインターフェース回路が配置されており、複数のボンディングパッド３は、複数の信号用ボンディングパッド３ａ及び複数の電源用ボンディングパッド３ｂを含み、複数のバッファセル４は、複数の入出力セル（Ｉ／Ｏセル）４ａ及び複数の電源セル４ｂを含む。
【００２２】
各インターフェース回路形成部１１において、複数のボンディングパッド３及び複数のバッファセル４は半導体チップ２の辺に沿って配列されている。複数のボンディングパッド３は、平面的に半導体チップ２の辺と複数のバッファセル４との間に配置されており、複数の入出力セル４ａは、複数の信号用ボンディングパッド３ａに対応して配置されており、複数の電源セル４ｂは、複数の電源用ボンディングパッド３ｂに対応して配置されている。
【００２３】
図９に示すように、インターフェース回路形成部１１上には、例えば複数の入出力セル４ａに動作電位を供給するための電源配線１４が配置されている。この電源配線１４は、内部回路形成部１０を平面的に囲むようにしてリング状に連続的に延在している。
【００２４】
信号用ボンディングパッド３ａは、対応する入出力セル４ａと電気的に接続され、電源用ボンディングパッド３ｂは、対応する電源セル４ｂと電気的に接続されている。また、複数の電源セル４ｂは、電源配線１４と電気的に接続され、電源配線１４は、複数の入出力セル４ａと電気的に接続されている。
【００２５】
入出力セル４ａは、入出力信号を送受信する回路を含むセルであり、電源セル４ｂは、入出力セル４ａの回路動作に必要な動作電位を供給するためのセルである。
【００２６】
複数の電源用ボンディングパッド３ｂは、複数の入出力セル４ａを安定して動作させるために、図８及び図９に示すように、複数の信号用ボンディングパッド３ａを平面的に挟むようにして配置されている。
【００２７】
内部回路及びインターフェース回路を構成するトランジスタ素子としては、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）が用いられている。内部回路の論理演算回路は、低消費電力化、高速化を図るため、インターフェース回路のバッファセル４を構成するＭＩＳＦＥＴよりも低い動作電位で動作するＭＩＳＦＥＴが用いられている。例えば、内部回路の論理演算回路には、１．８［Ｖ］の動作電位で動作するＭＩＳＦＥＴが用いられ、インターフェース回路のバッファセル４には、３．３［Ｖ］の動作電位で動作するＭＩＳＦＥＴが用いられている。
【００２８】
図１０に示すように、信号用ボンディングパッド３ａ及び電源用ボンディングパッド３ｂは、平面が方形状で形成されている。本実施形態１において、信号用ボンディングパッド３ａは例えば０．１［ｍｍ］×０．１［ｍｍ］の正方形で形成され、電源用ボンディングパッド３ｂは例えば０．１［ｍｍ］×０．２［ｍｍ］の長方形で形成されている。電源用ボンディングパッド３ｂは、その長辺が半導体チップ２の辺２ａから遠ざかる方向と同一方向に沿うようにして配置されている。
【００２９】
図１及び図２に示すように、半導体チップ２、複数のリード５の一部、支持体６、４本の吊りリード７、複数のボンディングワイヤ８等は、封止体９によって封止されている。封止体９は、その厚さ方向と直行する平面形状が方形状になっており、本実施形態１では、例えば１６［ｍｍ］×１６［ｍｍ］の正方形になっている。
【００３０】
封止体９は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。また、封止体９は、大量生産に好適なトランスファモールディング法によって形成されている。トランスファモールディング法は、ポット、ランナー、樹脂注入ゲート、及びキャビティ等を備えた成形金型を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの中に例えばエポキシ樹脂等の熱硬化性樹脂を注入して封止体を形成する技術である。
【００３１】
複数のリード５は、図１乃至図３に示すように、半導体チップ２を平面的に囲むようにして半導体チップ２の周囲に配置されている。また、複数のリード５は、封止体９の各辺に沿って配列されている。
【００３２】
複数のリード５は、封止体９の内外に亘って延在し、封止体９の内部に位置する内部リード部（インナーリード）と、封止体９の外部に位置する外部リード部（アウターリード）とを有する構成になっている。
【００３３】
複数のリード５の内部リード部は、封止体９の側面側から半導体チップ２の側面に向かって延在し、その各々の先端部にはボンディングワイヤ８が接続される接続部が設けられている。
【００３４】
複数のリード５の外部リード部は、面実装型リード形状の１つであるガルウィング形状に成形されている。ガルウィング形状に成形された外部リード部は、封止体９の側面から突出する第１の部分と、この第１の部分から下方（封止体９の互いに反対側に位置する主面及び裏面のうちの裏面側）に折れ曲がる第２の部分と、この第２の部分から第１の部分の突出方向と同一方向に延びる第３の部分とを有する構成になっている。外部リード部の第３の部分は、配線基板に半導体装置を半田付け実装する時の外部接続用端子として使用される。
【００３５】
図２乃至図５に示すように、複数のリード５は、複数の信号用リード５ａを含み、更に例えば３．３［Ｖ］の動作電位Ｖｃｃが印加される１本の電源用リード５ｂを含む。複数のボンディングワイヤ８は、半導体チップ２の複数の信号用ボンディングパッド３ａと複数の信号用リード５ａとを夫々電気的に接続する複数のボンディングワイヤ８ａを含み、更に、半導体チップ２の複数の電源用ボンディングパッド４ｂのうちの任意の電源用ボンディングパッド３ｂと電源用リード５ｂとを電気的に接続するボンディングワイヤ８ｂを含み、更に、半導体チップ２の同一機能の電源用ボンディングパッド３ｂ同士を電気的に接続する複数のボンディングワイヤ８ｃを含む。
【００３６】
図４及び図５に示すように、複数の電源用ボンディングパッド３ｂのうち、任意の電源用ボンディングパッド３ｂは、ボンディングワイヤ８ｂを介して電源用リード５ｂと電気的に接続されており、この任意の電源用ボンディングパッド３ｂを含む各電源用ボンディングパッド３ｂ間は、ボンディングワイヤ８ｃを介して電気的に接続されている。即ち、Ｖｃｃ動作電位が印加される電源用リード５ｂにボンディングワイヤ８ｂを介して電気的に接続された任意の電源用ボンディングパッド３ｂは、この任意の電源用ボンディングパッド３ｂを除く複数の電源用ボンディングパッド３ｂとボンディングワイヤ８ｃによって接続されている。このような構成にすることにより、任意の電源用ボンディングパッド３ｂにボンディングワイヤ８ｃを介して電気的に接続された電源用ボンディングパッド３ｂの数に相当する分、電源用リード５ｂの本数を削減することができるので、半導体装置の小型化を図ることができる。本実施形態１では、電源用ボンディングパッド３ｂは例えば２４個、電源用ボンディングパッド３ｂにボンディングワイヤ８ｂを介して接続される電源用リード５ｂは１本設けられているため、２３本の電源用リード５ｂを削減している。
【００３７】
本発明の優位性について、図３３を用いて更に説明する。図３３（ａ）に示すように、当該チップを従来通りパッケージングした場合、パッケージ外形が20ｍｍ×20ｍｍで、リードピン数が１４４ピンのパッケージ（以下、2020-144pinと表記する）となるが、図３３（ｂ）に示すように、例えば、実施の形態１で示した構成を基準電位（Ｖｓｓ：例えば０Ｖ）用ボンディングパッドに適用した場合には、1616-120pinとなり、パッケージ面積は従来構造の６４％縮小される。なお、上記基準電位（Ｖｓｓ）用ボンディングパッドに加え、電源電位（Ｖｃｃ：例えば３．３Ｖ）用ボンディングパッドについても実施の形態１で示した構成を適用することで、図３３（ｃ）に示すように、1414-100pinとなり従来構造の４９％に縮小することができる。尚、図３３（ａ）（ｂ）及び（ｃ）では、パッケージサイズの縮小効果をより視覚的に捉えることが可能なように、図３３（ａ）に示した2020-144pinを１００％の大きさとした場合の比率で、各パッケージを図面化したものである。
【００３８】
また、本発明を適用し、パッケージサイズを縮小しないとすれば、アウターリードのピッチを広くすることができる。このため、パッケージを搭載するための配線基板の狭ピッチ化を緩和でき、配線基板への実装が容易になる。また、アウターリードの幅を大きくすることができるので、半田実装後の信頼性が向上する。
【００３９】
ボンディングワイヤ８としては、金（Ａｕ）ワイヤを用いている。金は、半導体チップ２の配線材料として一般的に使用されているＡｌやＣｕと比較して比抵抗が低い。また、ボンディングワイヤの直径が数十ミクロン程度と比較的大きい値であり、一方、半導体チップ２の配線の厚さは数ミクロン〜数百ミクロン程度に薄膜化されているので、半導体チップ２の配線よりも、ボンディングワイヤのシート抵抗がかなり低くなる傾向にある。即ち、ボンディングワイヤ８の電気抵抗は、電源配線１４の電気抵抗よりも低い。このように、任意の電源用ボンディングパッド３ｂと電源用リード５ｂとをＡｕワイヤで接続し、この任意の電源用ボンディングパッド３ｂを含む各電源用ボンディングパッド３ｂ間をＡｕワイヤで接続することにより、大きな電位差を生じることなく、各電源用ボンディングパッド３ｂに均一に動作電位を供給することができる。
【００４０】
図４及び図８に示すように、複数の信号用ボンディングパッド３ａ、及び複数の電源用ボンディングパッド３ｂを含む複数のボンディングパッド３は、内部回路形成部１０を平面的に囲むようにして半導体チップ２の各辺に沿って配置されている。一方、ボンディングワイヤ８ｃは、所定数の信号用ボンディングパッド３ａをその間に挟むように配置された電源用ボンディングパッド３ｂ同士を接続している。即ち、半導体チップ２の各辺において、電源用ボンディングパッド３ｂ間を接続するボンディングワイヤ８ｃは、半導体チップ２の辺に沿って延在する。
【００４１】
このように、電源用ボンディングパッド３ｂ同士をボンディングワイヤ８ｃで接続する場合、信号用ボンディングパッド３ａに接続されたボンディングワイヤ８ａとボンディングワイヤ８ｃとの接触を回避するため、電源用ボンディングパッド３ｂとボンディングワイヤ８ｃとの接続を、信号用ボンディングパッド３ａとボンディングワイヤ８ａとの接続よりも半導体チップ２の辺からはなれた位置で行う必要がある。このような接続形態を実施するためには、図１０に示すように、電源用ボンディングパッド３ｂを長方形で形成し、長辺が半導体チップ２の辺から離間する方向に沿うように電源用ボンディングパッド３ｂを配置することが有効である。但し、電源用ボンディングパッド３ｂの長辺の長さは、ボンディングワイヤ８ａにボンディングワイヤ８ｂが干渉しない程度の長さが必要である。電源用ボンディングパッド３ｂの長辺の長さは、その長辺と同一方向に沿う信号用ボンディングパッド３ａの辺の長さの２倍以上、若しくはその短辺の長さの２倍以上にすることが望ましい。
【００４２】
このように長方形状で電源用ボンディングパッド３ｂを形成することにより、信号用ボンディングパッド３ａに接続されたボンディングワイヤ８ａと接触することなく、電源用ボンディングパッド３ｂ同士をボンディングワイヤ８ｃで接続することができる。
【００４３】
なお、電源用ボンディングパッドの大きさ及び形状は、基本的にボンディングワイヤが２本以上接続できれば良く、例えば半導体チップの大きさに対してボンディングパッド数が少なくパッド間隔に余裕がある場合、ボンディングパッドの両辺ともボンディングワイヤ８ａにボンディングワイヤ８ｂが干渉しない程度の長さとしても良い。この場合、前記縦長ボンディングパッドの例より半導体チップのボンディングパッド数が減少するが、ボンディングパッドにおけるボンディングワイヤの接続領域が広くなるため、キャピラリのサイズや着地地点の精度のマージンを十分に確保することができる。
【００４４】
ボンディングワイヤ８ａは、図２（ａ）に示すように、半導体チップ２の信号用ボンディングパッド３ａを一次接続、信号用リード５の接続部を二次接続とするネイルヘッドボンディング（ボールボンディング）法で接続されている。ネイルヘッドボンディング法は、ワイヤの先端部にボールを形成し、その後、第１接続部にボールを熱圧着することによって一次接続が行われ、その後、ワイヤを第２接続部まで引き回し、その後、超音波振動を与えながら第２接続部にワイヤを接続することによって二次接続が行われる。
【００４５】
一方、ボンディングワイヤ８ｂは、図２（ｂ）に示すように、電源用リード５ｂを一次接続、半導体チップ２の任意の電源用ボンディングパッド３ｂを二次接続とする逆ネイルヘッドボンディング法で接続されている。このように、電源用リード５ｂと電源用ボンディングパッド３ｂとのワイヤ接続を逆ネイルヘッドボンディング法で行うことにより、電源用ボンディングパッド３ｂ上におけるボンディングワイヤ８ｂの高さが低くなるため、ボンディングパッド３ｂにボンディングワイヤ８ｃを接続する時のキャピラリとボンディングワイヤ３ｂとの間隔が広くなる。この結果、図２（ａ）に示す信号用ボンディングワイヤ８ａと同様の正ネイルヘッドボンディング法で電源用ボンディングパッド３ｂと電源用リード５ｂとをワイヤ接続した場合と比べて、電源用ボンディングパッドの面積を小さくすることができる。
【００４６】
複数の電源用ボンディングパッド３ｂは、図４及び図５に示すように、ボンディングワイヤ８ｂが接続された任意の電源用ボンディングパッド３ｂを基点にして、ボンディングワイヤ８ｃによって直列に接続されている。このように複数の電源用ボンディングパッド３ｂを直列に接続する場合、初段の電源用ボンディングパッド３ｂ及び最終段の電源用ボンディングパッド３ｂを除く他の電源用ボンディングパッド３ｂには２本のボンディングワイヤ８ｃが接続される。本実施形態１では、図６に示すように、１段目（初段）の電源用ボンディングパッド３ｂに１段目のボンディングワイヤ８ｃの一次側を接続し、２段目の電源用ボンディングパッド３ｂに１段目のボンディングワイヤ８ｃの二次側を接続し、２段目の電源用ボンディングパッド３ｂに１段目のボンディングワイヤ８ｃの二次側を介在して２段目のボンディングワイヤ８ｃの一次側を接続し、３段目の電源用ボンディングパッド３ｂに２段目のボンディングワイヤ８ｃの二次側を接続するようにして連続的に行われている。このように、１つのボンディングパッド３ｂに２つのボンディングワイヤ８ｃをネイルヘッドボンディング法で接続して、複数の電源用ボンディングパッド３ｂを直列に接続する場合、電源用ボンディングパッド３ｂに、前段のボンディングワイヤ８ｃの二次側を介在して、後段のボンディングワイヤ８ｃを重ねて接続することにより、ボンディングパッド３ｂの面積を小さくすることができる。
【００４７】
また、電源用ボンディングパッド３ｂは、その長辺が半導体チップ２の辺に沿って延びた、横長の長方形であってもよい。この場合、上記縦長の電源用ボンディングパッド３ｂの例よりも半導体チップの端子数が減少するが、その減少分よりも、本実施例の適用により、全体のパッケージのリード本数を低減できる。
【００４８】
図１２は、本発明の実施形態１の変形例１である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）である。
【００４９】
前述の実施形態１では、図２（ａ）に示すように、半導体チップ２の信号用ボンディングパッド３ａを一次接続、信号用リード５ａの接続部を二次接続とするネイルヘッドボンディング法により、半導体チップ２の信号用ボンディングパッド３ａと信号用リード５ａとをボンディングワイヤ８ａで接続する例について説明したが、図１２（ａ）に示すように、信号用リード５ａを一次接続、半導体チップ２の信号用ボンディングパッド３ａを二次接続とするネイルヘッドボンディング法により、半導体チップ２の信号用ボンディングパッド３ａと信号用リード５ａの接続部とをボンディングワイヤ８ａで接続してもよい。このように、ボンディングワイヤ８ａを逆ボンディングすることにより、ボンディングパッド３ａ上におけるボンディングワイヤ８ａの高さが低くなり、ボンディングパッド３の配列方向に沿って延在するボンディングワイヤ８ｃとボンディングワイヤ８ａとの間隔が広くなるため、トランスファモールディング法で封止体９を形成する際、樹脂注入時のワイヤ流れに起因して両者（８ｃ，８ａ）が接触するといった不具合を抑制することができる。
【００５０】
図１３は、本発明の実施形態１の変形例２である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）である。
【００５１】
前述の変形例１では、図１２（ａ）に示すように、半導体チップ２の信号用ボンディングパッド３ａにボンディングワイヤ８ａの他端側（二次側）を直に接続しているが、図１３（ａ）に示すように、半導体チップ２の信号用ボンディングパッド３ａ上に突起状電極１６を形成し、この突起状電極１６にボンディングワイヤ８ａの他端側を接続するようにしてもよい。突起状電極１６としては、例えば、ネイルヘッドボンディング法によって形成されるスタッドバンプが望ましい。
【００５２】
また、複数の電源用ボンディングパッド３ｂのうち、図１３（ｂ）に示すように、ボンディングワイヤ８ｂを介してリード５ｂと電気的に接続される電源用ボンディングパッド３ｂの第１領域上に突起状電極１６を形成し、この突起状電極１６にボンディングワイヤ８ｂの他端側（二次側）を接続するようにしてもよい。
【００５３】
ボンディングパッド側を二次側とすると、接着方式が圧着方式であるため接着強度を確保できず、また圧着時にボンディングパッドとキャピラリとが接近するためボンディングパッドへのダメージが大きくなる懸念がある。一方、スタッドバンプ方式によれば、チップのＡｌパッドへのダメージを低減でき、また、接着強度を確保できる。
【００５４】
図１４は、本発明の実施形態１の変形例３である半導体装置に搭載された半導体チップの一部の平面レイアウト図である。
図１４に示すように、複数のバッファセル４は、複数の電源セル４ｂ１を含み、複数のボンディングパッド３は、複数の電源用ボンディングパッド３ｂ１を含んでいる。複数の電源セル４ｂ１は、複数の電源用ボンディングパッド３ｂ１に対応して配置されている。
【００５５】
インターフェース回路形成部１１と内部回路形成部１０との間には、例えば内部回路形成部１０の内部回路に動作電位（例えば１．８Ｖ＝Ｖｄｄ）を供給するための電源配線１５が配置されている。この電源配線１５は、内部回路形成部１０を平面的に囲むようにしてリング状に連続的に延在している。
【００５６】
電源用ボンディングパッド３ｂ１は、対応する電源セル４ｂ１と電気的に接続されている。また、複数の電源セル４ｂ１は、電源配線１５と電気的に接続され、電源配線１５は、内部回路と電気的に接続されている。電源セル４ｂ１は、内部回路の回路動作に必要な動作電位を供給するセルである。
【００５７】
複数の電源用ボンディングパッド３ｂ１は、内部回路を安定して動作させるために、複数の信号用ボンディングパッド３ａを平面的に挟むようにして配置されている。
【００５８】
前述の実施形態１では、入出力セル４ａにＶｃｃ動作電位を供給する複数の電源用パッド３ｂに本発明を適用した例について説明したが、本発明は、本変形例３のように、内部回路にＶｄｄ動作電位を供給する複数の電源用ボンディングパッド３ｂ１に適用してもよい。この場合においても、電源用リードの本数を削減できるため、半導体装置の小型化を図ることができる。
【００５９】
また、図３４（本実施形態１の変形例４である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図））に示すように、ボンディングワイヤ８ｃを閉鎖リング状に連続的に形成してもよい。
【００６０】
（実施形態２）
前述の実施形態１では、ボンディングワイヤを用いて電源用リードの本数を削減した例について説明したが、本実施形態２では、中継用ボンディングパッド及びボンディングワイヤを用いて電源用リードの本数を削減した例について説明する。
【００６１】
図１５は、本発明の実施形態２である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）であり、
図１６は、本発明の実施形態２である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）であり、
図１７は、図１５（ａ）の一部を拡大した模式的平面図であり、
図１８は、図１７の一部を拡大した模式的平面図であり、
図１９は、図１７の一部を拡大した模式的平面図であり、
図２０は、図１５（ａ）の半導体チップの平面レイアウト図であり、
図２１は、図２０の一部を拡大した平面レイアウト図であり、
図２２は、図２０の半導体チップの内部構造を示す模式的断面図である。
【００６２】
図２１に示すように、複数のバッファセル４は、複数の電源セル４ｂ２を含み、複数のボンディングパッド３は、複数のボンディングパッド３ｂ２を含んでいる。複数の電源セル４ｂ２は、複数の電源用ボンディングパッド３ｂ２に対応して配置されている。
【００６３】
内部回路形成部１０上には、図示していないが、例えば複数の入出力セル４ａに動作電位（例えば０Ｖ＝Ｖｓｓ）を供給するための電源配線が配置されている。この電源配線は、内部回路形成部１０を平面的に囲むようにしてリング状に連続的に延在している。
【００６４】
電源用ボンディングパッド３ｂ２は、対応する電源セル４ｂ２と電気的に接続されている。また、複数の電源セル４ｂ２は、前記電源配線と電気的に接続され、前記電源配線は、複数の入出力セル４ａと電気的に接続されている。電源セル４ｂ２は、入出力セル４ａの回路動作に必要な動作電位を供給するセルである。
【００６５】
複数の電源用ボンディングパッド３ｂ２は、複数の入出力セル４ａを安定して動作させるために、複数の信号用ボンディングパッド３ａを平面的に挟むようにして配置されている。
【００６６】
図２０及び図２１に示すように、半導体チップ２の主面２ｘには、中継用パッド３ｃが配置されている。この中継用パッド３ｃは、回路ブロック１２間のチャネル形成領域１３に配置され、トランジスタ素子が形成されていない領域上、即ち素子分離用絶縁膜（フィールド絶縁膜）２１上に形成されている。本実施形態２において、中継用パッド３ｃは、例えば半導体チップ２の２つの対角線が交差する中心点の近傍に配置されている。
【００６７】
図１６乃至図１９に示すように、複数のリード５は、複数の信号用リード５ａを含み、更に例えば０［Ｖ］の動作電位Ｖｓｓが印加される１本の電源用リード５ｂ２を含む。複数のボンディングワイヤ８は、半導体チップ２の複数の信号用ボンディングパッド３ａと複数の信号用リード５ａとを夫々電気的に接続する複数のボンディングワイヤ８ａを含み、更に、半導体チップ２の複数の電源用ボンディングパッド３ｂ２のうちの任意の電源用ボンディングパッド３ｂ２と電源用リード５ｂ２とを電気的に接続するボンディングワイヤ８ｂ２を含み、更に、半導体チップ２の同一機能の電源用ボンディングパッド３ｂ２と中継用パッド（中継用ボンディングパッド）３ｃとを電気的に接続する複数のボンディングワイヤ８ｄを含む。
【００６８】
図１８及び図１９に示すように、複数の電源用ボンディングパッド３ｂ２のうち、任意の電源用ボンディングパッド３ｂ２は、ボンディングワイヤ８ｂ２を介して電源用リード５ｂ２と電気的に接続されており、この任意の電源用ボンディングパッド３ｂ２を含む複数の電源用ボンディングパッド３ｂ２は、ボンディングワイヤ８ｄを介して中継用パッド３ｃと電気的に接続されている。このような構成にすることにより、任意の電源用ボンディングパッド３ｂ２を除き、ボンディングワイヤ８ｄを介して中継用パッド３ｃと電気的に接続された電源用ボンディングパッド３ｂ２の数に相当する分、電源用リード５ｂ２の本数を削減することができるので、半導体装置の小型化を図ることができる。本実施形態２では、電源用ボンディングパッド３ｂ２は例えば２４個、電源用ボンディングパッド３ｂ２にボンディングワイヤ８ｂ２を介して接続される電源用リード５ｂ２は１本設けられているため、２３本の電源用リード５ｂ２を削減している。
【００６９】
ボンディングワイヤ８ａは、図１６（ａ）に示すように、半導体チップ２の信号用ボンディングパッド３ａを一次接続、信号用リード５ａの接続部を二次接続とするネイルヘッドボンディング（ボールボンディング）法で接続されている。
【００７０】
ボンディングワイヤ８ｂ２は、図１８に示すように、電源用リード５ｂ２を一次接続、半導体チップ２の電源用ボンディングパッド３ｂ２を二次接続とするネイルヘッドボンディング（ボールボンディング）法で接続されている。
【００７１】
ボンディングワイヤ８ｄは、図１６（ｂ）に示すように、電源用ボンディングパッド３ｂ２を一次接続、中継用パッド３ｃを二次接続とするネイルヘッドボンディング法で接続されている。このように、電源用ボンディングパッド３ｂ２と中継用パッド３ｃとのワイヤ接続を、電源用ボンディングパッド３ｂ２を一次接続、中継用パッド３ｃを二次接続とするネイルヘッドボンディング法で行うことにより、中継用パッド３ｃ上におけるボンディングワイヤ８ｄの高さが低くなるため、中継用パッド３ｃにボンディングワイヤ８ｄを接続する時のキャピラリと、既に接続されたボンディングワイヤ３ｄとの間隔が広くなる。この結果、中継用パッド３ｃを一次接続、電源用ボンディングパッド３ｂ２を二次接続とするネイルヘッドボンディング法で両者をワイヤ接続する場合と比べて、中継用パッド３ｃの面積を小さくすることができる。この結果、半導体チップ２を大型化することなく、また、設計の制約を受けることなく、中継用パッド３ｃを容易に配置することができる。また、小さい面積で複数のボンディングワイヤ８ｄを中継用パッド３ｃに集中して接続することができる。
【００７２】
中継用パッド３ｃは、回路を構成するトランジスタ素子が形成されていない配線チャネル領域１３に配置されている。このような構成にすることにより、中継用パッド３ｃにボンディングワイヤ８ｄを接続する時の衝撃に起因する不良を抑制することができる。
【００７３】
（実施形態３）
本実施形態３では、前述の実施形態１及び２を組み合わせて、リード本数を削減した例である。
図２３は、本発明の実施形態３である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
図２３に示すように、Ｖｃｃ動作電位（電源電位）が印加されるボンディングパッド間を前述の実施形態１の方法でワイヤ接続し、Ｖｓｓ動作電位（基準電位）が印加されるボンディングパッド間を前述の実施形態２の方法でワイヤ接続している。このように、前述の実施形態１及び２を組み合わせることにより、２系統の電源用リードの本数を削減できるため、半導体装置の小型化を更に図ることができる。
【００７４】
（実施形態４）
本実施形態４では、前述の実施形態１とバスバーリードとを組み合わせてリードの本数を削減した例である。
図２４は、本発明の実施形態４である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【００７５】
本実施形態４の半導体装置は、バスバーリード１７を有する構成になっている。バスバーリード１７は、半導体チップ２の辺と複数のリード５の一端部との間に配置され、かつ半導体チップ２の辺に沿って配置されている。本実施形態４では、バスバーリード１７は、半導体チップ２の４辺に沿って配置され、かつ４本の吊りリード７と一体的に連結されている。また、バスバーリード１７は、半導体チップ２の外側の領域において、４本の吊りリード７と連結するように配置されている。
【００７６】
半導体チップ２において、複数の電源用ボンディングパッド３ｂは、前述の実施形態１と同様のワイヤ接続で、Ｖｃｃ動作電位（例えば３．３Ｖ）が供給される電源用リード５ｂと電気的に接続されている。
【００７７】
バスバーリード１７は、Ｖｃｃ動作電位よりも低いＶｓｓ動作電位（例えば０Ｖ）が供給される電源用リード５ｂ２とボンディングワイヤ８ｂ２によって電気的に接続されている。
【００７８】
Ｖｓｓ動作電位が供給される複数の電源用ボンディングパッド３ｂ２は、複数のボンディングワイヤ８ｅによってバスバーリード１７と電気的に接続されている。
【００７９】
このように、Ｖｃｃ動作電位が供給される電源用リード５ｂ２に複数の電源用ボンディングパッド３ｂを前述の実施形態１と同様のワイヤ接続によって電気的に接続し、Ｖｃｃ動作電位よりも低いＶｓｓ動作電位が供給される電源用リード５ｂ２にバスバーリード１７をボンディングワイヤ８ｂ２によって電気的に接続し、バスバーリード１７に複数の電源用ボンディングパッド３ｂ２を複数のボンディングワイヤ８ｅによって電気的に接続することにより、前述の実施形態３と同様に２系統の電源用リードの本数を削減することができ、半導体装置の小型化を更に図ることができる。
【００８０】
なお、図３５（ａ）、（ｂ）に示すように、バスバーリード１７の他に更なるバスバーリード５０を形成してもよい。この場合、更なるバスバーリード５０は、選択されたリード５と一体に形成され、外部からＶｓｓ動作電位が供給される。
【００８１】
（実施形態５）
本実施形態５では、ＱＦＮ（Ｑuad Ｆlatpack Ｎon-leaded Ｐackage）型半導体装置に本発明を適用した例について説明する。
図２５は、本発明の実施形態５である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
本実施形態５の半導体装置は、封止体９の裏面から複数のリード５を露出させた構成になっている。
【００８２】
半導体チップ２の複数の電源用ボンディングパッド３ｂは、前述の実施形態１と同様のワイヤ接続で、Ｖｃｃ動作電位（例えば３．３Ｖ）が供給される電源用リード５ｂと電気的に接続されている。
【００８３】
半導体チップ２の複数の電源用ボンディングパッド３ｂ２は、前述の実施形態２と同様のワイヤ接続で、Ｖｓｓ動作電位（例えば０Ｖ）が供給される電源用リード５ｂ２と電気的に接続されている。
【００８４】
このように、Ｖｃｃ動作電位が供給される電源用リード５ｂに複数の電源用ボンディングパッド３ｂを前述の実施形態１と同様のワイヤ接続によって電気的に接続し、Ｖｃｃ動作電位よりも低いＶｓｓ動作電位が供給される電源用リード５ｂ２に複数の電源用ボンディングパッド３ｂ２を前述の実施形態２と同様のワイヤ接続によって電的に接続することにより、ＱＦＮ型半導体装置においても電源用リードの本数を削減でき、小型化を図ることができる。
【００８５】
なお、本実施形態では、タブをフレーム厚の５０％厚にハーフエッチングしたリードフレームを使用した例を説明したが、タブ上げ構造やタブ露出構造を有するＱＦＮであっても、同様に電源用リードを削減でき、小型化を図ることができる。
【００８６】
（実施形態６）
本実施形態６では、ＢＧＡ（Ｂall Ｇrid Ａrray）型半導体装置に本発明を適用した例について説明する。
図２６は、本発明の実施形態６である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【００８７】
本実施形態６の半導体装置は、図２６に示すように、主に、半導体チップ２、複数のボンディングワイヤ８、配線基板３０、外部接続用端子として使用される複数の突起状電極（バンプ電極）３２等を有する構成になっている。半導体チップ２は、配線基板３０の主面に接着材を介在して接着固定されている。複数の突起状電極３２は、配線基板３０の主面と反対側の裏面に行列状に配置されている。
【００８８】
半導体チップ２の周囲には、複数の接続部３１が配置されている。この複数の接続部３１は、配線基板３０の配線の一部からなり、半導体チップ２の複数のボンディングパッド３に対応して配置されている。
【００８９】
複数の接続部３１は、配線基板３０の配線を介して突起状電極３２と夫々電気に接続されている。複数の接続部３１は、複数の信号用接続部、電源用接続部３１ｂ、及び電源用接続部３１ｂ２を含む。
半導体チップ２の複数の信号用ボンディングパッド３ａは、配線基板３０の複数の信号用接続部にボンディングワイヤ８によって電気的に接続されている。
【００９０】
半導体チップ２の複数の電源用ボンディングパッド３ｂは、前述の実施形態１と同様のワイヤ接続で、Ｖｃｃ動作電位（例えば３．３Ｖ）が供給される電源用接続部３１ｂと電気的に接続されている。
【００９１】
半導体チップ２の複数の電源用ボンディングパッド３ｂ２は、前述の実施形態２と同様のワイヤ接続で、Ｖｓｓ動作電位（例えば０Ｖ）が供給される電源用接続部３１ｂ２と電気的に接続されている。
【００９２】
半導体チップ２及び複数のボンディングワイヤ８等は、配線基板３０の主面を選択的に覆う封止体９によって封止されている。封止体９は、片面モールド技術によって形成される。
【００９３】
このように、Ｖｃｃ動作電位が供給される電源用接続部３１ｂに複数の電源用ボンディングパッド３ｂを前述の実施形態１と同様のワイヤ接続によって電気的に接続し、Ｖｃｃ動作電位よりも低いＶｓｓ動作電位が供給される電源用接続部３１ｂ２に複数の電源用ボンディングパッド３ｂ２を前述の実施形態２と同様のワイヤ接続によって電気的に接続することにより、電源用接続部（３１ｂ，３１ｂ２）の個数を削減できるため、配線基板３０の小型化を図ることができ、半導体装置の小型化を図ることができる。
【００９４】
また、本発明を適用し、パッケージサイズを縮小しないとすれば、外部端子となる半田ボール３２のピッチを広くすることができる。このため、パッケージを搭載するための配線基板（実装基板）の狭ピッチ化を緩和でき、配線基板への実装が容易になる。また、配線基板３０に形成される基板配線幅を大きくすることができるので、パッケージの信頼性が向上する。
【００９５】
また、複数の接続部３１は、図３６（ａ）、（ｂ）に示すように、千鳥配置にしてもよい。この場合、図２６に記載された実施例よりも隣接する複数の接続部３１の間隔を狭めることができるので、その分、配線基板３０の平面的な大きさを縮小することができるのでパッケージサイズの小型化が可能である。また、電源用接続部３１ｂ２は、半導体チップ２に近い側（内側）に配置され、接続されるボンディングワイヤの長さが短くなるように工夫されている。
【００９６】
更に、図３７（ａ）、（ｂ）に示すように、バスバー用配線５１（Ｖｓｓ動作電位、例えば０Ｖ）及びバスバー用配線５２（Ｖｃｃ動作電位、例えば３．３Ｖ）を半導体チップ２の周囲に形成し、図３５（ａ）、（ｂ）に示した例と同様な目的で、対応する複数の電源用ボンディングパッドと電源用接続部をボンディングワイヤで接続してもよい。
【００９７】
また、図３８（ａ）、（ｂ）に示すように、配線基板３０と封止体９は、平面視で同一のサイズに形成し、更に複数の突起状電極（バンプ電極）３２を省略した構造にしてもよい。この構造は、ＭＡＰ（Multi Arrayed Package）技術（一括モールド技術とも言う）を用いて、封止体を形成した後に、マルチ配線基板をダイシングすることより得られる。また、複数の突起状電極（バンプ電極）３２の省略は、バンプ電極形成部の下地金属層３２ａ（例えばＣｕ層上にＡｕメッキ構造）を電極として用いればよい。このような電極構造は一般的にＬＧＡ（Land Grid Array）構造と呼ばれている。
【００９８】
（実施形態７）
本実施形態７では、テスト用ボンディングパッドを備えた半導体チップを有する半導体装置について説明する。
図２７は、本発明の実施形態７である半導体装置の内部構造を示す模式的平面図であり、
図２８は、図２７の一部を拡大した模式的平面図であり、
図２９は、図２７の半導体チップの平面レイアウト図であり、
図３０は、実施形態７の半導体装置の製造に使用される半導体ウエハの平面図であり、
図３１は、実施形態７の半導体装置の製造において、特性検査工程を説明するための図である。
【００９９】
図２９に示すように、半導体チップ２の内部回路には、回路ブロック１２の機能を電気的に試験するためのテスト回路１２ａが含まれている。また、半導体チップ２の複数のボンディングパッド３には、半導体チップ２の内部配線を介してテスト回路１２ａと電気的に接続されたテスト用ボンディングパッド３ｄが含まれている。
【０１００】
図２７及び図２８に示すように、テスト用ボンディングパッド３ｄを含む複数のボンディングパッド３は、前述の実施形態２と同様のワイヤ接続で、Ｖｓｓ動作電位（例えば０Ｖ）が供給される電源用リード５ｂ２と電気的に接続されている。即ち、テスト用ボンディングパッド３ｄには、電源用リード５ｂ２から、ボンディングワイヤ８ｂ２、電源用ボンディングパッド３ｂ２、ボンディングワイヤ８ｄ、中継用パッド３ｃ、ボンディングワイヤ８ｄを介してＶｓｓ動作電位が供給される。
【０１０１】
半導体チップ２は、半導体装置の製造プロセス中のダイシング工程において、図３０に示す半導体ウエハ４０を個片化することによって形成される。半導体ウエハ４０は、クスライブライン４１によって区画された複数のチップ形成領域４２を有する構成になっている。スクライブライン４１をダイシングして複数のチップ形成領域４２を個片化することにより、チップ形成領域４２からなる半導体チップ２が形成される。
【０１０２】
半導体チップ２の回路ブロック１２の機能を電気的に試験するためのテストは、半導体ウエハ４０の状態で行われる。このテストは、図３１に示すように、テスト装置に電気的に接続されたプローブカードのプローブ針４５をテスト用パッド３ｄに接触させて行われる。図２９に示すテスト回路１２ａは、半導体ウエハ４０を個片化する前の検査工程において使用され、半導体チップ２を半導体装置に組み込んだ後では特に使用されない。すなわち、テスト回路１２ａは、半導体ウエハ４０の状態で動作し、半導体チップ２の状態においては非動作である。
【０１０３】
半導体チップ２を半導体装置に組み込んだ後の実動作では、テスト回路１２ａは非動作であるが、テスト回路１２ａが電位的にフローティング状態の場合、内部回路が誤動作するといった不具合の要因となるため、通常は電位固定される。
【０１０４】
テスト用ボンディングパッド３ｄを含む複数のボンディングパッド３は、前述の実施形態２と同様のワイヤ接続で、Ｖｓｓ動作電位（例えば０Ｖ）が供給される電源用リード５ｂ２と電気的に接続されている。従って、従来、テスト用ボンディングパッド用として設けられていた電源用リード５ｂを省略しても、実使用時にテスト回路１２ａを電位固定することができるため、電源用リード５ｂの本数を削減して小型化を図っても、安定して動作する信頼性の高い半導体装置を提供することができる。
【０１０５】
（実施形態８）
図３２は、本発明の実施形態８である半導体装置の内部構造を示す模式的平面図である。
図３２に示すように、半導体チップ２の内部回路には、クロック回路１７が含まれている。また、半導体チップ２の複数のボンディングパッド３には、半導体チップ２の内部配線を介してクロック回路１７の入力端子と電気的に接続されたクロック信号用パッド（クロック信号用ボンディングパッド）３ｅが含まれている。また、半導体チップ２の主面にはクロック回路１７の出力端子となるボンディングパッド１８が配置されている。
【０１０６】
クロック信号用パッド３ｅは、外部から基準クロック信号が供給される信号用リード５ｃとボンディングワイヤ８ｆを介して電気的に接続されている。各回路ブロック１２には、クロック入力端子１９が設けられており、これらのクロック入力端子１９は、ボンディングワイヤ８ｅを介してボンディングパッド１８（クロック回路１７の出力端子）に電気的に接続されている。すなわち、外部から供給される基準クロック信号は、信号用リード５ｃ、ボンディングワイヤ８ｆ、クロック信号用パッド３ｅを介してクロック回路１７の入力端子に入力され、クロック回路１７の出力端子から出力されるクロック信号は、ボンディングワイヤ８ｅを介して複数の回路ブロック１２の各々に入力される。
【０１０７】
このように、クロック回路１７の出力端子となるボンディングパッド１８と複数の回路ブロックのクロック入力端子１９とを複数のボンディングワイヤ８ｅで夫々接続することにより、クロック信号の供給経路をウエハプロセスで形成した薄膜のチップ上配線で形成した場合に比べて、低抵抗化できるので、タイミング設計のマージンを向上することが可能である。また、クロック信号の供給経路に関するレイアウト設計の自由度が向上するので、チップ面積の縮小が可能である。
【０１０８】
（実施形態９）
図４２は、本発明の実施形態９である半導体装置の内部構造を示す模式的平面図である。基本的に図３２において説明した半導体装置と同様であるが、チップ主面にＲＡＭ１〜ＲＡＭ４の容量を顧客仕様等により変更可能な切り替え回路ＳＭＣ１及びＳＭＣ２を搭載した部分が本実施例の特徴である。本実施例では、上記ＲＡＭ１〜ＲＡＭ４の容量をワイヤボンディングの段階で切り替える例を説明する。
【０１０９】
切り替え回路ＳＭＣ１及びＳＭＣ２は、システムコントロール回路やバスコントロール回路等のソフトモジュールと呼ばれる回路ブロックであり、例えば図４３に示すように、切り替え回路ＳＭＣ１は、入力信号Ｉｎ１に対応して、切り替え用ボンディングパッドＳＰＤ２に出力信号を供給し、また、入力信号Ｉｎ２に対応して、切り替え用ボンディングパッドＳＰＤ３に出力信号を供給する。
【０１１０】
一方、切り替え用ボンディングパッドＳＰＤ２又はＳＰＤ３のいずれか一方に供給された出力信号が、ボンディングワイヤＳＷＢを介して、切り替え用ボンディングパッドＳＰＤ１に入力されることによって、切り替え回路ＳＭＣ２は、所定の出力信号Ｏｕｔ１（ＣＳ１、ＣＳ２）をＲＡＭ１〜ＲＡＭ４に供給する。
【０１１１】
本例の場合は、切り替え用ボンディングパッドＳＰＤ３とＳＰＤ１をボンディングワイヤＳＷＢで互いに接続することによって、上記所定の出力信号Ｏｕｔ１（ＣＳ１、ＣＳ２）により、ＲＡＭ１〜ＲＡＭ４のすべての回路ブロック１２が選択された例であり、例えば４Ｋバイトの容量を得る。また、切り替え用ボンディングパッドＳＰＤ２とＳＰＤ１をボンディングワイヤＳＷＢで互いに接続した場合は、ＲＡＭ１及びＲＡＭ２のみが選択されることになり、例えば２Ｋバイトの容量を得る。
【０１１２】
前記ボンディングワイヤＳＷＢは、上記実施形態１〜７で説明したボンディングワイヤ８を適用可能であり、また、切り替え用ボンディングパッドＳＰＤ１〜ＳＰＤ３は、図２２に説明したボンディングパッド３ｃと同様な工程で形成することができる。このように、ワイヤボンディングの段階で顧客仕様を切り替えることができるので、例えば、顧客仕様をＩＣチップの多層配線形成工程（例えば、アルミ配線のマスタスライス工程）で決定する技術に比べて、製品開発のＴＡＴ（Turn Around Time）を向上することが可能であり、更に、本例を実施するために特別な別工程の追加は無い。
また、本例では、ＲＡＭ容量の切り替えのみ説明したが、他のチップ機能(例えば、ROM容量、ROMの有・無、I/Oバッファのゲイン)の切り替えにも適用できる。
【０１１３】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１１４】
例えば、図１４において、内部回路１２への電源供給は、電源配線１５により行なわれるが、この電源配線１５の一部をボンディングワイヤ８ｅで置き換えて、各内部回路（モジュール）へ前記置き換え用ボンディングワイヤを介して動作電位を供給してもよい。この場合、図２２に示すようなパッド３ｃと同様な構造で各内部回路に専用の電源入力用の端子を形成しておき、前記専用の電源入力用の端子に置き換え用ボンディングワイヤ８ｅの一端を接続すればよい。これにより、半導体チップの内部に形成されている電源配線１５の一部が不要となり、チップシュリンクに寄与する。また、配線抵抗が低くなり、安定して電位を供給可能になる。
【０１１５】
また、上記専用の電源入力用の端子等を半導体チップ上に形成し、それらをボンディングワイヤ８ｅで互いに接続する場合、図３９（ａ）、（ｂ）に示すように、封止体９の形成時に樹脂注入ゲートＧから注入される樹脂の流入方向に上記専用の電源入力用の端子を配列することによって、それらを互いに接続するボンディングワイヤ８ｅが流されにくくなる。従って、ワイヤ間の接触や、断線が防止でき、電気的信頼性の高いパッケージを供給可能である。
【０１１６】
また、図４０（ａ）、（ｂ）に示すように、電源用ボンディングパッド間を接続するボンディングワイヤ８ｃは、半導体チップの４コーナーにおいて、複数本部分的に適用してもよい。
また、図４１（ａ）、（ｂ）に示すように、半導体チップ２の主面上に、更に第２の半導体チップ４０を積層し、積層された第２の半導体チップ４０においても、上記各実施例の構成を適用してもよい。
【０１１７】
この場合、第２の半導体チップ４０の信号用パッドは、図示していないが、下部に配置された第１の半導体チップ２の信号用パッド３ａにボンディングワイヤを介して接続されるか、または、信号用リード５ａにボンディングワイヤを介して直接接続される。
また、図示していないが、配線基板上に複数の半導体チップを平置きに搭載して１つのパッケージに収めるＭＣＰ（Ｍulti Ｃhip Ｐackage）においても、上記各実施例を適用しても良い。
【０１１８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の小型化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図２】本発明の実施形態１である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）である。
【図３】図１（ａ）の一部を拡大した模式的平面図である。
【図４】図３の一部を拡大した模式的平面図である。
【図５】図３の一部を拡大した模式的平面図である。
【図６】図５のボンディングワイヤの接続状態を示す模式的断面図である。
【図７】図１（ａ）に示す半導体チップの平面レイアウト図である。
【図８】図７の一部を拡大した平面レイアウト図である。
【図９】図７の一部を拡大した平面レイアウト図である。
【図１０】図７の一部を拡大した平面レイアウト図である。
【図１１】図７の半導体チップの内部構造を示す模式的断面図である
【図１２】本発明の実施形態１の変形例１である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）である。
【図１３】本発明の実施形態１の変形例２である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）である。
【図１４】本発明の実施形態１の変形例３である半導体装置に搭載された半導体チップの一部の平面レイアウト図である。
【図１５】本発明の実施形態２である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図１６】本発明の実施形態２である半導体装置の内部構造を示す図（（ａ）は信号用リードに沿う模式的断面図，（ｂ）は電源用リードに沿う模式的断面図）である。
【図１７】図１５（ａ）の一部を拡大した模式的平面図である。
【図１８】図１７の一部を拡大した模式的平面図である。
【図１９】図１７の一部を拡大した模式的平面図である。
【図２０】図１５（ａ）の半導体チップの平面レイアウト図である。
【図２１】図２０の一部を拡大した平面レイアウト図である。
【図２２】図２０の半導体チップの内部構造を示す模式的断面図である。
【図２３】本発明の実施形態３である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図２４】本発明の実施形態４である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図２５】本発明の実施形態５である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図２６】本発明の実施形態６である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図２７】本発明の実施形態７である半導体装置の内部構造を示す模式的平面図である。
【図２８】図２７の一部を拡大した模式的平面図である。
【図２９】図２７の半導体チップの平面レイアウト図である。
【図３０】本発明の実施形態７の半導体装置の製造に使用される半導体ウエハの平面図である。
【図３１】実施形態７の半導体装置の製造において、特性検査工程を説明するための図である。
【図３２】本発明の実施形態８である半導体装置の内部構造を示す模式的平面図である。
【図３３】本発明の効果をより具体的に説明するための半導体装置の外形を示す図（（ａ）は標準外形図，（ｂ）及び（ｃ）は本発明が適用された外形図）である。
【図３４】本発明の実施形態１の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図３５】本発明の実施形態４の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図３６】本発明の実施形態６の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図３７】本発明の実施形態６の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図３８】本発明の実施形態６の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図３９】本発明の実施形態７の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図４０】本発明の実施形態１の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図４１】本発明の実施形態７の変形例である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。
【図４２】本発明の実施形態９である半導体装置の内部構造を示す模式的平面図である。
【図４３】本発明の実施形態９である半導体装置の内部構造を示す模式的回路図である。
【符号の説明】
２…半導体チップ、
３…ボンディングパッド、
３ａ…信号用ボンディングパッド、
３ｂ，３ｂ１，３ｂ２…電源用ボンディングパッド、
３ｃ…中継用ボンディングパッド、
４…バッファセル、
４ａ…入出力セル（Ｉ／Ｏセル）、
４ｂ，４ｂ１，４ｂ２…電源セル
５…リード、
５ａ…信号用リード、
５ｂ…電源用リード、
６…支持体、
７…吊りリード、
８，８ａ，８ｂ，８ｂ２，８ｃ，８ｄ，８ｅ，８ｆ…ボンディングワイヤ、
９…封止体、
１０…内部回路形成部、
１１…インターフェース回路形成部、
１２…回路ブロック、
１３…配線チャネル領域、
１４，１５…電源配線、
１６…突起状電極
１７，５０…バスバーリード、
２０…半導体基板、
２１…素子分離用絶縁膜（フィールド絶縁膜）、
２２…多層配線層、
２３…最終保護膜、
３０…配線基板、
３１…接続部、
３１ｂ，３１ｂ２…電源用接続部、
３２…突起状電極、
５１，５２…バスバー用配線、
Ｇ…樹脂注入ゲート。

Claims (6)

  1. 主面を有する半導体チップと、
    前記半導体チップの主面に形成され、かつ、メモリ、前記メモリの容量を変更可能な第１切り替え回路、及び所定の出力信号を前記メモリに供給する第２切り替え回路を含む内部回路と、
    前記半導体チップの主面に形成され、かつ前記内部回路の周囲に配置された複数の入出力セルを含むインターフェース回路と、
    前記半導体チップの主面に形成され、かつ、前記入出力セルと前記半導体チップの辺との間に配置され、かつ、第１電源用ボンディングパッド、第２電源用ボンディングパッド、及び複数の信号用ボンディングパッドを含む複数のボンディングパッドと、
    前記第１切り替え回路上に配置され、かつ、第１入力信号に対応して前記第１切り替え回路から第１出力信号が供給される第１切り替え用ボンディングパッドと、
    前記第１切り替え回路上に配置され、かつ、第２入力信号に対応して前記第１切り替え回路から第２出力信号が供給される第２切り替え用ボンディングパッドと、
    前記第２切り替え回路上に配置され、かつ、前記第１切り替え回路から供給された前記第１出力信号または前記第２出力信号の何れかが入力される第３切り替え用ボンディングパッドと、
    前記半導体チップの主面に形成され、前記第１及び第２電源用ボンディングパッドに共通接続され、かつ、前記複数の入出力セルに動作電位を供給するための電源配線と、
    前記半導体チップの周囲に配置され、電源用リード及び複数の信号用リードを含む複数のリードと、
    前記第１電源用ボンディングパッドと前記電源用リードとを電気的に接続する第１ボンディングワイヤ、前記第１電源用ボンディングパッドと前記第２電源用ボンディングパッドとを電気的に接続する第２ボンディングワイヤ、前記複数の信号用ボンディングパッドと前記複数の信号用リードとをそれぞれ電気的に接続する複数の第３ボンディングワイヤ、及び前記第１切り替え用ボンディングパッドまたは前記第２切り替え用ボンディングパッドの何れかと前記第３切り替え用ボンディングパッドとを電気的に接続する切り替え用ボンディングワイヤを含む複数のボンディングワイヤと、
    前記半導体チップ、前記複数のボンディングワイヤ、及び複数のリードの一部を封止する封止体とを有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数のボンディングパッドは、前記インターフェース回路上に配置されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１切り替え回路は、前記メモリの容量を変更することが可能であることを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記メモリは、複数のメモリ回路で構成されており、
    前記第３切り替え回路は、所定の出力信号を、前記複数のメモリ回路に供給することを特徴とする半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記複数のリードは、前記封止体の内外に亘って延在し、かつ前記封止体の側面から突出していることを特徴とする半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記封止体は、前記半導体チップの主面と同一側に位置する主面と、この主面と反対側に位置する裏面とを有し、
    前記複数のリードは、前記封止体の裏面から露出していることを特徴とする半導体装置。
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