JP4138264B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ周波数シンセサイザに関し、特に高速ロックアップ特性を維持しながら定常状態におけるスプリアス特性の向上を図るＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
近年、普及の著しい携帯電話等の移動体通信では、所定周波数のキャリア周波数に基づき通信を行なう。このとき通信品質を確保して通信におけるＣ／Ｎ（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ）特性を良好に保つには、所定キャリア周波数を正確にロックする必要がありＰＬＬ周波数シンセサイザが利用されている。またＰＬＬ周波数シンセサイザによるキャリア周波数のロック動作は、通信期間のみならず通信相手からの受信待ち状態である、いわゆる待ち受け期間においても必要となる。通信相手からの通信アクセスの有無を常に検出しておき、アクセスを受信した場合に直ちに通信を確立するために必要であるからである。一方、携帯電話等の移動体通信機器は、その携帯性により機器の電流消費を最小限に低減する必要がある。そこで、消費電流を抑えながら待ち受け動作を実現するために現状の機器においては、所定周期毎の一定期間にのみ間欠的にＰＬＬ周波数シンセサイザを動作させてキャリア周波数をロックして待ち受け動作を行う間欠動作で対応している。所定周期毎にキャリア周波数でのロック動作と停止動作の繰り返し動作を迅速に行なうため、ＰＬＬ周波数シンセサイザのロックアップ特性の高速化を図る必要があり、ローパスフィルタ回路の時定数を小さく設定する必要がある。
【０００３】
図１１に従来技術におけるＰＬＬ周波数シンセサイザ１００を示す。位相比較器１０１は、基準周波数信号ｆｒと、電圧制御発振器（ＶＣＯ）１０４が出力する出力周波数信号ｆｐとを受ける。そして基準周波数信号ｆｒと出力周波数信号ｆｐとの位相差に応じた位相差信号Ｐｒ、Ｐｐを出力する。チャージポンプ回路１０２はこれらの信号を受け電圧出力信号Ｄｏを出力する。ローパスフィルタ（ＬＰＦ）回路１０３は、電圧出力信号Ｄｏの交流成分を除去すると共に位相の廻りを調整して系の安定性を確保した上で、電圧制御発振器（ＶＣＯ）１０４に制御電圧信号Ｖｔを出力する。そして、電圧制御発振器（ＶＣＯ）１０４は、制御電圧信号Ｖｔに応じた出力周波数信号ｆｐを出力する。ＰＬＬ周波数シンセサイザ１００では、位相比較器１０１から、チャージポンプ回路１０２・ローパスフィルタ（ＬＰＦ）回路１０３・電圧制御発振器（ＶＣＯ）１０４を経て位相比較器１０１に戻るフィードバックループを形成する。基準周波数信号ｆｒと比較した場合の出力周波数信号ｆｐの位相差を相殺する位相差信号Ｐｒ、Ｐｐがチャージポンプ回路１０２から出力され、ローパスフィルタ（ＬＰＦ）回路１０３を介して制御電圧信号Ｖｔとして電圧制御発振器（ＶＣＯ）１０４にフィードバックされる。出力周波数信号ｆｐの周波数が基準周波数信号ｆｒの周波数に一致すれば、位相差信号Ｐｒ、Ｐｐは出力されなくなり、出力周波数信号ｆｐは基準周波数信号ｆｒと同一周波数にロックされる。ここで、出力周波数信号ｆｒのロックアップ時間を高速にするためには、ローパスフィルタ（ＬＰＦ）回路１０３の時定数は小さく設定する必要がある。
【０００４】
また、特開平１０−５１２９９号公報においては、フェーズロックトループを使用したＰＬＬシンセサイザＩＣと、該ＩＣの出力を直流電圧に変換する低域通過ろ波器ＬＰＦと、制御電圧に応じた周波数を出力する電圧制御発振回路ＶＣＯを含むＰＬＬ周波数シンセサイザ回路において、負荷回路の電源のＯＮ／ＯＦＦのタイミングより前に、ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦから切り離し、その後、該ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦに再度接続する切り替え手段を有するＰＬＬ周波数シンセサイザ回路が記載されている。
【０００５】
また、特開平５−１８３４３２号公報においては、入力する制御信号に対応して、周波数が変化した出力信号を生成する電圧制御発振部と、間欠的に印加する入力信号と該電圧制御発振器の出力信号の位相比較をして、対応する位相差信号を送出する位相比較部と、該位相差信号中の不要成分を除去する第１の低域通過フィルタ部とを有するクロック再生回路において、該入力信号の周波数と該電圧制御発振部の自走周波数との差成分を取り出す第２の低域通過フィルタ部と、該入力信号が印加している時は、該第１の低域通過フィルタ部の出力と第２の低域通過フィルタ部の出力を加算した信号を該制御信号として送出し、該入力信号が印加していない時は、該第２のフィルタ部の出力を該制御信号として送出するスイッチ・加算手段を付加したクロック再生回路が記載されている。
【０００６】
【発明が解決しようとする課題】
上述のＰＬＬ周波数シンセサイザ１００により、出力周波数信号ｆｐが基準周波数信号ｆｒと同一周波数にロックされている場合には、位相比較器１０１の位相差信号Ｐｒ、Ｐｐは平均として出力されなくなる。しかしながら、この状態においても、図１２に示すように、位相比較器１０１における位相比較期間である基準周波数信号ｆｒの出力期間に、チャージポンプ回路１０２からの電圧出力信号Ｄｏには、正負同エネルギー量の位相補正パルスが出力される（以下、擬似補正パルスと称する。）。このパルスはローパスフィルタ（ＬＰＦ）回路１０３の時定数を調整することにより除去することは可能であるが、ロックアップ特性とはトレードオフの関係にある。即ち、ローパスフィルタ（ＬＰＦ）回路１０３の時定数を大きく設定すれば、電圧出力信号Ｄｏにおける擬似補正パルスをマスクすることは可能であるがロックアップ時間が長くなってしまい高速ロックアップ特性の要求に適合せず問題である。逆に、ローパスフィルタ（ＬＰＦ）回路１０３の時定数を小さく設定すれば、高速ロックアップ特性の要求を満足することは可能であるが電圧出力信号Ｄｏにおける擬似補正パルスをマスクすることができずスプリアスが発生してＣ／Ｎが悪化して通信品質を確保することができず問題である。従来技術においては、両特性の妥協点で調整せざるを得ず今後の更なる高速化を視野に入れた場合、最適な動作状態を実現することができない虞があり問題である。
【０００７】
ここで、電圧出力信号Ｄｏにおける擬似補正パルスが発生する理由について説明する。図１３にチャージポンプ回路１０２の入出力特性を示す。チャージポンプ回路１０２は、入力される位相差信号Δφ（図１１においては、Ｐｒ、Ｐｐ）に比例する電圧出力信号Ｄｏを出力する回路である。このときの位相差信号Δφは、基準周波数信号ｆｒに対する出力周波数信号ｆｐの位相遅れを正にとっている。従って、出力周波数信号ｆｐの位相が遅れ正の位相差信号Δφが入力されると、正の電圧出力信号Ｄｏが出力されローパスフィルタ（ＬＰＦ）回路１０３を介して電圧制御発振器（ＶＣＯ）１０４に入力されて出力周波数信号ｆｐの位相を進めることにより出力周波数信号ｆｐが基準周波数信号ｆｒに近づいてロックするようになる。逆に、出力周波数信号ｆｐの位相が進み負の位相差信号Δφが入力されると、負の電圧出力信号Ｄｏが出力されローパスフィルタ（ＬＰＦ）回路１０３を介して電圧制御発振器（ＶＣＯ）１０４に入力されて出力周波数信号ｆｐの位相を遅らせることにより出力周波数信号ｆｐが基準周波数信号ｆｒに近づいてロックするようになる。理想的には位相差信号Δφと電圧出力信号Ｄｏとは線形関係にあることが必要である（図１３中、特性直線Ｌ０）。しかしながら、実際のチャージポンプ回路１０２では回路の有する有限の信号伝播時間による遅延時間により、微小な位相差の領域Ｘでは位相差信号Δφと電圧出力信号Ｄｏとの関係が非線形になり（図１３中、特性曲線Ｌ０Ｄにおける領域Ｄ）、電圧出力信号Ｄｏが出力されなくなる。この微小な位相差領域Ｘを不感帯という。そこで、この不感帯領域Ｘを解消するために現実のチャージポンプ回路１０２では、不感帯領域Ｘにおいて位相差信号Δφと電圧出力信号Ｄｏとの特性を線形特性からゲインを減少させる方向にシフトした非線形特性を有して構成することが一般的である（図１３中、特性曲線Ｌ）。このような特性曲線Ｌを有することにより、微小な位相差領域Ｘにおいても、位相差信号Δφに対する電圧出力信号Ｄｏは有限のゲインを有することとなり、確実に位相補正パルスを出力することができる。
【０００８】
また、特開平１０−５１２９９号公報では、負荷回路の電源のＯＮ／ＯＦＦによる周波数変動の発生を防止し、負荷回路に電源接続後、すぐに、データ送信又は、受信を行なうことを目的としている。しかしながら、低域通過ろ波器ＬＰＦの時定数を小さく抑えて高速ロックアップ特性を図りながら、ＰＬＬ周波数シンセサイザ回路の定常状態におけるスプリアス発生を抑止する技術思想は開示されておらず、両者のトレードオフ関係を解消して、高速ロックアップ特性と定常時の低スプリアス特性とを共に実現することができず問題である。
【０００９】
また、特開平５−１８３４３２号公報では、受信機が停止状態から動作状態に移行した時にも常に正しい再生クロックを供給することを目的としている。しかしながら、第１の低域通過フィルタ部の時定数を小さく抑えて高速ロックアップ特性を図りながら、定常状態におけるスプリアス発生を抑止する技術思想は開示されておらず、両者のトレードオフ関係を解消して、高速ロックアップ特性と定常時の低スプリアス特性とを共に実現することができず問題である。
【００１０】
本発明は前記従来技術の問題点を解消するためになされたものであり、高速ロックアップ特性を確保しながら、ロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、出力周波数信号と基準周波数信号との位相比較信号を出力する位相比較器と、位相比較信号に応じて制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成しており、フィードバックループ内にループ開閉用スイッチ回路を備え、定常状態において、フィードバックループの動作を、基準周波数信号に応じて行われる位相比較器での位相比較動作の期間に同期して停止することを特徴とする。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
請求項１のＰＬＬ周波数シンセサイザでは、定常状態において、ループ開閉用スイッチ回路を制御することにより、フィードバックループを開閉してフィードバックループの動作を制御する。
【００１７】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路を制御してフィードバックループを開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスに対するフィードバックループの動作を停止することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００１８】
また、請求項２に係るＰＬＬ周波数シンセサイザは、請求項１に記載のＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路から電圧制御発振器への経路には、フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備えており、第１フィルタ回路と第２フィルタ回路との間にループ開閉用スイッチ回路が備えられることを特徴とする。
【００１９】
請求項２のＰＬＬ周波数シンセサイザでは、フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路との間に備えられるループ開閉用スイッチ回路を制御することにより、フィードバックループを開閉してフィードバックループの動作を制御する。
【００２０】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路を制御してフィードバックループを開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスに対するフィードバックループの動作を停止することができる。第１及び第２フィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
また、ループ開閉用スイッチ回路を挟んで第１及び第２フィルタ回路を備えているので、両フィルタ回路によりフィードバックループの応答性、安定性等の諸特性を決定することができると共に、ループ開閉用スイッチ回路のスイッチングノイズの除去やループ開閉用スイッチ回路の開放時における電圧制御発振器の入力電位を保持することができる。
【００２１】
また、ループ開閉用スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００２２】
また、請求項３に係るＰＬＬ周波数シンセサイザは、請求項１に記載のＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路は、出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする。
【００２３】
請求項３のＰＬＬ周波数シンセサイザでは、経路開閉用スイッチ回路を制御することにより、チャージポンプ回路の出力信号経路を開閉して、フィードバックループの動作を制御する。
【００２４】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、経路開閉用スイッチ回路を制御してチャージポンプ回路の出力信号経路を開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスの出力を抑止することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００２５】
また、経路開閉用スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００２６】
また、請求項４に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路から電圧制御発振器への経路には、フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、定常状態において、フィルタ回路のフィルタ特性を、基準周波数信号に応じて行われる位相比較器での位相比較動 作の期間に同期して変化させることを特徴とする。
【００２７】
請求項４のＰＬＬ周波数シンセサイザでは、定常状態において、チャージポンプ回路から擬似補正パルスが出力される期間に、チャージポンプ回路から電圧制御発振器への経路に備えられる少なくとも１つのフィルタ回路のフィルタ特性を変化させる。
【００２８】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、少なくとも１つのフィルタ回路を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路から出力される擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時においてフィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態においてフィルタ回路のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑制することができる。
【００２９】
また、請求項５に係るＰＬＬ周波数シンセサイザは、請求項４に記載のＰＬＬ周波数シンセサイザにおいて、フィルタ回路は、フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする。
【００３０】
請求項５のＰＬＬ周波数シンセサイザでは、切替スイッチ回路により、フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群から所定バイパス経路を選択する。
【００３１】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、フィルタ回路が有するバイパス経路群から、切替スイッチ回路により所定バイパス経路を選択してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路からの擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時に、フィルタ回路におけるフィルタ時定数の小さい所定バイパス経路を選択して高速ロックアップ特性を維持しながら、定常動作状態時に、フィルタ時定数の大きな所定バイパス経路を選択することにより擬似補正パルスによるスプリアスを抑止することができる。
【００３２】
ここで、このバイパス経路群は、並列接続される少なくとも２つのフィルタ構成素子と、そのうちの少なくとも１つを所定バイパス経路の構成部分として選択切替する切替スイッチ回路とを備えることが好ましい。
また、直列接続される少なくとも２つのフィルタ構成素子と、フィルタ構成素子のうちの少なくとも１つを短絡切替する切替スイッチ回路とを備える構成としてもよい。
【００３３】
また、切替スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００３４】
また、請求項６に係るＰＬＬ周波数シンセサイザは、請求項４に記載のＰＬＬ周波数シンセサイザにおいて、フィルタ回路は、フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする。
【００３５】
請求項６のＰＬＬ周波数シンセサイザでは、可変フィルタ構成素子を備えたフィルタ回路により、フィルタ特性が可変となる。
【００３６】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、可変フィルタ構成素子を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路からの擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時においては、フィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において、フィルタ回路のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑止することができる。
【００３７】
また、可変フィルタ構成素子は、能動抵抗素子であることが好ましく、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタであることが好ましい。
【００３８】
また、請求項８に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、定常状態において、チャージポンプ回路からの出力信号の供給能力を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して切り替える出力能力切替回路を備えることを特徴とする。
【００３９】
請求項８のＰＬＬ周波数シンセサイザでは、出力能力切替回路により、チャージポンプ回路からの出力信号の供給能力を切り替える。
【００４０】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、出力能力切替回路によりチャージポンプ回路からの出力信号の供給能力を切り替えてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路から出力される擬似補正パルスに対する電圧制御発振器の応答特性を制御することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑制することができる。
【００４１】
ここで、出力能力切替回路は、チャージポンプ回路の出力段回路における駆動電源電圧を切り替えるように構成することが好ましい。また、チャージポンプ回路の出力段回路における駆動電流を切り替えるように構成してもよい。更に、チャージポンプ回路の出力段回路における出力トランジスタサイズを切り替えるように構成することもできる。
【００４２】
また、請求項９に係るＰＬＬ周波数シンセサイザは、請求項１乃至８の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザにおいて、特性変化あるいは動作停止が行なわれる期間は、位相比較器において比較される基準周波数信号の出力期間を包含する所定期間であることを特徴とする。
【００４３】
これにより、位相比較器の位相比較周期である基準周波数信号の出力期間を包含して、フィードバックループの特性変化あるいは動作停止が行なわれるので、この期間にチャージポンプ回路から出力されるべき擬似補正パルスを抑制あるいは抑止することができ、擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００４４】
また、基準周波数信号を分周する分周器を備えて、位相比較器において比較される周波数信号を分周器より出力される分周周波数信号にすることが好ましい。
ここで、上記フィルタ回路は、電圧駆動型あるいは電流駆動型のいずれでもよい。
【００４５】
【発明の実施の形態】
以下、本発明のＰＬＬ周波数シンセサイザについて具体化した第１乃至第４実施形態を図１乃至図１０に基づき図面を参照しつつ詳細に説明する。
図１は、本実施形態の第１実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図２は、第１実施形態のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。図３は、第１実施形態のＰＬＬ周波数シンセサイザの具体例を示す機能ブロック図である。図４は、本実施形態の第２実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図５は、第２実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。図６は、本実施形態の第３実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図７は、第３実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。図８は、本実施形態の第４実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図９は、第４実施形態のチャージポンプ回路の具体例を示す回路図である。図１０は、ローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【００４６】
図１の第１実施形態のＰＬＬ周波数シンセサイザ１では、図１１の従来技術における機能ブロック図に加えて、制御信号Ｓｃｎｔにより制御されるスイッチ回路１０を、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入した構成である。ここで、位相比較器１０１、チャージポンプ回路１０２、ローパスフィルタ（ＬＰＦ）回路１０３、及び電圧制御発振器（ＶＣＯ）１０４の各構成要素については、その構成、作用、効果は図１１に示す従来技術と同様である。更に電圧制御発振器（ＶＣＯ）１０４からの出力周波数信号ｆｐが位相比較器１０１にフィードバックされてフィードバックループを構成するＰＬＬ周波数シンセサイザ１の構成についても図１１に示す従来技術と同様である。
【００４７】
図１に示す第１実施形態では、スイッチ回路１０が制御信号Ｓｃｎｔにより制御されて、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間のフィードバックループを開閉制御する。即ち、制御信号Ｓｃｎｔによりフィードバックループの開放指示がされるとスイッチ回路１０を開いてフィードバックループを開放してフィードバックループの動作を停止することができる。この停止動作を、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に行なうように制御信号Ｓｃｎｔにより制御すれば、擬似補正パルスによるスプリアスを抑制することができる。
【００４８】
図２に示すＰＬＬ周波数シンセサイザ１の動作波形では、出力周波数信号ｆｐが基準周波数信号ｆｒにロックされた定常状態を示す。このときの位相比較動作は、基準周波数信号ｆｒの出力期間を位相比較期間として行なわれ、チャージポンプ回路１０２の電圧出力信号Ｄｏには位相比較期間における位相比較動作に伴って擬似補正パルスが出力される。そこで、制御信号Ｓｃｎｔを、基準周波数信号ｆｒの出力期間である位相比較期間を包含して出力する。制御信号Ｓｃｎｔを受けたスイッチ回路１０は、フィードバックループを開放して電圧出力信号Ｄｏにおける擬似補正パルスの伝播を抑止することができる。
【００４９】
第１実施形態のＰＬＬ周波数シンセサイザ１では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路であるスイッチ回路１０を制御信号Ｓｃｎｔにより制御してフィードバックループを開放してフィードバックループの動作を停止することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対するフィードバックループの動作を停止することができ、ＰＬＬ周波数シンセサイザ１の定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００５０】
図３に示す第１実施形態の具体例におけるＰＬＬ周波数シンセサイザ１Ａは、図１の第１実施形態に加え、基準周波数信号をＲ分周するＲ分周器１０５と出力周波数信号をＮ分周するＮ分周器１０６とが備えられ、Ｒ分周された周波数信号ｆｒとＮ分周された周波数信号ｆｐとを位相比較器１０１に入力して位相比較する構成である。更に、Ｒ分周器１０５への入力信号である基準周波数信号と出力信号とを入力信号とする制御回路１０７により制御信号Ｓｃｎｔが出力され、スイッチ回路１０の具体的回路構成であるＭＯＳトランジスタによるトランスミッションゲート１１を制御する。また、本具体例では、図１の第１実施形態におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、トランスミッションゲート１１の前段にループフィルタ回路１２を、後段にローパスフィルタ回路１３を備えた構成となっている。
【００５１】
電圧出力信号Ｄｏにおける擬似補正パルスが伝播しないようにトランスミッションゲート１１を開放にする構成については、第１実施形態のＰＬＬ周波数シンセサイザ１（図１、参照）と同様である。本具体例では、制御回路１０７は、Ｒ分周器１０５の入力信号である基準周波数信号と出力信号とに基づいて位相比較期間の開始及び終了のタイミングを検出しながら擬似補正パルスの出力期間を包含して制御信号Ｓｃｎｔを出力する。
【００５２】
また、トランスミッションゲート１１を挟んでループフィルタ回路１２とローパスフィルタ回路１３との２つのフィルタ回路を備えており、フィードバックループの応答性、安定性等の諸特性を決定している。更に、トランスミッションゲート１１の後段にあるローパスフィルタ回路１３は、トランスミッションゲート１１のスイッチングノイズの除去やトランスミッションゲート１１の開放時における電圧制御発振器１０４の入力である制御電圧信号Ｖｔの電位を保持する機能も有している。実使用上においては２つのフィルタ回路１２、１３のうち、フィードバックループの諸特性を決定させる作用を主にループフィルタ回路１２に受け持たせ、ローパスフィルタ回路１３には、スイッチングノイズ除去及び電位保持の機能を受け持たせる構成とすることも可能である。この場合、ローパスフィルタ回路１３の時定数を小さく設定することができるので、抵抗Ｒ２に個別の抵抗素子を備えることなく回路基板上の配線抵抗で代用することもできる。
【００５３】
第１実施形態の具体例であるＰＬＬ周波数シンセサイザ１Ａでは、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路であるトランスミッションゲート１１を制御回路１０７からの制御信号Ｓｃｎｔにより制御してフィードバックループを開放してフィードバックループの動作を停止することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対するフィードバックループの動作を停止することができる。第１フィルタ回路であるループフィルタ回路１２と第２フィルタ回路であるローパスフィルタ回路１３の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
また、トランスミッションゲート１１を挟んでループフィルタ回路１２とローパスフィルタ回路１３とを備えているので、両フィルタ回路１２、１３によりフィードバックループの応答性、安定性等の諸特性を決定すると共に、トランスミッションゲート１１のスイッチングノイズの除去やトランスミッションゲート１１の開放時における電圧制御発振器１０４の入力である制御電圧信号Ｖｔの電位の保持をすることができる。
【００５４】
図４に示す第２実施形態のＰＬＬ周波数シンセサイザ２では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、制御信号Ｓｃｎｔによりフィルタ特性を切り替えることができるローパスフィルタ（ＬＰＦ）回路２０を備えている。図４では、制御信号Ｓｃｎｔで抵抗素子Ｒ３を接続・切離し可能とすることにより、ローパスフィルタ（ＬＰＦ）回路２０のフィルタ特性を可変とするものである。
【００５５】
図５にローパスフィルタ（ＬＰＦ）回路２０の具体例を示す。図５（Ａ）は、ローパスフィルタ（ＬＰＦ）回路２１における抵抗要素の並列パスを切り替えるタイプである。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ４とＲ５とが並列接続された場合の抵抗値となる。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が開放されている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ４単独の抵抗値となる。フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ４として固定であるので、抵抗要素における抵抗値の大小によりフィルタ時定数が決定される。ここで、例えば、２つの抵抗素子Ｒ４、Ｒ５の抵抗値を同一であるとすれば、制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられ２つの抵抗素子Ｒ４、Ｒ５が並列接続されているときの全抵抗値は、スイッチ回路Ｓ１が開放され抵抗素子Ｒ４単独で構成される場合の略半分となり、時定数も略半分となる。
【００５６】
図５（Ｂ）に示すローパスフィルタ（ＬＰＦ）回路２２における抵抗要素は、直列接続された２つの抵抗素子Ｒ６、Ｒ７のうちの一方の抵抗素子Ｒ６の両端を短絡・開放して直列パスを切り替えるタイプである。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられている場合には、フィルタ時定数を決定する抵抗要素のうち抵抗素子Ｒ６の両端は短絡され、抵抗素子Ｒ７単独での抵抗値となる。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が開放されている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ６とＲ７との直列接続の抵抗値となる。フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ４として固定であるので、抵抗素子における抵抗値の大小によりフィルタ時定数が決定される。ここで、例えば、２つの抵抗素子Ｒ６、Ｒ７の抵抗値を同一であるとすれば、制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられ抵抗素子Ｒ６の両端が短絡されているときの抵抗値は、スイッチ回路Ｓ１が開放され抵抗素子Ｒ６とＲ７との直列接続で構成される場合の略半分となり、時定数も略半分となる。
【００５７】
第２実施形態のＰＬＬ周波数シンセサイザ２では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ローパスフィルタ（ＬＰＦ）回路２０が有するバイパス経路群から、切替スイッチ回路Ｓ１により所定バイパス経路を選択してフィルタ特性を変化させてフィードバックループの特性を変化させることができる。ローパスフィルタ（ＬＰＦ）回路２０の具体例として、並列パスを切り替えてバイパス経路群から所定バイパス経路を選択するローパスフィルタ（ＬＰＦ）回路２１や、直列パスを切り替えてバイパス経路群から所定バイパス経路を選択するローパスフィルタ（ＬＰＦ）回路２２等が考えられる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができる。ロックアップ時に、ローパスフィルタ（ＬＰＦ）回路２０乃至２２におけるフィルタ時定数の小さい所定バイパス経路を選択して高速ロックアップ特性を維持しながら、定常動作状態時に、フィルタ時定数の大きな所定バイパス経路を選択することにより擬似補正パルスによるスプリアスを抑止することができる。
【００５８】
図６に示す第３実施形態のＰＬＬ周波数シンセサイザ３では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、制御信号Ｓｃｎｔによりフィルタ特性を可変とすることができるローパスフィルタ（ＬＰＦ）回路３０を備えている。
【００５９】
図７にローパスフィルタ（ＬＰＦ）回路３０の具体例としてローパスフィルタ（ＬＰＦ）回路３１を示す。ローパスフィルタ（ＬＰＦ）回路３１では、フィルタ時定数を決定する抵抗要素を能動抵抗素子であるＭＯＳトランジスタＭ１で構成し、ゲート端子には制御信号Ｓｃｎｔが入力されている。ＭＯＳトランジスタＭ１のゲート端子に印加される制御信号Ｓｃｎｔは、アナログ信号であり電圧値に応じてＭＯＳトランジスタＭ１のオン抵抗を可変してフィルタ時定数を可変する構成である。この場合、フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ５として固定であるため、抵抗要素であるＭＯＳトランジスタＭ１の抵抗値に応じてフィルタ時定数が可変となる。
【００６０】
第３実施形態のＰＬＬ周波数シンセサイザ３では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ローパスフィルタ（ＬＰＦ）回路３０における可変フィルタ構成素子を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができる。例えば、ローパスフィルタ（ＬＰＦ）回路３０として可変フィルタ構成素子であるＭＯＳトランジスタＭ１を使用したローパスフィルタ（ＬＰＦ）回路３１を使用することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができる。ロックアップ時においては、ローパスフィルタ（ＬＰＦ）回路３０、３１の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において、ローパスフィルタ（ＬＰＦ）回路３０、３１のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑止することができる。
【００６１】
図８に示す第４実施形態のＰＬＬ周波数シンセサイザ４では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるチャージポンプ回路１０２に代えて、制御信号Ｓｃｎｔにより電圧出力信号Ｄｏの供給能力を切り替えることができるチャージポンプ回路４０を備えている。
【００６２】
図９にチャージポンプ回路４０の具体例として３タイプのチャージポンプ回路４１乃至４５を示す。図９（Ａ）のチャージポンプ回路４１は、電圧出力信号Ｄｏの出力パスを開閉するタイプである。電圧出力信号Ｄｏの出力段回路Ｂ１への電源電圧ＶＤＤ及び接地電位を供給するパスにスイッチ回路Ｓ２、Ｓ３を挿入し制御信号Ｓｃｎｔで開閉制御するものである。電源電圧ＶＤＤ及び接地電位の開放動作を位相比較器１０１の位相比較周期毎にチャージポンプ回路４０から擬似補正パルスが出力される期間に行なうように制御信号Ｓｃｎｔにより制御すれば、擬似補正パルスがチャージポンプ回路４０から出力される期間に出力段回路Ｂ１に電源電圧ＶＤＤ及び接地電位が供給されなくなり擬似補正パルスが出力されることがなくなる。
【００６３】
図９（Ｂ）のチャージポンプ回路４２、４３は、チャージポンプ回路４２、４３の出力段回路Ｂ２、Ｂ３への電源電圧供給能力を切り替えて電圧出力信号Ｄｏの駆動能力を切り替えるタイプである。チャージポンプ回路４２では、スイッチ回路Ｓ４を制御信号Ｓｃｎｔにより制御して供給される電源電圧をＶＤＤ１とＶＤＤ２との間で切り替えて電源供給能力を切り替える。またチャージポンプ回路４３では、電源電圧供給用バッファ回路Ｂ４への出力電圧設定値を、スイッチ回路Ｓ５により分圧抵抗Ｒ８乃至Ｒ１０の間で切り替えて出力電圧を切替変更することにより出力段回路Ｂ３の駆動能力を切り替えるものである。
【００６４】
図９（Ｃ）のチャージポンプ回路４４、４５は、チャージポンプ回路４４、４５の出力段回路Ｂ５、Ｂ６及びＢ７の電流供給能力を切り替えて電圧出力信号Ｄｏの駆動能力を切り替えるタイプである。チャージポンプ回路４４では、制御信号Ｓｃｎｔにより電源電圧ＶＤＤからの電流供給能力を規定している電流源回路Ｉ１の電流供給能力を切り替える。またチャージポンプ回路４５では、制御信号Ｓｃｎｔによりスイッチ回路Ｓ６を開閉制御することにより電圧出力信号Ｄｏの信号出力に供する出力段回路を出力段回路Ｂ６のみとするか、出力段回路Ｂ６に出力段回路Ｂ７を追加するかの選択切替を行なうものである。
【００６５】
第４実施形態のＰＬＬ周波数シンセサイザ４では、位相比較器１０１の位相比較周期毎にチャージポンプ回路４０乃至４５から擬似補正パルスが出力される期間に、出力能力切替回路によりチャージポンプ回路４０乃至４５からの出力信号の供給能力を切り替えてフィードバックループの特性を変化させることができる。出力能力切替回路の具体例としては、チャージポンプ回路４１における出力段回路Ｂ１への電源電圧ＶＤＤ及び接地電位のパス開閉を切り替えるタイプ（図９（Ａ）、参照）や、チャージポンプ回路４２、４３における出力段回路Ｂ２、Ｂ３に供給する電源電圧を切り替えるタイプ（図９（Ｂ）、参照）、チャージポンプ回路４４、４５における出力段回路Ｂ５、Ｂ６及びＢ７の出力信号への電流供給能力を切り替えるタイプ（図９（Ｃ）、参照）等がある。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路４０乃至４５から出力される擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができ、ＰＬＬ周波数シンセサイザ４の定常動作状態において擬似補正パルスによるスプリアスを抑制することができる。
【００６６】
ここで、第１乃至第４実施形態におけるローパスフィルタ（ＬＰＦ）回路１０３、２０乃至２２、３０、３１、及びループフィルタ回路１２、ローパスフィルタ回路１３は図１０に示すように、電圧駆動タイプ５１（図１０（Ａ）、参照）としても、電流駆動タイプ５２（図１０（Ｂ）、参照）としてもよい。
【００６７】
尚、本発明は前記第１乃至第４実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、フィードバックループを開閉するスイッチ回路１０を、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入した構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、スイッチ回路は、フィードバックループ内の他の箇所に挿入することも可能である。
また、第１実施形態の具体例においては、スイッチ回路１０の具体例としてＭＯＳトランジスタで構成されるトランスミッションゲート１１とした構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、スイッチ回路は、ＭＯＳトランジスタで構成する場合の他、ＪＦＥＴトランジスタやその他のスイッチング素子、あるいはスイッチング回路で構成することもできる。
更に、Ｒ分周器１０５により基準周波数信号をＲ分周して周波数信号ｆｒとして、Ｎ分周器１０６により出力周波数信号をＮ分周した周波数信号ｆｐと共に位相比較器１０１に入力して位相比較する構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、分周器を使用しない構成とすることもできる。また基準周波数信号とＲ分周された周波数信号ｆｒとに基づいて制御回路１０７により制御信号Ｓｃｎｔを出力しているが、これに限定されるものではなく、基準周波数信号をトリガとして所定時間の経過までを制御信号Ｓｃｎｔの出力期間としたり、出力周波数信号、あるいはＮ分周周波数信号ｆｐに基づき制御信号Ｓｃｎｔを生成するようにしても、電圧出力信号Ｄｏが擬似補正パルスを出力する期間を包含して制御信号Ｓｃｎｔを出力することも可能である。
また、第２実施形態においては、制御信号Ｓｃｎｔによりフィルタ時定数を決定する抵抗要素を構成する抵抗素子を並列接続する場合と直列接続とする場合の各々について説明したが、これに限定されるものではなく、並列接続部分と直列接続部分との双方が混在する構成とすることもできる。
また、第３実施形態においては、フィルタ時定数を決定する抵抗要素をＭＯＳトランジスタＭ１で構成する場合を例に説明したが、これに限定されるものではなく、ＭＯＳトランジスタで構成する場合の他に、ＪＦＥＴトランジスタ等の可変抵抗素子等を使用することもできる。
【００６８】
（付記１） 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記フィードバックループの特性は、前記位相比較器における位相比較周期で周期的に変化することを特徴とするＰＬＬ周波数シンセサイザ。
（付記２） 前記フィードバックループの動作を、前記位相比較器における位相比較周期で周期的に停止することを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記３） 前記フィードバックループは、
前記フィードバックループ内にループ開閉用スイッチ回路を備えることを特徴とする付記２に記載のＰＬＬ周波数シンセサイザ。
（付記４） 前記チャージポンプ回路から前記電圧制御発振器への経路には、
前記フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備え、
前記ループ開閉用スイッチ回路は、
前記第１フィルタ回路と前記第２フィルタ回路との間に備えられることを特徴とする付記３に記載のＰＬＬ周波数シンセサイザ。
（付記５） 前記ループ開閉用スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記３又は４に記載のＰＬＬ周波数シンセサイザ。
（付記６） 前記ループ開閉用スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記３又は４に記載のＰＬＬ周波数シンセサイザ。
（付記７） 前記フィードバックループは、
前記チャージポンプ回路からの出力信号の出力を停止することを特徴とする付記２に記載のＰＬＬ周波数シンセサイザ。
（付記８） 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする付記７に記載のＰＬＬ周波数シンセサイザ。
（付記９） 前記経路開閉用スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記８に記載のＰＬＬ周波数シンセサイザ。
（付記１０） 前記経路開閉用スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記８に記載のＰＬＬ周波数シンセサイザ。
（付記１１） 前記チャージポンプ回路から前記電圧制御発振器への経路には、
前記フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、
前記フィルタ回路のフィルタ特性を、前記位相比較器における位相比較周期で周期的に変化させることを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記１２） 前記フィルタ回路は、
フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、
前記バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする付記１１に記載のＰＬＬ周波数シンセサイザ。
（付記１３） 前記バイパス経路群は、
並列接続される少なくとも２つのフィルタ構成素子と、
前記フィルタ構成素子のうちの少なくとも１つを前記所定バイパス経路の構成部分として選択切替する前記切替スイッチ回路とを備えることを特徴とする付記１２に記載のＰＬＬ周波数シンセサイザ。
（付記１４） 前記バイパス経路群は、
直列接続される少なくとも２つのフィルタ構成素子と、
前記フィルタ構成素子のうちの少なくとも１つを短絡切替する前記切替スイッチ回路とを備えることを特徴とする付記１２に記載のＰＬＬ周波数シンセサイザ。
（付記１５） 前記切替スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記１２乃至１４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記１６） 前記切替スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記１２乃至１４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記１７） 前記フィルタ回路は、
フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする付記１１に記載のＰＬＬ周波数シンセサイザ。
（付記１８） 前記可変フィルタ構成素子は、
能動抵抗素子であることを特徴とする付記１７に記載のＰＬＬ周波数シンセサイザ。
（付記１９） 前記能動抵抗素子は、
ＭＯＳトランジスタであることを特徴とする付記１８に記載のＰＬＬ周波数シンセサイザ。
（付記２０） 前記能動抵抗素子は、
ＪＦＥＴトランジスタであることを特徴とする付記１８に記載のＰＬＬ周波数シンセサイザ。
（付記２１） 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の供給能力を切り替える出力能力切替回路を備えることを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記２２） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における駆動電源電圧を切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２３） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における駆動電流を切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２４） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における出力トランジスタサイズを切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２５） 前記特性変化あるいは前記動作停止が行なわれる期間は、前記位相比較器において比較される前記基準周波数信号の出力期間を包含する所定期間であることを特徴とする付記１乃至２４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記２６） 前記基準周波数信号を分周する分周器を備え、
前記位相比較器において比較される周波数信号は、前記分周器より出力される分周周波数信号であることを特徴とする付記２５に記載のＰＬＬ周波数シンセサイザ。
（付記２７） 前記フィルタ回路は、
電圧駆動型あるいは電流駆動型のいずれかであることを特徴とする付記４乃至６、１１乃至２０、２５、２６の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
【００６９】
【発明の効果】
本発明によれば、チャージポンプ回路から出力される擬似補正パルスの出力期間においてのみフィードバックループの特性を周期的に可変とし、あるいはフィードバックループの動作を周期的に停止することにより、高速ロックアップ特性を確保しながら、擬似補正パルスによる応答を抑止してロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供することが可能となる。
【図面の簡単な説明】
【図１】 本実施形態の第１実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図２】 第１実施形態のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。
【図３】 第１実施形態のＰＬＬ周波数シンセサイザの具体例を示す機能ブロック図である。
【図４】 本実施形態の第２実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図５】 第２実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図６】 本実施形態の第３実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図７】 第３実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図８】 本実施形態の第４実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図９】 第４実施形態のチャージポンプ回路の具体例を示す回路図である。
【図１０】 ローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図１１】 従来技術のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図１２】 従来技術のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。
【図１３】 チャージポンプ回路の入出力特性を示す特性図である。
【符号の説明】
１、１Ａ、２、３、４
ＰＬＬ周波数シンセサイザ
１０ スイッチ回路
１１ トランスミッションゲート
１２ ループフィルタ回路
１３ ローパスフィルタ回路
２０、２１、２２、３０、３１、５１、５２
ローパスフィルタ（ＬＰＦ）回路
４０、４１、４２，４３、４４，４５
チャージポンプ回路
１０７ 制御回路
【発明の属する技術分野】
本発明は、ＰＬＬ周波数シンセサイザに関し、特に高速ロックアップ特性を維持しながら定常状態におけるスプリアス特性の向上を図るＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
近年、普及の著しい携帯電話等の移動体通信では、所定周波数のキャリア周波数に基づき通信を行なう。このとき通信品質を確保して通信におけるＣ／Ｎ（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ）特性を良好に保つには、所定キャリア周波数を正確にロックする必要がありＰＬＬ周波数シンセサイザが利用されている。またＰＬＬ周波数シンセサイザによるキャリア周波数のロック動作は、通信期間のみならず通信相手からの受信待ち状態である、いわゆる待ち受け期間においても必要となる。通信相手からの通信アクセスの有無を常に検出しておき、アクセスを受信した場合に直ちに通信を確立するために必要であるからである。一方、携帯電話等の移動体通信機器は、その携帯性により機器の電流消費を最小限に低減する必要がある。そこで、消費電流を抑えながら待ち受け動作を実現するために現状の機器においては、所定周期毎の一定期間にのみ間欠的にＰＬＬ周波数シンセサイザを動作させてキャリア周波数をロックして待ち受け動作を行う間欠動作で対応している。所定周期毎にキャリア周波数でのロック動作と停止動作の繰り返し動作を迅速に行なうため、ＰＬＬ周波数シンセサイザのロックアップ特性の高速化を図る必要があり、ローパスフィルタ回路の時定数を小さく設定する必要がある。
【０００３】
図１１に従来技術におけるＰＬＬ周波数シンセサイザ１００を示す。位相比較器１０１は、基準周波数信号ｆｒと、電圧制御発振器（ＶＣＯ）１０４が出力する出力周波数信号ｆｐとを受ける。そして基準周波数信号ｆｒと出力周波数信号ｆｐとの位相差に応じた位相差信号Ｐｒ、Ｐｐを出力する。チャージポンプ回路１０２はこれらの信号を受け電圧出力信号Ｄｏを出力する。ローパスフィルタ（ＬＰＦ）回路１０３は、電圧出力信号Ｄｏの交流成分を除去すると共に位相の廻りを調整して系の安定性を確保した上で、電圧制御発振器（ＶＣＯ）１０４に制御電圧信号Ｖｔを出力する。そして、電圧制御発振器（ＶＣＯ）１０４は、制御電圧信号Ｖｔに応じた出力周波数信号ｆｐを出力する。ＰＬＬ周波数シンセサイザ１００では、位相比較器１０１から、チャージポンプ回路１０２・ローパスフィルタ（ＬＰＦ）回路１０３・電圧制御発振器（ＶＣＯ）１０４を経て位相比較器１０１に戻るフィードバックループを形成する。基準周波数信号ｆｒと比較した場合の出力周波数信号ｆｐの位相差を相殺する位相差信号Ｐｒ、Ｐｐがチャージポンプ回路１０２から出力され、ローパスフィルタ（ＬＰＦ）回路１０３を介して制御電圧信号Ｖｔとして電圧制御発振器（ＶＣＯ）１０４にフィードバックされる。出力周波数信号ｆｐの周波数が基準周波数信号ｆｒの周波数に一致すれば、位相差信号Ｐｒ、Ｐｐは出力されなくなり、出力周波数信号ｆｐは基準周波数信号ｆｒと同一周波数にロックされる。ここで、出力周波数信号ｆｒのロックアップ時間を高速にするためには、ローパスフィルタ（ＬＰＦ）回路１０３の時定数は小さく設定する必要がある。
【０００４】
また、特開平１０−５１２９９号公報においては、フェーズロックトループを使用したＰＬＬシンセサイザＩＣと、該ＩＣの出力を直流電圧に変換する低域通過ろ波器ＬＰＦと、制御電圧に応じた周波数を出力する電圧制御発振回路ＶＣＯを含むＰＬＬ周波数シンセサイザ回路において、負荷回路の電源のＯＮ／ＯＦＦのタイミングより前に、ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦから切り離し、その後、該ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦに再度接続する切り替え手段を有するＰＬＬ周波数シンセサイザ回路が記載されている。
【０００５】
また、特開平５−１８３４３２号公報においては、入力する制御信号に対応して、周波数が変化した出力信号を生成する電圧制御発振部と、間欠的に印加する入力信号と該電圧制御発振器の出力信号の位相比較をして、対応する位相差信号を送出する位相比較部と、該位相差信号中の不要成分を除去する第１の低域通過フィルタ部とを有するクロック再生回路において、該入力信号の周波数と該電圧制御発振部の自走周波数との差成分を取り出す第２の低域通過フィルタ部と、該入力信号が印加している時は、該第１の低域通過フィルタ部の出力と第２の低域通過フィルタ部の出力を加算した信号を該制御信号として送出し、該入力信号が印加していない時は、該第２のフィルタ部の出力を該制御信号として送出するスイッチ・加算手段を付加したクロック再生回路が記載されている。
【０００６】
【発明が解決しようとする課題】
上述のＰＬＬ周波数シンセサイザ１００により、出力周波数信号ｆｐが基準周波数信号ｆｒと同一周波数にロックされている場合には、位相比較器１０１の位相差信号Ｐｒ、Ｐｐは平均として出力されなくなる。しかしながら、この状態においても、図１２に示すように、位相比較器１０１における位相比較期間である基準周波数信号ｆｒの出力期間に、チャージポンプ回路１０２からの電圧出力信号Ｄｏには、正負同エネルギー量の位相補正パルスが出力される（以下、擬似補正パルスと称する。）。このパルスはローパスフィルタ（ＬＰＦ）回路１０３の時定数を調整することにより除去することは可能であるが、ロックアップ特性とはトレードオフの関係にある。即ち、ローパスフィルタ（ＬＰＦ）回路１０３の時定数を大きく設定すれば、電圧出力信号Ｄｏにおける擬似補正パルスをマスクすることは可能であるがロックアップ時間が長くなってしまい高速ロックアップ特性の要求に適合せず問題である。逆に、ローパスフィルタ（ＬＰＦ）回路１０３の時定数を小さく設定すれば、高速ロックアップ特性の要求を満足することは可能であるが電圧出力信号Ｄｏにおける擬似補正パルスをマスクすることができずスプリアスが発生してＣ／Ｎが悪化して通信品質を確保することができず問題である。従来技術においては、両特性の妥協点で調整せざるを得ず今後の更なる高速化を視野に入れた場合、最適な動作状態を実現することができない虞があり問題である。
【０００７】
ここで、電圧出力信号Ｄｏにおける擬似補正パルスが発生する理由について説明する。図１３にチャージポンプ回路１０２の入出力特性を示す。チャージポンプ回路１０２は、入力される位相差信号Δφ（図１１においては、Ｐｒ、Ｐｐ）に比例する電圧出力信号Ｄｏを出力する回路である。このときの位相差信号Δφは、基準周波数信号ｆｒに対する出力周波数信号ｆｐの位相遅れを正にとっている。従って、出力周波数信号ｆｐの位相が遅れ正の位相差信号Δφが入力されると、正の電圧出力信号Ｄｏが出力されローパスフィルタ（ＬＰＦ）回路１０３を介して電圧制御発振器（ＶＣＯ）１０４に入力されて出力周波数信号ｆｐの位相を進めることにより出力周波数信号ｆｐが基準周波数信号ｆｒに近づいてロックするようになる。逆に、出力周波数信号ｆｐの位相が進み負の位相差信号Δφが入力されると、負の電圧出力信号Ｄｏが出力されローパスフィルタ（ＬＰＦ）回路１０３を介して電圧制御発振器（ＶＣＯ）１０４に入力されて出力周波数信号ｆｐの位相を遅らせることにより出力周波数信号ｆｐが基準周波数信号ｆｒに近づいてロックするようになる。理想的には位相差信号Δφと電圧出力信号Ｄｏとは線形関係にあることが必要である（図１３中、特性直線Ｌ０）。しかしながら、実際のチャージポンプ回路１０２では回路の有する有限の信号伝播時間による遅延時間により、微小な位相差の領域Ｘでは位相差信号Δφと電圧出力信号Ｄｏとの関係が非線形になり（図１３中、特性曲線Ｌ０Ｄにおける領域Ｄ）、電圧出力信号Ｄｏが出力されなくなる。この微小な位相差領域Ｘを不感帯という。そこで、この不感帯領域Ｘを解消するために現実のチャージポンプ回路１０２では、不感帯領域Ｘにおいて位相差信号Δφと電圧出力信号Ｄｏとの特性を線形特性からゲインを減少させる方向にシフトした非線形特性を有して構成することが一般的である（図１３中、特性曲線Ｌ）。このような特性曲線Ｌを有することにより、微小な位相差領域Ｘにおいても、位相差信号Δφに対する電圧出力信号Ｄｏは有限のゲインを有することとなり、確実に位相補正パルスを出力することができる。
【０００８】
また、特開平１０−５１２９９号公報では、負荷回路の電源のＯＮ／ＯＦＦによる周波数変動の発生を防止し、負荷回路に電源接続後、すぐに、データ送信又は、受信を行なうことを目的としている。しかしながら、低域通過ろ波器ＬＰＦの時定数を小さく抑えて高速ロックアップ特性を図りながら、ＰＬＬ周波数シンセサイザ回路の定常状態におけるスプリアス発生を抑止する技術思想は開示されておらず、両者のトレードオフ関係を解消して、高速ロックアップ特性と定常時の低スプリアス特性とを共に実現することができず問題である。
【０００９】
また、特開平５−１８３４３２号公報では、受信機が停止状態から動作状態に移行した時にも常に正しい再生クロックを供給することを目的としている。しかしながら、第１の低域通過フィルタ部の時定数を小さく抑えて高速ロックアップ特性を図りながら、定常状態におけるスプリアス発生を抑止する技術思想は開示されておらず、両者のトレードオフ関係を解消して、高速ロックアップ特性と定常時の低スプリアス特性とを共に実現することができず問題である。
【００１０】
本発明は前記従来技術の問題点を解消するためになされたものであり、高速ロックアップ特性を確保しながら、ロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、出力周波数信号と基準周波数信号との位相比較信号を出力する位相比較器と、位相比較信号に応じて制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成しており、フィードバックループ内にループ開閉用スイッチ回路を備え、定常状態において、フィードバックループの動作を、基準周波数信号に応じて行われる位相比較器での位相比較動作の期間に同期して停止することを特徴とする。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
請求項１のＰＬＬ周波数シンセサイザでは、定常状態において、ループ開閉用スイッチ回路を制御することにより、フィードバックループを開閉してフィードバックループの動作を制御する。
【００１７】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路を制御してフィードバックループを開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスに対するフィードバックループの動作を停止することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００１８】
また、請求項２に係るＰＬＬ周波数シンセサイザは、請求項１に記載のＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路から電圧制御発振器への経路には、フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備えており、第１フィルタ回路と第２フィルタ回路との間にループ開閉用スイッチ回路が備えられることを特徴とする。
【００１９】
請求項２のＰＬＬ周波数シンセサイザでは、フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路との間に備えられるループ開閉用スイッチ回路を制御することにより、フィードバックループを開閉してフィードバックループの動作を制御する。
【００２０】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路を制御してフィードバックループを開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスに対するフィードバックループの動作を停止することができる。第１及び第２フィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
また、ループ開閉用スイッチ回路を挟んで第１及び第２フィルタ回路を備えているので、両フィルタ回路によりフィードバックループの応答性、安定性等の諸特性を決定することができると共に、ループ開閉用スイッチ回路のスイッチングノイズの除去やループ開閉用スイッチ回路の開放時における電圧制御発振器の入力電位を保持することができる。
【００２１】
また、ループ開閉用スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００２２】
また、請求項３に係るＰＬＬ周波数シンセサイザは、請求項１に記載のＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路は、出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする。
【００２３】
請求項３のＰＬＬ周波数シンセサイザでは、経路開閉用スイッチ回路を制御することにより、チャージポンプ回路の出力信号経路を開閉して、フィードバックループの動作を制御する。
【００２４】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、経路開閉用スイッチ回路を制御してチャージポンプ回路の出力信号経路を開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスの出力を抑止することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００２５】
また、経路開閉用スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００２６】
また、請求項４に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路から電圧制御発振器への経路には、フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、定常状態において、フィルタ回路のフィルタ特性を、基準周波数信号に応じて行われる位相比較器での位相比較動 作の期間に同期して変化させることを特徴とする。
【００２７】
請求項４のＰＬＬ周波数シンセサイザでは、定常状態において、チャージポンプ回路から擬似補正パルスが出力される期間に、チャージポンプ回路から電圧制御発振器への経路に備えられる少なくとも１つのフィルタ回路のフィルタ特性を変化させる。
【００２８】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、少なくとも１つのフィルタ回路を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路から出力される擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時においてフィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態においてフィルタ回路のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑制することができる。
【００２９】
また、請求項５に係るＰＬＬ周波数シンセサイザは、請求項４に記載のＰＬＬ周波数シンセサイザにおいて、フィルタ回路は、フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする。
【００３０】
請求項５のＰＬＬ周波数シンセサイザでは、切替スイッチ回路により、フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群から所定バイパス経路を選択する。
【００３１】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、フィルタ回路が有するバイパス経路群から、切替スイッチ回路により所定バイパス経路を選択してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路からの擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時に、フィルタ回路におけるフィルタ時定数の小さい所定バイパス経路を選択して高速ロックアップ特性を維持しながら、定常動作状態時に、フィルタ時定数の大きな所定バイパス経路を選択することにより擬似補正パルスによるスプリアスを抑止することができる。
【００３２】
ここで、このバイパス経路群は、並列接続される少なくとも２つのフィルタ構成素子と、そのうちの少なくとも１つを所定バイパス経路の構成部分として選択切替する切替スイッチ回路とを備えることが好ましい。
また、直列接続される少なくとも２つのフィルタ構成素子と、フィルタ構成素子のうちの少なくとも１つを短絡切替する切替スイッチ回路とを備える構成としてもよい。
【００３３】
また、切替スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００３４】
また、請求項６に係るＰＬＬ周波数シンセサイザは、請求項４に記載のＰＬＬ周波数シンセサイザにおいて、フィルタ回路は、フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする。
【００３５】
請求項６のＰＬＬ周波数シンセサイザでは、可変フィルタ構成素子を備えたフィルタ回路により、フィルタ特性が可変となる。
【００３６】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、可変フィルタ構成素子を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路からの擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時においては、フィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において、フィルタ回路のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑止することができる。
【００３７】
また、可変フィルタ構成素子は、能動抵抗素子であることが好ましく、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタであることが好ましい。
【００３８】
また、請求項８に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、定常状態において、チャージポンプ回路からの出力信号の供給能力を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して切り替える出力能力切替回路を備えることを特徴とする。
【００３９】
請求項８のＰＬＬ周波数シンセサイザでは、出力能力切替回路により、チャージポンプ回路からの出力信号の供給能力を切り替える。
【００４０】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、出力能力切替回路によりチャージポンプ回路からの出力信号の供給能力を切り替えてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路から出力される擬似補正パルスに対する電圧制御発振器の応答特性を制御することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑制することができる。
【００４１】
ここで、出力能力切替回路は、チャージポンプ回路の出力段回路における駆動電源電圧を切り替えるように構成することが好ましい。また、チャージポンプ回路の出力段回路における駆動電流を切り替えるように構成してもよい。更に、チャージポンプ回路の出力段回路における出力トランジスタサイズを切り替えるように構成することもできる。
【００４２】
また、請求項９に係るＰＬＬ周波数シンセサイザは、請求項１乃至８の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザにおいて、特性変化あるいは動作停止が行なわれる期間は、位相比較器において比較される基準周波数信号の出力期間を包含する所定期間であることを特徴とする。
【００４３】
これにより、位相比較器の位相比較周期である基準周波数信号の出力期間を包含して、フィードバックループの特性変化あるいは動作停止が行なわれるので、この期間にチャージポンプ回路から出力されるべき擬似補正パルスを抑制あるいは抑止することができ、擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００４４】
また、基準周波数信号を分周する分周器を備えて、位相比較器において比較される周波数信号を分周器より出力される分周周波数信号にすることが好ましい。
ここで、上記フィルタ回路は、電圧駆動型あるいは電流駆動型のいずれでもよい。
【００４５】
【発明の実施の形態】
以下、本発明のＰＬＬ周波数シンセサイザについて具体化した第１乃至第４実施形態を図１乃至図１０に基づき図面を参照しつつ詳細に説明する。
図１は、本実施形態の第１実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図２は、第１実施形態のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。図３は、第１実施形態のＰＬＬ周波数シンセサイザの具体例を示す機能ブロック図である。図４は、本実施形態の第２実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図５は、第２実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。図６は、本実施形態の第３実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図７は、第３実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。図８は、本実施形態の第４実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図９は、第４実施形態のチャージポンプ回路の具体例を示す回路図である。図１０は、ローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【００４６】
図１の第１実施形態のＰＬＬ周波数シンセサイザ１では、図１１の従来技術における機能ブロック図に加えて、制御信号Ｓｃｎｔにより制御されるスイッチ回路１０を、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入した構成である。ここで、位相比較器１０１、チャージポンプ回路１０２、ローパスフィルタ（ＬＰＦ）回路１０３、及び電圧制御発振器（ＶＣＯ）１０４の各構成要素については、その構成、作用、効果は図１１に示す従来技術と同様である。更に電圧制御発振器（ＶＣＯ）１０４からの出力周波数信号ｆｐが位相比較器１０１にフィードバックされてフィードバックループを構成するＰＬＬ周波数シンセサイザ１の構成についても図１１に示す従来技術と同様である。
【００４７】
図１に示す第１実施形態では、スイッチ回路１０が制御信号Ｓｃｎｔにより制御されて、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間のフィードバックループを開閉制御する。即ち、制御信号Ｓｃｎｔによりフィードバックループの開放指示がされるとスイッチ回路１０を開いてフィードバックループを開放してフィードバックループの動作を停止することができる。この停止動作を、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に行なうように制御信号Ｓｃｎｔにより制御すれば、擬似補正パルスによるスプリアスを抑制することができる。
【００４８】
図２に示すＰＬＬ周波数シンセサイザ１の動作波形では、出力周波数信号ｆｐが基準周波数信号ｆｒにロックされた定常状態を示す。このときの位相比較動作は、基準周波数信号ｆｒの出力期間を位相比較期間として行なわれ、チャージポンプ回路１０２の電圧出力信号Ｄｏには位相比較期間における位相比較動作に伴って擬似補正パルスが出力される。そこで、制御信号Ｓｃｎｔを、基準周波数信号ｆｒの出力期間である位相比較期間を包含して出力する。制御信号Ｓｃｎｔを受けたスイッチ回路１０は、フィードバックループを開放して電圧出力信号Ｄｏにおける擬似補正パルスの伝播を抑止することができる。
【００４９】
第１実施形態のＰＬＬ周波数シンセサイザ１では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路であるスイッチ回路１０を制御信号Ｓｃｎｔにより制御してフィードバックループを開放してフィードバックループの動作を停止することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対するフィードバックループの動作を停止することができ、ＰＬＬ周波数シンセサイザ１の定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００５０】
図３に示す第１実施形態の具体例におけるＰＬＬ周波数シンセサイザ１Ａは、図１の第１実施形態に加え、基準周波数信号をＲ分周するＲ分周器１０５と出力周波数信号をＮ分周するＮ分周器１０６とが備えられ、Ｒ分周された周波数信号ｆｒとＮ分周された周波数信号ｆｐとを位相比較器１０１に入力して位相比較する構成である。更に、Ｒ分周器１０５への入力信号である基準周波数信号と出力信号とを入力信号とする制御回路１０７により制御信号Ｓｃｎｔが出力され、スイッチ回路１０の具体的回路構成であるＭＯＳトランジスタによるトランスミッションゲート１１を制御する。また、本具体例では、図１の第１実施形態におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、トランスミッションゲート１１の前段にループフィルタ回路１２を、後段にローパスフィルタ回路１３を備えた構成となっている。
【００５１】
電圧出力信号Ｄｏにおける擬似補正パルスが伝播しないようにトランスミッションゲート１１を開放にする構成については、第１実施形態のＰＬＬ周波数シンセサイザ１（図１、参照）と同様である。本具体例では、制御回路１０７は、Ｒ分周器１０５の入力信号である基準周波数信号と出力信号とに基づいて位相比較期間の開始及び終了のタイミングを検出しながら擬似補正パルスの出力期間を包含して制御信号Ｓｃｎｔを出力する。
【００５２】
また、トランスミッションゲート１１を挟んでループフィルタ回路１２とローパスフィルタ回路１３との２つのフィルタ回路を備えており、フィードバックループの応答性、安定性等の諸特性を決定している。更に、トランスミッションゲート１１の後段にあるローパスフィルタ回路１３は、トランスミッションゲート１１のスイッチングノイズの除去やトランスミッションゲート１１の開放時における電圧制御発振器１０４の入力である制御電圧信号Ｖｔの電位を保持する機能も有している。実使用上においては２つのフィルタ回路１２、１３のうち、フィードバックループの諸特性を決定させる作用を主にループフィルタ回路１２に受け持たせ、ローパスフィルタ回路１３には、スイッチングノイズ除去及び電位保持の機能を受け持たせる構成とすることも可能である。この場合、ローパスフィルタ回路１３の時定数を小さく設定することができるので、抵抗Ｒ２に個別の抵抗素子を備えることなく回路基板上の配線抵抗で代用することもできる。
【００５３】
第１実施形態の具体例であるＰＬＬ周波数シンセサイザ１Ａでは、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路であるトランスミッションゲート１１を制御回路１０７からの制御信号Ｓｃｎｔにより制御してフィードバックループを開放してフィードバックループの動作を停止することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対するフィードバックループの動作を停止することができる。第１フィルタ回路であるループフィルタ回路１２と第２フィルタ回路であるローパスフィルタ回路１３の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
また、トランスミッションゲート１１を挟んでループフィルタ回路１２とローパスフィルタ回路１３とを備えているので、両フィルタ回路１２、１３によりフィードバックループの応答性、安定性等の諸特性を決定すると共に、トランスミッションゲート１１のスイッチングノイズの除去やトランスミッションゲート１１の開放時における電圧制御発振器１０４の入力である制御電圧信号Ｖｔの電位の保持をすることができる。
【００５４】
図４に示す第２実施形態のＰＬＬ周波数シンセサイザ２では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、制御信号Ｓｃｎｔによりフィルタ特性を切り替えることができるローパスフィルタ（ＬＰＦ）回路２０を備えている。図４では、制御信号Ｓｃｎｔで抵抗素子Ｒ３を接続・切離し可能とすることにより、ローパスフィルタ（ＬＰＦ）回路２０のフィルタ特性を可変とするものである。
【００５５】
図５にローパスフィルタ（ＬＰＦ）回路２０の具体例を示す。図５（Ａ）は、ローパスフィルタ（ＬＰＦ）回路２１における抵抗要素の並列パスを切り替えるタイプである。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ４とＲ５とが並列接続された場合の抵抗値となる。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が開放されている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ４単独の抵抗値となる。フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ４として固定であるので、抵抗要素における抵抗値の大小によりフィルタ時定数が決定される。ここで、例えば、２つの抵抗素子Ｒ４、Ｒ５の抵抗値を同一であるとすれば、制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられ２つの抵抗素子Ｒ４、Ｒ５が並列接続されているときの全抵抗値は、スイッチ回路Ｓ１が開放され抵抗素子Ｒ４単独で構成される場合の略半分となり、時定数も略半分となる。
【００５６】
図５（Ｂ）に示すローパスフィルタ（ＬＰＦ）回路２２における抵抗要素は、直列接続された２つの抵抗素子Ｒ６、Ｒ７のうちの一方の抵抗素子Ｒ６の両端を短絡・開放して直列パスを切り替えるタイプである。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられている場合には、フィルタ時定数を決定する抵抗要素のうち抵抗素子Ｒ６の両端は短絡され、抵抗素子Ｒ７単独での抵抗値となる。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が開放されている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ６とＲ７との直列接続の抵抗値となる。フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ４として固定であるので、抵抗素子における抵抗値の大小によりフィルタ時定数が決定される。ここで、例えば、２つの抵抗素子Ｒ６、Ｒ７の抵抗値を同一であるとすれば、制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられ抵抗素子Ｒ６の両端が短絡されているときの抵抗値は、スイッチ回路Ｓ１が開放され抵抗素子Ｒ６とＲ７との直列接続で構成される場合の略半分となり、時定数も略半分となる。
【００５７】
第２実施形態のＰＬＬ周波数シンセサイザ２では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ローパスフィルタ（ＬＰＦ）回路２０が有するバイパス経路群から、切替スイッチ回路Ｓ１により所定バイパス経路を選択してフィルタ特性を変化させてフィードバックループの特性を変化させることができる。ローパスフィルタ（ＬＰＦ）回路２０の具体例として、並列パスを切り替えてバイパス経路群から所定バイパス経路を選択するローパスフィルタ（ＬＰＦ）回路２１や、直列パスを切り替えてバイパス経路群から所定バイパス経路を選択するローパスフィルタ（ＬＰＦ）回路２２等が考えられる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができる。ロックアップ時に、ローパスフィルタ（ＬＰＦ）回路２０乃至２２におけるフィルタ時定数の小さい所定バイパス経路を選択して高速ロックアップ特性を維持しながら、定常動作状態時に、フィルタ時定数の大きな所定バイパス経路を選択することにより擬似補正パルスによるスプリアスを抑止することができる。
【００５８】
図６に示す第３実施形態のＰＬＬ周波数シンセサイザ３では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、制御信号Ｓｃｎｔによりフィルタ特性を可変とすることができるローパスフィルタ（ＬＰＦ）回路３０を備えている。
【００５９】
図７にローパスフィルタ（ＬＰＦ）回路３０の具体例としてローパスフィルタ（ＬＰＦ）回路３１を示す。ローパスフィルタ（ＬＰＦ）回路３１では、フィルタ時定数を決定する抵抗要素を能動抵抗素子であるＭＯＳトランジスタＭ１で構成し、ゲート端子には制御信号Ｓｃｎｔが入力されている。ＭＯＳトランジスタＭ１のゲート端子に印加される制御信号Ｓｃｎｔは、アナログ信号であり電圧値に応じてＭＯＳトランジスタＭ１のオン抵抗を可変してフィルタ時定数を可変する構成である。この場合、フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ５として固定であるため、抵抗要素であるＭＯＳトランジスタＭ１の抵抗値に応じてフィルタ時定数が可変となる。
【００６０】
第３実施形態のＰＬＬ周波数シンセサイザ３では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ローパスフィルタ（ＬＰＦ）回路３０における可変フィルタ構成素子を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができる。例えば、ローパスフィルタ（ＬＰＦ）回路３０として可変フィルタ構成素子であるＭＯＳトランジスタＭ１を使用したローパスフィルタ（ＬＰＦ）回路３１を使用することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができる。ロックアップ時においては、ローパスフィルタ（ＬＰＦ）回路３０、３１の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において、ローパスフィルタ（ＬＰＦ）回路３０、３１のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑止することができる。
【００６１】
図８に示す第４実施形態のＰＬＬ周波数シンセサイザ４では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるチャージポンプ回路１０２に代えて、制御信号Ｓｃｎｔにより電圧出力信号Ｄｏの供給能力を切り替えることができるチャージポンプ回路４０を備えている。
【００６２】
図９にチャージポンプ回路４０の具体例として３タイプのチャージポンプ回路４１乃至４５を示す。図９（Ａ）のチャージポンプ回路４１は、電圧出力信号Ｄｏの出力パスを開閉するタイプである。電圧出力信号Ｄｏの出力段回路Ｂ１への電源電圧ＶＤＤ及び接地電位を供給するパスにスイッチ回路Ｓ２、Ｓ３を挿入し制御信号Ｓｃｎｔで開閉制御するものである。電源電圧ＶＤＤ及び接地電位の開放動作を位相比較器１０１の位相比較周期毎にチャージポンプ回路４０から擬似補正パルスが出力される期間に行なうように制御信号Ｓｃｎｔにより制御すれば、擬似補正パルスがチャージポンプ回路４０から出力される期間に出力段回路Ｂ１に電源電圧ＶＤＤ及び接地電位が供給されなくなり擬似補正パルスが出力されることがなくなる。
【００６３】
図９（Ｂ）のチャージポンプ回路４２、４３は、チャージポンプ回路４２、４３の出力段回路Ｂ２、Ｂ３への電源電圧供給能力を切り替えて電圧出力信号Ｄｏの駆動能力を切り替えるタイプである。チャージポンプ回路４２では、スイッチ回路Ｓ４を制御信号Ｓｃｎｔにより制御して供給される電源電圧をＶＤＤ１とＶＤＤ２との間で切り替えて電源供給能力を切り替える。またチャージポンプ回路４３では、電源電圧供給用バッファ回路Ｂ４への出力電圧設定値を、スイッチ回路Ｓ５により分圧抵抗Ｒ８乃至Ｒ１０の間で切り替えて出力電圧を切替変更することにより出力段回路Ｂ３の駆動能力を切り替えるものである。
【００６４】
図９（Ｃ）のチャージポンプ回路４４、４５は、チャージポンプ回路４４、４５の出力段回路Ｂ５、Ｂ６及びＢ７の電流供給能力を切り替えて電圧出力信号Ｄｏの駆動能力を切り替えるタイプである。チャージポンプ回路４４では、制御信号Ｓｃｎｔにより電源電圧ＶＤＤからの電流供給能力を規定している電流源回路Ｉ１の電流供給能力を切り替える。またチャージポンプ回路４５では、制御信号Ｓｃｎｔによりスイッチ回路Ｓ６を開閉制御することにより電圧出力信号Ｄｏの信号出力に供する出力段回路を出力段回路Ｂ６のみとするか、出力段回路Ｂ６に出力段回路Ｂ７を追加するかの選択切替を行なうものである。
【００６５】
第４実施形態のＰＬＬ周波数シンセサイザ４では、位相比較器１０１の位相比較周期毎にチャージポンプ回路４０乃至４５から擬似補正パルスが出力される期間に、出力能力切替回路によりチャージポンプ回路４０乃至４５からの出力信号の供給能力を切り替えてフィードバックループの特性を変化させることができる。出力能力切替回路の具体例としては、チャージポンプ回路４１における出力段回路Ｂ１への電源電圧ＶＤＤ及び接地電位のパス開閉を切り替えるタイプ（図９（Ａ）、参照）や、チャージポンプ回路４２、４３における出力段回路Ｂ２、Ｂ３に供給する電源電圧を切り替えるタイプ（図９（Ｂ）、参照）、チャージポンプ回路４４、４５における出力段回路Ｂ５、Ｂ６及びＢ７の出力信号への電流供給能力を切り替えるタイプ（図９（Ｃ）、参照）等がある。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路４０乃至４５から出力される擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができ、ＰＬＬ周波数シンセサイザ４の定常動作状態において擬似補正パルスによるスプリアスを抑制することができる。
【００６６】
ここで、第１乃至第４実施形態におけるローパスフィルタ（ＬＰＦ）回路１０３、２０乃至２２、３０、３１、及びループフィルタ回路１２、ローパスフィルタ回路１３は図１０に示すように、電圧駆動タイプ５１（図１０（Ａ）、参照）としても、電流駆動タイプ５２（図１０（Ｂ）、参照）としてもよい。
【００６７】
尚、本発明は前記第１乃至第４実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、フィードバックループを開閉するスイッチ回路１０を、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入した構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、スイッチ回路は、フィードバックループ内の他の箇所に挿入することも可能である。
また、第１実施形態の具体例においては、スイッチ回路１０の具体例としてＭＯＳトランジスタで構成されるトランスミッションゲート１１とした構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、スイッチ回路は、ＭＯＳトランジスタで構成する場合の他、ＪＦＥＴトランジスタやその他のスイッチング素子、あるいはスイッチング回路で構成することもできる。
更に、Ｒ分周器１０５により基準周波数信号をＲ分周して周波数信号ｆｒとして、Ｎ分周器１０６により出力周波数信号をＮ分周した周波数信号ｆｐと共に位相比較器１０１に入力して位相比較する構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、分周器を使用しない構成とすることもできる。また基準周波数信号とＲ分周された周波数信号ｆｒとに基づいて制御回路１０７により制御信号Ｓｃｎｔを出力しているが、これに限定されるものではなく、基準周波数信号をトリガとして所定時間の経過までを制御信号Ｓｃｎｔの出力期間としたり、出力周波数信号、あるいはＮ分周周波数信号ｆｐに基づき制御信号Ｓｃｎｔを生成するようにしても、電圧出力信号Ｄｏが擬似補正パルスを出力する期間を包含して制御信号Ｓｃｎｔを出力することも可能である。
また、第２実施形態においては、制御信号Ｓｃｎｔによりフィルタ時定数を決定する抵抗要素を構成する抵抗素子を並列接続する場合と直列接続とする場合の各々について説明したが、これに限定されるものではなく、並列接続部分と直列接続部分との双方が混在する構成とすることもできる。
また、第３実施形態においては、フィルタ時定数を決定する抵抗要素をＭＯＳトランジスタＭ１で構成する場合を例に説明したが、これに限定されるものではなく、ＭＯＳトランジスタで構成する場合の他に、ＪＦＥＴトランジスタ等の可変抵抗素子等を使用することもできる。
【００６８】
（付記１） 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記フィードバックループの特性は、前記位相比較器における位相比較周期で周期的に変化することを特徴とするＰＬＬ周波数シンセサイザ。
（付記２） 前記フィードバックループの動作を、前記位相比較器における位相比較周期で周期的に停止することを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記３） 前記フィードバックループは、
前記フィードバックループ内にループ開閉用スイッチ回路を備えることを特徴とする付記２に記載のＰＬＬ周波数シンセサイザ。
（付記４） 前記チャージポンプ回路から前記電圧制御発振器への経路には、
前記フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備え、
前記ループ開閉用スイッチ回路は、
前記第１フィルタ回路と前記第２フィルタ回路との間に備えられることを特徴とする付記３に記載のＰＬＬ周波数シンセサイザ。
（付記５） 前記ループ開閉用スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記３又は４に記載のＰＬＬ周波数シンセサイザ。
（付記６） 前記ループ開閉用スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記３又は４に記載のＰＬＬ周波数シンセサイザ。
（付記７） 前記フィードバックループは、
前記チャージポンプ回路からの出力信号の出力を停止することを特徴とする付記２に記載のＰＬＬ周波数シンセサイザ。
（付記８） 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする付記７に記載のＰＬＬ周波数シンセサイザ。
（付記９） 前記経路開閉用スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記８に記載のＰＬＬ周波数シンセサイザ。
（付記１０） 前記経路開閉用スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記８に記載のＰＬＬ周波数シンセサイザ。
（付記１１） 前記チャージポンプ回路から前記電圧制御発振器への経路には、
前記フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、
前記フィルタ回路のフィルタ特性を、前記位相比較器における位相比較周期で周期的に変化させることを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記１２） 前記フィルタ回路は、
フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、
前記バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする付記１１に記載のＰＬＬ周波数シンセサイザ。
（付記１３） 前記バイパス経路群は、
並列接続される少なくとも２つのフィルタ構成素子と、
前記フィルタ構成素子のうちの少なくとも１つを前記所定バイパス経路の構成部分として選択切替する前記切替スイッチ回路とを備えることを特徴とする付記１２に記載のＰＬＬ周波数シンセサイザ。
（付記１４） 前記バイパス経路群は、
直列接続される少なくとも２つのフィルタ構成素子と、
前記フィルタ構成素子のうちの少なくとも１つを短絡切替する前記切替スイッチ回路とを備えることを特徴とする付記１２に記載のＰＬＬ周波数シンセサイザ。
（付記１５） 前記切替スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記１２乃至１４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記１６） 前記切替スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記１２乃至１４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記１７） 前記フィルタ回路は、
フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする付記１１に記載のＰＬＬ周波数シンセサイザ。
（付記１８） 前記可変フィルタ構成素子は、
能動抵抗素子であることを特徴とする付記１７に記載のＰＬＬ周波数シンセサイザ。
（付記１９） 前記能動抵抗素子は、
ＭＯＳトランジスタであることを特徴とする付記１８に記載のＰＬＬ周波数シンセサイザ。
（付記２０） 前記能動抵抗素子は、
ＪＦＥＴトランジスタであることを特徴とする付記１８に記載のＰＬＬ周波数シンセサイザ。
（付記２１） 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の供給能力を切り替える出力能力切替回路を備えることを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記２２） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における駆動電源電圧を切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２３） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における駆動電流を切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２４） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における出力トランジスタサイズを切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２５） 前記特性変化あるいは前記動作停止が行なわれる期間は、前記位相比較器において比較される前記基準周波数信号の出力期間を包含する所定期間であることを特徴とする付記１乃至２４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記２６） 前記基準周波数信号を分周する分周器を備え、
前記位相比較器において比較される周波数信号は、前記分周器より出力される分周周波数信号であることを特徴とする付記２５に記載のＰＬＬ周波数シンセサイザ。
（付記２７） 前記フィルタ回路は、
電圧駆動型あるいは電流駆動型のいずれかであることを特徴とする付記４乃至６、１１乃至２０、２５、２６の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
【００６９】
【発明の効果】
本発明によれば、チャージポンプ回路から出力される擬似補正パルスの出力期間においてのみフィードバックループの特性を周期的に可変とし、あるいはフィードバックループの動作を周期的に停止することにより、高速ロックアップ特性を確保しながら、擬似補正パルスによる応答を抑止してロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供することが可能となる。
【図面の簡単な説明】
【図１】 本実施形態の第１実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図２】 第１実施形態のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。
【図３】 第１実施形態のＰＬＬ周波数シンセサイザの具体例を示す機能ブロック図である。
【図４】 本実施形態の第２実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図５】 第２実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図６】 本実施形態の第３実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図７】 第３実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図８】 本実施形態の第４実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図９】 第４実施形態のチャージポンプ回路の具体例を示す回路図である。
【図１０】 ローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図１１】 従来技術のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図１２】 従来技術のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。
【図１３】 チャージポンプ回路の入出力特性を示す特性図である。
【符号の説明】
１、１Ａ、２、３、４
ＰＬＬ周波数シンセサイザ
１０ スイッチ回路
１１ トランスミッションゲート
１２ ループフィルタ回路
１３ ローパスフィルタ回路
２０、２１、２２、３０、３１、５１、５２
ローパスフィルタ（ＬＰＦ）回路
４０、４１、４２，４３、４４，４５
チャージポンプ回路
１０７ 制御回路
Claims (9)
- 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記フィードバックループ内にループ開閉用スイッチ回路を備え、
定常状態において、
前記フィードバックループの動作を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して停止することを特徴とするＰＬＬ周波数シンセサイザ。 - 前記チャージポンプ回路から前記電圧制御発振器への経路には、
フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備え、
前記ループ開閉用スイッチ回路は、
前記第１フィルタ回路と前記第２フィルタ回路との間に備えられることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。 - 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。 - 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記チャージポンプ回路から前記電圧制御発振器への経路には、前記フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、
定常状態において、
前記フィルタ回路のフィルタ特性を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して変化させることを特徴とするＰＬＬ周波数シンセサイザ。 - 前記フィルタ回路は、
フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、
前記バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。 - 前記フィルタ回路は、
フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。 - 前記フィルタ回路の時定数を、前記位相比較器における位相比較周期で周期的に変化させること特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。
- 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
定常状態において、
前記チャージポンプ回路は、前記チャージポンプ回路からの出力信号の供給能力を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して切り替える出力能力切替回路を備えることを特徴とするＰＬＬ周波数シンセサイザ。 - 前記特性変化あるいは前記動作停止が行なわれる期間は、前記位相比較器において比較される前記基準周波数信号の出力期間を包含する所定期間であることを特徴とする請求項１乃至８の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
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