JP4138158B2

JP4138158B2 - SOI structure MOS field effect transistor and method of manufacturing the same

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Publication number: JP4138158B2
Application number: JP17404399A
Authority: JP
Inventors: 一夫湯田坂; 照夫瀧澤; 昭彦蝦名
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-06-21
Filing date: 1999-06-21
Publication date: 2008-08-20
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Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造のＭＯＳ電界効果トランジスタ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＯＩ構造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界効果トランジスタに比べ、低消費電力で、かつ高速で駆動させることができる。
【０００３】
図２６は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。シリコン基板１０００上には、シリコン酸化膜からなる埋め込み酸化膜１１００が形成されている。埋め込み酸化膜１１００上には、ソース領域１２００とドレイン領域１３００とが互いに間を設けて形成されている。埋め込み酸化膜１１００上であって、かつソース領域１２００とドレイン領域１３００との間には、ボディ領域１４００が形成されている。ボディ領域１４００上には、ゲート絶縁膜を介してゲート電極１５００が形成されている。
【０００４】
図２６に示すＭＯＳ電界効果トランジスタのボディ領域１４００は、フローティングの状態にある。このため、インパクトイオン化現象により発生したキャリアは、ボディ領域１４００に蓄積されることになる。キャリアが蓄積されると、ボディ領域１４００の電位が変化する。これが基板浮遊効果とよばれる現象である。これにより、キンク現象や寄生バイポーラ効果（ＰａｒａｓｉｔｉｃＢ−ｉｐｏｌａｒＥｆｆｅｃｔ）等の様々な不都合が、ＭＯＳ電界効果トランジスタに生じる。
【０００５】
基板浮遊効果を抑制することができるＳＯＩ構造のＭＯＳ電界効果トランジスタがある。図２７は、このＭＯＳ電界効果トランジタの模式図である。このＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（ＤｙｎａｍｉｃＴｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅＭＯＳＦＥＴ）と呼ばれる。図２６に示すＭＯＳ電界効果トランジスタとの違いは、ボディ領域１４００とゲート電極１５００とが電気的に接続されている点である。この接続により、ボディ領域１４００内に蓄積された過剰なキャリアをボディ領域１４００外に引き抜くことができる。これにより、ボディ領域の電位が安定し、基板浮遊効果の発生を防ぐことができる。
【０００６】
ところが、ＤＴＭＯＳにはゲート電圧が１Ｖ程度以下という低いゲート電圧条件下でしか、実用的な使用ができないという問題がる。すなわち、ＤＴＭＯＳにおいて、ゲート電極に印加された電圧と同じ値の電圧がボディ領域に印加される。ボディ領域に電圧が印加されることにより、ボディ領域とソース領域とで構成されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合の順方向耐圧は通常０.７Ｖ程度であるから、ゲート電圧がこれより大きくなると、ボディ領域とソース領域との間に大きな電流が流れる。この電流により、ＳＯＩ構造の目的である低消費電力化が達成できなくなる。また、この電流により、ＳＯＩ構造を含む回路が誤動作することがある。さらに、たとえゲート電圧が０.７Ｖ以下でこのＤＴＭＯＳを使用したとしても、ボディ領域とソース領域との間に少量の順方向電流が流れるので、低消費電力化を達成するには不利である。
【０００７】
本発明の目的は、ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明は、ＳＯＩ基板上に形成されたＭＯＳ電界効果トランジスタであって、ソース領域、ドレイン領域、ボディ領域、ゲート電極、ゲート絶縁膜、第１のコンタクト部、第２のコンタクト部及び抵抗部を備え、ボディ領域は、ソース領域とドレイン領域とによって挟まれており、かつ第１の端部と第２の端部とを有し、ゲート電極は、ゲート絶縁膜を介してボディ領域上に形成されており、かつ第１の端部から第２の端部へ向かう方向に延びており、第１のコンタクト部において、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続され、第２のコンタクト部において、ゲート電極とボディ領域とが電気的に接続され、第１のコンタクト部と第２のコンタクト部とは、抵抗部を介して電気的に接続されている。
【０００９】
ＤＴＭＯＳにおいて、ボディ領域とゲート電極とは、電気的に接続されている。また、ボディ領域とソース領域とは、ｐｎ接合となっている。このため、例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が印加されたとき、上記ｐｎ接合に順方向の電圧が印加されることになる。そして、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極とソース領域との間に印加されると、ボディ領域を介して、ゲート電極とソース領域との間に電流が流れることになる。ゲート電圧を上げていくと、この電流も大きくなる。よって、ゲート電圧が比較的高い条件下で使用される場合、ＤＴＭＯＳの消費電力が大きくなる。
【００１０】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部と第２のコンタクト部とは、抵抗部を介して電気的に接続されている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部によって制限され、ボディ領域とソース領域との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下で本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、ＭＯＳ電界効果トランジスタの消費電力を低くすることができる。
【００１１】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、電界効果トランジスタが部分空乏型、完全空乏型のいずれでも消費電力を低くする効果がある。理由は、発明の実施の形態の［実験例］で説明する。
【００１２】
（２）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部と第２のコンタクト部との間の抵抗値としては、例えば、次の値がある。第１のコンタクト部と第２のコンタクト部との間の抵抗値は、電界効果トランジスタのＯＮ抵抗値より大きい。
【００１３】
第１のコンタクト部と第２のコンタクト部との間の抵抗値は、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいのが好ましい。電界効果トランジスタに流れる電流は、ドレイン領域とソース領域との間の電流（Ｉｄｓ）の値に、ゲート電極とソース領域との間の電流（Ｉｇｓ）の値を加えた値となる。第１のコンタクト部と第２のコンタクト部との間の抵抗値が、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいと、次のことがいえる。すなわち、ドレイン領域とソース領域との間の電流の値に対して、ゲート電極とソース領域との間の電流の値が、約十分の一以下になるのである。ところで、半導体装置の電気的特性には、１０％程度のばらつきが不可避的に生じる。よって、ゲート電極とソース領域との間の電流の値が、ドレイン領域とソース領域との間の電流の値に加算されても、この合計値は、ドレイン−ソース電流（Ｉｄｓ）の値の誤差の範囲内となるのである。
【００１４】
（３）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、抵抗部は、ボディ領域とオーミック接触可能な第１の膜を含み、第１の膜は、第２のコンタクト部に形成され、第１の膜は、ゲート電極及びボディ領域と接触している、のが好ましい。
【００１５】
第１の膜は、シリコン膜又はシリコン化合物膜を含む、のが好ましい。シリコン膜とはポリシリコン膜、単結晶シリコン膜又は非晶質シリコン膜をいう。シリコン化合物膜として、例えばシリコンゲルマニウム膜がある。特に、第１の膜としては、ポリシリコン膜を含むのが好ましい。ポリシリコン膜は、抵抗値の制御が比較的容易だからである。すなわち、ポリシリコン膜中に含まれる不純物濃度を変えることにより、抵抗値の制御をすることができる。なお、ポリシリコン膜の厚みを変えることによっても、抵抗値の制御をすることができる。
【００１６】
第１の膜の厚みとしては、例えば、５〜２０ｎｍである。第１の膜の抵抗値としては、例えば、シート抵抗値が１０⁴〜１０⁷Ω／□である。
【００１７】
第１の膜の導電型としては、ｉ型、ｐ型又はｎ型がある。これらの型は、ボディ領域がｎ型、ｐ型いずれの場合でも適用できる。とくに、次の組み合わせが好ましい。第１の膜の導電型がｐ型の場合、ボディ領域がｎ型であれば、第１の膜とボディ領域とでｐｎ接合のダイオードが構成されることになる。このダイオードには、逆方向に電圧が印加される。このため、第１の膜自身の抵抗値に、逆方向に電圧が印加された場合におけるダイオードの抵抗値を加えた値が、抵抗部の抵抗値となる。また、第１の膜の導電型がｎ型で、ボディ領域がｐ型の組み合わせでも同じことがいえる。
【００１８】
第１の膜の導電型は、ボディ領域の導電型と逆の導電型であるのが好ましい。これにより、第１の膜とボディ領域とを含むダイオードが形成されるからである。このダイオードは上記ポリシリコン膜の説明箇所で説明したダイオードと同じ働きをする。
【００１９】
ゲート電極は第１の導電型のポリシリコン膜を含む膜で構成され、第１の膜は第２の導電型であるのが好ましい。これにより、ゲート電極と第１の膜とを含むダイオードが形成されるからである。このダイオードは上記ポリシリコン膜の説明箇所で説明したダイオードと同じ働きをする。
【００２０】
第１の膜は第１及び第２の層を含む積層構造であるのが好ましい。この場合、第１の層の導電型と第２の層の導電型とは異なるのが好ましい。これにより、第１の層と第２の層とを含むダイオードが形成されるからである。このダイオードは上記ポリシリコン膜の説明箇所で説明したダイオードと同じ働きをする。
【００２１】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、抵抗部は、ボディ領域及びゲート電極の少なくともいずれか一方とオーミック接触しない第２の膜を含み、第２の膜は、第２のコンタクト部に形成され、かつボディ領域及びゲート電極と接触している、のが好ましい。第２の膜は、ボディ領域及びゲート電極の少なくともいずれか一方とオーミック接触しない。このため、第２の膜とボディ領域との接触抵抗及び／又は第２の膜とゲート電極との接触抵抗は、比較的大きくなる。よって、第２の膜自身の抵抗値に、この接触抵抗の値を加えた値が抵抗部の抵抗値となる。
【００２２】
第２の膜としては、例えば、金属膜、金属シリサイド膜又はＩＴＯ膜がある。金属膜の材質としては、例えば、Ａｌ、Ｃｕ、Ｃｒ、Ｍｏ、Ｎｉ、Ｐｔ、Ｗ、Ｔｉがある。金属シリサイド膜とは、シリコンと上記金属とにより形成された膜である。第２の膜は積層構造であるのが好ましい。このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２３】
（ａ）ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程と、
（ｂ）ボディ領域上に、第１の端部から第２の端部へ向かう方向に延びているゲート電極を形成する工程と、
（ｃ）ゲート電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｄ）第２の端部側に、ゲート電極とボディ領域とを電気的に接続する抵抗部を形成する工程。
【００２４】
（４）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部は第１の端部側に形成され、第２のコンタクト部は第２の端部側に形成されているのが好ましい。したがって、この構造によれば、第１のコンタクト部及び第２のコンタクト部が第２の端部側に形成された構造に比べ、第１のコンタクト部と第２のコンタクト部とを電気的に接続する配線の長さは大きくなる。このため、配線自身を抵抗とすることができる。配線には、ゲート電極が含まれる。配線を抵抗部として機能させるために、ゲート電極のシート抵抗値は、例えば、１０²〜１０⁵Ω／□である。ゲート電極がポリシリコン膜を含む場合は、ポリシリコン膜中の不純物濃度により、ゲート電極のシート抵抗値を制御できる。
【００２５】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２６】
工程（ｄ）の後に、
（ｅ）ゲート電極と電気的に接続される配線を形成する工程を備え、
配線とゲート電極とは、第１の端部側で電気的に接続されている。
【００２７】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程によっても製造することができる。
【００２８】
（ｇ）ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程と、
（ｈ）ボディ領域上に、第１の端部から第２の端部へ向かう方向に延びているゲート電極を形成する工程と、
（ｉ）ゲート電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｊ）第１の端部側に、第１のコンタクト部を形成し、第２の端部側に第２のコンタクト部を形成する工程と、を備え、
第１のコンタクト部において、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続され、
第２のコンタクト部において、ゲート電極とボディ領域とが電気的に接続される。
【００２９】
（５）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部は第２の端部側に形成されており、第２のコンタクト部は第２の端部側に形成されており、ゲート電極は、第１の端部側で他の配線と電気的に接続されていない、のが好ましい。このような構造であると、第１の端部側において、ゲート電極を他の配線と電気的に接続させるための領域の確保が不要となる。よって、第１の端部側の素子分離領域を縮小できる。
【００３０】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００３１】
工程（ｄ）の後に、
（ｆ）ゲート電極と電気的に接続される配線を形成する工程を備え、
配線とゲート電極とは、第２の端部側で電気的に接続されている。
【００３２】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図２は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図１は、図２に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。このＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ゲート電極２４及びポリシリコン膜３２が抵抗部となる。図２を参考にしながら、図１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説明する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２及びシリコン層から構成されている。シリコン基板１０上には、シリコン酸化膜からなる埋め込み酸化膜１２が形成されている。埋め込み酸化膜１２上には、シリコン層が形成されている。シリコン層には、ボディ領域（ｐ^-領域１４、ｐ⁺領域１６）等が形成されている。
【００３３】
埋め込み酸化膜１２上には、ｐ^-領域１４及びｐ⁺領域１６を挟むように、フィールド酸化膜１８、２０が形成されている。ｐ^-領域１４を挟むようにドレイン領域３８とソース領域４０とが形成されている（図２）。ｐ^-領域１４上には、ゲート酸化膜２２が形成されている。ゲート酸化膜２２上には、ゲート電極２４が形成されている。ゲート電極２４は、フィールド酸化膜２０上にまで延びている。
【００３４】
ゲート電極２４を覆うように、ＳＯＩ基板上には、シリコン酸化膜２６が形成されている。シリコン酸化膜２６には、スルーホール２８、３０が形成されている。スルーホール２８は、ボディ領域（ｐ^-領域１４、ｐ⁺領域１６）の第２の端部１５側に形成されている。スルーホール２８により、ｐ⁺領域１６が露出している。スルーホール２８には、ポリシリコン膜３２が形成されている。ポリシリコン膜３２は、抵抗部となる。
【００３５】
アルミ充填膜３４が、スルーホール２８内に充填されている。アルミ充填膜３４及びポリシリコン膜３２により、ゲート電極２４とｐ⁺領域１６とが電気的に接続される。ゲート電極２４とｐ⁺領域１６との接続部が、第２のコンタクト部５０となる。
【００３６】
スルーホール３０は、ボディ領域（ｐ^-領域１４、ｐ⁺領域１６）の第１の端部１７側に形成されている。シリコン酸化膜２６上には、ゲート信号配線３６が形成されている。ゲート電極２４へ入力されるゲート信号は、ゲート信号配線３６から伝達される。ゲート信号配線３６はアルミニウムから構成されている。ゲート信号配線３６は、スルーホール３０内にも充填されている。ゲート信号配線３６とゲート電極２４とは、スルーホール３０内に充填されたゲート信号配線３６を介して電気的に接続されている。ゲート信号配線３６とゲート電極２４との接続部が、第１のコンタクト部４２となる。ゲート信号は、第１のコンタクト部４２を通り、ゲート電極２４に伝達される。
【００３７】
図１及び図２に示す本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路を表した図が、図３である。１４及び１６はボディ領域（ｐ^-領域１４、ｐ⁺領域１６）、２４はゲート電極、３８はドレイン領域、４０はソース領域を示している。
【００３８】
｛製造方法の説明｝
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法を説明する。図５は、ＳＯＩ基板の平面図である。図４は、図５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図４及び図５に示すように、ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２上に形成されたシリコン層１３と、備える。
【００３９】
図６及び図７（図６は、図７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＬＯＣＯＳ法を用いて、シリコン層１３に、フィールド酸化膜１８、２０を形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電界効果トランジスタが形成される領域を囲むように形成されている。次に、フィールド酸化膜１８、２０をマスクとして、シリコン層１３にｐ型のイオンを注入し、ｎＭＯＳ電界効果トランジスタが形成される領域にｐ^-領域１４を形成する。ｐ型のアクセプタとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ｋｅＶ程度である。ドーズ量としては、例えば、６×１０¹²／ｃｍ²である。
【００４０】
図８及び図９（図８は、図９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、次に、例えば、熱酸化により、ｐ^-領域１４上にゲート酸化膜２２となる薄い酸化膜（膜厚７ｎｍ）を形成する。
【００４１】
次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極２４となるポリシリコン膜（膜厚２５０ｎｍ）を形成する。
【００４２】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４を形成する。ボディ領域の第２の端部１５側において、ゲート電極２４は、フィールド酸化膜１８上に乗り上げていない。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。一方、ボディ領域の第１の端部１７側において、ゲート電極２４は、フィールド酸化膜２０上に乗り上げている。
【００４３】
図１０及び図１１（図１０は、図１１に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域４６を覆うレジスト４４を形成する。レジスト４４及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、４０ｋｅＶである。ドーズ量としては、例えば、２×１０¹⁵／ｃｍ²
図１２及び図１３（図１２は、図１３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域４６を露出するレジスト４８を形成する。レジスト４８をマスクとして、ｐ型のイオンを領域４６に注入し、ｐ⁺領域１６を形成する。ｐ型のイオンとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ｋｅＶである。ドーズ量としては、例えば、２×１０¹⁵／ｃｍ²である。
【００４４】
図１４及び図１５（図１４は、図１５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚５００ｎｍ）を形成する。フォトリソグラフィ技術及びエッチング技術により、シリコン酸化膜２６を選択的に除去し、ｐ⁺領域１６を露出させるスルーホール２８を形成する。
【００４５】
図１６及び図１７（図１６は、図１７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、シリコン酸化膜２６上にポリシリコン膜３２（膜厚５〜２０ｎｍ）を形成する。ポリシリコン膜３２は、スルーホール２８内にも形成されている。ポリシリコン膜３２により、ゲート電極２４とｐ⁺領域１６とが電気的に接続される。ゲート電極２４とｐ⁺領域１６との接続部が、第２のコンタクト部５０となる。
【００４６】
そして、スルーホール２８内にポリシリコン膜３２が残るように、ポリシリコン膜３２を、フォトリソグラフィ技術及びエッチング技術により、パターンニングする。なお、ポリシリコン膜３２の抵抗値を制御するために、イオン注入法によりポリシリコン膜３２中に不純物を導入してもよい。イオン注入はパターンニング前後いずれでもよい。
【００４７】
図１８及び図１９（図１８は、図１９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール３０を形成する。スルーホール３０は、ゲート電極２４のうち、ボディ領域の第１の端部１７側に位置している部分を露出するように形成されている。なお、スルーホール３０はスルーホール２８と同時に形成してもよい。
【００４８】
図１及び図２に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００ｎｍ）を形成する。
【００４９】
アルミニウム膜を、例えば、フォトリソグラフィ技術及びエッチング技術により、パターンニングし、アルミ充填膜３４、ゲート信号配線３６を形成する。以上により、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００５０】
｛効果の説明｝
図１に示すように、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ボディ領域（ｐ^-領域１４、ｐ⁺領域１６）とゲート電極２４とは、ポリシリコン膜３２を介して電気的に接続されている。ポリシリコン膜３２は、抵抗部Ｒとなる。ポリシリコン膜３２の抵抗値は、例えば、０.０１〜１０Ωｃｍである。
【００５１】
また、図１に示すように、第１のコンタクト部４２は、第１の端部１７側に形成されている。第２のコンタクト部５０は、第２の端部１５側に形成されている。したがって、この構造によれば、第１のコンタクト部と第２のコンタクト部とが第２の端部１５側に形成された構造に比べ、第１のコンタクト部と第２のコンタクト部とを電気的に接続する配線の長さを大きくすることができる。このため、配線自身を抵抗部Ｒとすることができる。配線の抵抗値は、例えば、１０³〜１０⁶Ω／□である。
【００５２】
上記二つの抵抗部を備えることにより、以下に説明する効果が生じる。図３に示すように、ゲート電極２４に正電圧が印加されると、抵抗部Ｒを介してボディ領域（ｐ^-領域１４、ｐ⁺領域１６）にも同じ値の正電圧が印加される。ボディ領域はｐ型であり、かつソース領域４０はｎ型であるので、ボディ領域とソース領域４０とでｐｎ接合が形成される。通常、ソース領域４０は基準電圧なので、ゲート電極２４への正電圧印加により、ボディ領域とソース領域４０とのｐｎ接合に順方向電圧が印加されることになる。従って、もし抵抗部Ｒがないと、ゲート電極２４とソース領域４０との間に電流（Ｉｇｓ）が流れることになる。この電流は通常のＭＯＳ電界効果トランジスタでは流れることのない電流なので、望ましくない電流である。しかも、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極２４とソース領域４０との間に印加されると、ゲート電極２４とソース領域４０との間を流れる電流（Ｉｇｓ）が、ソース領域４０とドレイン領域３８との間を流れる電流（Ｉｄｓ）より大きくなることがある。
【００５３】
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは抵抗部Ｒを備えている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部Ｒによって制限され、ボディ領域とソース領域４０との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下で第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、ＭＯＳ電界効果トランジスタの消費電力を低くすることができる。
【００５４】
第１の実施の形態は、上記二つの抵抗部を備えている。このため、一つの抵抗部を備える場合に比べ、抵抗部の抵抗値を容易に高くすることができる。したがって、ボディ領域とソース領域４０との間の電流をより低くすることができる。
【００５５】
なお、第１の実施の形態は、ｎＭＯＳ電界効果トランジスタについて説明したが、ｐＭＯＳ電界効果トランジスタについても同様の効果が生じる。
【００５６】
［第２の実施の形態］
｛構造の説明｝
図２１は、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２０は、図２１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、ゲート電極２４とｐ⁺領域１６とが電気的に接続される第２のコンタクト部５０には、ポリシリコン膜３２がない点である。ゲート電極２４とｐ⁺領域１６とは、アルミ充填膜３４によって電気的に接続されている。本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００５７】
｛製造方法の説明｝
図１２及び図１３に示す工程まで、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図１２及び図１３に示す工程後、図２２及び図２３（図２２は、図２３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ＳＯＩ基板全面上にシリコン酸化膜２６を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。次に、フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール２８、３０を形成する。スルーホール２８は、ｐ⁺領域１６を露出させるように形成されている。スルーホール３０は、ゲート電極２４のうち、ボディ領域の第１の端部１７側に位置している部分を露出するように形成されている。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。
【００５８】
図２０及び図２１に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００〜６００ｎｍ）を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。アルミニウム膜を、例えば、フォトリソグラフィ技術及びエッチング技術により、パターンニングし、アルミ充填膜３４、ゲート信号配線３６を形成する。以上により、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００５９】
｛効果の説明｝
図２０及び図２１に示すように、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部４２は、第１の端部１７側に形成されている。第２のコンタクト部５０は、第２の端部１５側に形成されている。したがって、この構造によれば、第１のコンタクト部と第２のコンタクト部とが第２の端部１５側に形成された構造に比べ、第１のコンタクト部と第２のコンタクト部とを電気的に接続する配線の長さを大きくすることができる。このため、配線自身を抵抗部Ｒとすることができる。
【００６０】
この配線自身が、上記第１の実施の形態の｛効果の説明｝で説明した電流制限を生じさせる抵抗部Ｒとなる。第１の実施の形態と同様に、ゲート電圧が比較的高い条件下で、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、半導体装置の消費電力を低くすることができる。
【００６１】
第２の実施の形態は、第１の実施の形態に比べ、ポリシリコン膜３２形成工程がないので、製造工程の簡略化を図ることができる。
【００６２】
第２の実施の形態は、ｎＭＯＳ電界効果トランジスタについて説明したが、ｐＭＯＳ電界効果トランジスタについても同様の効果が生じる。
【００６３】
［第３の実施の形態］
｛構造の説明｝
図２５は、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２４は、図２５に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、第１のコンタクト部４２と第２のコンタクト部５０とが第２の端部１５側に形成された構造という点である。ゲート信号配線３６は、ゲート信号をゲート電極２４へ伝達する配線の役割の他、ゲート電極２４とボディ領域のｐ⁺領域１６とを電気的に接続する配線としての役割も有する。
【００６４】
本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００６５】
｛製造方法の説明｝
図１６及び図１７に示す工程まで、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図１６及び図１７に示す工程後、図２４及び図２５に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００〜６００ｎｍ）を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。
【００６６】
アルミニウム膜を、例えば、フォトリソグラフィ技術により、パターンニングし、ゲート信号配線３６を形成する。以上により、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００６７】
｛効果の説明｝
図２４に示すように、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ボディ領域（ｐ^-領域１４、ｐ⁺領域１６）とゲート電極２４とは、ポリシリコン膜３２を介して電気的に接続されている。ポリシリコン膜３２は、抵抗部Ｒとなる。ポリシリコン膜３２の抵抗値は、例えば、０.０１〜１００Ωｃｍである。
【００６８】
このポリシリコン膜３２が、上記第１の実施の形態の｛効果の説明｝で説明した電流制限を生じさせる抵抗部Ｒとなる。よって、第１の実施の形態と同様に、ゲート電圧が比較的高い条件下で、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、半導体装置の消費電力を低くすることができる。
【００６９】
また、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部４２は、第２の端部１５側に形成されている。ゲート電極２４は、第１の端部１７側で他の配線と電気的に接続されていない。このため、第１の端部１７側において、ゲート電極２４を他の配線と電気的に接続させるための領域の確保が不要となる。よって、第１の端部１７側の素子分離領域を縮小できる。
【００７０】
［実験例］
ＤＴＭＯＳの特性を説明しながら、抵抗部Ｒを備えることにより生じる効果を、実験例を用いて説明する。図２６は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、フローティングボディ型電界効果トランジスタと呼ぶ。図２７は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、ＤＴＭＯＳ型電界効果トランジスタと呼ぶ。図２８は、本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。図２８に示す構造と図２７に示す構造との違いは、図２８に示す構造は、抵抗部Ｒを備えている点である。この構造を、以下、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタと呼ぶ。
【００７１】
そして、これらのＭＯＳ電界効果トランジスタの動作モードには、完全空乏型（ＦｕｌｌｙＤｅｐｌｅｔｅｄ）と、部分空乏型（ＰａｒｔｉａｌｌｙＤ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏型は、部分空乏型よりもボディ領域の厚さが小さい。このため、ボディ領域がすべて空乏層となる。これに対して、部分空乏型は、ボディ領域の底部が空乏層とならない。
【００７２】
図２９は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７３】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、ゲート電圧（Ｖｇ）が０.５Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇すると、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇すると基板浮遊効果が生じるので、しきい値の低下が起きるからである。
【００７４】
ちなみに電流（Ｉｄｓ）が、例えば、１.Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電流が流れていることを示している。
【００７５】
１.Ｅ−０３（Ａ）＝１.０×１０^-3（Ａ）＝１.０（ｍＡ）
なお、図２９から図３５に示すＶｇ−Ｉｄｓ特性において、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン−ソース間の電流にゲート−ソース間の電流を加えた値を示している。
【００７６】
図３０は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７７】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、完全空乏型では、上記した部分空乏型で生じる現象が生じていない。
【００７８】
図３１は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７９】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタだと、部分空乏型であっても、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８０】
しかし、図２９と比べて、（Ｖｇ）が０.８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。これはゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。この電流（Ｉｇｓ）の増大が抵抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの実用的に使用できる電源電圧の範囲を制限している理由である。
【００８１】
図３２は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８２】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）も、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象がほとんど生じていない。
【００８３】
しかし、図３０と比べて（Ｖｇ）が０.７Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。この原因は、ゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。図３３は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８４】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：有り（５０ｋΩ）
本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、抵抗部Ｒを備えている。グラフから分かるように、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲以下に抑えられている。これは、抵抗部Ｒにより、ボディ領域とソース領域との間の電流が抑制されるからである。よって、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧が比較的高い条件下で使用されても、電流（Ｉｄｓ）、すなわち消費電力を低くすることができる。これに対して、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタ（図３１）は、ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に抑えることができなくなる。
【００８５】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８６】
図３４は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８７】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：有り（５０ｋΩ）
図３４において、Ｖｇ（０.７Ｖ以上）でも、図３２に見られるような（Ｉｄｓ）の異常な増加は見あたらない。抵抗部Ｒにより（Ｉｇｓ）が制限されているからである。
【００８８】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８９】
図３５は、抵抗部Ｒが有る場合と、抵抗部Ｒがない場合とを、一緒に表したグラフである。すなわち、図３５には、図３１に示すグラフのうち、ドレイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表されている。また、図３５には、図３３に示すグラフのうち、ドレイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表されている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べて、低いことが分かる。
【００９０】
図３６は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９１】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
グラフから分かるように、抵抗部Ｒ（５０ｋΩ）がある場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流（Ｉｇｓ）が抑制されていることが分かる。上記で説明した本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）を比較的低い値にできるのは、電流（Ｉｇｓ）が抑制されているからである。
【図面の簡単な説明】
【図１】図２に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路図である。
【図４】図５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図５】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図６】図７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図７】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図８】図９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図９】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図１０】図１１に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１１】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図１２】図１３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図１４】図１５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１５】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第６工程を説明するためのＳＯＩ基板の平面図である。
【図１６】図１７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１７】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第７工程を説明するためのＳＯＩ基板の平面図である。
【図１８】図１９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１９】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第８工程を説明するためのＳＯＩ基板の平面図である。
【図２０】図２１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２１】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２２】図２３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２３】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法を説明するためのＳＯＩ基板の平面図である。
【図２４】図２５に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２５】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２６】ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。
【図２７】ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。
【図２８】本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。
【図２９】フローティングボディ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３０】フローティングボディ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３１】ＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３２】ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３３】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３４】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３５】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トランジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの特性と、を比較したグラフである。
【図３６】ＤＴＭＯＳ型電界効果トランジスタのゲート電圧Ｖｇと、ゲート電極からボディ領域を通りソース領域へ流れる電流Ｉｇｓと、の関係を示したグラフである。
【符号の説明】
１０シリコン基板
１２埋め込み酸化膜
１３シリコン層
１４ｐ^-領域
１５第２の端部
１６ｐ⁺領域
１７第１の端部
１８フィールド酸化膜
２０フィールド酸化膜
２２ゲート酸化膜
２４ゲート電極
２６シリコン酸化膜
２８スルーホール
３０スルーホール
３２ポリシリコン膜
３４アルミ充填膜
３６ゲート信号配線
３８ドレイン領域
４０ソース領域
４２第１のコンタクト部
４４レジスト
４６領域
４８レジスト
５０第２のコンタクト部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an SOI (silicon on insulator) structure MOS field effect transistor and a method of manufacturing the same.
[0002]
[Background Art and Problems to be Solved by the Invention]
The SOI-structure MOS field effect transistor can be driven at a higher speed and with lower power consumption than a normal MOS field-effect transistor.
[0003]
FIG. 26 is a schematic diagram of an example of a MOS field effect transistor having an SOI structure. A buried oxide film 1100 made of a silicon oxide film is formed on the silicon substrate 1000. On the buried oxide film 1100, a source region 1200 and a drain region 1300 are formed with a gap therebetween. A body region 1400 is formed on the buried oxide film 1100 and between the source region 1200 and the drain region 1300. A gate electrode 1500 is formed on body region 1400 with a gate insulating film interposed therebetween.
[0004]
The body region 1400 of the MOS field effect transistor shown in FIG. 26 is in a floating state. For this reason, carriers generated by the impact ionization phenomenon are accumulated in the body region 1400. When carriers are accumulated, the potential of the body region 1400 changes. This is a phenomenon called the substrate floating effect. As a result, various inconveniences such as a kink phenomenon and a parasitic bipolar effect occur in the MOS field effect transistor.
[0005]
There are SOI-structure MOS field-effect transistors that can suppress the substrate floating effect. FIG. 27 is a schematic diagram of this MOS field effect transistor. This MOS field effect transistor is called a DTMOS (Dynamic Threshold-Voltage MOSFET). A difference from the MOS field effect transistor shown in FIG. 26 is that the body region 1400 and the gate electrode 1500 are electrically connected. By this connection, excess carriers accumulated in the body region 1400 can be drawn out of the body region 1400. Thereby, the potential of the body region is stabilized, and the occurrence of the substrate floating effect can be prevented.
[0006]
However, DTMOS has a problem that it can be used practically only under a low gate voltage condition of about 1 V or less. That is, in DTMOS, a voltage having the same value as the voltage applied to the gate electrode is applied to the body region. By applying a voltage to the body region, a forward bias voltage is applied to the pn junction composed of the body region and the source region. Since the forward breakdown voltage of the pn junction is usually about 0.7 V, a large current flows between the body region and the source region when the gate voltage becomes higher than this. This current makes it impossible to achieve low power consumption, which is the purpose of the SOI structure. In addition, a circuit including the SOI structure may malfunction due to this current. Furthermore, even if this DTMOS is used at a gate voltage of 0.7 V or less, a small amount of forward current flows between the body region and the source region, which is disadvantageous in achieving low power consumption.
[0007]
An object of the present invention is to provide a SOI-structure MOS field-effect transistor capable of reducing power consumption even when used under a relatively high gate voltage, and a method for manufacturing the same. .
[0008]
[Means for Solving the Problems]
(1) The present invention is a MOS field effect transistor formed on an SOI substrate, and includes a source region, a drain region, a body region, a gate electrode, a gate insulating film, a first contact portion, a second contact portion, The body region is sandwiched between the source region and the drain region, and has a first end and a second end, and the gate electrode is interposed between the body region via the gate insulating film. A gate signal that is formed above and extends in a direction from the first end portion toward the second end portion, and transmits a gate signal input to the gate electrode and the gate electrode at the first contact portion. The wiring is electrically connected, and in the second contact portion, the gate electrode and the body region are electrically connected, and the first contact portion and the second contact portion are electrically connected via the resistance portion. It is connected.
[0009]
In DTMOS, the body region and the gate electrode are electrically connected. Further, the body region and the source region are pn junctions. Therefore, for example, in the case of nMOS, when a positive voltage is applied to the gate electrode, a forward voltage is applied to the pn junction. When a voltage higher than the forward breakdown voltage of the pn junction is applied between the gate electrode and the source region, a current flows between the gate electrode and the source region through the body region. As the gate voltage is increased, this current increases. Therefore, when used under conditions where the gate voltage is relatively high, the power consumption of the DTMOS increases.
[0010]
In the SOI structure MOS field effect transistor according to the present invention, the first contact portion and the second contact portion are electrically connected via a resistance portion. For this reason, the forward current flowing through the pn junction is limited by the resistance portion, and the current between the body region and the source region can be kept low. As a result, even if the SOI-structure MOS field effect transistor according to the present invention is used under a condition where the gate voltage is relatively high, the power consumption of the MOS field-effect transistor can be reduced.
[0011]
The SOI structure MOS field effect transistor according to the present invention has an effect of reducing power consumption regardless of whether the field effect transistor is partially depleted or fully depleted. The reason will be described in [Experimental example] in the embodiment of the invention.
[0012]
(2) In the SOI-structure MOS field effect transistor according to the present invention, examples of the resistance value between the first contact portion and the second contact portion include the following values. The resistance value between the first contact portion and the second contact portion is larger than the ON resistance value of the field effect transistor.
[0013]
The resistance value between the first contact part and the second contact part is preferably 10 times or more larger than the ON resistance value of the field effect transistor. The current flowing in the field effect transistor is a value obtained by adding the value of the current (Igs) between the gate electrode and the source region to the value of the current (Ids) between the drain region and the source region. The following can be said when the resistance value between the first contact portion and the second contact portion is 10 times or more larger than the ON resistance value of the field effect transistor. That is, the value of the current between the gate electrode and the source region is about one tenth or less than the value of the current between the drain region and the source region. Incidentally, a variation of about 10% inevitably occurs in the electrical characteristics of the semiconductor device. Therefore, even if the value of the current between the gate electrode and the source region is added to the value of the current between the drain region and the source region, this total value is an error in the value of the drain-source current (Ids). It is within the range.
[0014]
(3) In the SOI structure MOS field effect transistor according to the present invention, the resistance portion includes a first film capable of making ohmic contact with the body region, the first film is formed on the second contact portion, Preferably, the first film is in contact with the gate electrode and the body region.
[0015]
The first film preferably includes a silicon film or a silicon compound film. The silicon film refers to a polysilicon film, a single crystal silicon film, or an amorphous silicon film. An example of the silicon compound film is a silicon germanium film. In particular, the first film preferably includes a polysilicon film. This is because the resistance value of the polysilicon film is relatively easy. That is, the resistance value can be controlled by changing the concentration of impurities contained in the polysilicon film. The resistance value can also be controlled by changing the thickness of the polysilicon film.
[0016]
The thickness of the first film is, for example, 5 to 20 nm. As the resistance value of the first film, for example, the sheet resistance value is 10^Four-10⁷Ω / □.
[0017]
The conductivity type of the first film includes i-type, p-type and n-type. These types can be applied regardless of whether the body region is n-type or p-type. In particular, the following combinations are preferable. When the conductivity type of the first film is p-type, and the body region is n-type, a pn junction diode is formed by the first film and the body region. A voltage is applied to the diode in the reverse direction. For this reason, a value obtained by adding the resistance value of the diode when a voltage is applied in the reverse direction to the resistance value of the first film itself is the resistance value of the resistance portion. The same can be said for the combination of the n-type conductivity type and the p-type body region of the first film.
[0018]
The conductivity type of the first film is preferably opposite to that of the body region. This is because a diode including the first film and the body region is formed. This diode functions in the same manner as the diode described in the description of the polysilicon film.
[0019]
The gate electrode is preferably composed of a film including a polysilicon film of the first conductivity type, and the first film is preferably of the second conductivity type. This is because a diode including the gate electrode and the first film is formed. This diode functions in the same manner as the diode described in the description of the polysilicon film.
[0020]
The first film preferably has a stacked structure including first and second layers. In this case, the conductivity type of the first layer is preferably different from the conductivity type of the second layer. This is because a diode including the first layer and the second layer is formed. This diode functions in the same manner as the diode described in the description of the polysilicon film.
[0021]
In the SOI structure MOS field effect transistor according to the present invention, the resistance portion includes a second film that does not make ohmic contact with at least one of the body region and the gate electrode, and the second film is formed on the second contact portion. It is preferably formed and in contact with the body region and the gate electrode. The second film does not make ohmic contact with at least one of the body region and the gate electrode. For this reason, the contact resistance between the second film and the body region and / or the contact resistance between the second film and the gate electrode is relatively large. Therefore, a value obtained by adding the contact resistance value to the resistance value of the second film itself becomes the resistance value of the resistance portion.
[0022]
Examples of the second film include a metal film, a metal silicide film, and an ITO film. Examples of the material of the metal film include Al, Cu, Cr, Mo, Ni, Pt, W, and Ti. The metal silicide film is a film formed of silicon and the above metal. The second film preferably has a laminated structure. Such an SOI structure MOS field effect transistor can be manufactured by the following steps.
[0023]
(A) forming a body region having a first end and a second end on an SOI substrate;
(B) forming a gate electrode extending in a direction from the first end toward the second end on the body region;
(C) using the gate electrode as a mask, implanting ions into the SOI substrate and forming a source region and a drain region so as to sandwich the body region;
(D) A step of forming a resistance portion that electrically connects the gate electrode and the body region on the second end side.
[0024]
(4) In the SOI-structure MOS field effect transistor according to the present invention, the first contact portion is formed on the first end portion side, and the second contact portion is formed on the second end portion side. Is preferred. Therefore, according to this structure, the first contact portion and the second contact portion are electrically connected as compared with the structure in which the first contact portion and the second contact portion are formed on the second end portion side. The length of the wiring to be connected increases. For this reason, wiring itself can be made into resistance. The wiring includes a gate electrode. In order to make the wiring function as a resistance portion, the sheet resistance value of the gate electrode is, for example, 10²-10^FiveΩ / □. When the gate electrode includes a polysilicon film, the sheet resistance value of the gate electrode can be controlled by the impurity concentration in the polysilicon film.
[0025]
Such an SOI structure MOS field effect transistor can be manufactured by the following steps.
[0026]
After step (d)
(E) comprising a step of forming a wiring electrically connected to the gate electrode;
The wiring and the gate electrode are electrically connected on the first end side.
[0027]
Such an SOI structure MOS field effect transistor can also be manufactured by the following steps.
[0028]
(G) forming a body region having a first end and a second end on the SOI substrate;
(H) forming a gate electrode extending in a direction from the first end toward the second end on the body region;
(I) using the gate electrode as a mask, implanting ions into the SOI substrate, and forming a source region and a drain region so as to sandwich the body region;
(J) forming a first contact portion on the first end side and forming a second contact portion on the second end side,
In the first contact portion, the gate electrode and the gate signal wiring for transmitting the gate signal input to the gate electrode are electrically connected,
In the second contact portion, the gate electrode and the body region are electrically connected.
[0029]
(5) In the SOI structure MOS field effect transistor according to the present invention, the first contact portion is formed on the second end portion side, and the second contact portion is formed on the second end portion side. The gate electrode is preferably not electrically connected to other wiring on the first end side. With such a structure, it is not necessary to secure a region for electrically connecting the gate electrode to another wiring on the first end side. Therefore, the element isolation region on the first end side can be reduced.
[0030]
Such an SOI structure MOS field effect transistor can be manufactured by the following steps.
[0031]
After step (d)
(F) forming a wiring electrically connected to the gate electrode;
The wiring and the gate electrode are electrically connected on the second end side.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
{Description of structure}
FIG. 2 is a plan view of a SOI-structure MOS field effect transistor according to the first embodiment of the present invention. FIG. 1 is a cross-sectional structure diagram showing a state in which the SOI structure MOS field effect transistor shown in FIG. 2 is cut along the line AA. In the SOI structure MOS field effect transistor, the gate electrode 24 and the polysilicon film 32 serve as a resistance portion. The structure of the SOI structure MOS field effect transistor shown in FIG. 1 will be described with reference to FIG. The SOI substrate includes a silicon substrate 10, a buried oxide film 12, and a silicon layer. A buried oxide film 12 made of a silicon oxide film is formed on the silicon substrate 10. A silicon layer is formed on the buried oxide film 12. The silicon layer has a body region (p^-Region 14, p⁺Region 16) and the like are formed.
[0033]
On the buried oxide film 12, p^-Region 14 and p⁺Field oxide films 18 and 20 are formed so as to sandwich region 16. p^-A drain region 38 and a source region 40 are formed so as to sandwich the region 14 (FIG. 2). p^-A gate oxide film 22 is formed on the region 14. A gate electrode 24 is formed on the gate oxide film 22. Gate electrode 24 extends onto field oxide film 20.
[0034]
A silicon oxide film 26 is formed on the SOI substrate so as to cover the gate electrode 24. Through holes 28 and 30 are formed in the silicon oxide film 26. The through hole 28 is formed in the body region (p^-Region 14, p⁺It is formed on the second end 15 side of the region 16). Through hole 28, p⁺Region 16 is exposed. A polysilicon film 32 is formed in the through hole 28. The polysilicon film 32 becomes a resistance portion.
[0035]
An aluminum filling film 34 is filled in the through hole 28. The gate electrode 24 and p are formed by the aluminum filling film 34 and the polysilicon film 32.⁺The region 16 is electrically connected. Gate electrode 24 and p⁺A connection portion with the region 16 becomes the second contact portion 50.
[0036]
The through hole 30 is formed in the body region (p^-Region 14, p⁺It is formed on the first end 17 side of the region 16). A gate signal wiring 36 is formed on the silicon oxide film 26. A gate signal input to the gate electrode 24 is transmitted from the gate signal wiring 36. The gate signal wiring 36 is made of aluminum. The gate signal wiring 36 is also filled in the through hole 30. The gate signal wiring 36 and the gate electrode 24 are electrically connected via the gate signal wiring 36 filled in the through hole 30. A connection portion between the gate signal line 36 and the gate electrode 24 becomes the first contact portion 42. The gate signal is transmitted to the gate electrode 24 through the first contact portion 42.
[0037]
FIG. 3 shows an equivalent circuit of the SOI-structure MOS field-effect transistor according to the first embodiment of the present invention shown in FIGS. 1 and 2. 14 and 16 are body regions (p^-Region 14, p⁺Regions 16) and 24 are gate electrodes, 38 is a drain region, and 40 is a source region.
[0038]
{Description of manufacturing method}
A method for manufacturing a SOI-structure MOS field-effect transistor according to the first embodiment of the present invention will be described. FIG. 5 is a plan view of the SOI substrate. FIG. 4 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 5 is cut along the line AA. As shown in FIGS. 4 and 5, the SOI substrate includes a silicon substrate 10, a buried oxide film 12 formed on the silicon substrate 10, and a silicon layer 13 formed on the buried oxide film 12.
[0039]
As shown in FIGS. 6 and 7 (FIG. 6 is a cross-sectional structure diagram showing a state in which the SOI substrate shown in FIG. 7 is cut along the line AA), for example, using LOCOS method, silicon Field oxide films 18 and 20 are formed on layer 13. The field oxide films 18 and 20 are formed so as to surround a region where the nMOS field effect transistor is formed. Next, p-type ions are implanted into the silicon layer 13 using the field oxide films 18 and 20 as a mask, and p region is formed in the region where the nMOS field effect transistor is formed.^-Region 14 is formed. An example of a p-type acceptor is boron. The ion implantation energy is, for example, about 20 keV. As a dose amount, for example, 6 × 10¹²/ Cm²It is.
[0040]
Next, as shown in FIGS. 8 and 9 (FIG. 8 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 9 is cut along the line AA), for example, by thermal oxidation, p^-A thin oxide film (film thickness: 7 nm) to be the gate oxide film 22 is formed on the region 14.
[0041]
Next, a polysilicon film (film thickness: 250 nm) to be the gate electrode 24 is formed on the entire surface of the SOI substrate by, for example, the CVD method.
[0042]
Next, the polysilicon film is patterned by photolithography technique and etching technique to form the gate electrode 24. The gate electrode 24 does not run on the field oxide film 18 on the second end 15 side of the body region. A region between the gate electrode 24 and the field oxide film 18 is a region 46. On the other hand, the gate electrode 24 runs on the field oxide film 20 on the first end 17 side of the body region.
[0043]
As shown in FIGS. 10 and 11 (FIG. 10 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 11 is cut along the line AA), a resist 44 covering the region 46 is formed. . Using the resist 44 and the field oxide films 18 and 20 as a mask, n-type ions are implanted into a region where an nMOS field effect transistor is to be formed, thereby forming a source region 40 and a drain region 38. An example of n-type ions is phosphorus. The ion implantation energy is, for example, 40 keV. As a dose amount, for example, 2 × 10¹⁵/ Cm²
As shown in FIGS. 12 and 13 (FIG. 12 is a cross-sectional structural view showing a state where the SOI substrate shown in FIG. 13 is cut along the line AA), a resist 48 exposing the region 46 is formed. To do. Using the resist 48 as a mask, p-type ions are implanted into the region 46, and p⁺Region 16 is formed. An example of p-type ions is boron. The ion implantation energy is, for example, 20 keV. As a dose amount, for example, 2 × 10¹⁵/ Cm²It is.
[0044]
As shown in FIGS. 14 and 15 (FIG. 14 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 15 is cut along the line AA), for example, by the CVD method, A silicon oxide film 26 (film thickness 500 nm) is formed on the entire surface. The silicon oxide film 26 is selectively removed by photolithography and etching techniques, and p⁺A through hole 28 that exposes the region 16 is formed.
[0045]
As shown in FIGS. 16 and 17 (FIG. 16 is a cross-sectional structural view showing a state where the SOI substrate shown in FIG. 17 is cut along the line AA), for example, a silicon oxide film is formed by a CVD method. A polysilicon film 32 (film thickness 5 to 20 nm) is formed on 26. The polysilicon film 32 is also formed in the through hole 28. By the polysilicon film 32, the gate electrode 24 and p⁺The region 16 is electrically connected. Gate electrode 24 and p⁺A connection portion with the region 16 becomes the second contact portion 50.
[0046]
Then, the polysilicon film 32 is patterned by photolithography technique and etching technique so that the polysilicon film 32 remains in the through hole 28. In order to control the resistance value of the polysilicon film 32, impurities may be introduced into the polysilicon film 32 by an ion implantation method. Ion implantation may be performed before or after patterning.
[0047]
As shown in FIGS. 18 and 19 (FIG. 18 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 19 is cut along the line AA), by photolithography technique and etching technique, The silicon oxide film 26 is selectively removed, and a through hole 30 is formed. The through hole 30 is formed so as to expose a portion of the gate electrode 24 located on the first end 17 side of the body region. Note that the through hole 30 may be formed simultaneously with the through hole 28.
[0048]
As shown in FIGS. 1 and 2, an aluminum film (film thickness: 500 nm) is formed on the entire surface of the SOI substrate, for example, by sputtering.
[0049]
The aluminum film is patterned by, for example, a photolithography technique and an etching technique, and an aluminum filling film 34 and a gate signal wiring 36 are formed. Thus, the SOI-structure MOS field effect transistor according to the first embodiment is completed.
[0050]
{Description of effect}
As shown in FIG. 1, in the SOI-structure MOS field-effect transistor according to the first embodiment of the present invention, the body region (p^-Region 14, p⁺The region 16) and the gate electrode 24 are electrically connected via the polysilicon film 32. The polysilicon film 32 becomes the resistance portion R. The resistance value of the polysilicon film 32 is, for example, 0.01 to 10 Ωcm.
[0051]
Further, as shown in FIG. 1, the first contact portion 42 is formed on the first end portion 17 side. The second contact portion 50 is formed on the second end portion 15 side. Therefore, according to this structure, the first contact portion and the second contact portion are electrically connected as compared with the structure in which the first contact portion and the second contact portion are formed on the second end portion 15 side. Therefore, the length of the wiring to be connected can be increased. For this reason, the wiring itself can be used as the resistance portion R. For example, the resistance value of the wiring is 10^Three-10⁶Ω / □.
[0052]
By providing the two resistance portions, the effects described below are produced. As shown in FIG. 3, when a positive voltage is applied to the gate electrode 24, the body region (p^-Region 14, p⁺A positive voltage of the same value is also applied to region 16). Since the body region is p-type and the source region 40 is n-type, a pn junction is formed by the body region and the source region 40. Since the source region 40 is normally a reference voltage, a forward voltage is applied to the pn junction between the body region and the source region 40 by applying a positive voltage to the gate electrode 24. Therefore, if there is no resistance portion R, a current (Igs) flows between the gate electrode 24 and the source region 40. Since this current does not flow in a normal MOS field effect transistor, it is an undesirable current. In addition, when a voltage equal to or higher than the forward breakdown voltage of the pn junction is applied between the gate electrode 24 and the source region 40, a current (Igs) flowing between the gate electrode 24 and the source region 40 is changed. The current (Ids) flowing between 40 and the drain region 38 may be larger.
[0053]
The SOI-structure MOS field-effect transistor according to the first embodiment of the present invention includes a resistance portion R. For this reason, the forward current flowing through the pn junction is limited by the resistance portion R, and the current between the body region and the source region 40 can be kept low. As a result, even if the MOS field effect transistor having the SOI structure according to the first embodiment is used under a condition where the gate voltage is relatively high, the power consumption of the MOS field effect transistor can be reduced.
[0054]
The first embodiment includes the two resistance units. For this reason, compared with the case where one resistance part is provided, the resistance value of a resistance part can be made high easily. Therefore, the current between the body region and the source region 40 can be further reduced.
[0055]
In the first embodiment, an nMOS field effect transistor has been described. However, a similar effect is also obtained with a pMOS field effect transistor.
[0056]
[Second Embodiment]
{Description of structure}
FIG. 21 is a plan view of a SOI-structure MOS field-effect transistor according to the second embodiment of the present invention. FIG. 20 is a cross-sectional structure diagram illustrating a state in which the SOI structure MOS field effect transistor illustrated in FIG. 21 is cut along the line AA. The difference from the SOI-structure MOS field-effect transistor according to the first embodiment shown in FIGS.⁺The second contact portion 50 that is electrically connected to the region 16 is that the polysilicon film 32 is not present. Gate electrode 24 and p⁺The region 16 is electrically connected by an aluminum filling film 34. In the SOI structure MOS field effect transistor according to the second embodiment of the present invention, the same elements as those of the SOI structure MOS field effect transistor according to the first embodiment shown in FIGS. The description will be omitted by using the same reference numerals.
[0057]
{Description of manufacturing method}
The manufacturing method of the SOI structure MOS field effect transistor according to the second embodiment is the same as the manufacturing method of the SOI structure MOS field effect transistor according to the first embodiment up to the steps shown in FIGS. It is. After the steps shown in FIGS. 12 and 13, as shown in FIGS. 22 and 23 (FIG. 22 is a cross-sectional structural view showing a state where the SOI substrate shown in FIG. 23 is cut along the line AA). A silicon oxide film 26 is formed on the entire surface of the SOI substrate. As the formation method and conditions, the same method and conditions as in the first embodiment can be used. Next, the silicon oxide film 26 is selectively removed by the photolithography technique and the etching technique, and the through holes 28 and 30 are formed. Through hole 28 is p⁺The region 16 is formed to be exposed. The through hole 30 is formed so as to expose a portion of the gate electrode 24 located on the first end 17 side of the body region. As the formation method and conditions, the same method and conditions as in the first embodiment can be used.
[0058]
As shown in FIGS. 20 and 21, an aluminum film (film thickness: 500 to 600 nm) is formed on the entire surface of the SOI substrate by sputtering, for example. As the formation method and conditions, the same method and conditions as in the first embodiment can be used. The aluminum film is patterned by, for example, a photolithography technique and an etching technique, and an aluminum filling film 34 and a gate signal wiring 36 are formed. Thus, the SOI-structure MOS field effect transistor according to the second embodiment is completed.
[0059]
{Description of effect}
As shown in FIGS. 20 and 21, in the SOI structure MOS field effect transistor according to the second embodiment of the present invention, the first contact portion 42 is formed on the first end portion 17 side. . The second contact portion 50 is formed on the second end portion 15 side. Therefore, according to this structure, the first contact portion and the second contact portion are electrically connected as compared with the structure in which the first contact portion and the second contact portion are formed on the second end portion 15 side. Therefore, the length of the wiring to be connected can be increased. For this reason, the wiring itself can be used as the resistance portion R.
[0060]
This wiring itself has been described in {Description of effects} of the first embodiment.Current limitIt becomes the resistance part R which produces. Similar to the first embodiment, the power consumption of the semiconductor device is reduced even when the SOI-structure MOS field effect transistor according to the second embodiment is used under a condition where the gate voltage is relatively high. Can do.
[0061]
Compared to the first embodiment, the second embodiment does not have a polysilicon film 32 forming step, and thus the manufacturing process can be simplified.
[0062]
In the second embodiment, an nMOS field effect transistor has been described. However, a similar effect can be obtained with a pMOS field effect transistor.
[0063]
[Third Embodiment]
{Description of structure}
FIG. 25 is a plan view of a SOI-structure MOS field-effect transistor according to the third embodiment of the present invention. 24 is a cross-sectional structure diagram showing a state in which the SOI structure MOS field effect transistor shown in FIG. 25 is cut along the line AA. The difference from the SOI-structure MOS field effect transistor according to the first embodiment shown in FIGS. 1 and 2 is that the first contact portion 42 and the second contact portion 50 are on the second end 15 side. The point is the formed structure. The gate signal wiring 36 functions as a wiring for transmitting a gate signal to the gate electrode 24, and in addition to the gate electrode 24 and the body region p.⁺It also serves as a wiring for electrically connecting the region 16.
[0064]
In the SOI structure MOS field effect transistor according to the third embodiment of the present invention, the same elements as those of the SOI structure MOS field effect transistor according to the first embodiment shown in FIGS. The description will be omitted by using the same reference numerals.
[0065]
{Description of manufacturing method}
The manufacturing method of the SOI structure MOS field effect transistor according to the third embodiment is the same as the manufacturing method of the SOI structure MOS field effect transistor according to the first embodiment until the steps shown in FIGS. It is. After the steps shown in FIGS. 16 and 17, as shown in FIGS. 24 and 25, an aluminum film (film thickness: 500 to 600 nm) is formed on the entire surface of the SOI substrate by, for example, sputtering. As the formation method and conditions, the same method and conditions as in the first embodiment can be used.
[0066]
The aluminum film is patterned by, for example, a photolithography technique to form the gate signal wiring 36. Thus, the SOI-structure MOS field effect transistor according to the third embodiment is completed.
[0067]
{Description of effect}
As shown in FIG. 24, in the SOI-structure MOS field effect transistor according to the third embodiment of the present invention, the body region (p^-Region 14, p⁺The region 16) and the gate electrode 24 are electrically connected via the polysilicon film 32. The polysilicon film 32 becomes the resistance portion R. The resistance value of the polysilicon film 32 is, for example, 0.01 to 100 Ωcm.
[0068]
This polysilicon film 32 becomes the resistance portion R that causes the current limitation described in {Explanation of effects} in the first embodiment. Therefore, as in the first embodiment, even when the SOI-structure MOS field effect transistor according to the third embodiment is used under a condition where the gate voltage is relatively high, the power consumption of the semiconductor device is reduced. can do.
[0069]
In the SOI structure MOS field effect transistor according to the third embodiment, the first contact portion 42 is formed on the second end portion 15 side. The gate electrode 24 is not electrically connected to other wiring on the first end portion 17 side. For this reason, it is not necessary to secure a region for electrically connecting the gate electrode 24 to another wiring on the first end portion 17 side. Therefore, the element isolation region on the first end portion 17 side can be reduced.
[0070]
[Experimental example]
While explaining the characteristics of DTMOS, the effect produced by providing the resistance portion R will be described using experimental examples. FIG. 26 is a schematic diagram of an example of a MOS field effect transistor having an SOI structure. This structure has already been explained in the background section. Hereinafter, this structure is referred to as a floating body type field effect transistor. FIG. 27 is a schematic diagram of another example of a MOS field effect transistor having an SOI structure. This structure has already been explained in the background section. This structure is hereinafter referred to as a DTMOS field effect transistor. FIG. 28 is a schematic diagram of a MOS field effect transistor having an SOI structure according to an embodiment of the present invention. The difference between the structure shown in FIG. 28 and the structure shown in FIG. 27 is that the structure shown in FIG. This structure is hereinafter referred to as a DTMOS type field effect transistor according to an embodiment of the present invention.
[0071]
The operation modes of these MOS field effect transistors include a fully depleted type and a partially depleted type. In general, the fully depleted type has a smaller body region than the partially depleted type. For this reason, the whole body region becomes a depletion layer. On the other hand, in the partial depletion type, the bottom of the body region does not become a depletion layer.
[0072]
FIG. 29 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the floating body type field effect transistor. The conditions are as follows.
[0073]
Operation mode: Partially depleted
Body region thickness: 175 nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
Drain voltage Vd: 0.1V, 1.1V, 2.1V
Resistor: None
As can be seen from the graph, when the gate voltage (Vg) is in the range of about 0.5 V, when the drain voltage (Vd) increases, the current (Ids) increases rapidly even if the gate voltage (Vg) is the same. This is because when the drain voltage (Vd) increases, the substrate floating effect occurs, and the threshold value decreases.
[0074]
Incidentally, the current (Ids), for example, 1.E-03 (A) indicates that a current of 1 mA flows between the drain and the source.
[0075]
1.E-03 (A) = 1.0 × 10^-3(A) = 1.0 (mA)
In the Vg-Ids characteristics shown in FIGS. 29 to 35, the vertical axis (Ids) represents a value obtained by adding a gate-source current to a drain-source current of the field effect transistor.
[0076]
FIG. 30 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the floating body type field effect transistor. The conditions are as follows.
[0077]
Operation mode: Fully depleted
Body region thickness: 55nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
Drain voltage Vd: 0.1V, 1.1V, 2.1V
Resistor: None
As can be seen from the graph, in the fully depleted type, the phenomenon that occurs in the partially depleted type does not occur.
[0078]
FIG. 31 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the DTMOS field effect transistor. The conditions are as follows.
[0079]
Operation mode: Partially depleted
Body region thickness: 175 nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
Drain voltage Vd: 0.1V, 1.1V, 2.1V
Resistor: None
As can be seen from the graph, in the case of a DTMOS field effect transistor, even if it is a partial depletion type, the phenomenon that occurs in the above-described floating body type field effect transistor (partial depletion type) does not occur.
[0080]
However, compared with FIG. 29, (Ids) increases abnormally in the region where (Vg) is 0.8 V or more. This is because the current (Igs) flowing from the gate electrode through the body region to the source region is added to the drain-source current. This increase in current (Igs) is the reason why the range of the power supply voltage that can be practically used for the DTMOS field effect transistor having no resistance portion R is limited.
[0081]
FIG. 32 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the DTMOS field effect transistor. The conditions are as follows.
[0082]
Operation mode: Fully depleted
Body region thickness: 55nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
Drain voltage Vd: 0.1V, 1.1V, 2.1V
Resistor: None
As can be seen from the graph, in the DTMOS field effect transistor (fully depleted type), the phenomenon that occurs in the floating body type field effect transistor (partially depleted type) hardly occurs.
[0083]
However, compared with FIG. 30, (Ids) increases abnormally in the region where (Vg) is about 0.7 V or higher. This is because a current (Igs) flowing from the gate electrode through the body region to the source region is added to the drain-source current. FIG. 33 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the DTMOS field effect transistor according to the embodiment of the present invention. The conditions are as follows.
[0084]
Operation mode: Partially depleted
Body region thickness: 175 nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
Drain voltage Vd: 0.1V, 1.1V, 2.1V
Resistor: Available (50kΩ)
The DTMOS field effect transistor according to the embodiment of the present invention includes a resistance portion R. As can be seen from the graph, in the DTMOS type field effect transistor according to the embodiment of the present invention, even when the gate voltage (Vg) is relatively high (1.0 V or more), the current Ids is in the range near 1.E-03. The following are suppressed. This is because the current between the body region and the source region is suppressed by the resistance portion R. Therefore, the DTMOS field effect transistor according to the embodiment of the present invention can reduce the current (Ids), that is, the power consumption, even when used under a condition where the gate voltage is relatively high. On the other hand, in the DTMOS field effect transistor (FIG. 31) that does not include the resistance portion R, when the gate voltage (Vg) becomes relatively high (1.0 V or more), the current (Ids) is about 1.E-03 It becomes impossible to keep below the range.
[0085]
Also, the DTMOS field effect transistor according to the embodiment of the present invention does not have the phenomenon that occurs in the above-described floating body type field effect transistor (partially depleted type).
[0086]
FIG. 34 is a graph showing the relationship between the gate voltage (Vg) and the drain-source current (Ids) of the DTMOS field effect transistor according to the embodiment of the present invention. The conditions are as follows.
[0087]
Operation mode: Fully depleted
Body region thickness: 55nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
Drain voltage Vd: 0.1V, 1.1V, 2.1V
Resistor: Available (50kΩ)
In FIG. 34, an abnormal increase in (Ids) as seen in FIG. 32 is not found even at Vg (0.7 V or higher). This is because (Igs) is limited by the resistance portion R.
[0088]
Also, the DTMOS field effect transistor according to the embodiment of the present invention does not have the phenomenon that occurs in the above-described floating body type field effect transistor (partially depleted type).
[0089]
FIG. 35 is a graph showing a case where the resistance portion R is present and a case where the resistance portion R is not present. That is, FIG. 35 shows a graph when the drain voltage (Vd) is 1.1 V in the graph shown in FIG. FIG. 35 shows a graph when the drain voltage (Vd) is 1.1 V in the graph shown in FIG. When the gate voltage (Vg) is relatively high (1.0 V or more), the current (Ids) of the DTMOS field effect transistor including the resistor R is the current (Ids) of the DTMOS field effect transistor not including the resistor R. It is clear that it is lower than
[0090]
FIG. 36 is a graph showing the relationship between the gate voltage (Vg) of a DTMOS field effect transistor and the current (Igs) flowing from the gate electrode through the body region to the source region. The conditions are as follows.
[0091]
Operation mode: Partially depleted
Body region thickness: 175 nm
Element isolation method: LOCOS method
Gate electrode width: 25 μm
Gate electrode length: 0.6 μm
As can be seen from the graph, when the resistance portion R (50 kΩ) is present, when the gate voltage (Vg) is relatively high (0.7 to 0.8 V or more) compared to the case where the resistance portion R is not present, the current ( It can be seen that (Igs) is suppressed. The reason why the current (Ids) of the DTMOS field effect transistor according to the embodiment of the present invention described above can be set to a relatively low value is that the current (Igs) is suppressed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional structure diagram illustrating a state in which a SOI-structure MOS field-effect transistor illustrated in FIG. 2 is cut along line AA.
FIG. 2 is a plan view of a SOI-structure MOS field-effect transistor according to the first embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram of a MOS field effect transistor having an SOI structure according to the first embodiment of the present invention.
4 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 5 is cut along the line AA. FIG.
FIG. 5 is a plan view of an SOI substrate for illustrating a first step in a method for manufacturing a MOS field effect transistor having an SOI structure according to the first embodiment of the invention.
6 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 7 is cut along the line AA. FIG.
FIG. 7 is a plan view of an SOI substrate for explaining a second step of the method for manufacturing the MOS field effect transistor having the SOI structure according to the first embodiment of the invention.
8 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 9 is cut along the line AA. FIG.
FIG. 9 is a plan view of an SOI substrate for illustrating a third step in the method for manufacturing the SOI-structure MOS field effect transistor according to the first embodiment of the invention.
10 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 11 is cut along the line AA. FIG.
FIG. 11 is a plan view of an SOI substrate for illustrating a fourth step of the method for manufacturing the MOS field effect transistor having the SOI structure according to the first embodiment of the invention.
12 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 13 is cut along the line AA. FIG.
FIG. 13 is a plan view of an SOI substrate for illustrating a fifth step of the method of manufacturing the MOS field effect transistor having the SOI structure according to the first embodiment of the invention.
14 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 15 is cut along the line AA. FIG.
FIG. 15 is a plan view of an SOI substrate for explaining a sixth step of the method of manufacturing the MOS field effect transistor having the SOI structure according to the first embodiment of the invention.
16 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 17 is cut along line AA. FIG.
FIG. 17 is a plan view of an SOI substrate for explaining a seventh step of the method of manufacturing the MOS field effect transistor having the SOI structure according to the first embodiment of the invention.
18 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 19 is cut along the line AA. FIG.
FIG. 19 is a plan view of an SOI substrate for illustrating an eighth step of the method for manufacturing the SOI-structure MOS field effect transistor according to the first embodiment of the invention.
20 is a cross-sectional structure diagram showing a state in which the SOI structure MOS field effect transistor shown in FIG. 21 is cut along the line AA. FIG.
FIG. 21 is a plan view of a SOI-structure MOS field effect transistor according to a second embodiment of the present invention;
22 is a cross-sectional structure diagram showing a state where the SOI substrate shown in FIG. 23 is cut along the line AA. FIG.
FIG. 23 is a plan view of an SOI substrate for explaining a method of manufacturing a MOS field effect transistor having an SOI structure according to the second embodiment of the invention.
24 is a cross-sectional structure diagram showing a state in which the SOI structure MOS field effect transistor shown in FIG. 25 is cut along the line AA. FIG.
FIG. 25 is a plan view of a SOI-structure MOS field effect transistor according to a third embodiment of the present invention;
FIG. 26 is a schematic diagram of an example of a MOS field effect transistor having an SOI structure.
FIG. 27 is a schematic view of another example of a MOS field effect transistor having an SOI structure.
FIG. 28 is a schematic diagram of a SOI-structure MOS field-effect transistor according to an embodiment of the present invention.
FIG. 29 is a graph showing characteristics of a floating body type field effect transistor (partially depleted type).
FIG. 30 is a graph showing characteristics of a floating body type field effect transistor (fully depleted type).
FIG. 31 is a graph showing characteristics of a DTMOS field effect transistor (partially depleted type).
FIG. 32 is a graph showing characteristics of a DTMOS field effect transistor (fully depleted type).
FIG. 33 is a graph showing characteristics of a DTMOS field effect transistor (partially depleted type) according to an embodiment of the present invention.
FIG. 34 is a graph showing characteristics of a DTMOS field effect transistor (fully depleted type) according to an embodiment of the present invention.
FIG. 35 is a graph comparing the characteristics of a DTMOS field effect transistor having a resistance portion R and the characteristics of a DTMOS field effect transistor having no resistance portion R.
FIG. 36 is a graph showing the relationship between the gate voltage Vg of a DTMOS field effect transistor and the current Igs flowing from the gate electrode through the body region to the source region.
[Explanation of symbols]
10 Silicon substrate
12 buried oxide film
13 Silicon layer
14 p^-region
15 Second end
16 p⁺region
17 First end
18 Field oxide film
20 Field oxide film
22 Gate oxide film
24 Gate electrode
26 Silicon oxide film
28 Through hole
30 Through hole
32 Polysilicon film
34 Aluminum filled film
36 Gate signal wiring
38 Drain region
40 source region
42 1st contact part
44 resist
46 areas
48 resists
50 Second contact portion

Claims

An SOI structure MOS field effect transistor,
A body region sandwiched between a source region and a drain region and having a first end and a second end ;
A gate electrode formed on the body region via a gate insulating film and extending from the first end to the second end ;
An oxide film formed to cover the gate electrode;
A gate signal wiring for transmitting a gate signal input to the gate electrode;
A first polysilicon film electrically connecting the gate electrode and the body region;
An aluminum filling film formed on the first polysilicon film ,
Wherein a portion of the gate signal line is in contact with the gate electrode said is formed in the first through-hole formed in the first end portion side of the oxide film,
The aluminum filling film and the first polysilicon film are formed in a second through hole formed on the second end side of the oxide film ,
The gate electrode 及 beauty said body region, said in contact first polysilicon film respectively, and, through the first polysilicon film is electrically connected the aluminum fill layer and each of the SOI structure MOS field effect transistor.

In claim 1,
An SOI structure MOS in which a resistance value between a connection portion between the gate signal line and the gate electrode and a connection portion between the first polysilicon film and the body region is larger than an ON resistance value of the field effect transistor. Field effect transistor.

In claim 2,
A resistance value between a connection portion between the gate signal line and the gate electrode and a connection portion between the first polysilicon film and the body region is 10 times or more larger than an ON resistance value of the field effect transistor. MOS field effect transistor with structure.

In any one of Claims 1-3,
The first polysilicon film may be an i-type, p-type or n-type SOI structure MOS field effect transistor.

In any one of Claims 1-4,
The SOI type MOS field effect transistor, wherein a conductivity type of the first polysilicon film is a conductivity type opposite to that of the body region.

In any one of Claims 1-5,
The gate electrode is composed of a film including a first conductivity type second polysilicon film,
The first polysilicon film is an SOI structure MOS field effect transistor having a second conductivity type.

An SOI structure MOS field effect transistor,
A body region sandwiched between a source region and a drain region and having a first end and a second end ;
It is formed on the body region via a gate insulating film , extends from the first end to the second end, and is electrically connected to other wiring on the first end side. No gate electrode,
An oxide film formed to cover the gate electrode;
A polysilicon film for electrically connecting the gate electrode and the body region;
A gate signal wiring for transmitting a gate signal input to the gate electrode;
With
A part of the gate signal wiring and the polysilicon film are formed in a through hole formed on the first end side of the oxide film ,
The gate electrode 及 beauty the body region, the polysilicon film and in contact respectively, and wherein via the polysilicon film gate signal lines respectively that are electrically connected, MOS field-effect transistor of the SOI structure .

In any one of Claims 1-7,
The field effect transistor is a partially depleted SOI-type MOS field effect transistor.

In any one of Claims 1-7,
The field effect transistor is a MOS field effect transistor having an SOI structure, which is a fully depleted type.

A method for manufacturing a SOI-structure MOS field-effect transistor comprising:
(A) a step you ion Note enter the silicon layer including a region to be a body region having a first end on the SOI substrate a buried oxide film and a second end,
(B) on the body region, the extension Biteiru gate electrode to the second end from the first end, and forming a gate insulating film,
(C) using the gate electrode as a mask, implanting ions into the silicon layer , and forming a source region and a drain region so as to sandwich the body region;
(D) forming an oxide film so as to cover the gate electrode;
(E) forming a first through hole on the first end side of the oxide film and forming a second through hole on the second end side of the oxide film ;
(F) a step of the polysilicon film in contact with both of the gate electrode 及 beauty the body region is formed before Symbol in the second through hole,
(G) the gate signal lines for transmitting gate signals inputted to the gate electrode is formed on the insulating film and in said first through hole, while electrically connecting the gate signal wiring and the gate electrode and forming the gate electrode and respectively the polysilicon film an aluminum filler film electrically connected through the body region, the polysilicon film and before Symbol in the second through hole, the Ru equipped,
Manufacturing method of SOI structure MOS field effect transistor.

A method for manufacturing a SOI-structure MOS field-effect transistor comprising:
(A) a step you ion Note enter the silicon layer including a region to be a body region having a first end on the SOI substrate a buried oxide film and a second end,
(B) On the body region, a gate electrode that extends from the first end portion to the second end portion and is not electrically connected to another wiring on the first end portion side is gate-insulated. Forming through a film;
(C) using the gate electrode as a mask, implanting ions into the silicon layer , and forming a source region and a drain region so as to sandwich the body region;
(D) forming an oxide film so as to cover the gate electrode;
(E) forming a through hole on the second end side of the oxide film;
(F) a polysilicon film in contact with both of the gate electrode 及 beauty the body region, and forming prior Symbol the through hole,
(G) forming a gate signal wiring electrically connected to each of the gate electrode and the body region via the polysilicon film and transmitting a gate signal input to the gate electrode, forming a part of the gate signal line in the polysilicon film and the through hole, Ru includes a method of manufacturing a MOS field effect transistor of the SOI structure.