JP4068729B2 - 樹脂封止型半導体装置とそれに用いられる回路部材 - Google Patents
樹脂封止型半導体装置とそれに用いられる回路部材 Download PDFInfo
- Publication number
- JP4068729B2 JP4068729B2 JP27437798A JP27437798A JP4068729B2 JP 4068729 B2 JP4068729 B2 JP 4068729B2 JP 27437798 A JP27437798 A JP 27437798A JP 27437798 A JP27437798 A JP 27437798A JP 4068729 B2 JP4068729 B2 JP 4068729B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- resin
- semiconductor device
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1433—Application-specific integrated circuit [ASIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は、半導体素子を搭載した樹脂封止型の半導体装置とそれに用いられる回路部材に関する。
【0002】
【従来の技術】
近年、半導体装置は、高集積化や小型化技術の進歩、電子機器の高性能化と軽薄短小化の傾向(時流)から、LSIのASICに代表されるように、ますます高集積化、高機能化になってきている。
【0003】
これに伴い、リードフレームを用いた樹脂封止型の半導体装置においても、その開発のトレンドが、SOJ(Small Outline J−LeadedPackage)やQFP(Quad Flat Package)のような表面実装型のパッケージを経て、TSOP(Thin Small Outline Package)の開発による薄型化を主軸としたパッケージの小型化へ進展し、さらにはパッケージ内部の3次元化によるチップ収納効率向上を目的としたLOC(Lead On Chip)の構造へと進展してきた。
【0004】
しかし、樹脂封止型の半導体装置パッケージには、高集積化、高機能化とともに、更に一層の多ピン化、薄型化、小型化が求められており、上記従来のパッケージにおいても半導体素子外周部分のリードの引き回しがあるため、パッケージの小型化に限界が見えてきた。
【0005】
【発明が解決しようとする課題】
回路基板への高集積化を達成する小型化された樹脂封止型半導体装置として、回路部材(リードフレーム)を用いて作製されたエリアアレー型のCSP(Chip Scale Package)が提案されている。このエリアアレー型の半導体装置は、外部電極を半導体装置の下面からとるので、半導体装置サイズと回路基板への実装に必要な面積とが同一であり、高密度の基板実装が可能である。しかし、上述のように外部電極を半導体装置の下面からとる構造であるため、用いる回路部材は複雑な回路を形成したものが必要となり、回路部材の作製工程に複雑で高価なプロセスが要求され、その結果、半導体装置の製造コストが高くなるという問題があった。
【0006】
また、近年の樹脂封止型半導体装置に搭載される半導体素子が高速化しており、このような半導体素子を上述の回路部材に搭載して動作させると、複雑な回路に起因してノイズが発生しやすく、半導体素子の誤動作を来すという問題があった。
【0007】
本発明は、上記のような事情に鑑みてなされたものであり、半導体素子の占有率が高く小型化が可能で、回路基板への実装密度を向上させることができ、さらに、多ピン化、低ノイズ化への対応が可能な樹脂封止型の半導体装置と、この樹脂封止型半導体装置に用いられる回路部材を提供することを目的とする。
【0008】
【課題を解決するための手段】
このような目的を達成するために、本発明の樹脂封止型半導体装置は、表面側に内部端子と裏面側に外部端子を一体的に有する複数の端子部を一平面内に二次元的に互いに電気的に独立して配置し、端子部の内部端子と半導体素子の端子とをワイヤにて電気的に接続し、各端子部の外部端子の一部を外部に露出させるように全体を樹脂封止した樹脂封止型半導体装置において、表面に1つ以上の通電用の回路を備えた電気絶縁性の搭載用部材がその裏面側を前記端子部の内部端子面の一部に固着するように配置され、前記半導体素子が前記搭載用部材の表面に搭載され、前記通電用の回路と半導体素子の端子とをワイヤにて電気的に接続しているような構成とした。
【0009】
また、本発明の樹脂封止型半導体装置は、前記搭載用部材の通電用の回路の少なくとも1つが半導体素子の搭載領域を囲むように形成されているような構成とした。
【0010】
また、本発明の樹脂封止型半導体装置は、外部に露出した外部端子面に半田からなる外部電極を備えるような構成とした。
【0011】
本発明の回路部材は、樹脂封止型半導体装置用の回路部材であって、外枠部材と、該外枠部材から各々接続リードを介して一平面内に相互に独立して配設された複数の端子部と、各端子部の表面側の一部を覆うように裏面側を固着された電気絶縁性の搭載用部材とを備え、各端子部は表面側に内部端子を裏面側に外部端子を一体的に有し、前記搭載用部材は表面に少なくとも1つの通電用の回路を有するような構成とした。
【0012】
また、本発明の回路部材は、前記搭載用部材の通電用の回路の少なくとも1つが、前記搭載用部材の半導体素子の搭載領域を囲むように形成されているような構成とした。
【0013】
このような本発明では、半導体素子の占有効率が向上し、回路基板への実装面積が低減して実装密度が向上し、また、通電用の回路を備えた搭載用部材を介して半導体素子を回路部材に搭載するので、回路部材に必要とされる回路の一部を上記通電用の回路に置き換えることができ、例えば、搭載用部材に設ける通電用の回路に電源またはグランドの作用をもたせることにより、搭載した半導体素子の電源端子やグランド端子を上記の通電用の回路に接続することができ、さらに、電源およびグランドの取得のために複雑にならざるを得なかった内部端子の配列が単純化でき、複雑な回路に起因するノイズの発生を抑制することができる。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の樹脂封止型半導体装置
図1は本発明の樹脂封止型半導体装置の一実施形態を示す平面図であり、図2は図1に示される半導体装置のA−A線矢視における縦断面図である。尚、半導体装置の構成を理解しやすくするために、図1では後述する封止部材10を省略し、図2では封止部材10を仮想線(2点鎖線)で示している。また、図2の断面形状は、実際のエッチング特性を考慮した形状となっている。
【0015】
図1および図2において、本発明の樹脂封止型半導体装置1は、電気的に独立して配設された複数の端子部4を有し、この複数の端子部4の一部に、長方形板状である電気絶縁性の搭載用部材6が裏面を固着するように載置され、この搭載用部材6の表面6a側に半導体素子8がその端子面と反対の面を固着され搭載されている。図示例では、搭載される半導体素子8の端子8aは、半導体素子8の各辺に沿って配置されている。
【0016】
端子部4は、表面側に内部端子4Aを裏面側に外部端子4Bを一体的に有している。図示例では、内部端子4A上に銀めっき層5が設けられており、各内部端子4A面は略一平面上に位置している。
【0017】
搭載用部材6は、ポリイミド樹脂、エポキシ樹脂、ガラス−エポキシ基板等の電気絶縁性材料で成形された板材、あるいは、表面を上記の電気絶縁性材料で被覆された板材であり、厚みは20〜150μm程度のものが好ましい。この搭載用部材6は、その裏面6bを端子部4の内部端子4A面に公知の接着剤を用いて固着することができる。そして、搭載用部材6の表面6a(半導体素子8の搭載面)には通電用の回路7が形成されている。図示例では、通電用の回路7は、半導体素子8の搭載領域を囲むような回廊形状をなしている。
【0018】
また、搭載用部材6に搭載されている半導体素子8の各端子8aは、端子部4の内部端子4A(銀めっき層5)および/または搭載用部材6の通電用の回路7とに、ワイヤ9によって接続されている。半導体素子8は公知の接着剤を用いて搭載用部材6上に搭載されるが、上記の通電用回路7の少なくとも一部が半導体素子8の搭載領域内に設けられている場合、使用する接着剤は電気絶縁性を有するものを使用することが好ましい。
【0019】
そして、各外部端子4Bの一部を外部に露出させるように、端子部4、搭載用部材6、半導体素子8およびワイヤ9が封止部材10により封止されている。封止部材10は、封止型半導体装置に使用されている公知の樹脂材料を用いて形成することができる。図2に示される例では、外部に露出している外部端子4Bに、半田からなる外部電極11が設けられている。これにより、BGA(BallGrid Array)タイプの半導体装置となっている。
【0020】
このような半導体装置1では、半導体素子の占有効率が向上し、回路基板への実装面積が低減して実装密度が向上する。また、搭載用部材6の表面側に設けられた通電用の回路7を用いることにより、内部端子4Aの配列の単純化が可能となり、例えば、搭載用部材6に設ける通電用の回路7に電源またはグランドの作用をもたせることにより、搭載した半導体素子8の端子8aのうち電源端子やグランド端子を上記の通電用の回路7に接続することができ、内部端子4Aの配列が単純化できる。また、このような内部端子4Aの配列の単純化に伴い、複雑な回路に起因するノイズの発生を抑制することもできる。
【0021】
尚、上述の樹脂封止型半導体装置1における端子数、端子配列、通電用の回路等は例示であり、本発明がこれに限定されないことは勿論である。
本発明の回路部材
図3は本発明の回路部材の一実施形態を示す平面図であり、図4は図3に示される回路部材のB−B線矢視における縦断面図である。
【0022】
図3および図4において、本発明の回路部材21は、外枠部材22と、この外枠部材22から接続リード23を介して相互に独立して配設された複数の端子部24と、この端子部24の表面側の一部を覆うように裏面側を固着された電気絶縁性の搭載用部材26と、搭載用部材26の表面に設けられた通電用の回路27とを備えるものである。
【0023】
外枠部材22は、外形形状および内側開口形状が矩形であり、各接続リード23は外枠部材22の内側開口の各辺から同一平面内に突設されている。図示例では、これらの接続リード23は、外枠部材22に比べて薄肉となっている。
【0024】
端子部24は、接続リード23の先端に設けられ、表面側に内部端子24Aを裏面側に外部端子24Bを一体的に有している。各内部端子24A面は同一平面上に位置しているとともに、内部端子24A上には銀めっき層25設けられており、この銀めっき層25は外部端子24Bよりも外枠部材22に接近している。
【0025】
搭載用部材26は、その裏面26bを端子部24の内部端子24A面に公知の接着剤を用いて固着されている。この搭載用部材26は上記の電気絶縁性材料で成形された板材、あるいは、表面を電気絶縁性材料で被覆された板材であり、厚みは25〜150μm程度のものが好ましい。
【0026】
搭載用部材26の表面26a(半導体素子を搭載する面)に形成された通電用の回路27は、図示例では回廊形状をなす1つの回路であるが、目的に応じて、他の形状の回路であってもよく、また、2種以上の回路を設けてもよい。このような通電用の回路27は、フォトリソグラフィ法、スクリーン印刷法等、公知の方法により搭載用部材26上に形成することができる。
【0027】
このような回路部材21の外枠部材22、接続リード23および端子部24の材質は、42合金(Ni41%のFe合金)、銅、銅合金等とすることができる。
【0028】
また、本発明の回路部材21は、搭載用部材26の表面26a側の半導体素子搭載領域に電気絶縁性の両面接着テープを設けたものであってもよい。使用する両面接着テープは特に制限はないが、2種以上の通電用回路27にまたがる場合は、電気絶縁性のベースフィルムの両面に接着剤層を備えたもの、例えば、ユーピレックス(宇部興産(株)製の電気絶縁性のベースフィルム)の両面にRXF((株)巴川製紙所製の接着剤)層を備えたUX1W((株)巴川製紙所製)のような両面接着テープを使用することが好ましい。
【0029】
尚、上述の回路部材21における端子数、端子配列、通電用の回路等は例示であり、本発明がこれに限定されるものではない。
回路部材および樹脂封止型半導体装置の製造方法
次に、本発明の回路部材と樹脂封止型半導体装置の製造方法について説明する。
【0030】
図5は、図3および図4に示される回路部材21を製造する場合と、この回路部材を用いて図1および図2に示される樹脂封止型半導体装置1を製造する場合とを例とした製造方法の一実施形態を示す工程図である。各工程は、上記の図2および図4に対応する縦断面図で示してある。
【0031】
まず、導電性基板51の表裏に感光性レジストを塗布、乾燥して感光性レジスト層を形成し、これを所望のフォトマスクを介して露光した後、現像してレジストパターン52A,52Bを形成する(図5(A))。導電性基板51としては、上述のように42合金(Ni41%のFe合金)、銅、銅合金等の金属基板(厚み100〜250μm)を使用することができ、この導電性基板51は、両面を脱脂等を行い洗浄処理を施したものを使用することが好ましい。また、感光性レジストとしては、従来公知のものを使用することができる。
【0032】
次に、レジストパターン52A,52Bを耐腐蝕膜として導電性基板51に腐蝕液でエッチングを行い、その後、レジストパターン52A,52Bを剥離して除去することにより、複数の端子部24がそれぞれ接続リード23により外枠部材22に一体的に連結された回路部材21が得られる(図5(B))。腐蝕液は、通常、塩化第二鉄水溶液を使用し、導電性基板51の両面からスプレーエッチングにて行う。このエッチング工程におけるエッチング量を加減することにより、薄肉である接続リード23の厚さを調整することができる。この回路部材21では、図から明らかなように、端子部24の各内部端子24A面は同一平面内にある。
【0033】
次に、上述のように製造した回路部材21の端子部24において、外部端子24Bよりも外枠部材22に接近した内部端子24Aの位置に、銀めっき層25を形成する。次いで、表面26aに通電用の回路27が形成された搭載用部材26の裏面26bを、端子部24の内部端子24A面に公知の接着剤を用いて固着する(図5(C))。これにより、本発明の回路部材21が得られる。
【0034】
次に、搭載用部材26の表面26a側に、半導体素子8の端子形成面と反対側を固着することにより、半導体素子8を搭載する。そして、搭載した半導体素子8の端子8aと、回路部材21の端子部24の内部端子24A(銀めっき層25)、および、搭載用部材26の通電用の回路27とを、ワイヤ9で電気的に接続する(図5(D))。
【0035】
次いで、外部端子24Bの一部を外部に露出させるようにして、端子部24、搭載用部材26、半導体素子8およびワイヤ9を封止部材10で封止する(図5(E))。
【0036】
次に、回路部材21の各接続リード23を切断し外枠部材22を除去して、外部に露出している外部端子4Bに半田からなる外部電極11を形成することにより本発明の半導体装置1とする(図5(F))。
【0037】
【実施例】
次に、具体的な実施例を挙げて本発明を更に詳細に説明する。
(回路部材の作製)
導電性基板として厚み0.2mmの42合金を準備し、脱脂処理、洗浄処理を行った後、この導電性基板の両面に紫外線硬化型レジスト(東京応化工業(株)製OFPR1305)を掛け流し法により塗布して乾燥した。次いで、表面側および裏面側のレジスト層をそれぞれ所定のフォトマスクを介して露光した後、現像してレジストパターンを形成した。その後、導電性基板の両面から塩化第二鉄水溶液を使用してスプレーエッチングを行い、洗浄後、有機アルカリ溶液を用いてレジストパターンを剥離除去した。これにより、外枠部材に接着リードを介して突設された端子部を備えた回路部材が得られた。ついで、この回路部材の内部端子面に銀めっき層を形成した。
【0038】
一方、厚み50μmの熱可塑性ポリイミド板材の全面に無電解銅めっきを施して厚み10μmの銅薄膜を形成した。次いで、一方の面に紫外線硬化型レジスト(東京応化工業(株)製OFPR1305)を掛け流し法により塗布して乾燥してレジスト層を形成した。このレジスト層を所定のフォトマスクを介して露光した後、現像してレジストパターンを形成した。その後、上記のレジストパターンをマスクとして板材の両面から塩化第二鉄水溶液を使用してスプレーエッチングを行い、洗浄後、有機アルカリ溶液を用いてレジストパターンを剥離除去した。これにより、熱可塑性ポリイミド板材の一方の面に回廊形状の通電用の回路を備えた搭載用部材が得られた。
【0039】
次に、この搭載用部材の回路形成面と反対側を、上記の回路部材の端子部の内部端子面上に熱圧着により固着して、図3および図4に示されるような本発明の回路部材を得た。
(半導体装置の作製)
上記の回路部材の搭載用部材の表面側(回路形成面側)に、100MHzの高速半導体素子(外形寸法3mm×7mm、厚み約0.25mm)の端子形成面の反対側を、ダイアタッチ材(エイブルスティック社製エイブルボンド8390)を用いて固着して搭載した。
【0040】
次いで、回路部材の内部端子上の銀めっき層、および、搭載用部材の通電用の回路と、搭載した半導体素子の端子とを直径30μmの金線(田中電子工業(株)製FA−30)により結線した。
【0041】
その後、外部端子の一部を外部に露出させるようにして、端子部、搭載用部材、半導体素子および金線をビフェニル系の樹脂材料(日東電工(株)製MP−7400)で封止した。
【0042】
次に、回路部材の各接続リードを切断して外枠部材を除去し、外部に露出している外部端子に半田からなるボールを接着して外部電極を形成した。
【0043】
このようにして作製した樹脂封止型半導体装置は外部端子数が52ピンであり、その外形寸法は6mm×12mm、厚みが0.8mmであり非常に薄いものであった。また、この樹脂封止型半導体装置の高速半導体素子を動作させたが、ノイズによる誤動作は全くみられなかった。
【0044】
【発明の効果】
以上詳述したように、本発明によれば半導体素子の占有率が高くなり小型化が可能となって回路基板への実装密度を向上させることができ、また、搭載用部材に設けられた通電用の回路が回路部材に必要とされる回路の一部として作用することができ、例えば、搭載用部材に設けられた通電用の回路に電源またはグランドの作用をもたせることにより、搭載した半導体素子の電源端子やグランド端子を上記の通電用の回路に接続することができ、さらに、電源およびグランドの取得のために複雑にならざるを得なかった内部端子の配列が単純化できるので、複雑な回路に起因するノイズの発生を抑制して容易に低ノイズ化を実現することができ、また、回路部材の作製において複雑で高価なプロセスが不要となり、かつ、汎用の回路部材と同じ金属材料を用いることができるので製造コスト低減が可能である。
【図面の簡単な説明】
【図1】本発明の樹脂封止型半導体装置の一実施形態を示す平面図である。
【図2】図1に示される樹脂封止型半導体装置のA−A線矢視における縦断面図である。
【図3】本発明の回路部材の一実施形態を示す平面図である。
【図4】図3に示される回路部材のB−B線矢視における縦断面図である。
【図5】本発明の回路部材と樹脂封止型半導体装置の製造方法の一実施形態を示す工程図である。
【符号の説明】
1…樹脂封止型半導体装置
4…端子部
4A…内部端子
4B…外部端子
6…搭載用部材
7…通電用の回路
8…半導体素子
8a…端子
9…ワイヤ
10…封止部材
11…外部電極
21…回路部材
22…外枠部材
23…接続リード
24…端子部
24A…内部端子
24B…外部端子
26…搭載用部材
27…通電用の回路
51…導電性基板
Claims (5)
- 表面側に内部端子と裏面側に外部端子を一体的に有する複数の端子部を一平面内に二次元的に互いに電気的に独立して配置し、端子部の内部端子と半導体素子の端子とをワイヤにて電気的に接続し、各端子部の外部端子の一部を外部に露出させるように全体を樹脂封止した樹脂封止型半導体装置において、
表面に1つ以上の通電用の回路を備えた電気絶縁性の搭載用部材がその裏面側を前記端子部の内部端子面の一部に固着するように配置され、前記半導体素子が前記搭載用部材の表面に搭載され、前記通電用の回路と半導体素子の端子とをワイヤにて電気的に接続していることを特徴とする樹脂封止型半導体装置。 - 前記搭載用部材の通電用の回路の少なくとも1つが、半導体素子の搭載領域を囲むように形成されていることを特徴とする請求項1に記載の樹脂封止型半導体装置。
- 外部に露出した外部端子面に半田からなる外部電極を備えることを特徴とする請求項1または請求項2に記載の樹脂封止型半導体装置。
- 樹脂封止型半導体装置用の回路部材において、
外枠部材と、該外枠部材から各々接続リードを介して一平面内に相互に独立して配設された複数の端子部と、各端子部の表面側の一部を覆うように裏面側を固着された電気絶縁性の搭載用部材とを備え、各端子部は表面側に内部端子を裏面側に外部端子を一体的に有し、前記搭載用部材は表面に少なくとも1つの通電用の回路を有することを特徴とする回路部材。 - 前記搭載用部材の通電用の回路の少なくとも1つが、前記搭載用部材の半導体素子の搭載領域を囲むように形成されていることを特徴とする請求項4に記載の回路部材。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27437798A JP4068729B2 (ja) | 1998-09-10 | 1998-09-10 | 樹脂封止型半導体装置とそれに用いられる回路部材 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27437798A JP4068729B2 (ja) | 1998-09-10 | 1998-09-10 | 樹脂封止型半導体装置とそれに用いられる回路部材 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000091471A JP2000091471A (ja) | 2000-03-31 |
JP4068729B2 true JP4068729B2 (ja) | 2008-03-26 |
Family
ID=17540819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27437798A Expired - Fee Related JP4068729B2 (ja) | 1998-09-10 | 1998-09-10 | 樹脂封止型半導体装置とそれに用いられる回路部材 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4068729B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020010246A (ko) * | 2000-07-28 | 2002-02-04 | 듀흐 마리 에스. | 씬 볼 그리드 어레이 기판의 제조방법 |
-
1998
- 1998-09-10 JP JP27437798A patent/JP4068729B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000091471A (ja) | 2000-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3780122B2 (ja) | 半導体装置の製造方法 | |
US6025640A (en) | Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device | |
US7045906B2 (en) | Resin-encapsulated package, lead member for the same and method of fabricating the lead member | |
JP3947292B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
US6586834B1 (en) | Die-up tape ball grid array package | |
US20020089053A1 (en) | Package having array of metal pegs linked by printed circuit lines | |
JPH08125066A (ja) | 樹脂封止型半導体装置とそれに用いられるリードフレーム、及び樹脂封止型半導体装置の製造方法 | |
US6348416B1 (en) | Carrier substrate for producing semiconductor device | |
JP3947750B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3983930B2 (ja) | 回路部材の製造方法 | |
JP2000091488A (ja) | 樹脂封止型半導体装置とそれに用いられる回路部材 | |
JP4091050B2 (ja) | 半導体装置の製造方法 | |
JPH11163024A (ja) | 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法 | |
JP3529915B2 (ja) | リードフレーム部材及びその製造方法 | |
JP4068729B2 (ja) | 樹脂封止型半導体装置とそれに用いられる回路部材 | |
JP2014090206A (ja) | 樹脂封止型半導体装置 | |
KR20020055687A (ko) | 반도체 패키지 | |
JP4357728B2 (ja) | 樹脂封止型半導体装置 | |
JP3992877B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP4137981B2 (ja) | 半導体装置の製造方法 | |
JP3884552B2 (ja) | 半導体装置とそれに用いられる回路部材および半導体装置の製造方法 | |
JP3699573B2 (ja) | 半導体装置とそれに用いられる回路部材およびそれらの製造方法 | |
KR101168413B1 (ko) | 리드 프레임 및 그 제조 방법 | |
JP3908695B2 (ja) | 樹脂封止型半導体装置 | |
JPH1174411A (ja) | 樹脂封止型半導体装置とそれに用いられる回路部材 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050909 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070911 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071022 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |