JP3884552B2 - 半導体装置とそれに用いられる回路部材および半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子を搭載した樹脂封止型の半導体装置とそれに用いられる回路部材および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、高集積化や小型化技術の進歩、電気機器の高性能化と軽薄短小化の傾向（時流）から、ＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高機能化になってきている。
【０００３】
これに伴い、リードフレームを用いた封止型の半導体装置においても、その開発のトレンドが、ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のような表面実装型のパッケージを経て、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ）の開発による薄型化を主軸としたパッケージの小型化へ、さらにはパッケージ内部の３次元化によるチップ収納効率向上を目的としたＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）の構造へと進展してきた。
【０００４】
【発明が解決しようとする課題】
しかし、樹脂封止型の半導体装置パッケージには、高集積化、高機能化とともに、更に一層の多ピン化、薄型化、小型化が求められており、上記従来のパッケージにおいても半導体素子外周部分のリードの引き回しがあるため、パッケージの小型化に限界が見えてきた。
【０００５】
本発明は、上記のような事情に鑑みてなされたものであり、半導体素子の占有率が高く小型化が可能で、回路基板への実装密度を向上させることができ、さらに、多ピン化への対応が可能な樹脂封止型の半導体装置と、この半導体装置に用いられる回路部材、および、半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、本発明の半導体装置は、表面側に内部端子を裏面側に外部端子を表裏一体的に有し内部端子が外部端子よりも外側に位置するように電気的に独立して矩形回廊形状に配設された複数の端子部と、前記端子部の配列のほぼ中央に電気的に独立して配設されたダイパッド部と、前記ダイパッド部の表面側の少なくとも一部と少なくとも内部端子を露出するように各端子部の表面とに配設された電気絶縁性の粘着部材を介してダイパッド部の表面に回路形成面の裏面側が固着された半導体素子と、各端子部の内部端子と半導体素子の端子とを電気的に接続するボンディングワイヤと、各端子部の外部端子の一部を外部に露出させるようにして前記端子部とダイパッド部と半導体素子とボンディングワイヤを封止した封止部材と、を備えるような構成とした。
【０００７】
また、本発明の半導体装置は、外部に露出している外部端子に半田からなる外部電極を設けたような構成とした。
【０００８】
本発明の回路部材は、矩形回廊形状の外枠部材と、該外枠部材の内側端辺から各々接続リードを介して相互に独立して突設された複数の端子部と、該端子部のうち所定の端子部からダイパッド用接続リードを介して保持されたダイパッド部とを備え、各端子部は表面側に内部端子を裏面側に外部端子を表裏一体的に有し、かつ、外部端子は内部端子よりも外枠部材から離間しているような構成とした。
【０００９】
また、本発明の回路部材は、少なくとも前記ダイパッド用接続リードと前記内部端子とを露出するように、ダイパッド部の表面と各端子部の表面とに電気絶縁性の両面接着テープが一体的に設けられているような構成とした。
【００１０】
本発明の半導体装置の製造方法は、上記の回路部材のダイパッド用接続リードを除去してダイパッド部を端子部から電気的に独立させる除去工程と、ダイパッド部の表面側に両面接着テープを介して半導体素子の回路形成面の裏面側を固着することにより搭載する半導体素子搭載工程と、回路部材の内部端子と半導体素子の端子とをボンディングワイヤで電気的に接続するワイヤボンディング工程と、外部端子の一部を外部に露出させ、前記端子部、ダイパッド部、半導体素子およびボンディングワイヤを樹脂材料で封止する封止工程と、回路部材の各接続リードを切断し、外枠部材を除去する外枠部材分離除去工程と、を備えるような構成とした。
【００１１】
このような本発明では、ダイパッド部を端子部のうち所定の端子部からダイパッド用接続リードを介して保持するので、外枠部材の内側端辺から専用のダイパッド用接続リードを延設する必要がなく、その分、端子部の数を増加させることができ、また、各端子部の外部端子が内部端子よりも内側に位置することにより半導体素子の占有率が向上する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
回路部材
図１は本発明の回路部材の一実施形態を示す平面図、図２は図１に示される回路部材のII−II線における縦断面図である。図１および図２において、本発明の回路部材１は、矩形回廊形状の外枠部材２と、この外枠部材２の内側端辺２ａから接続リード３を介して相互に独立して突設された複数の端子部４と、所定の端子部４（図示例では、外枠部材２の内側端辺２ａの四隅近傍に位置する各２個の端子部４´）からダイパッド用接続リード７を介して配設されたダイパッド部６とを備えるものである。
【００１３】
外枠部材２は、外形形状および内側開口形状が矩形の回廊形状であり、各接続リード３は外枠部材２の内側端辺２ａから同一平面内に突設されている。
【００１４】
端子部４は、接続リード３の先端に設けられ、表面側に内部端子４Ａを裏面側に外部端子４Ｂを表裏一体的に有している。そして、外部端子４Ｂは内部端子４Ａよりも外枠部材２から離間しており、図示例では外部端子４Ｂは外枠部材２からの距離が大小２種の２重配列（回廊形状）とされ、その外側に内部端子４Ａが回廊形状に配列されている。また、図示例では、内部端子４Ａ上に銀めっき層５が設けられており、各内部端子４Ａ面は同一平面上に位置している。
【００１５】
ダイパッド部６は、上述のように外枠部材２の内側端辺２ａの四隅近傍に位置する各２個の端子部４´から延設された８本のダイパッド用接続リード７に支持されている。
【００１６】
このような構造の回路部材１では、ダイパッド部６を支持するための接続リードの存在によって端子部４の配設が不可能となるような部位がなく、このため、外枠部材２の内側端辺２ａの四隅も含めて所望の密度で端子部４を配置することができ、したがって、半導体装置の多ピン化を可能とするものである。
【００１７】
回路部材１の材質は、４２合金（Ｎｉ４２％のＦｅ合金）、銅、銅合金等とすることができる。
【００１８】
また、本発明の回路部材は、少なくともダイパッド用接続リード７と内部端子４Ａ（銀めっき層５）とを露出するように、ダイパッド部６の表面と各端子部４の表面とに電気絶縁性の両面接着テープが一体的に設けられたものであってもよい。図３は、このような両面接着テープが設けられた本発明の回路部材の一実施形態を示す平面図、図４は図３に示される回路部材のIV−IV線における縦断面図である。図３および図４において、本発明の回路部材１´は、ダイパッド部６の表面全域と、内部端子４Ａ（銀めっき層５）を除く各端子部４の表面とに電気絶縁性の両面接着テープ８が一体的に設けられており、この両面接着テープ８にはダイパッド用接続リード７を露出させるための窓部８ａが形成されている。両面接着テープ８は、電気絶縁性のベースフィルムの両面に接着剤層を備えたものであり、例えば、ユーピレックス（宇部興産（株）製のポリイミド樹脂フィルム）の両面にＲＸＦ（（株）巴川製紙所製のＮＢＲ系接着剤）層を備えたものを使用することができる。
半導体装置
図５は図３に示される本発明の回路部材を使用した本発明の半導体装置の一実施形態を示す平面図、図６は図５に示される半導体装置のVI−VI線における縦断面図である。図５および図６において、本発明の半導体装置１１は、各端子部４の内部端子４Ａ（銀めっき層５）を除く表面側およびダイパッド部６の表面側に、電気絶縁性の両面接着テープ８を用いて半導体素子１２が固着されており、半導体素子１２の回路形成面の裏面側がダイパッド部６の表面側に対向している。この半導体素子１２の各端子１２ａは、端子部４の内部端子４Ａ（銀めっき層５）にボンディングワイヤ１４によって接続されている。
【００１９】
そして、外部端子４Ｂの一部を外部に露出させるように端子部４、ダイパッド部６、半導体素子１２およびボンディングワイヤ１４が封止部材１６により封止されている。封止部材１６は、封止型半導体装置に使用されている公知の樹脂材料を用いて形成することができる。図示例では、外部に露出している外部端子４Ｂに、半田からなる外部電極１８が設けられている。これにより、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体装置となっている。
【００２０】
尚、半導体装置１１の構成を理解しやすくするために、図５では封止部材１６を省略し、図６では封止部材１６を仮想線（２点鎖線）で示している。
【００２１】
このような半導体装置１１では、各端子部４は電気的に独立して矩形回廊形状に配設され、これらの端子部４の配列のほぼ中央にダイパッド部６が電気的に独立して配設されている。そして、外部端子４Ｂが内部端子４Ａよりも内側に位置し、これらの外部端子４Ｂに設けられた外部電極１８が半導体素子１２の下方領域内に位置するので、半導体素子１２の占有率が高くなり、これによりＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が可能となり半導体装置の更なる小型化が実現される。
【００２２】
尚、上述の回路部材１、１´および半導体装置１１における端子数、端子配列等は例示であり、本発明の回路部材および半導体装置がこれに限定されないことは勿論である。
半導体装置の製造方法
次に、本発明の半導体装置の製造方法について説明する。
【００２３】
まず、回路部材１´の製造を説明する。
【００２４】
図７は、図３および図４に示される本発明の回路部材１´の製造の一例を示す工程図である。各工程は、上記の図４に対応する回路部材の縦断面図で示してある。
【００２５】
図７において、導電性基板２１の表裏に感光性レジストを塗布、乾燥し、これを所望のフォトマスクを介して露光した後、現像してレジストパターン２２Ａ，２２Ｂを形成する（図７（Ａ））。導電性基板２１としては、上述のように４２合金（Ｎｉ４２％のＦｅ合金）、銅、銅合金等の金属基板（厚み１００〜２５０μｍ）を使用することができ、この導電性基板２１は、両面を脱脂等を行い洗浄処理を施したものを使用することが好ましい。また、感光性レジストとしては、従来公知のものを使用することができる。
【００２６】
次に、レジストパターン２２Ａ，２２Ｂを耐腐蝕膜として導電性基板２１に腐蝕液でエッチングを行う（図７（Ｂ））。腐蝕液は、使用する導電性基板２１の材質に応じて適宜選択することができ、例えば、導電性基板２１として４２合金を用いる場合、通常、塩化第二鉄水溶液を使用し、導電性基板２１の両面からスプレーエッチングにて行う。
【００２７】
次いで、レジストパターン２２Ａ，２２Ｂを剥離して除去し、端子部４の内部端子４Ａの位置に銀めっき層５を形成することにより、端子部４が接続リード３により外枠部材２に一体的に連結され、所定の端子部４´（図示せず）からダイパッド用接続リード７（図示せず）により支持されたダイパッド部６を備えた回路部材１が得られる（図７（Ｃ））。
【００２８】
次に、ダイパッド部６の表面全域と、内部端子４Ａ（銀めっき層５）を除く各端子部４の表面とに電気絶縁性の両面接着テープ８を貼付（ダイパッド用接続リード７は露出させる）することにより、回路部材１´を得ることができる（図７（Ｄ））。
【００２９】
図８は、図５および図６に示される本発明の半導体装置を製造する方法の一実施形態を示す工程図である。各工程は、上記の図６に対応する半導体装置の縦断面図で示してある。
【００３０】
まず、上述のように製造した回路部材１´を用い、両面接着テープ８の窓部８ａから露出しているダイパッド用接続リード７（計８本）を除去してダイパッド部を端子部から電気的に独立させる（除去工程）。図９は、このようにダイパッド用接続リード７が除去された状態を示す回路部材１´の平面図である。上述のように両面接着テープ８が一体的に設けられているので、ダイパッド用接続リード７を除去された後のダイパッド部６は、両面接着テープ８により周辺の端子部４に連結され保持される。
【００３１】
次に、各端子部４の内部端子４Ａ（銀めっき層５）を除く表面側およびダイパッド部６の表面側に半導体素子１２の回路形成面の裏面側を電気絶縁性の両面接着テープ８を介して固着することにより、半導体素子１２を搭載する（図８（Ａ）半導体素子搭載工程）。
【００３２】
次に、搭載した半導体素子１２の端子と、回路部材の内部端子４Ａの銀めっき層５とを、ボンディングワイヤ１４で電気的に接続する（図８（Ｂ）ワイヤボンディング工程）。
【００３３】
次いで、外部端子４Ｂの一部を外部に露出させるようにして、端子部４、ダイパッド部６、半導体素子１２およびボンディングワイヤ１４を封止部材１６で封止する（図８（Ｃ）封止工程）。
【００３４】
次に、回路部材１´の各接続リード３を切断し外枠部材２を除去して、本発明の半導体装置１１とする（図８（Ｄ）外枠部材分離除去工程）。その後、外部に露出している外部端子４Ｂに半田からなる外部電極１８を形成する。
【００３５】
【実施例】
次に、具体的な実施例を挙げて本発明を更に詳細に説明する。
（回路部材の作製）
導電性基板として厚み０．１５ｍｍの銅板（古河電気工業（株）製ＥＦＴＥＣ６４Ｔ−１／２Ｈ）を準備し、脱脂処理、洗浄処理を行った後、この銅板の両面に紫外線硬化型レジスト（東京応化工業（株）製ＯＦＰＲ１３０５）を掛け流し法により塗布して乾燥した。次いで、表面側および裏面側のレジスト層をそれぞれ所定のフォトマスクを介して露光した後、現像してレジストパターンを形成した。その後、銅板の両面から塩化第二鉄水溶液を使用してスプレーエッチングを行い、洗浄後、有機アルカリ溶液を用いてレジストパターンを剥離除去した。
【００３６】
次に、内部端子面に銀めっき層（厚み約５μｍ）を形成した後、ダイパッド部の表面全域と、内部端子（銀めっき層）を除く各端子部の表面とに電気絶縁性の両面接着テープ（巴川製紙所（株）製ＵＨ１Ｗ）を貼付（ダイパッド用接続リードは露出させる）して回路部材とした。
（半導体装置の作製）
上記の回路部材の両面接着テープに半導体素子（寸法７ｍｍ四方、厚み約２５０μｍ）の回路形成面の裏面側を圧着して加熱（１８０℃）することにより固着して半導体素子を搭載した。次いで、回路部材の内部端子上の銀めっき層と搭載した半導体素子の端子とを金線により結線し、その後、外部端子の一部を外部に露出させるようにして、端子部、ダイパッド部、半導体素子および金線を樹脂材料（日東電工（株）製ＭＰ−７４００）で封止した。
【００３７】
次に、回路部材の各接続リードを切断して外枠部材を除去し、外部に露出している外部端子に半田からなるボールを接着して外部電極を形成した。
【００３８】
このようにして作製した半導体装置は外部端子数が８０ピンのＢＧＡであり、その外形寸法は１１ｍｍ四方、厚みが０．８ｍｍであり、非常に小型で薄くＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を実現したものであった。
【００３９】
【発明の効果】
以上詳述したように、本発明によればダイパッド部を端子部のうち所定の端子部からダイパッド用接続リードを介して保持するので、外枠部材の内側端から専用のダイパッド用接続リードを延設する必要がなく、その分、端子部の数、特に外枠部材の内側端の四隅のおける端子部の数を増加させて矩形回廊形状に端子部を配設することができ、多ピン化への対応が可能になるとともに、各端子部の外部端子が内部端子よりも内側に位置することにより、半導体素子の占有率が高くなり半導体装置の小型化が更に向上してＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を可能とする。
【図面の簡単な説明】
【図１】本発明の回路部材の一実施形態を示す平面図である。
【図２】図１に示される回路部材のII−II線における縦断面図である。
【図３】本発明の回路部材の他の実施形態を示す縦断面図である。
【図４】図３に示される回路部材のIV−IV線における縦断面図である。
【図５】図３に示される本発明の回路部材を使用した本発明の半導体装置の一実施形態を示す平面図である。
【図６】図５に示される半導体装置のVI−VI線における縦断面図である。
【図７】本発明の回路部材の製造の一例を示す工程図である。
【図８】本発明の半導体装置の製造方法の一実施形態を示す工程図である。
【図９】本発明の半導体装置の製造段階における回路部材を示す平面図である。
【符号の説明】
１、１´…回路部材
２…外枠部材
３…接続リード
４…端子部
４Ａ…内部端子
４Ｂ…外部端子
５…銀めっき層
６…ダイパッド部
７…ダイパッド用接続リード
８…電気絶縁性の両面接着テープ
１１…半導体装置
１２…半導体素子
１４…ボンディングワイヤ
１６…封止部材
１８…半田外部電極
２１…導電性基板
【発明の属する技術分野】
本発明は半導体素子を搭載した樹脂封止型の半導体装置とそれに用いられる回路部材および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、高集積化や小型化技術の進歩、電気機器の高性能化と軽薄短小化の傾向（時流）から、ＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高機能化になってきている。
【０００３】
これに伴い、リードフレームを用いた封止型の半導体装置においても、その開発のトレンドが、ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のような表面実装型のパッケージを経て、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ）の開発による薄型化を主軸としたパッケージの小型化へ、さらにはパッケージ内部の３次元化によるチップ収納効率向上を目的としたＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）の構造へと進展してきた。
【０００４】
【発明が解決しようとする課題】
しかし、樹脂封止型の半導体装置パッケージには、高集積化、高機能化とともに、更に一層の多ピン化、薄型化、小型化が求められており、上記従来のパッケージにおいても半導体素子外周部分のリードの引き回しがあるため、パッケージの小型化に限界が見えてきた。
【０００５】
本発明は、上記のような事情に鑑みてなされたものであり、半導体素子の占有率が高く小型化が可能で、回路基板への実装密度を向上させることができ、さらに、多ピン化への対応が可能な樹脂封止型の半導体装置と、この半導体装置に用いられる回路部材、および、半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するために、本発明の半導体装置は、表面側に内部端子を裏面側に外部端子を表裏一体的に有し内部端子が外部端子よりも外側に位置するように電気的に独立して矩形回廊形状に配設された複数の端子部と、前記端子部の配列のほぼ中央に電気的に独立して配設されたダイパッド部と、前記ダイパッド部の表面側の少なくとも一部と少なくとも内部端子を露出するように各端子部の表面とに配設された電気絶縁性の粘着部材を介してダイパッド部の表面に回路形成面の裏面側が固着された半導体素子と、各端子部の内部端子と半導体素子の端子とを電気的に接続するボンディングワイヤと、各端子部の外部端子の一部を外部に露出させるようにして前記端子部とダイパッド部と半導体素子とボンディングワイヤを封止した封止部材と、を備えるような構成とした。
【０００７】
また、本発明の半導体装置は、外部に露出している外部端子に半田からなる外部電極を設けたような構成とした。
【０００８】
本発明の回路部材は、矩形回廊形状の外枠部材と、該外枠部材の内側端辺から各々接続リードを介して相互に独立して突設された複数の端子部と、該端子部のうち所定の端子部からダイパッド用接続リードを介して保持されたダイパッド部とを備え、各端子部は表面側に内部端子を裏面側に外部端子を表裏一体的に有し、かつ、外部端子は内部端子よりも外枠部材から離間しているような構成とした。
【０００９】
また、本発明の回路部材は、少なくとも前記ダイパッド用接続リードと前記内部端子とを露出するように、ダイパッド部の表面と各端子部の表面とに電気絶縁性の両面接着テープが一体的に設けられているような構成とした。
【００１０】
本発明の半導体装置の製造方法は、上記の回路部材のダイパッド用接続リードを除去してダイパッド部を端子部から電気的に独立させる除去工程と、ダイパッド部の表面側に両面接着テープを介して半導体素子の回路形成面の裏面側を固着することにより搭載する半導体素子搭載工程と、回路部材の内部端子と半導体素子の端子とをボンディングワイヤで電気的に接続するワイヤボンディング工程と、外部端子の一部を外部に露出させ、前記端子部、ダイパッド部、半導体素子およびボンディングワイヤを樹脂材料で封止する封止工程と、回路部材の各接続リードを切断し、外枠部材を除去する外枠部材分離除去工程と、を備えるような構成とした。
【００１１】
このような本発明では、ダイパッド部を端子部のうち所定の端子部からダイパッド用接続リードを介して保持するので、外枠部材の内側端辺から専用のダイパッド用接続リードを延設する必要がなく、その分、端子部の数を増加させることができ、また、各端子部の外部端子が内部端子よりも内側に位置することにより半導体素子の占有率が向上する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
回路部材
図１は本発明の回路部材の一実施形態を示す平面図、図２は図１に示される回路部材のII−II線における縦断面図である。図１および図２において、本発明の回路部材１は、矩形回廊形状の外枠部材２と、この外枠部材２の内側端辺２ａから接続リード３を介して相互に独立して突設された複数の端子部４と、所定の端子部４（図示例では、外枠部材２の内側端辺２ａの四隅近傍に位置する各２個の端子部４´）からダイパッド用接続リード７を介して配設されたダイパッド部６とを備えるものである。
【００１３】
外枠部材２は、外形形状および内側開口形状が矩形の回廊形状であり、各接続リード３は外枠部材２の内側端辺２ａから同一平面内に突設されている。
【００１４】
端子部４は、接続リード３の先端に設けられ、表面側に内部端子４Ａを裏面側に外部端子４Ｂを表裏一体的に有している。そして、外部端子４Ｂは内部端子４Ａよりも外枠部材２から離間しており、図示例では外部端子４Ｂは外枠部材２からの距離が大小２種の２重配列（回廊形状）とされ、その外側に内部端子４Ａが回廊形状に配列されている。また、図示例では、内部端子４Ａ上に銀めっき層５が設けられており、各内部端子４Ａ面は同一平面上に位置している。
【００１５】
ダイパッド部６は、上述のように外枠部材２の内側端辺２ａの四隅近傍に位置する各２個の端子部４´から延設された８本のダイパッド用接続リード７に支持されている。
【００１６】
このような構造の回路部材１では、ダイパッド部６を支持するための接続リードの存在によって端子部４の配設が不可能となるような部位がなく、このため、外枠部材２の内側端辺２ａの四隅も含めて所望の密度で端子部４を配置することができ、したがって、半導体装置の多ピン化を可能とするものである。
【００１７】
回路部材１の材質は、４２合金（Ｎｉ４２％のＦｅ合金）、銅、銅合金等とすることができる。
【００１８】
また、本発明の回路部材は、少なくともダイパッド用接続リード７と内部端子４Ａ（銀めっき層５）とを露出するように、ダイパッド部６の表面と各端子部４の表面とに電気絶縁性の両面接着テープが一体的に設けられたものであってもよい。図３は、このような両面接着テープが設けられた本発明の回路部材の一実施形態を示す平面図、図４は図３に示される回路部材のIV−IV線における縦断面図である。図３および図４において、本発明の回路部材１´は、ダイパッド部６の表面全域と、内部端子４Ａ（銀めっき層５）を除く各端子部４の表面とに電気絶縁性の両面接着テープ８が一体的に設けられており、この両面接着テープ８にはダイパッド用接続リード７を露出させるための窓部８ａが形成されている。両面接着テープ８は、電気絶縁性のベースフィルムの両面に接着剤層を備えたものであり、例えば、ユーピレックス（宇部興産（株）製のポリイミド樹脂フィルム）の両面にＲＸＦ（（株）巴川製紙所製のＮＢＲ系接着剤）層を備えたものを使用することができる。
半導体装置
図５は図３に示される本発明の回路部材を使用した本発明の半導体装置の一実施形態を示す平面図、図６は図５に示される半導体装置のVI−VI線における縦断面図である。図５および図６において、本発明の半導体装置１１は、各端子部４の内部端子４Ａ（銀めっき層５）を除く表面側およびダイパッド部６の表面側に、電気絶縁性の両面接着テープ８を用いて半導体素子１２が固着されており、半導体素子１２の回路形成面の裏面側がダイパッド部６の表面側に対向している。この半導体素子１２の各端子１２ａは、端子部４の内部端子４Ａ（銀めっき層５）にボンディングワイヤ１４によって接続されている。
【００１９】
そして、外部端子４Ｂの一部を外部に露出させるように端子部４、ダイパッド部６、半導体素子１２およびボンディングワイヤ１４が封止部材１６により封止されている。封止部材１６は、封止型半導体装置に使用されている公知の樹脂材料を用いて形成することができる。図示例では、外部に露出している外部端子４Ｂに、半田からなる外部電極１８が設けられている。これにより、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの半導体装置となっている。
【００２０】
尚、半導体装置１１の構成を理解しやすくするために、図５では封止部材１６を省略し、図６では封止部材１６を仮想線（２点鎖線）で示している。
【００２１】
このような半導体装置１１では、各端子部４は電気的に独立して矩形回廊形状に配設され、これらの端子部４の配列のほぼ中央にダイパッド部６が電気的に独立して配設されている。そして、外部端子４Ｂが内部端子４Ａよりも内側に位置し、これらの外部端子４Ｂに設けられた外部電極１８が半導体素子１２の下方領域内に位置するので、半導体素子１２の占有率が高くなり、これによりＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が可能となり半導体装置の更なる小型化が実現される。
【００２２】
尚、上述の回路部材１、１´および半導体装置１１における端子数、端子配列等は例示であり、本発明の回路部材および半導体装置がこれに限定されないことは勿論である。
半導体装置の製造方法
次に、本発明の半導体装置の製造方法について説明する。
【００２３】
まず、回路部材１´の製造を説明する。
【００２４】
図７は、図３および図４に示される本発明の回路部材１´の製造の一例を示す工程図である。各工程は、上記の図４に対応する回路部材の縦断面図で示してある。
【００２５】
図７において、導電性基板２１の表裏に感光性レジストを塗布、乾燥し、これを所望のフォトマスクを介して露光した後、現像してレジストパターン２２Ａ，２２Ｂを形成する（図７（Ａ））。導電性基板２１としては、上述のように４２合金（Ｎｉ４２％のＦｅ合金）、銅、銅合金等の金属基板（厚み１００〜２５０μｍ）を使用することができ、この導電性基板２１は、両面を脱脂等を行い洗浄処理を施したものを使用することが好ましい。また、感光性レジストとしては、従来公知のものを使用することができる。
【００２６】
次に、レジストパターン２２Ａ，２２Ｂを耐腐蝕膜として導電性基板２１に腐蝕液でエッチングを行う（図７（Ｂ））。腐蝕液は、使用する導電性基板２１の材質に応じて適宜選択することができ、例えば、導電性基板２１として４２合金を用いる場合、通常、塩化第二鉄水溶液を使用し、導電性基板２１の両面からスプレーエッチングにて行う。
【００２７】
次いで、レジストパターン２２Ａ，２２Ｂを剥離して除去し、端子部４の内部端子４Ａの位置に銀めっき層５を形成することにより、端子部４が接続リード３により外枠部材２に一体的に連結され、所定の端子部４´（図示せず）からダイパッド用接続リード７（図示せず）により支持されたダイパッド部６を備えた回路部材１が得られる（図７（Ｃ））。
【００２８】
次に、ダイパッド部６の表面全域と、内部端子４Ａ（銀めっき層５）を除く各端子部４の表面とに電気絶縁性の両面接着テープ８を貼付（ダイパッド用接続リード７は露出させる）することにより、回路部材１´を得ることができる（図７（Ｄ））。
【００２９】
図８は、図５および図６に示される本発明の半導体装置を製造する方法の一実施形態を示す工程図である。各工程は、上記の図６に対応する半導体装置の縦断面図で示してある。
【００３０】
まず、上述のように製造した回路部材１´を用い、両面接着テープ８の窓部８ａから露出しているダイパッド用接続リード７（計８本）を除去してダイパッド部を端子部から電気的に独立させる（除去工程）。図９は、このようにダイパッド用接続リード７が除去された状態を示す回路部材１´の平面図である。上述のように両面接着テープ８が一体的に設けられているので、ダイパッド用接続リード７を除去された後のダイパッド部６は、両面接着テープ８により周辺の端子部４に連結され保持される。
【００３１】
次に、各端子部４の内部端子４Ａ（銀めっき層５）を除く表面側およびダイパッド部６の表面側に半導体素子１２の回路形成面の裏面側を電気絶縁性の両面接着テープ８を介して固着することにより、半導体素子１２を搭載する（図８（Ａ）半導体素子搭載工程）。
【００３２】
次に、搭載した半導体素子１２の端子と、回路部材の内部端子４Ａの銀めっき層５とを、ボンディングワイヤ１４で電気的に接続する（図８（Ｂ）ワイヤボンディング工程）。
【００３３】
次いで、外部端子４Ｂの一部を外部に露出させるようにして、端子部４、ダイパッド部６、半導体素子１２およびボンディングワイヤ１４を封止部材１６で封止する（図８（Ｃ）封止工程）。
【００３４】
次に、回路部材１´の各接続リード３を切断し外枠部材２を除去して、本発明の半導体装置１１とする（図８（Ｄ）外枠部材分離除去工程）。その後、外部に露出している外部端子４Ｂに半田からなる外部電極１８を形成する。
【００３５】
【実施例】
次に、具体的な実施例を挙げて本発明を更に詳細に説明する。
（回路部材の作製）
導電性基板として厚み０．１５ｍｍの銅板（古河電気工業（株）製ＥＦＴＥＣ６４Ｔ−１／２Ｈ）を準備し、脱脂処理、洗浄処理を行った後、この銅板の両面に紫外線硬化型レジスト（東京応化工業（株）製ＯＦＰＲ１３０５）を掛け流し法により塗布して乾燥した。次いで、表面側および裏面側のレジスト層をそれぞれ所定のフォトマスクを介して露光した後、現像してレジストパターンを形成した。その後、銅板の両面から塩化第二鉄水溶液を使用してスプレーエッチングを行い、洗浄後、有機アルカリ溶液を用いてレジストパターンを剥離除去した。
【００３６】
次に、内部端子面に銀めっき層（厚み約５μｍ）を形成した後、ダイパッド部の表面全域と、内部端子（銀めっき層）を除く各端子部の表面とに電気絶縁性の両面接着テープ（巴川製紙所（株）製ＵＨ１Ｗ）を貼付（ダイパッド用接続リードは露出させる）して回路部材とした。
（半導体装置の作製）
上記の回路部材の両面接着テープに半導体素子（寸法７ｍｍ四方、厚み約２５０μｍ）の回路形成面の裏面側を圧着して加熱（１８０℃）することにより固着して半導体素子を搭載した。次いで、回路部材の内部端子上の銀めっき層と搭載した半導体素子の端子とを金線により結線し、その後、外部端子の一部を外部に露出させるようにして、端子部、ダイパッド部、半導体素子および金線を樹脂材料（日東電工（株）製ＭＰ−７４００）で封止した。
【００３７】
次に、回路部材の各接続リードを切断して外枠部材を除去し、外部に露出している外部端子に半田からなるボールを接着して外部電極を形成した。
【００３８】
このようにして作製した半導体装置は外部端子数が８０ピンのＢＧＡであり、その外形寸法は１１ｍｍ四方、厚みが０．８ｍｍであり、非常に小型で薄くＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を実現したものであった。
【００３９】
【発明の効果】
以上詳述したように、本発明によればダイパッド部を端子部のうち所定の端子部からダイパッド用接続リードを介して保持するので、外枠部材の内側端から専用のダイパッド用接続リードを延設する必要がなく、その分、端子部の数、特に外枠部材の内側端の四隅のおける端子部の数を増加させて矩形回廊形状に端子部を配設することができ、多ピン化への対応が可能になるとともに、各端子部の外部端子が内部端子よりも内側に位置することにより、半導体素子の占有率が高くなり半導体装置の小型化が更に向上してＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を可能とする。
【図面の簡単な説明】
【図１】本発明の回路部材の一実施形態を示す平面図である。
【図２】図１に示される回路部材のII−II線における縦断面図である。
【図３】本発明の回路部材の他の実施形態を示す縦断面図である。
【図４】図３に示される回路部材のIV−IV線における縦断面図である。
【図５】図３に示される本発明の回路部材を使用した本発明の半導体装置の一実施形態を示す平面図である。
【図６】図５に示される半導体装置のVI−VI線における縦断面図である。
【図７】本発明の回路部材の製造の一例を示す工程図である。
【図８】本発明の半導体装置の製造方法の一実施形態を示す工程図である。
【図９】本発明の半導体装置の製造段階における回路部材を示す平面図である。
【符号の説明】
１、１´…回路部材
２…外枠部材
３…接続リード
４…端子部
４Ａ…内部端子
４Ｂ…外部端子
５…銀めっき層
６…ダイパッド部
７…ダイパッド用接続リード
８…電気絶縁性の両面接着テープ
１１…半導体装置
１２…半導体素子
１４…ボンディングワイヤ
１６…封止部材
１８…半田外部電極
２１…導電性基板
Claims (5)
- 表面側に内部端子を裏面側に外部端子を表裏一体的に有し内部端子が外部端子よりも外側に位置するように電気的に独立して矩形回廊形状に配設された複数の端子部と、前記端子部の配列のほぼ中央に電気的に独立して配設されたダイパッド部と、前記ダイパッド部の表面側の少なくとも一部と少なくとも内部端子を露出するように各端子部の表面とに配設された電気絶縁性の粘着部材を介してダイパッド部の表面に回路形成面の裏面側が固着された半導体素子と、各端子部の内部端子と半導体素子の端子とを電気的に接続するボンディングワイヤと、各端子部の外部端子の一部を外部に露出させるようにして前記端子部とダイパッド部と半導体素子とボンディングワイヤを封止した封止部材と、を備えることを特徴とする半導体装置。
- 外部に露出している外部端子に半田からなる外部電極を設けたことを特徴とする請求項１に記載の半導体装置。
- 矩形回廊形状の外枠部材と、該外枠部材の内側端辺から各々接続リードを介して相互に独立して突設された複数の端子部と、該端子部のうち所定の端子部からダイパッド用接続リードを介して保持されたダイパッド部とを備え、各端子部は表面側に内部端子を裏面側に外部端子を表裏一体的に有し、かつ、外部端子は内部端子よりも外枠部材から離間していることを特徴とする回路部材。
- 少なくとも前記ダイパッド用接続リードと前記内部端子とを露出するように、ダイパッド部の表面と各端子部の表面とに電気絶縁性の両面接着テープが一体的に設けられていることを特徴とする請求項３に記載の回路部材。
- 請求項４に記載の回路部材のダイパッド用接続リードを除去してダイパッド部を端子部から電気的に独立させる除去工程と、
ダイパッド部の表面側に両面接着テープを介して半導体素子の回路形成面の裏面側を固着することにより搭載する半導体素子搭載工程と、
回路部材の内部端子と半導体素子の端子とをボンディングワイヤで電気的に接続するワイヤボンディング工程と、
外部端子の一部を外部に露出させるように前記端子部、ダイパッド部、半導体素子およびボンディングワイヤを樹脂材料で封止する封止工程と、
回路部材の各接続リードを切断し、外枠部材を除去する外枠部材分離除去工程と、を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216798A JP3884552B2 (ja) | 1998-01-06 | 1998-01-06 | 半導体装置とそれに用いられる回路部材および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216798A JP3884552B2 (ja) | 1998-01-06 | 1998-01-06 | 半導体装置とそれに用いられる回路部材および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195661A JPH11195661A (ja) | 1999-07-21 |
| JP3884552B2 true JP3884552B2 (ja) | 2007-02-21 |
Family
ID=11797890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216798A Expired - Fee Related JP3884552B2 (ja) | 1998-01-06 | 1998-01-06 | 半導体装置とそれに用いられる回路部材および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3884552B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101088554B1 (ko) * | 2009-03-06 | 2011-12-05 | 카이신 아이엔씨. | 고밀도 콘택트를 가지는 리드리스 집적회로 패키지 |
| CN112652544A (zh) * | 2020-12-22 | 2021-04-13 | 长电科技（滁州）有限公司 | 一种封装结构及其成型方法 |
-
1998
- 1998-01-06 JP JP1216798A patent/JP3884552B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11195661A (ja) | 1999-07-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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