JP4056988B2 - バッファ回路および表示装置 - Google Patents

Description

本明細書で開示する発明は、結晶性を有する薄膜半導体を用いた半導体装置を有する表示装置およびその作製方法に関する。特に、アクティブマトリクス型液晶表示装置に関する。

液晶表示装置とは一対のガラス基板間に液晶層を挟持した構造を有してなり、その液晶層に電界を加えてその光学特性を変化させることにより、液晶層を透過する可視光を変調する機能を有した画像表示装置である。

この液晶層の光学特性を変化させる電界は画素電極およびコモン電極との間に形成され、画像信号に応じて画素電極に出入りする電荷量を制御することで所望の階調表示を行うことができる。

そのため、最近ではアクティブマトリクス型表示装置が次世代ディスプレイの代表となって、さかんに研究開発が進められている。

アクティブマトリクス型表示装置とは、マトリクス状に配置された数百万個もの各画素のそれぞれに薄膜トランジスタ（ＴＦＴ）を配置し、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。

そして、各画素ＴＦＴ（これら複数の画素ＴＦＴを総称してアクティブマトリクス回路と呼ぶ）は画素領域の周辺に形成された周辺駆動回路領域に配置される回路ＴＦＴによって制御される。また、回路ＴＦＴはその組み合わせによってバッファ回路やシフトレジスタ回路などの各種回路を構成している。

即ち、アクティブマトリクス型表示装置とは、画素領域にマトリクス状に配置される画素ＴＦＴと、周辺駆動回路領域に配置される回路ＴＦＴとを全て同一基板上に集積化した構成でなる。

しかしながら、現在アクティブマトリクス型の液晶表示装置において表示にムラが生じたり、縞模様が出てしまうということが問題となっている。特に、この縞模様は画像表示の際に視覚的な外観を極めて害するものである。

そして、本発明者らは表示装置を駆動させた際に発生する縞模様の様に見える表示不良（表示欠陥）についての研究を重ねた結果、その原因が画素ＴＦＴの活性層に形成されるＬＤＤ領域にあることを見出した。その理由は以下に示すような理由による。

アクティブマトリクス型液晶表示装置を構成する際、薄膜トランジスタの活性層には一般的に結晶性珪素膜が用いられる。結晶性珪素膜は非晶質珪素膜を結晶化して得るのが一般的である。

結晶化手段としては低温で結晶化できる利点を持つエキシマレーザーアニールが多用されている。レーザーアニールによる結晶化は線状や矩形状にビーム加工したレーザーを照射して行われる。一般的にレーザーアニールによって結晶化した結晶性珪素膜は均一な結晶性を得るのが困難であることが知られている。

また、瞬間的に結晶成長する結晶粒間に押し寄せられた溶融状態の珪素膜はちょうど波のように盛り上がった状態で固相となってしまう。すると、このような部分は得られた結晶性珪素膜表面において丘状の突起（以下、この突起をリッジと呼ぶ）として確認される。

このように、レーザーアニールにより得られた結晶性珪素膜は基板面内において結晶性や表面状態が様々に異なる状態となっている。

ＬＤＤ領域を形成する際、結晶性珪素膜は不純物イオンを注入されるため結晶性が乱されて一旦非晶質化する。この時、上記結晶性の違いやリッジの存在確率の違い等の影響で、不純物イオン濃度にバラツキが生じている。

その結果、レーザーアニールによる不純物イオンの活性化と珪素膜の再結晶化を行った際に、上記結晶性のバラツキやリッジの存在による不純物イオン濃度のバラツキ等を反映してＬＤＤ領域のシート抵抗にバラツキが生じる。

即ち、レーザーアニールに起因するバラツキがそのままＬＤＤ領域のシート抵抗のバラツキに大きな影響を与えるのである。このＬＤＤ領域のシート抵抗のバラツキがＴＦＴ動作時のオン電流のバラツキに対応する。

そして、そのオン電流のバラツキが大きい場合には画素電極への電荷の蓄積が不十分となり所望の画像表示が不可能となる。また、オン電流のバラツキは画素電極への蓄積電荷量に影響するため画素電極の保持電圧レベルがオン電流のバラツキに応じて変化し、所望の階調表示が得られないといった問題も発生する。

一方で、高速動作および高出力を要求される回路ＴＦＴは発熱やホットキャリアによる劣化が重要な問題となるので、必然的にＬＤＤ領域は必要不可欠な構成であった。

従って、特開平1-289917号公報に記載される様に画素ＴＦＴおよび回路ＴＦＴとを同一構造のＴＦＴでもって構成すると、必ず画素ＴＦＴにもＬＤＤ領域が設けられていた。

即ち、同一構造を有するＴＦＴを全ての回路（アクティブマトリクス回路および周辺駆動回路）に適用する場合、周辺駆動回路を念頭におくと必然的に耐劣化性を重視してＬＤＤ領域を構成することになり、その事が逆に画素ＴＦＴのオン電流のバラツキを招き、縞模様の様な表示欠陥を発生させる原因となってしまっていたのである。

また一方で、16V 程度の高耐圧を要求するバッファ回路を構成する回路ＴＦＴにＬＤＤ領域を配置すると、動作速度が遅くなり回路特性が低下するといったことが問題となっている。

本明細書で開示する発明は、上記問題点を解決して高耐圧と高速動作、さらに大オン電流特性を有するバッファ回路およびそれを実現する技術を提供することを課題とする。

本明細書で開示するバッファ回路は、
薄膜トランジスタの島状半導体層に、第１の導電型を呈するソース領域と、第１の導電型を呈するドレイン領域と、ソース領域とドレイン領域の間に存在し、真性もしくは第１の導電型とは逆の導電型を呈するベース領域と、第１の導電型を呈し、ソース領域とドレイン領域とはベース領域によって分離された浮島領域と、を有し、
ベース領域のみを経由してソース領域からドレイン領域へ至る最短距離は、ベース領域と浮島領域を経由してソース領域からドレイン領域へ至る最短距離よりも大きいことを特徴とする。

即ち、本明細書で開示するバッファ回路において、薄膜トランジスタのオン電流の経路とオフ電流の経路とは異なることを特徴とする。

また、本明細書で開示するバッファ回路において、薄膜トランジスタのオフ電流はベース領域のみを経路として流れ、薄膜トランジスタのオン電流はベース領域および浮島領域を経路として流れることを特徴とする。

ここでアクティブマトリクス型液晶表示装置の集積化回路を構成する側の基板（アクティブマトリクス基板と呼ぶ）の簡略化した回路構成を図１に示す。

図１において１００はアクティブマトリクス回路であり、マトリクス状に配置された複数の画素ＴＦＴで構成されている。この画素ＴＦＴは上述の様にＬＤＤ領域を設けない様に形成されている。

また、１０１の点線で囲まれた領域は垂直走査駆動回路領域、１０２の点線で囲まれた領域は水平走査駆動回路領域である。垂直走査駆動回路領域１０１および水平走査駆動回路領域１０２は機能毎に以下に示す様な回路に区別される。

まず、垂直走査駆動回路はシフトレジスタ回路１０３、レベルシフタ回路１０４、バッファ回路１０５、サンプリング回路１０６とで構成される。なお、シフトレジスタ回路１０３はカウンタ回路とデコーダ回路を組み合わせて代用する場合もある。

ここでレベルシフタ回路１０４とは、駆動電圧の増幅を行う回路のことである。例えば、現状ではシフトレジスタ回路が10V で駆動されるので、バッファ回路１０５を16V で駆動するにはレベルシフタ回路１０４で10V から16V への電圧変換を行う必要がある。

また、水平走査駆動回路はシフトレジスタ回路１０７、レベルシフタ回路１０８、バッファ回路１０９とで構成される。勿論、シフトレジスタ回路１０７はカウンタ回路とデコーダ回路を組み合わせて代用することができる。

また近年、同一基板上に全てのシステムを構築するシステム・オン・グラスの研究が急速に進められており、近い将来には上記回路以外にメモリ回路１１０、ＣＰＵ回路１１１、デジタル／アナログ変換回路１１２等で構成されるコントロール回路領域１１３が形成されることも予想される。

これら各種回路は大抵の場合は低電力化が求められるため、3 〜10V 程度の駆動電圧で動作する。この程度の駆動電圧であるならば、その回路を構成するＴＦＴに対して特に高耐圧を要求する必要はない。

しかしながら、バッファ回路１０５、１０９はその機能上、前述の回路よりも5V以上またはそれ以上の高電圧（例えば16V)で駆動する必要がある。従って、その場合は耐圧の高いＴＦＴでバッファ回路１０５、１０９を構成しなければならない。

ところが、バッファ回路１０５、１０９は高耐圧と同時に高速動作が要求されるため、ＬＤＤ領域やオフセットゲイト領域のような緩衝領域を配置することによる耐圧の向上には限界がある。

なぜならば、ＬＤＤ領域やオフセットゲイト領域を配置するとソース／ドレイン領域間の抵抗が高くなり、オン電流や移動度を高めることが出来ず高速動作には不利な構造となるからである。

この様に高い耐圧と高速動作、さらに大オン電流特性が要求されるバッファー回路１０５、１０９には、本発明者らが発明したソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有するＴＦＴを使用する。

このソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有するＴＦＴとは、概略的に以下に説明するような特徴を有する薄膜トランジスタのことである。この説明は図２〜図４を用いて行う。

このＴＦＴは基本的に絶縁ゲイト型電界効果トランジスタの構成を有している。そして、オン動作時のオン電流の流れる経路と、オフ動作時のオフ電流の流れる経路とが異なる動作をするものである。

即ち、オン動作時におけるキャリア（Ｎチャネル型であれば電子）の移動経路とオフ動作時のキャリア（Ｎチャネル型であればホール）の移動経路とを異ならせた構成を有している。

このような構成とすることにより、低オフ電流特性、高耐圧、高信頼性を有した構成とすることができる。そして、高速動作させることができ、さらに大きなオン電流を流すことができる。

上記構成を有するＴＦＴの具体的な構成例を図２〜図４を用いて説明する。図２（Ａ）に示すのは薄膜トランジスタの活性層となる島状半導体層である。この島状半導体層のソースとなる領域２０１およびドレインとなる領域２０２で挟まれた領域２００は、選択的にイオン注入が行なわれ、一導電性を付与した領域（この領域を特に浮島領域とよぶ）２０３〜２０５が形成されている。

この浮島領域２０３〜２０５の導電性はソースとなる領域２０１およびドレインとなる領域２０２の導電性と等しく、例えばＮチャネル型ＴＦＴを作製する場合、Ｐ＋イオンを１×１０¹²〜１×１０¹⁴原子／ｃｍ² 、好ましくは３×１０¹²〜３×１０¹³原子／ｃｍ² のドーズ量でイオン注入する。

この際、浮島領域２０３〜２０５は必ずしも図２（Ａ）の様に島状半導体層の外縁に接してなくても構わない。即ち、領域２００内に島状に点在するような状態であっても良い。

また、領域２００内においてイオン注入が行われなかった領域２０６は実質的に真性であり、チャネルを形成する領域（この領域を特にベース領域とよぶ）となる。

このようなイオン注入が施された島状半導体層を用いて作製した薄膜トランジスタの電気特性の概略を以下に説明する。なお、以下の記載は断らない限りＮチャネル型ＴＦＴを例にとって行う。

図２（Ａ）に示すような構成でなる島状半導体層において、薄膜トランジスタがオフ状態の時は、ベース領域２０６と浮島領域２０３〜２０５との境界はポテンシャルバリア（エネルギー障壁）が高く、キャリアの移動は殆ど行われない。そのため、キャリアはベース領域２０６のみを経路として移動し、矢印に沿ってキャリアの移動による電流（オフ電流）が観測される。

ところが、薄膜トランジスタがオン状態の時は、ベース領域２０６が反転して浮島領域２０３〜２０５との境界はポテンシャルバリアが極めて小さい状態となる。その結果、キャリアはベース領域２０６と浮島領域２０３〜２０５との間を容易に移動するようになり、図２（Ｂ）の矢印で示すような経路でキャリアの移動による電流（オン電流）が観測される。

このように薄膜トランジスタのオフ状態とオン状態とでポテンシャルバリアが変化する様子を図３を用いて概略説明する。なお、図３においてＶｇはゲイト電圧（Ｖｇ＞０）、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミレベルを表している。

まず、薄膜トランジスタがオフ状態（ゲイトに負電圧が印加された状態）の時、ベース領域２０６においては図３（Ａ）のようなバンド状態となっている。即ち、少数キャリアである正孔が半導体表面に集まり、電子が払われた状態にあるため、ソース／ドレイン間では正孔が若干移動する。これがオフ電流として観測される。

一方、浮島領域２０３〜２０５はＰ＋イオンを注入してあるため、フェルミレベルＥｆは伝導帯Ｅｃの近くへと押し上げられている。この時、浮島領域２０３〜２０５においては図３（Ｂ）のようなバンド状態となっている。

図３（Ｂ）のように、Ｎ型を示す半導体層である浮島領域２０３〜２０５においてはゲイトに負電圧を印加しても、エネルギーバンドは僅かにしか曲がらない。

従って、図３（Ａ）における半導体表面の価電子帯のエネルギーと図３（Ｂ）における半導体表面の価電子帯のエネルギーとのエネルギー差がポテンシャルバリアに相当する。そのため、正孔がベース領域２０６と浮島領域２０３〜２０５を往復することはない。

次に、薄膜トランジスタがオン状態（ゲイトに正電圧が印加された状態）の時、ベース領域２０６においては図３（Ｃ）のようなバンド状態となっている。即ち、多数キャリアである電子が半導体表面に蓄積されるため、ソース／ドレイン間には電子の移動が生じる。

この時、浮島領域２０３〜２０５においては図３（Ｄ）のようなバンド状態となっている。図３（Ｄ）に示す様に、前述のゲイトに負電圧を印加した時同様、Ｎ型を示す半導体層である浮島領域２０３〜２０５においてはゲイトに正電圧を印加してもエネルギーバンドは殆ど曲がらない。

しかしながら、図３（Ｄ）において元々フェルミレベルＥｆは伝導帯Ｅｃの近くに押し上げられているため、伝導帯には多数の電子が常に存在している。

従って、ゲイトに正電圧を印加した場合、ベース領域２０６および浮島領域２０３〜２０５は共に電子が移動し易いバンド状態となっているため、ベース領域２０６および浮島領域２０３〜２０５の境界のポテンシャルバリアは無視することが出来る。

以上の様に、オフ状態ではベース領域２０６のみがキャリアの移動経路となり、オン状態ではベース領域２０６および浮島領域２０３〜２０５がキャリアの移動経路となる。この様子を簡略化したモデルを用いて以下にまとめる。

図４（Ａ）に示すのは図２（Ａ）と同じ半導体層である。なお、ベース領域の上方にはゲイト絶縁膜を介してゲイト電極４００が示されている。

薄膜トランジスタがオン状態にある時、即ち、ゲイト電極に正電圧が印加されると図４（Ａ）中に記載されたＡ−Ａ’で示される実線方向にオン電流が流れる。この時、Ａ−Ａ’における断面は図４（Ｂ）の構造であり、回路図は図４（Ｃ）のようになる。なお、図４（Ｂ）のゲイト電極４０１下のベース領域は反転層４０２が形成されている。

また、薄膜トランジスタがオフ状態にある時、即ち、ゲイト電極に負電圧が印加されると図４（Ａ）中に記載されたＢ−Ｂ’で示される破線に沿ってオフ電流が流れる。この時、Ｂ−Ｂ’における断面は図４（Ｄ）の構造であり、回路図は図４（Ｅ）のようになる。即ち、１つの長いゲイト電極４０３下に長いベース領域が存在し、実質的にチャネル長が極端に長いトランジスタを構成していると見なせる。

従って、薄膜トランジスタがオン状態の時はキャリアが最短距離を通って移動し、実質的にチャネル長が短く、かつ、チャネル幅が広くなるため、観測されるオン電流は大きな値となる。

一方、薄膜トランジスタがオフ状態の時は、キャリアがベース領域のみを移動し、実質的にチャネル長が長く、かつ、チャネル幅が狭くなると見なせる。即ち、チャネル領域の抵抗成分が実質的に増加した構成となり、観測されるオフ電流は小さな値となる。

以上説明したような構造とすると、島状半導体層の占有面積をさほど変えずに大幅なオフ電流の低減およびオン電流の増加、即ち、オン／オフ比を向上する効果を得られ、従来以上の性能を有する活性層を形成することができる。

またオフ動作時において、図２（Ａ）における領域２００の側面を経由して伝導するキャリアの経路を無くす構成とできることも耐圧や信頼性を向上させる上で重要となる。

活性層の側面には、パターニングの際に形成された高密度のトラップが存在しており、そこを経由してのキャリアの移動経路が形成されやすい。特にオフ動作時におけるオフ電流の原因は、この活性層の側面を経由したキャリアの移動によるものが大きい。また、この活性層の側面におけるキャリア移動経路は、不安定なものでＴＦＴの信頼性の低下を招く要因ともなる。

よって、オフ動作におけるキャリアの移動経路を図２（Ａ）の矢印で示されるようなものとすることはオフ動作時の耐圧を高め、また高い信頼性を与えることに有用なものとなる。

また、以上説明した様な薄膜トランジスタはそれ自体が高い耐圧性と耐劣化性を有するものであるので、特にＬＤＤ領域の如き緩衝領域を設けなくても十分な信頼性を得ることができる。

本発明によれば、バッファ回路を図２〜図４を用いて説明したＴＦＴで構成することにより、高速動作が可能で、かつ高耐圧性を有する信頼性の高い回路を構成することが可能となる。

以上のように、本発明を利用することで高耐圧と高速動作、さらに大オン電流特性が要求されるバッファ回路を実現することができる。従って、本発明は工業上、非常に有益なものである。

図１において、アクティブマトリクス回路１００内に配置される画素ＴＦＴはＬＤＤ領域を設けない構成とする。

また、周辺駆動回路１０１、１０２を構成する各種回路の内、高耐圧特性と速い動作速度を要求するバッファ回路１０５、１０９は、従来のＴＦＴよりも高耐圧、高信頼性を有する図２〜図４を用いて説明したＴＦＴを用いる。

従って、周辺駆動回路においてはＬＤＤ領域を配置した通常の薄膜トランジスタと、図２〜図４を用いて説明したＴＦＴとが配置される。この２種類の薄膜トランジスタは、その構造も動作原理も異なる。

また、アクティブマトリクス回路においてはＬＤＤ領域を配置しない通常の薄膜トランジスタが配置される。この薄膜トランジスタ（画素ＴＦＴ）は、ＬＤＤ領域の有無または動作原理の違いから、周辺駆動回路に配置される２種類のＴＦＴのどちらとも異なるものである。
画素ＴＦＴにＬＤＤ領域を配置しない構成とすることにより、縞模様として認識される画像表示不良を発生しない表示装置を作製することができる。

また、バッファ回路を図２〜図４を用いて説明したＴＦＴでもって構成することにより、高速動作を行うことができ、かつ高い耐圧性を有するバッファ回路を形成できる。

即ち、本発明に従えば高精細で高い信頼性を有する表示装置を作製することが可能である。

上記構成でなる本発明の詳細について、以下に記載する実施例でもって説明を行うこととする。

〔実施例１〕
本実施例では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ構造と、バッファ回路を構成するＴＦＴと、複数のゲイト電極を有するマルチゲイト型ＴＦＴとを同一基板上に形成する場合のそれぞれの作製工程を示す。

その際に、本実施例は陽極酸化用配線の一部を分断して、選択的に一部のゲイト電極との電気的な接続を切り離し、陽極酸化用配線と電気的に接続したゲイト電極のみを陽極酸化する例を示す。説明は図５を用いて行う。

まず、図５（Ａ）において絶縁性を有する基板、代表的にはガラス基板上に酸化珪素膜等の絶縁膜を成膜した基板５０１を準備する。そして、その上に図示しない非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により200 〜1000Åの厚さに成膜する。

この図示しない非晶質珪素膜を適当な結晶化方法により結晶化して図示しない結晶性珪素膜を得る。結晶化方法としては、500 〜700 ℃、代表的には600 ℃の温度で1 〜24hr程度の加熱処理を施したり、ＫｒＦやＸｅＣｌのエキシマレーザーによるアニールを行えば良い。また、両手段を併用することも効果的である。

また、結晶化に際して結晶化を助長する金属元素を導入すると低温、短時間で優れた結晶性を得ることが可能であるので好ましい。

次に、得られた図示しない結晶性珪素膜をパターニングして活性層５０２〜５０５を形成する。

なお、５０２はＣＭＯＳ構造においてＰチャネル型ＴＦＴを、５０３はＮチャネル型ＴＦＴを形成する活性層であり、シフトレジスタ回路等の周辺駆動回路を形成する。

また、５０４は図２〜図４を用いて説明したＴＦＴを形成する活性層であり、バッファ回路を形成する。

また、５０５はマルチゲイト型ＴＦＴを形成するための活性層であり、アクティブマトリクス回路に配置される画素ＴＦＴを形成する。

各活性層５０２〜５０５を形成したら、それを覆う様に酸化珪素膜でなるゲイト絶縁膜５０６を1200Åの厚さに成膜する。ゲイト絶縁膜５０６としては、他にも窒化珪素膜やSiO _X N _Y で示される酸化窒化珪素膜等の絶縁膜を用いることができる。

次に、0.2wt%のスカンジウムを含有したアルミニウム膜を2500〜4000Åの厚さに成膜する（図示せず）。スカンジウムは後の熱処理工程でヒロックやウィスカーといった刺状に突起物の発生を抑制する効果がある。

次に、このアルミニウム膜の表面に図示しない極薄い陽極酸化膜を形成する。この陽極酸化膜は、３％の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和したものを電解溶液として行う。即ち、この電解溶液中において、アルミニウム膜を陽極、白金を陰極として陽極酸化を行う。

この工程で形成される陽極酸化膜は緻密な膜質を有し、アルミニウム膜のパターニングを行う際に形成されるレジストマスクとの密着性を向上させるために機能する。なお、この図示しない陽極酸化膜の膜厚は100 Å程度とする。またこの膜厚は印加電圧によって制御することができる。

次に、レジストマスク５０７を利用して図示しないアルミニウム膜をパターニングし、ゲイト電極の基となるアルミニウム膜のパターン５０８〜５１１を形成する。

なお、５１０で示されるパターンを上面から見ると図４（Ａ）のゲイト電極４００の様に、１つのゲイト電極の一部をくり抜いたような形状となっている。従って、断面図では３つのゲイト電極に分断されている様に見えるが、全て１つのゲイト電極の一部である。

また、５１１で示されるアルミニウムのパターンの断面図が図５（Ａ）の様に分断されている様に見えるのは、一般的にマルチゲイト型ＴＦＴはジグザグに曲がりくねった活性層を１本のゲイト線（実質的にはゲイト電極）が横切る様な構成でなるからである。

なお、図５、図６で示すマルチゲイト型ＴＦＴの図面は、このＴＦＴが等価的に複数のＴＦＴを直列に接続した構成と見なせることを表現している。

なお、５１２は後にゲイト絶縁膜５０６を介して活性層５０５との間に補助容量を形成する容量線の基となるパターンである。

また、図示されないが上記アルミニウムのパターン以外にも、同一材料で陽極酸化用配線が形成される。この陽極酸化用配線容量は、電気的に全てのゲイト電極、ゲイト線および容量線と電気的に接続している。

以上の様に図示しないアルミニウム膜をパターニングしてパターン形成を行うのであるが、本発明ではこの時に陽極酸化用配線の一部をパターン形成と同時に分断することが重要である。

即ち、陽極酸化用配線の一部を分断して特定のアルミニウムのパターンのみを電気的に切り離した状態とする。本実施例では、アルミニウムのパターン５０９、５１０、５１１を図示しない陽極酸化用配線から切り離す。

こうして図５（Ａ）に示す状態を得る。図５（Ａ）に示す状態では、陽極酸化用配線と接続しているのはアルミニウム膜のパターン５０８、５０９のみとなっている。

次に、再びアルミニウム膜のパターン５０８、５０９を陽極とした陽極酸化を行う。なお、ここでは陽極酸化の電解溶液として３％のシュウ酸水溶液を用いる。

この陽極酸化工程においては、レジストマスク５０７が存在するために陽極酸化がアルミニウムのパターン５０８、５０９の側面のみにおいて進行する。従って、図５（Ｂ）の５１３、５１４で示されるように陽極酸化膜が形成される。

また、この工程で形成される陽極酸化膜５１３、５１４は、多孔質状を有しており、その成長距離も数μｍまで行わせることができる。本実施例では上記の多孔質状の陽極酸化膜５１３、５１４の膜厚を7000Åとする。またこの陽極酸化膜５１３、５１４の膜厚は陽極酸化時間によって制御することができる。

この時、前述の分断工程によりアルミニウムのパターン５０９、５１０、５１１は陽極酸化用配線から切り離されているので陽極酸化は行われない。即ち、図５（Ｂ）に示す様に多孔質状の陽極酸化膜は形成されない。

次に、図５（Ｂ）に示す多孔質状の陽極酸化膜５１３、５１４を形成したら、レジストマスク５０７を取り除く。そして、再度の陽極酸化を行うことにより、緻密な陽極酸化膜５１５、５１６を形成する。この陽極酸化工程は、前述の緻密な陽極酸化膜を形成したのと同じ条件で行う。

ただし、形成する膜厚を500 〜2000Åとする。この工程においては、多孔質状の陽極酸化膜５１３、５１４の内部に電解溶液が進入するために図５（Ｃ）に示すように緻密で強固な陽極酸化膜５１５、５１６が形成される。

この陽極酸化膜の膜厚を1500Å以上というように厚くすると、後の不純物イオンの注入工程において、オフセットゲイト領域を形成することができる。

また、この緻密な陽極酸化膜５１５、５１６は、後の工程においてゲイト電極５１７、５１８の表面にヒロックが発生することを抑制するために機能する。

なお、陽極酸化用配線と切り離した他のアルミニウム膜にパターン５１０〜５１２は、この工程においても当然陽極酸化膜を形成されない。従って、アルミニウムのパターン５１０、５１１が後にそのままゲイト電極となり、５１２が容量線となる。

次に、この状態においてソース／ドレイン領域を形成するための不純物イオンの注入を行う。まず始めにＮチャネル型の薄膜トランジスタを作製するためにＰ（リン）イオンの注入を行う。

このイオン注入は0.2 〜5 ×10¹⁵/cm²、好ましくは1 〜2 ×10¹⁵/cm²という高いドーズ量でイオン注入法（イオンドーピング法）により行う。この工程において、高濃度に不純物が添加された領域５１９〜５３１が形成される。

この時、５１９、５２０は後にコンタクトパッドと呼ばれる領域であり、５２１、５２２はそれぞれＣＭＯＳ構造を構成するＮチャネル型ＴＦＴのドレイン領域、ソース領域である。

また、５２３、５２６はそれぞれ図２〜図４を用いて説明したＴＦＴのソース領域、ドレイン領域であり、５２４および５２５は浮島領域である。

また、５２７、５３１はそれぞれマルチゲイト型ＴＦＴのソース領域、ドレイン領域であり、５２８、５２９、５３０は活性層のチャネル同士を繋ぐ配線の様な役目を果たす導電領域となる。

こうして図５（Ｃ）に示す様に高濃度不純物領域５１９〜５３１が形成された状態が得られる。次に、酢酸とリン酸と硝酸とを混合した混酸を用いて、多孔質状の陽極酸化膜５１３、５１４を選択的に除去した後に、Ｐチャネル型ＴＦＴを構成する素子上にレジストマスク５３２を設けて再度Ｐイオンのイオン注入を行なう。

このイオン注入は、先のソース／ドレイン領域を形成する際よりも低ドーズ量でもって行なわれる。本実施例では、0.1 〜5 ×10¹⁴/cm²、好ましくは0.3 〜1 ×10¹⁴/cm²という低いドーズ量でイオン注入法により行う。

すると、前記高濃度不純物領域５１９〜５３１と比較して不純物濃度の低い、低濃度不純物領域５３３、５３４がＣＭＯＳ構造を構成するＮチャネル型ＴＦＴに形成される。さらに、自己整合的にチャネル領域５３５が形成される。なお、チャネル領域５３５とドレイン領域５２１との間に配置された低濃度不純物領域５３３が通常ＬＤＤ領域と呼ばれる領域である。（図５（Ｄ））

次に、図６（Ａ）に示す様に、Ｎチャネル型ＴＦＴを構成する素子（本実施例では、ＣＭＯＳ構造を構成する片方のＴＦＴのみをＰ型とする）上にレジストマスク５３６を設け、Ｐ型導電性を付与する不純物イオンの注入を行う。この際、図５（Ｃ）の高濃度不純物領域５１９、５２０をＮ型からＰ型へ反転させる必要があるため、１度目のＰイオン注入よりも高いドーズ量でイオン注入を行う。

本実施例では、このＰ型導電性を付与する不純物イオンとしてＢ（ボロン）イオンの注入を0.1 〜2.5 ×10¹⁶/cm²、好ましくは0.5 〜1 ×10¹⁶/cm²という高いドーズ量でイオン注入法により行う。

上記不純物イオン（Ｂイオン）の注入工程により、Ｐチャネル型ＴＦＴを構成する活性層にはＰ型を示す領域５３７、５３８と、これより強いＰ型を示す領域５３９、５４０およびチャネル領域５４１が形成される。

なお、本発明者らは領域５３７、５３８を実質的に後に形成するソース／ドレイン電極との電気的接触をとるためのパッド（コンタクトパッドと呼ぶ）として定義している。また、領域５３９をソース領域、５４０をドレイン領域として定義する。

このようにソース領域５３９およびドレイン領域５４０は実質的に真性であった領域にＢイオンのみを注入して形成されている。そのため、他のイオンが混在しないので不純物濃度の制御が用意なものとなり、整合性の良いＰＩ接合を実現できる。しかもイオン注入による結晶性の乱れも比較的小さなもので済む。

従って、本実施例の構造ではＰチャネル型ＴＦＴに対してはＬＤＤ領域は配置されない。ただし、Ｐチャネル型ＴＦＴはそれ自体で耐劣化性に優れるため、ＬＤＤ領域を配置しなくても問題とはならない。

また、例えば図５（Ｃ）のイオン注入の段階でＰチャネルＴＦＴ側の素子をレジストマスクで隠して図５（Ｃ）および図５（Ｄ）で説明した工程に従ってＮチャネル型ＴＦＴを完成し、その後で今度はＮチャネル型ＴＦＴ側の素子をレジストマスクで隠して同様の工程でＰチャネル型ＴＦＴを形成することもできる。

すると、多少工程数が増えるがＮチャネル型ＴＦＴとＰチャネル型ＴＦＴの両方にＬＤＤ領域を形成することができる。

次に、５４２の領域は図２〜図４を用いて説明したＴＦＴのベース領域であり、実質的にはチャネル領域として機能する。このベース領域５４２は浮島領域５２４、５２５によって分断されている様に見えるが、ゲイト電極５１０下に自己整合的に形成されるため図２（Ａ）のベース領域２０６のように全て繋がっている。

また、５４３〜５４５で示される領域はマルチゲイト型ＴＦＴのチャネル領域であり、ゲイト電極５１１によって自己整合的に形成される。

なお、５４６で示される領域は実質的に真性な領域であるが、実際にＴＦＴを駆動する際には容量線５１２に対して常に固定電圧が印加されるので常時オン状態、即ちチャネルを形成した導電性を有する状態となる。

さらに、上記の不純物イオンの注入工程の後、レーザー光または赤外光または紫外光の照射を行うことによって、イオンの注入が行われた領域のアニールを行う。このアニールによって注入された不純物イオンの活性化と同時に活性層受けた損傷の回復を行うことができる。

以上の様にして図６（Ａ）に示す状態が得られたら、第１の層間絶縁膜５４７を3000Åの厚さに成膜する。第１の層間絶縁膜５４７としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。

次に、第１の層間絶縁膜５４７にコンタクトホールを形成して、ソース電極５４８〜５５１およびドレイン電極５５２〜５５４を形成する。なお、５５２で示される様に、ＣＭＯＳ構造を構成するＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのドレイン電極は接続した構造とする。

次に、第２の層間絶縁膜５５５を0.3 〜5 μｍの厚さに成膜する。第２の層間絶縁膜５５５としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂材料等を用いることができる。（図６（Ｂ））

特に、ポリイミドなどに代表される有機性樹脂材料を用いると、容易に膜厚を稼ぐことができる上、比誘電率が低いため第２の層間絶縁膜５５５を介した寄生容量の形成を問題のないレベルとすることができる。

また、有機性樹脂材料は膜厚を容易に稼ぐことができるため、平坦化膜としての効果が大きいばかりでなく、製造工程のスループットが向上するといった利点を持っている。

次に、第２の層間絶縁膜５５５にコンタクトホールを形成し、その上に透明導電膜でなる画素電極５５６を形成する。本実施例では、画素電極５５６として1000Å厚のＩＴＯ（Indium Tin Oxide) 膜を用いる。

なお、この画素電極５５６はマルチゲイト型ＴＦＴのドレイン電極５５４と電気的に接続する様に形成する。画素電極（ＩＴＯ膜）５５６とドレイン領域（珪素膜）５３１との接触抵抗は非線形であるので、直接接触するとコンタクト不良を起こしやすくなる。

従って、本実施例の様にドレイン電極５５４を介してドレイン領域５３１と電気的に接続する構造とすると、コンタクト不良のない良好なオーミックコンタクトが得られる。

また、コンタクトホールを形成する際に第２の層間絶縁膜５５５のみをエッチング除去すれば良いのも利点である。すると、直接ドレイン領域５３１と接続するよりも製造工程を容易なものとし、形状を崩さずにコンタクトホールを形成できる。

以上の様にして、図６（Ｃ）に示す様なＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ構造と、バッファ回路を構成する図２〜図４を用いて説明したＴＦＴと、複数のゲイト電極を有するマルチゲイト型ＴＦＴ（本実施例では、画素ＴＦＴ）とを同一基板上に形成することができる。

図６（Ｃ）に示した様なＣＭＯＳ構造は、主にシフトレジスタ回路、レベルシフタ回路、サンプリング回路、メモリ回路、ＣＰＵ回路およびデジタル／アナログ変換回路等の低電圧駆動回路に専ら使用する。

また、図２〜図４を用いて説明したＴＦＴはバッファ回路等の様に高い耐圧性能を要求する高電圧駆動回路に専ら使用する。なお、図６（Ｃ）ではＮチャネル型ＴＦＴのみを記載しているが、実際に回路を構成する際は、Ｐチャネル型ＴＦＴを同時に形成して、ＣＭＯＳ構造を構成することも可能であることは言うまでもない。

また、ＬＤＤ領域を配置しないマルチゲイト型ＴＦＴはアクティブマトリクス回路を構成する画素ＴＦＴとして専ら使用する。ＬＤＤ領域を配置しない事は縞模様に見える表示欠陥を防ぐための対策となり、マルチゲイト型ＴＦＴの採用は耐圧を高めるための対策となる。

〔実施例２〕
本実施例では、ＬＤＤ領域を選択的に形成する手段について実施例１とは異なる手段を用いる場合の例を示す。具体的には、多孔質の陽極酸化膜を一旦全てのアルミニウム膜側面に形成し、後に選択的に除去する場合の例である。

基本的な説明は実施例１と同様であるので、ここでは変更点のみを図７を用いて説明する。

まず、実施例１の工程に従って図５（Ａ）と同じ状態を得る。この際、全てのアルミニウムのパターンは、後に多孔質の陽極酸化膜の膜厚分だけ内側に細くなることを考慮して、ゲイト電極の設計寸法よりも若干太めにパターン形成しておくことが望ましい。

次に、実施例１の２度目の陽極酸化と同じ条件で陽極酸化を行い、全てのアルミニウムのパターンの側面に多孔質の陽極酸化膜７０１〜７０５を形成する。（図７（Ａ））

次に、アルミニウムのパターン上に配置されていたレジストマスク５０７を除去し、再度、緻密な陽極酸化膜の形成を行う。本実施例では、実施例１と異なり陽極酸化用配線の分断を行っていないので、全てのアルミニウムのパターンに緻密な陽極酸化膜７０６〜７１０が形成される。（図７（Ｂ））

次に、ＣＭＯＳ構造を構成するＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを覆って再びレジストマスク７１１を形成する。（図７（Ｃ））

この状態で酢酸、リン酸、硝酸を混合した混酸を用いて多孔質の陽極酸化膜７０８〜７１０の除去を行う。

以上の過程を経て図７（Ｄ）に示す様な構造が得られる。この構造は基本的に図５（Ｃ）に示す構造と同一のものとなる（緻密な陽極酸化膜７０８〜７１０が形成されている点のみ異なる）。

従って、以降の工程は実施例１に従えば基本的には図６（Ｃ）に示す様な状態が得られる。ただし、本実施例では、全てのゲイト電極、ゲイト配線および容量線に緻密な陽極酸化膜７０６〜７１０が形成される点が実施例１とは異なる。

即ち、本実施例によればゲイト電極やゲイト配線等に発生するヒロックやウィスカーを効果的に抑制することが可能であり、これら突起物に起因する配線間ショート（短絡）などを防止することができる。

〔実施例３〕
実施例１では、アクティブマトリクス回路、即ち画素ＴＦＴの全てをＮチャネル型ＴＦＴで構成する例を示したが、画素ＴＦＴをＰチャネル型ＴＦＴで構成しても良い。

画素ＴＦＴをＰチャネル型ＴＦＴとするには、図６（Ａ）に示す工程において画素ＴＦＴとなる領域にはレジストマスク５３６を配置しない構成とし、Ｂイオンの注入を行えば良い。

画素ＴＦＴをＰチャネル型ＴＦＴとすると、画素ＴＦＴの耐劣化性が向上するため、信頼性の高い画像表示領域を構成することができる。

〔実施例４〕
実施例１では、バッファ回路を構成する図２〜図４を用いて説明したＴＦＴをＮチャネル型ＴＦＴで構成する例を示したが、Ｐチャネル型ＴＦＴで構成しても良い。また、Ｎチャネル型とＰチャネル型の両方を形成してＣＭＯＳ構造を構成することも可能である。

バッファ回路をＰチャネル型ＴＦＴで構成するには、図６（Ａ）に示す工程においてバッファ回路を構成するＴＦＴとなる領域にはレジストマスク５３６を配置しない構成とし、Ｂイオンの注入を行えば良い。

バッファ回路をＰチャネル型ＴＦＴで構成すると、従来の高い耐圧性に加えてさらに耐劣化性も向上するため、信頼性の高い画像表示領域を構成することが可能である。

〔実施例５〕
本発明においてアクティブマトリクス回路を構成する画素ＴＦＴに対してＬＤＤ領域を設けない理由として、ＬＤＤ領域に起因するオン電流のバラツキが、縞模様に見える表示欠陥の原因となっていることは既に述べた。

しかし、本発明により画素ＴＦＴにＬＤＤ領域を配置しない構成としても、例えばソース領域やドレイン領域の導電性がバラツキを持ってしまえば、その影響を受けてオン電流にもバラツキが発生してしまう。

従って、ソース領域およびドレイン領域を形成するＮ型もしくはＰ型の導電層のシート抵抗は、そのバラツキの影響が階調表示に悪影響を及ぼさない程度にまで十分小さくなくてはならない。

本発明者らの解析結果によれば、ソース領域およびドレイン領域のシート抵抗が１×10³ Ω／□以下、好ましくは0.5 ×10³ Ω／□以下であれば、上記問題を生じない表示装置を構成することが可能である。

なお、実施例１に示した条件による不純物イオン注入を行った場合、Ｎ型とＰ型のどちらのソース領域およびドレイン領域のシート抵抗も、300 〜500 Ω／□の範囲に納まるものであった。

〔実施例６〕
実施例１または実施例２において、図６（Ｃ）に示される様に図２〜図４を用いて説明したＴＦＴは低濃度不純物領域を配置しない構成であったが、低濃度不純物領域を配置した構成とすることも可能である。

実施例１に記載した方法に従って選択的に低濃度不純物領域を設ける場合、多孔質の陽極酸化膜を形成しないアルミニウムのパターンを陽極酸化用配線と切り離す際に、図２〜図４を用いて説明したＴＦＴのゲイト電極となるアルミニウムのパターンを切り離さなければ良い。

こうすることで、２度目の陽極酸化の際に多孔質の陽極酸化膜が形成されるので、実施例１と同様のイオン注入工程を行えば低濃度不純物領域を配置することが可能である。

また、実施例２に記載した方法に従って選択的に低濃度不純物領域を設ける場合、図７（Ｃ）の工程において、図２〜図４を用いて説明したＴＦＴをレジストマスク７１２で覆ってしまえば良い。

こうすることで、多孔質の陽極酸化膜７０３を残すことができるので実施例１と同様のイオン注入工程を行えば低濃度不純物領域を配置することが可能である。

以上の様にして、図２〜図４を用いて説明したＴＦＴに低濃度不純物領域を配置した場合の活性層の構成を図８に示す。

図８において、活性層８０１にはソース領域８０２、浮島領域８０３〜８０５、ドレイン領域８０６が同じ濃度の不純物イオンを注入して形成されている。また、図示しないゲイト電極で遮蔽されて不純物イオンの注入されなかった領域はベース領域８０７を形成する。

そして、上記２通りの方法により低濃度に不純物イオンを注入することにより浮島領域８０３〜８０５の周辺にはそれぞれ低濃度不純物領域８０８〜８１２が形成される。

この図２〜図４を用いて説明したＴＦＴはオフ動作時において、浮島領域８０３〜８０５とベース領域（この時、浮島領域とは逆の導電型を示している）との間にはＰＮ接合が形成される。半導体膜が多結晶状態や微結晶状態にある時は、この接合部分で強電界による劣化や接合状態の変化は生じやすい。

この様な時、図８に示す低濃度不純物領域８０８〜８１２は、上記ＰＮ接合部分に形成される強電界を緩和することができる点で有意である。

また、低濃度不純物領域８１２はオン動作時において導電領域８１３とドレイン８０６との間に形成される強電界を緩和するＬＤＤ領域となる。なお、ここで導電領域８１２とは、浮島領域８０３〜８０５と反転したベース領域８０７とで構成される領域を意味する。

また、上記方法以外に別の手段によりＬＤＤ領域を形成することもできる。例えば、活性層を構成する島状の半導体層を形成した後、必要箇所以外をレジストマスク等で隠して、所望の位置に選択的に不純物イオンを注入する。ただし、不純物イオンのドーズ量は、後に形成するソース／ドレイン領域よりも低濃度とする。

以上の様に、本実施例に従い図８に示す様な活性層を有する薄膜トランジスタを形成し、それを用いてバッファ回路を構成すると高い信頼性を有する回路を構成することができる。

〔実施例７〕
実施例１において、非晶質珪素膜を結晶化する際に結晶化を助長する触媒として利用する金属元素は、結晶化後の珪素膜中に残留することで何らかの悪影響を与える可能性があり好ましいものではない。

本発明者らの研究によれば、金属元素が偏析した場合にそこが電流の流れる経路となってオフ電流が増加する可能性が示唆されている。

特に、低オフ電流を要求する画素ＴＦＴにとってはオフ電流の増加は致命的な問題であり、画素電極の電荷保持時間、延いては液晶表示装置の画像表示能力に影響を与える。

そこで、本実施例では非晶質珪素膜に結晶化を助長する金属元素を導入する結晶化方法を採用するにあたって、アクティブマトリクス回路には金属元素を導入せず、周辺駆動回路には金属元素を導入する場合の例を示す。

結晶化を助長する金属元素を用いた結晶性珪素膜の形成方法についての詳細は本発明者らによる特開平6-232509号公報、特開平7-321339号公報に記載されているので、ここでは説明を省略することとする。当該公報によれば、金属元素としてはＮｉ（ニッケル）元素を用いるのが好ましい。

本実施例では、実施例１と同様の工程に従って非晶質珪素膜まで成膜したら、酸化珪素膜を500 〜1000Åの厚さに堆積する。この酸化珪素膜は金属元素（本実施例ではニッケルを例にとる）を選択的に導入するためのマスク材として機能するものである。

酸化珪素膜を堆積したら、周辺駆動回路を構成する領域のみに選択的に窓を設け、その上にニッケル元素の導入を行う。ニッケル元素の導入はニッケル塩溶液をスピンコートして、ニッケル元素を含んだ水膜を非晶質珪素膜表面に形成することにより行われる。

この状態で600 ℃4hr 程度の加熱処理を施すと、窓を開けた領域にのみニッケル元素が導入されているので、その領域のみで結晶化が進行する。即ち、周辺駆動回路となる領域は結晶性珪素膜となり、アクティブマトリクス回路となる領域は非晶質珪素膜のままとなる。

その後、酸化珪素膜でなるマスク材を除去して、基板全体に対してエキシマレーザーによるレーザーアニール処理を施すことにより、結晶性珪素膜の結晶化向上および非晶質珪素膜の結晶化を同時に行う。

以上の過程を経ると、周辺駆動回路はニッケル元素を含有した結晶性珪素膜で構成され、アクティブマトリクス回路はニッケル元素を含有しない結晶性珪素膜で構成することができる。

本実施例に示す構成とすると、アクティブマトリクス回路を構成する画素ＴＦＴの活性層にはニッケルのような金属元素が含まれない。従って、低オフ電流特性を有する画素ＴＦＴを形成できるので、高い画像表示能力を有する表示装置を作製することが可能となる。

〔実施例８〕
本実施例ではゲイト電極として導電性を付与した結晶性珪素膜を用いるシリコンゲイト型ＴＦＴを用いる場合の例を示す。シリコンゲイト型ＴＦＴでは、ＬＤＤ領域の形成方法が実施例１や実施例２とは異なるので、そこに注目して説明することとする。説明は図９を用いて行う。

まず、図９においてガラス基板９０１上には酸化珪素膜でなるバッファ層９０２が2000Åの厚さに成膜され、その上に周辺駆動回路を構成するＴＦＴの活性層９０３と、アクティブマトリクス回路を構成するＴＦＴの活性層９０４とを形成する。（図９（Ａ））

活性層を構成する手段については実施例１で既に説明したので、ここでの説明は省略する。

次に、活性層９０３、９０４を覆って酸化珪素膜でなるゲイト絶縁膜９０５を1200Åの厚さに成膜する。

そして、ゲイト絶縁膜９０５上に図示しない導電性を付与した結晶性珪素膜を成膜し、パターニングしてゲイト電極９０６、９０７を形成する。図示しない導電性を付与した結晶性珪素膜は、真性の結晶性珪素膜を成膜した後に一導電性を付与する不純物イオンを注入して形成する方法をとっても良い。

こうして、ゲイト電極９０６、９０７が得られたら、不純物イオンの注入を行い、ソース領域９０８、９１１およびドレイン領域９１０、９１３を形成する。例えば、Ｎチャネル型ＴＦＴを作製する場合、不純物イオンとしてＰイオンを用いれば良い。

また、ゲイト電極９０６、９０７の直下は不純物イオンが注入されず、実質的に真性な領域９０９、９１２が自己整合的に形成される。なお、領域９０９の一部および領域９１２は後にチャネル形成領域となる。

こうして、図９（Ｂ）の状態が得られる。図９（Ｂ）の状態が得られたら、ゲイト電極９０６、９０７の形成に利用した図示しないレジストマスクを除去し、再びレジストマスク９１４、９１５を形成する。本実施例の特徴は、レジストマスク９１４はゲイト電極９０６のみを覆う様に形成し、レジストマスク９１５はアクティブマトリクス回路側の素子全体を覆う様に形成する点にある。

このような状態で、フッ素系ガスを用いたドライエッチング法によりゲイト電極９０６の等方的なエッチングを行う。この時、ゲイト電極９０６の上面にはレジストマスク９１４が存在するので図９（Ｃ）の矢印が示す様な方向にエッチングが進行する。

次に、ゲイト電極９０６のエッチングが終了したら、レジストマスク９１４、９１５を除去して再度不純物イオンの注入を行う。この不純物イオンの注入工程は前の不純物イオン注入工程と同じ不純物イオンを、前回よりも低いドーズ量で行う。（図９（Ｄ））

こうして、９１６、９１７で示される領域にはソース領域９０８やドレイン領域９１０と比較して低濃度に不純物イオンの注入された低濃度不純物領域が形成される。なお、低濃度不純物領域９１６、９１７で挟まれた領域９１８はチャネル形成領域となる。

この時、チャネル形成領域９１８とドレイン領域９１０との間に配置される低濃度不純物領域９１７はＬＤＤ領域と一般的に呼ばれている。ＬＤＤ領域９１７はチャネル／ドレイン接合部にかかる強電界を緩和する効果を有する。

また、２度目の不純物イオン注入工程を行わなければ、領域９１６、９１７は実質的に真性のまま残り、ゲイト電極９０６により電圧を印加されないオフセットゲイト領域とすることができる。

領域９１６、９１７をオフセットゲイト領域とした場合においても、領域９１６、９１７は単なる抵抗成分として機能し、チャネル／ドレイン接合部にかかる強電界を緩和する効果を有する。

以上の様にして図９（Ｄ）に示す状態が得られる。これ以降の工程は実施例１と同様であるので説明は行わない。本実施例によれば、シリコンゲイト型ＴＦＴを作製する場合において選択的にＬＤＤ領域を配置することが可能となり、本発明を実施することができる。

〔実施例９〕
実施例１および実施例２では、薄膜トランジスタとしてプレーナ型ＴＦＴを形成する例を示したが、他のタイプのＴＦＴ、例えば逆スタガ型ＴＦＴを用いて本発明を実施することも可能である。

例えば、図６（Ｃ）に示す様なＣＭＯＳ構造を構成するＴＦＴを形成する場合でも、図２〜図４を用いて説明したＴＦＴを形成する場合でも基本的には同一手段により逆スタガ型ＴＦＴを構成することが可能である。

そこで、本実施例では一般的な構造を有する逆スタガ型ＴＦＴの作製工程例について、アクティブマトリクス回路と周辺駆動回路とに区別して説明する。説明は図１０を用いて行う。なお、逆スタガ型ＴＦＴの作製工程についての詳細は特開平5-275452号公報に記載されているので参照すると良い。

まず、図１０（Ａ）において１１は絶縁表面を有する基板（例えば、バッファ層を設けたガラス基板や石英基板）である。その上には導電性材料でなるゲイト電極１２、１３が形成される。

このゲイト電極１２、１３は後の珪素膜の結晶化を考慮して耐熱性に優れた材料であることが望ましい。また、ゲイト電極１２は周辺駆動回路を構成するＴＦＴに使用され、１３はアクティブマトリクス回路を構成するＴＦＴに使用されるものとする。

また、耐圧を高めるために公知の技術である陽極酸化法によりゲイト電極１２、１３の表面および側面に陽極酸化膜を形成してもよい。

次に、ゲイト絶縁膜として機能する酸化珪素膜１４をプラズマＣＶＤ法により形成し、その上に図示しない非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により形成する。この図示しない非晶質珪素膜は実施例１で示した手段により結晶化され、活性層を構成する結晶性珪素膜１５となる。（図１０（Ａ））

また、非晶質珪素膜を結晶化するのではなく、直接結晶性珪素膜を成膜することも可能である。結晶性珪素膜の成膜は減圧熱ＣＶＤ法を用いれば良い。

次に、結晶性珪素膜１５が得られたらパターニングを行い、周辺駆動回路を構成するＴＦＴに用いる活性層１６と、アクティブマトリクス回路を構成するＴＦＴに用いる活性層１７を形成する。

活性層の形成方法は上記手段に限ったものではなく、例えばチャネル形成領域上（ゲイト電極上）にレジストマスクを配置して、その上から不純物イオンの注入を行い、レジストの除去、パターニングを施した後にレーザーアニールを行って結晶化とソース領域およびドレイン領域の形成とを同時に行っても良い。

また、前記手段において、不純物イオンの注入の代わりにレジストマスクを配置した状態で導電性を付与した非晶質珪素膜を堆積し、それを不純物イオンの供給源としてソース領域およびドレイン領域の形成を行う方法もとれる。

次に、活性層１６、１７に対してＵＶ光の照射を行い、図示しない薄い酸化膜を活性層１６、１７の表面に形成する。この図示しない酸化膜は、後に形成するレジストマスクと活性層１６、１７とが直接触れない様にするための保護膜として機能する。

次に、図示しないレジストマスクを成膜して、それを裏面露光法によりパターニングしてチャネル形成領域上にのみにレジストマスク１８、１９を残す。こうして形成されたレジストマスク１８、１９は後のイオン注入工程においてマスク材として機能することになる。（図１０（Ｂ））

次に、一導電性を付与する不純物を露出した活性層１６、１７に対して注入する。この工程は公知のイオン注入法によればよい。

こうして、活性層１６、１７にはソース領域２０、２２およびドレイン領域２１、２３が形成される。（図１０（Ｃ））

次に、一旦レジストマスク１８、１９を除去して、再度レジストマスク２４、２５を形成する。この際、レジストマスク２４は先に形成したレジストマスク１８よりも細く形成しておくことが重要である。この細くした分が後に形成されるＬＤＤ領域の領域幅となる。

また、レジストマスク２５はアクティブマトリクス回路を構成する側のＴＦＴの全面を覆うようにして形成する。即ち、ＬＤＤ領域が形成されないようにマスクを形成する。

そして、前回よりも低いドーズ量でもって、同じ導電性を付与する不純物イオンの注入を行い、低濃度不純物領域２６、２７を形成する。また、この時レジストマスク２４によって不純物イオンの注入が行われなかった領域はチャネル形成領域２８となる。

なお、チャネル形成領域２８とドレイン領域２１との間に配置された低濃度不純物領域を一般的にはＬＤＤ領域と呼んでいる。

こうして、図１０（Ｄ）に示す状態が得られる。この状態において、周辺駆動回路（主としてシフトレジスタ回路やサンプリング回路）を構成するＴＦＴにはソース領域２０、チャネル形成領域２８、ドレイン領域２１、濃度不純物領域２６、２７が配置された構成となっている。

また、図中右側のアクティブマトリクス回路を構成するＴＦＴにはソース領域２２、チャネル形成領域２９、ドレイン領域２３が配置された構成となっている。

次に、レジストマスク２４、２５を除去した後、レーザーアニール等により不純物イオンの活性化を行う。このレーザーアニールによりイオン注入時に活性層が受けた損傷も回復する。

次に、層間絶縁膜３０として酸化珪素膜を成膜し、コンタクトホールを形成する。そして、導電性材料でなるソース電極３１、３３およびドレイン電極３２、３４を形成して、図１０（Ｅ）に示すような逆スタガ型ＴＦＴが完成する。

以上の様に、逆スタガ型ＴＦＴを用いても本発明は十分実施することができる。逆スタガ型ＴＦＴは活性層の下方にゲイト電極１２、１３が配置されているため、不純物イオンの活性化等にレーザーアニールを用いる場合、ゲイト電極１２、１３に遮蔽されることなく活性層全域に渡って均一な処理を行うことができるという利点を持つ。

また、その構造上に理由から基体１１からの汚染等に強く、信頼性の高いトランジスタを構成できる利点がある。

〔実施例１０〕
実施例１に示した工程でＣＭＯＳ構造を作製すると、Ｎチャネル型ＴＦＴもしくはＰチャネル型ＴＦＴのどちらかにはＬＤＤ領域が形成されない。

そこで、本実施例ではＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのどちらに対してもＬＤＤ領域を配置する作製工程例について図１１を用いて説明する。なお、説明はＣＭＯＳ構造の部分のみについて行う。

まず、図５（Ｃ）に示す状態におけるＣＭＯＳ構造を構成する領域を図１１（Ａ）に示す。なお、各符号は図５、図６で用いてものを引用する。

次に、ゲイト電極５１７、５１８および多孔質の陽極酸化膜５１３、５１４をマスクとしてゲイト絶縁膜５０６のドライエッチングを行い、島状のゲイト絶縁膜４１、４２を形成する。

次に、多孔質の陽極酸化膜５１３、５１４を混酸を用いて除去し、図１１（Ｂ）に示す状態を得る。

この状態で、まずＰイオンの注入を行う。このイオン注入により高濃度にＰイオンが注入された高濃度不純物領域４３〜４６が形成される。また、ゲイト絶縁膜４１、４２を通してＰイオンを注入された領域は、領域４３〜４６より低濃度にＰイオンの注入された低濃度不純物領域４７〜５０が形成される。なお、領域５１、５２はＰイオンが注入されず、実質的に真性な領域となる。

こうして、図１１（Ｃ）に示す状態が得られる。この状態で、Ｎチャネル型ＴＦＴ側にはソース領域４５、チャネル形成領域５２、ドレイン領域４６、低濃度不純物領域４９、５２が形成されている。

この場合、チャネル形成領域５２とドレイン領域４６との間に形成された低濃度不純物領域５０がＬＤＤ領域と呼ばれる。

次に、Ｎチャネル型ＴＦＴ側にレジストマスク５３を設け、Ｐ型導電性を付与するＢイオンの注入を行う。このイオン注入は、Ｐイオンの注入よりも高いドーズ量でもって行う。

その結果、領域４３、４４、４７、４８、５１の導電型はＮ型からＰ型へと反転し、Ｐチャネル型ＴＦＴのソース領域５４、チャネル形成領域５５、ドレイン領域５６、低濃度不純物領域５７、５８が形成される。

この場合、チャネル形成領域５５とドレイン領域５６との間に形成された低濃度不純物領域５８がＬＤＤ領域となる。

以降の工程は実施例１に従えば良く、レジストマスク５３を除去した後に、第１の層間絶縁膜５４７、ソース電極５４８、５４９、ドレイン電極５５２を形成すれば図１１（Ｅ）に示すＣＭＯＳ構造を構成することができる。

なお、本実施例においてＰイオン注入工程とＢイオン注入工程の順序を入れ換えても問題はない。

本実施例に示すＣＭＯＳ構造を構成すると、Ｐチャネル型ＴＦＴにもＬＤＤ領域を配置することが可能となるため、ＣＭＯＳ構造で構成する回路の信頼性を向上させることができる。

〔装置の説明１〕
図１２に示すのは、スポット状のレーザー光を照射することにより、アニールを行う装置である。

図には、矩形状のレーザービーム７０をミラー７１で反射し、非晶質珪素膜７４に照射する状態が模式的に示されている。

図には、レーザービームを７７で示されるような軌跡でもって照射し、非晶質珪素膜７４を結晶性珪素膜７５に変成する状態が示されている。

珪素膜はガラス基板７３上に形成さており、ステージ７２を７６で示すように２次元Ｘ−Ｙ方向に移動させることによって、７７で示されるような軌跡でレーザー光が照射される。

図１２に示すような構成は、大面積への照射には不利であるが、光学系が簡単であり、保守や調整が容易があるという特徴がある。

〔装置の説明２〕
以下に線状のレーザー光の照射を行う装置の概要を示す。図１３に示すのは、光学系によって線状に加工されたレーザー光１２００を非晶質珪素膜１２０４に照射して、結晶性珪素膜１２０５に変成する状態を示す模式図面である。

図１３において、非晶質珪素膜１２０４はガラス基板１２０３上に成膜されており、基板１２０３を載せたステージ１２０２が矢印１２０６の方向に移動することにより、ミラー１２０１で反射されたレーザー光が走査されて照射される構成を有している。

このような構成は、大面積に対してのレーザー光の照射を行うことができるという利点がある。しかし、光学系が複雑になり、またその調整が手間がかかるという欠点がある。

こような装置に利用されるレーザー光としては、ＫｒＦエキシマレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）を利用することができる。

アニールの形態としては、非晶質珪素膜を結晶性珪素膜に変成する工程、結晶性珪素膜の結晶性をさらに助長する工程、不純物イオンの注入後の活性化工程、等々がある。

アクティブマトリクス基板の回路構成の概略を示す図。 活性層の構成を示す図。 活性層のエネルギー状態を示す図。 活性層の動作原理の概略を示す図。 薄膜トランジスタの作製工程を示す図。 薄膜トランジスタの作製工程を示す図。 薄膜トランジスタの作製工程を示す図。 活性層の構成を示す図。 薄膜トランジスタの作製工程を示す図。 薄膜トランジスタの作製工程を示す図。 薄膜トランジスタの作製行程を示す図。 レーザー光の照射を状態を示す図。 レーザー光の照射を状態を示す図。

符号の説明

１００ アクティブマトリクス回路
１０１ 垂直走査駆動回路領域
１０２ 水平走査駆動回路領域
１０３、１０７ シフトレジスタ回路
１０４、１０８ レベルシフタ回路
１０５、１０９ バッファ回路
１０６ サンプリング回路
１１０ メモリ回路
１１１ ＣＰＵ回路
１１２ デジタル／アナログ変換回路
１１３ コントロール回路領域

Claims (5)

1. 薄膜トランジスタの島状半導体層は、第１の導電型を呈するソース領域と、前記第１の導電型を呈するドレイン領域と、前記ソース領域と前記ドレイン領域の間に存在し、真性もしくは前記第１の導電型とは逆の導電型を呈するベース領域と、前記第１の導電型を呈し、前記ソース領域と前記ドレイン領域とは前記ベース領域によって前記島状半導体層の外縁の一方および他方に交互に接するように分離された浮島領域と、を有し、
   前記ベース領域のみを経由して前記ソース領域から前記ドレイン領域へ至る経路は、前記ベース領域と前記浮島領域を順に経由して前記ソース領域から前記ドレイン領域へ至る経路よりも大きいことを特徴とするバッファ回路。
2. 請求項１において、
   前記薄膜トランジスタのオン電流の経路とオフ電流の経路とは異なることを特徴とするバッファ回路。
3. 請求項１又は２において、
   前記薄膜トランジスタのオフ電流は前記ベース領域のみを経路として流れることを特徴とするバッファ回路。
4. 請求項１乃至請求項３のいずれか一において、
   前記薄膜トランジスタのオン電流は前記ベース領域および前記浮島領域を経路として流れることを特徴とするバッファ回路。
5. 請求項１乃至請求項４のいずれか一に記載のバッファ回路を備えることを特徴とする表示装置。