JP4050004B2

JP4050004B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4050004B2
Application number: JP2001093724A
Authority: JP
Inventors: 克好松浦; 一章高井; 知広高松; 竜也横田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2008-02-20
Anticipated expiration: 2021-03-28
Also published as: JP2002289793A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表す電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を通す必要があり、比較的高い電圧を必要とする。
【０００３】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を一対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検査すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができる。
【０００４】
図１(a) 、(b) はＦｅＲＡＭのメモリセルの回路図を示す。
図１(a) は１ビットの情報の記憶に２つのトランジスタＴa,Ｔb と２つのキャパシタＣa,Ｃb を用いる２Ｔ／２Ｃ形式の回路であり、現在のＦｅＲＡＭに使用されている。１つのキャパシタＣa に“１”又は“０”の情報を記憶し、もう一方のキャパシタＣb に反対の情報を記憶するという相補的な動作をさせる。プロセスの変動に対して強い構成になるが、以下に述べる１Ｔ／１Ｃ形式に比べてセル面積が約２倍になる。
【０００５】
図１(b) は、１ビットの情報の記憶に１つのトランジスタＴ₁又はＴ₂と１つのキャパシタＣ₁又はＣ₂を用いる１Ｔ／１Ｃ形式の回路であり、ＤＲＡＭと構成が同じで、セル面積が小さくて高集積化が可能である。しかし、メモリセルから読み出された電荷が“１”の情報か“０”の情報かを判定するために、基準電圧が必要となる。この基準電圧を発生させるリファレンスセルＣ₀は、読み出しされる毎に分極を反転させることになるので、疲労によりメモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃは、判定のマージンが２Ｔ／２Ｃに比べて狭くなり、プロセスの変動に対して弱く、まだ実用化されていない。
【０００６】
ＦｅＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、LaドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、SrBi₂Ta₂O₉ (ＳＢＴ、Ｙ１）、SrBi₂(Ta,Nb)₂O₉（ＳＢＴＮ、ＹＺ）等のBi層状構造化合物等で形成される。
これらの強誘電体膜はゾルゲル法、スパッタ法等によって成膜される。通常、これらの成膜法により、下部電極上にアモルファス相の強誘電体膜を形成し、その後の熱処理によって強誘電体膜をペロブスカイト構造へと結晶化させる。良好なＦｅＲＡＭを作製するためには、強誘電体膜の結晶粒の配向を制御することも必要である。
【０００７】
強誘電体膜の結晶化は酸化性雰囲気で行われるため、キャパシタ電極はPt等の貴金属や酸化しても導電性のIrO₂、SrRuO₃、La_0.5Sr_0.5CoO₃等で形成される。
【０００８】
【発明が解決しようとする課題】
ところで、強誘電体キャパシタを形成するに当たっては、強誘電体膜直下の下部電極形成工程が重要である。
従来の下部電極として、絶縁膜上にチタン（Ti）とプラチナ（Pt）を順に形成した積層構造が使われていた。Ti膜を用いるのは、絶縁膜と下部電極との密着性を改善させるためである。Ti膜が無いと、半導体装置の製造工程途中でPt電極の膜剥がれが起こる可能性が高い。
【０００９】
Pt膜はスパッタ法で成膜されるが、高温で成膜を行うとTi膜との反応が生じ、結果として（１１１）面に強く自己配向しないで、ランダム配向した構造が得られてしまうため、室温で成膜を行っていた。Pt膜の結晶性は、その上に形成される強誘電体膜の膜質に影響を与える。
また、高融点金属であるPt膜の結晶粒は小さくてその粒径が２０ｎｍ程度の針状結晶となっていた。強誘電体キャパシタの特性をさらに良好にするためには、Pt膜の結晶粒を大きくして柱状結晶にすることが望まれる。
【００１０】
それらの解決方法として、Tiの代わりにTiO₂を用いることが考えられ、これによりPt成膜時の下地金属との反応が抑えられるので、Pt膜を５００℃と高温にて成膜でき、（１１１）面に強く配向したままでPt膜の結晶粒を１００〜１５０ｎｍと大きくし、柱状結晶にすることが可能になる。
しかし、脱ガスが施された絶縁膜の上にTiO₂膜を形成すると、TiO₂膜の結晶性が悪くなり、これがPt膜の結晶性を改善する能力を低下させてしまい、Pt膜上の強誘電体膜の結晶性の改善が不十分となってしまう。
【００１１】
本発明の目的は、特性の良好な強誘電体キャパシタを有する半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成され且つ平坦化面を有する第１絶縁膜と、前記第１絶縁膜の平坦化面上に形成され且つ前記第１絶縁膜より水分含有率が大きい酸化シリコン膜、又は酸化アルミニウム膜のいずれかよりなる第２絶縁膜を形成する工程と、前記第２絶縁膜上に形成された酸化チタン膜と、前記酸化チタン膜の上に形成されたプラチナよりなるキャパシタ下部電極と、前記キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを有することを特徴とする半導体装置によって解決される。上記した半導体装置において、前記第２絶縁膜として酸化アルミニウム膜を用いる場合には、前記酸化チタン膜を介さずに前記第２絶縁膜上にプラチナよりなるキャパシタ下部電極を形成してもよい。
【００１３】
上記した課題は、第１絶縁膜を半導体基板の上方に形成する工程と、前記第１絶縁膜の上面を平坦化する工程と、平坦化された前記第１絶縁膜を加熱して水分含有率を下げる工程と、前記第１絶縁膜上に前記第１絶縁膜よりも水分含有率の大きい酸化シリコン膜又は酸化アルミニウム膜よりなる第２絶縁膜を形成する工程と、前記第２絶縁膜上に酸化チタン膜を形成する工程と、前記酸化チタン膜の上にプラチナよりなるキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１４】
前記酸化チタン膜は、第２絶縁膜上に形成したチタン膜を熱酸化して形成することが好ましい。
上記した半導体装置の製造方法において、前記第２絶縁膜として前記酸化アルミニウム膜を形成する場合には、前記酸化チタン膜を形成せずに、前記第２絶縁膜上にプラチナよりなるキャパシタ下部電極を形成してもよい。
【００１５】
次に、本発明の作用について説明する。
本発明によれば、第１絶縁膜の表面を平坦化し、加熱により脱ガスした後に、その平坦化面上に酸化シリコン又は酸化アルミニウムよりなる第２絶縁膜を形成し、その上に酸化チタン膜を形成し、その後に、キャパシタの下部電極となるプラチナ膜を形成し、さらにキャパシタの誘電体膜と上部電極を形成している。この場合、酸化チタン膜は、第２絶縁膜上に形成したチタン膜を熱酸化して形成することが好ましい。
【００１６】
そのような工程によれば、脱ガスした第１絶縁膜の影響を第２絶縁膜により低減して結晶性の良いチタン膜を形成し、これを熱酸化して得られた酸化チタン膜は（２００）ピークが強くなり、その上に形成される粒径が１００〜１５０ｎｍの柱状の結晶のプラチナ膜の形成を助長させ、しかもプラチナ膜の剥離を防止している。この結果、そのようなプラチナ膜の上に形成された酸化物誘電体の結晶方位が所望の方向に揃うため、残留分極の大きさが最大化される。つまり、高信頼性を持つキャパシタを得ることができる。
【００１７】
なお、第２絶縁膜は加熱されないので、第２絶縁膜が第１絶縁膜と同じ材料、例えば酸化シリコンから構成されていても、第２絶縁膜に含有される水素や水は第１絶縁膜中のそれらよりも多くなるが、膜厚を調整することにより水素や水によるキャパシタへの影響を殆ど無視できる状態にすることができる。
さらに、別の本発明によれば、平坦化された第１絶縁膜を加熱した後に、その上に第２絶縁膜として酸化アルミニウム膜を形成し、さらに下部電極であるプラチナ膜を成膜することにより、プラチナ膜の膜剥がれのおそれが無く、Pt膜の粒径が１００〜１５０ｎｍと大きい状態で、プラチナ膜の結晶性を安定して良好にすることができる。
【００１８】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図２〜図７は、本発明の実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図である。
図２(a) に示す構造を形成するまでの工程を説明する。
【００１９】
まず、シリコン（半導体）基板１の表面に、活性領域３を囲む素子分離絶縁膜２を形成する。素子分離絶縁膜２は、ＬＯＣＯＳ法により形成してもよいし、シリコン基板１に溝を形成してその中に絶縁膜を埋め込む方法によって形成してもよい。また、シリコン基板１はｎ型でもｐ型でもよい。
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域の活性領域３と周辺回路領域（不図示）の活性領域に不純物を導入することにより、ｐウェル、ｎウェルを形成する。なお、本実施形態では、メモリセル領域の活性領域３にｐウェル３ａを形成している。
【００２０】
続いて、シリコン基板１の活性領域３表面上にゲート酸化膜４を形成した後に、基板全面に多結晶又は非晶質のシリコン膜とSiO₂保護膜６ａを順次形成する。その後、シリコン膜のうち、ｐ型ウェル３ａの上の部分にはｎ型不純物を、ｎ型ウェル（不図示）上の部分にはｐ型不純物を導入する。
その後に、シリコン膜とSiO₂膜をフォトリソグラフィー法によりパターニングすることにより、メモリセル領域内の活性領域３を通る２つのゲート電極５と、周辺回路領域の活性領域を通るゲート電極（不図示）を形成する。なお、メモリセル領域３上に形成されるゲート電極５はワード線を兼ねた形状に形成される。
【００２１】
続いて、ゲート電極５の両側のｐウェル３ａ内にｎ型不純物をイオン注入して低濃度のｎ型不純物拡散層を形成する。また、絶縁膜、例えばSiO₂膜をＣＶＤ法によりシリコン基板１の全面に形成した後に、その絶縁膜をドライエッチングで全面にわたって均一にエッチングしてゲート電極５の両側部分にのみ側壁絶縁膜６ｂとして残す。さらに、ゲート電極５と側壁絶縁膜６ｂをマスクにして活性領域３内に再びｎ型不純物をイオン注入して高濃度のｎ型不純物拡散層を形成する。これにより、ゲート電極５の両側には、低濃度と高濃度のｎ型不純物拡散層からなるＬＤＤ構造の第１、第２及び第３のｎ型不純物拡散層７ａ，７ｂが形成される。それらのｎ型不純物拡散層７ａ，７ｂはソース／ドレイン領域となる。
【００２２】
また、同様な方法により周辺回路領域にも、図示しないｎ型不純物拡散層とｐ型不純物拡散層が形成される。
以上の工程により、シリコン基板１へのＭＯＳトランジスタ８の基本的な構造の形成が終了する。なお、周辺回路領域ではＣＭＯＳも形成される。
以上の工程は、通常のＭＯＳトランジスタ製造工程であり、その他の公知の工程を用いてもよい。
【００２３】
次に、図２(b) に示すように、ＭＯＳＦＥＴ８を覆う厚さ２００ｎｍのSiONよりなる酸化防止膜９をシリコン基板１上にＣＶＤ法により形成した後に、酸化防止膜９の上に厚さ６００ｎｍのSiO₂膜１０をＣＶＤ法により成膜し、これらにより第１層間絶縁膜１１を形成する。なお、SiO₂膜１０を形成するための反応ガスとして例えばＴＥＯＳを用いる。
【００２４】
続いて、図２(c) に示すように、素子分離用絶縁膜２との界面からSiO₂膜１０上面までの第１層間絶縁膜１１の厚さが７８５ｎｍになるように、化学機械研磨（ＣＭＰ）法により第１層間絶縁膜１１を上面から研磨して平坦化する。
その後に、N₂雰囲気中、６５０℃、３０分間のアニールを行って第１層間絶縁膜１１の脱ガスを十分に行う。
【００２５】
次に、図３(a) に示すように、ＴＥＯＳを用いてＣＶＤ法により、強誘電体キャパシタの結晶性改善目的のSiO₂キャップ層１２を第１層間絶縁膜１１上に１３０ｎｍの厚さに形成する。
次に、強誘電体キャパシタの下部電極層となるPt／TiO₂積層を形成するために、まず、表１に示す条件で厚さ２０ｎｍのTi膜１３をスパッタ法によりSiO₂キャップ層１２上に形成する。
【００２６】
【表１】

【００２７】
続いて、図３(b) に示すように、ＲＴＡ（rapid thermal annealing)装置を用いて７００℃、６０秒、O₂雰囲気でTi膜１３を熱酸化して、Ti膜１３をルチル型結晶構造のTiO₂膜１３ａとする。そのような条件のＲＴＡ処理により形成されたTiO₂膜１３ａの厚さは５０ｎｍとなる。
このルチル型結晶構造のTiO₂膜１３ａを作成するには反応性スパッタでもよいがTi膜の高温による熱酸化法が望ましい。反応性スパッタによる作成では、シリコン基板１を高温で加熱する必要があるため、特別なスパッタチャンバ構成を必要とする。さらに、一般の炉による酸化よりも、ＲＴＡ装置による酸化の方がTiO₂膜の結晶性が良好になる。なぜなら、通常の加熱炉による酸化によれば、酸化しやすいTi膜は、低温においてルチル型結晶構造以外のいくつもの結晶構造を作るため、一旦、それを壊す必要が生じるためである。したがって、昇温速度の速いＲＴＡによる酸化の方が良好な結晶を形成するために有利になる。
【００２８】
なお、キャップ層１２として窒化物を用いると、その上のTi膜１３の膜質が改善されない傾向にある。
次に、図３(c) に示すように、TiO₂膜１３ａ上にキャパシタの下部電極１５である１５０ｎｍの厚さのPt膜をスパッタ法により形成する。その下部電極１５の形成条件の一例を表２に示す。
【００２９】
【表２】

【００３０】
次に、図４(a) に示すように、表３に示す条件でスパッタにより１８０ｎｍの厚さのＰＬＺＴ（強誘電体）膜１６を下部電極層１４上に形成する。
【００３１】
【表３】

【００３２】
さらに、O₂濃度２．５％であるArとO₂の混合雰囲気中にシリコン基板１を入れて、５８５℃、９０秒間、常温からの昇温速度１２５℃/secの条件で強誘電体膜であるＰＬＺＴ膜１６を急速熱処理を行う。このように、ＰＬＺＴ膜１６を不活性雰囲気中に置いて、低温で結晶化することにより、ＰＬＺＴ膜１６の結晶は望ましい＜１１１＞方向に優先配向する。
【００３３】
次に、図４(b) に示すように、上部電極層１７となる厚さが１５０ｎｍの酸化イリジウム（IrO₂）膜を表４に示す条件でスパッタ法によりＰＬＺＴ膜１６上に形成する。
【００３４】
【表４】

【００３５】
ここで、上部電極層１７として導電性酸化物であるIrO₂を用いたのは、ＰＬＺＴ膜１６の水素劣化耐性を向上させるためであるが、Pt膜、SrRuO₃（ＳＲＯ）を用いてもよい。しかし、Ptは水素分子に対して触媒作用があるために水素ラジカルを発生させ易く、これによりＰＬＺＴ膜１６を還元し、劣化させ易いのであまり好ましくはない。これに対して、IrO₂、ＳＲＯは触媒作用を持たないために水素ラジカルを発生させにくく、ＰＬＺＴ膜１６の水素劣化耐性が格段に向上する。
【００３６】
次いで、O₂濃度１％のArとO₂の混合雰囲気中にシリコン基板１をおいて、７２５℃２０秒、昇温速度１２５℃/secの条件で、ＰＬＺＴ膜１６の急速熱処理を行う。
上記したように、最初にＰＬＺＴ膜１６を５８５℃という低温において結晶化させると、ＰＬＺＴ膜１６の結晶は＜１１１＞方向に配向する。さらに、ＰＬＺＴ膜１６を微量の酸素雰囲気中に置き、より高温の７２５℃で熱処理することによって、ＰＬＺＴ膜１６の結晶格子中の酸素欠陥が補充されるだけではなく、ＰＬＺＴ膜１６に緻密化が起こる。
【００３７】
ところで、ＰＬＺＴ膜１６の緻密化をIrO₂の上部電極層１７を形成する前に行うとすれば、ＰＬＺＴ膜１６中のたくさんの気泡が一カ所に集まってしまい、これを表面から見ると、ＰＬＺＴ膜１６の粒界部にピンホールが開いた状態になってしまので好ましくない。
これに対して、IrO₂の上部電極層１７を堆積した後にＰＬＺＴ膜１６の緻密化の熱処理を行うと、ＰＬＺＴ膜１６の表面荒れが防止されて、非常にフラットなIrO₂／ＰＬＺＴ界面が得られる。その界面の欠陥が減少していることも容易に推察される。しかも、蒸気圧の高いことによるＰＬＺＴ膜１６中からのPbやPbO の脱離に対してもIrO₂がブロックすることによって防ぐことができる。
【００３８】
以上のように強誘電体膜であるＰＬＺＴ膜１６を緻密化させた後に、図４(c) に示すように、IrO₂よりなる上部電極層１７の上にキャパシタ上部電極のパターン形状を有するレジストパターン１８を形成し、そのレジストパターン１８をマスクにして上部電極層１７をパターニングしてこれをキャパシタの上部電極１７ａとする。その後、レジストパターン１８を除去する。
【００３９】
次に、図５(a) に示す構造を形成するまでの工程を説明する。
まず、O₂雰囲気中にシリコン基板１をおいて６５０℃、６０分間のアニールを行う。このアニールは、スパッタ及びエッチングによりＰＬＺＴ膜１６に入ったダメージを回復させるためのものである。
続いて、キャパシタ強誘電体のパターン形状を有するレジストパターン（不図示）を形成し、このレジストパターンをマスクにしてＰＬＺＴ膜１６をエッチングしてこれをキャパシタの強誘電体膜１６ａを形成する。
【００４０】
レジストパターンを除去した後に、水素によって還元されやすい強誘電体膜１６ａを保護するために、水素をトラップしやすいＰＬＺＴ膜をエンキャップ層１９としてスパッタにより２０ｎｍの厚さに形成する。さらに、エンキャップ層１９を、O₂雰囲気中、７００℃６０秒の条件で、昇温速度１２５℃/secの急速熱処理をする。
【００４１】
その後に、図５(b) に示すように、キャパシタ下部電極のパターン形状を有するレジストパターン２０をエンキャップ層１９上に形成し、レジストパターン２０をマスクにしてエンキャップ層１９、下部電極層１５及びTiO₂膜１３ａをエッチングし、これにより得られた下部電極層１５のパターンをキャパシタの下部電極１５ａとする。
【００４２】
レジストパターン２０を除去した後に、O₂雰囲気中にシリコン基板１を置いて、６５０℃、６０分間の条件でＰＬＺＴよりなる強誘電体膜１６ａの回復アニールを行う。
以上の工程により、パターニングされた下部電極１５ａ、強誘電体膜１６ａ及び上部電極１７ａによりメモリセル領域のキャパシタＣが形成される。
【００４３】
続いて、図５(c) に示すように、厚さ１５００ｎｍのSiO₂よりなる第２層間絶縁膜２１をＣＶＤ法によりシリコン基板１の全面に成膜してキャパシタＣを覆った後に、第２層間絶縁膜２１の表面をＣＭＰにより平坦化する。
次に、図６(a) に示すように、不純物拡散層７ａ，７ｂと下部電極２０のそれぞれの上に開口２２ａ，２２ｂ，２２ｄを有するレジストパターン２２を第２層間絶縁膜２１の上に形成した後に、レジストパターン２２をマスクに使用して第２層間絶縁膜２１、エンキャップ層１９、SiO₂キャップ層１２、第１層間絶縁膜１１をドライエッチングする。これにより、キャパシタＣの下部電極１５ａの上にコンタクトホール２１ｄが形成され、さらに、SiO₂キャップ層１２、第１層間絶縁膜１１を貫通して不純物拡散層７ａ，７ｂを露出するコンタクトホール２１ａ、２１ｂが形成される。その後にレジストパターン２２を除去する。
【００４４】
次に、図６(b) に示すように、コンタクトホール２１ａ，２１ｂ，２１ｄ中を埋める導電性プラグ２３ａ，２３ｂ，２３ｄを形成する工程に移る。
導電性プラグ２３ａ，２３ｂ，２３ｄを形成するために、まず、密着層としてTiN/Ti積層膜をスパッタ法によりコンタクトホール２１ａ，２１ｂ，２１ｄの内面と第２層間絶縁膜２１の上面に予め形成する。続いて、タングステン膜をTiN/Ti積層膜上に形成した後に、タングステン膜及びTiN/Ti積層膜をＣＭＰ法により研磨して第２層間絶縁膜２１の上面から除去することにより、それらの金属膜をコンタクトホール２１ａ，２１ｂ，２１ｄ内にのみ残して導電性プラグ２３ａ，２３ｂ，２３ｄとして使用する。
【００４５】
次に、図６(c) に示すように、導電性プラグ２３ａ，２３ｂ，２３ｄ及び第２層間絶縁膜２１の上に、導電性プラグ２３ａ，２３ｂ，２３ｄの酸化を防止するための酸化防止膜２４となるSiON膜を１００ｎｍの厚さにＣＶＤ法により成膜する。
その後に、図７(a) に示すように、キャパシタの上部電極１７ａの上に開口２５ａを有するレジストパターン２５を酸化防止膜２４上に形成し、さらに、レジストパターン２５をマスクにして酸化防止膜２４，第２層間絶縁膜２１及びエンキャップ層１９をドライエッチングし、これにより上部電極１７ａ上にコンタクトホール２１ｅを形成する。その後にレジストパターン２５を除去する。
【００４６】
その後に、O₂雰囲気中で５５０℃、６０分間のアニールによって強誘電体膜１６ａの回復アニールを行う。
次に、図７(b) に示すように、酸化防止膜２４を全面エッチバックにより除去して導電性プラグ２３ａ，２３ｂ，２３ｄの上端を露出させる。
その後に、図７(c) に示すように、上部電極１７ａ上のコンタクトホール２１ｅ内と第２層間絶縁膜２１上にアルミニウム膜を形成し、ついで、アルミニウム膜をパターニングすることにより、ｐウェル３ａの両側の不純物拡散層７ａの上の導電性プラグ２３ａとキャパシタＣの上部電極１７ａを接続するための配線２６ａを形成し、同時にｐウェル３ａ中央の不純物拡散層７ｂの上の導電性プラグ２３ｂの上にビット線接続用の導電パッド２６ｂを形成し、さらにキャパシタＣの下部電極１５ａ上の導電性プラグ２３ｄに接続する配線２６ｄを形成する。
【００４７】
なお、上部電極１７ａと不純物拡散層７ａの電気的接続を窒化チタン(TiN) の局所配線を介して行い、その上に絶縁膜を介してビット線を形成してもよい。
続いて、図示しないが、第３層間絶縁膜、ビット線、カバー膜を成膜する。また、必要に応じて、層間絶縁膜、配線工程を繰り返し、多層配線を形成してもよい。
【００４８】
以上のようにして強誘電体キャパシタを有するＦｅＲＡＭメモリセル構造が形成される。
次に、強誘電体キャパシタの下部電極１５ａを構成するPt膜１４の下地依存性について説明する。
まず、Ti膜の結晶性の調査結果について図８を参照して説明し、その後に、Ti膜を酸化して得られるTiO₂膜とその上に形成されるPt膜の結晶性について図９を参照して説明する。
【００４９】
本発明者は、上記したキャップ層１２の効果について従来工程と比較する実験を行った。その実験は、絶縁膜をＣＶＤ法により成膜した後に、その絶縁膜上に幾つかのプロセスステップでTi膜をスパッタで形成してTi膜の結晶性がどのように異なるか調べた。
まず、５種類のテストプロセス（ＴＰ）ウェハを形成し、それぞれのＴＰウェハ上のTi（００２）ピーク強度をＸ線回折法により調査したところ図８に示すような結果が得られた。
【００５０】
比較の基準となるリファレンスのＴＰウェハとして、厚さ２００ｎｍのSiON膜と厚さ３００ｎｍのSiO₂膜を順次成膜した後にSiO₂膜上にTi膜をスパッタし、こTi膜の（００２）面のピーク強度を図８の“Reference ”で示すように「１」とし、これにより他のＴＰウェハを規格化する。
図８で“ＣＭＰ”と表記しているものは、厚さ２００ｎｍのSiON膜の上に厚さ６００ｎｍのSiO₂膜を形成し、SiO₂膜のうち３００ｎｍの厚さをＣＭＰ法により削り、その上にTi膜を形成したＴＰウェハである。その結果、Tiの（００２）ピーク強度は、リファレンスの８０％程度に下がってしまう。これは、ＣＭＰ後のスラリー除去で使用される希フッ酸処理によって、絶縁膜表面が荒れたためであると思われる。
【００５１】
図８で“ＢＥＬ−ＡＮ”と表記したものは、厚さ２００ｎｍのSiON膜の上に３００ｎｍのSiO₂膜を堆積した後に、N₂雰囲気中、６５０℃３０分間のアニールを行ってSiO₂膜の絶縁膜の脱ガスを行い、その後にSiO₂膜上にTi膜を形成したＴＰウェハである。こうすると、ＣＶＤ法で形成したSiO₂膜中の水分が十分除去されるが、Ti成膜時の水分（水の分圧）が低すぎてTi（００２）ピーク強度がリファレンスに比べて４０％とかなり下がるようである。吸湿がほとんどない熱酸化膜上でも同様な結果が得られることからも、この仮説が裏付けられる。しかし、脱ガス処理は、SiON膜やWSi ゲート中の水素も脱離させる効果があるので、水素耐性に乏しい強誘電体キャパシタを成膜する前には必要な工程である。そうしないと、強誘電体膜であるＰＬＺＴ膜の結晶化アニール時に、下地絶縁膜からの脱水素によって、強誘電体キャパシタが劣化してしまうことになる。
【００５２】
図８で“ＣＭＰ＆ＢＥＬ−ＡＮ”と表記したものは、SiON膜を２００ｎｍの厚さに成膜し、さらに６００ｎｍの厚さでSiO₂膜を成膜した後に、SiO₂膜の３００ｎｍの厚さをＣＭＰにより削った後、N2雰囲気中、６５０℃３０分間のアニールを行って脱ガスを行い、その後にSiO₂膜上にTi膜を形成したＴＰウェハである。そうすると、Ti（００２）ピーク強度は、リファレンスの２０％程度まで下がってしまった。
【００５３】
図８で“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”と表記したものは、SiON膜を２００ｎｍｎ成膜し、その上に６００ｎｍの厚さでSiO₂膜を成膜して、SiO₂膜の３００ｎｍの厚さをＣＭＰにより削った後で、N2雰囲気中、６５０℃、３０分間のアニールを行って脱ガスを行い、その後にSiO₂膜上に上記実施形態のSiO₂キャップ層を１３０ｎｍの厚さに形成し、そのSiO₂キャップ層の上にTi膜を形成したＴＰウェハである。その結果、ＣＭＰ、ＢＥＬ−ＡＮ工程を経ているにもかかわらず、Ti膜の（００２）ピークがリファレンスの８０％まで回復していた。SiO₂キャップ層の有無で比較すると、４倍の結晶性の改善であった。
【００５４】
以上のことから、“ＣＭＰ”と“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”のTi膜が最も（００２）ピークが高いことがわかった。なお、“ＣＭＰ”のＴＰウェハ上のTi膜も（００２）ピークが高いが、下地であるSiO₂膜の脱ガス処理が施されていないので良好な強誘電体キャパシタを形成するための対策としては用いられない。
【００５５】
次に、上記した５種類のＴＰウェハのTi膜をそれぞれ熱酸化してTiO₂膜を形成し、そのTiO₂膜の上にPt膜を形成した場合のPt膜の（２２２）のピーク強度を比較したところ、図９に示すような結果が得られた。Pt膜の（２２２）のピーク強度が高いほどその上に形成される強誘電体膜の膜質が良くなる。
図９は、Ｘ線回折測定から得られた回折ピーク強度を、処理が異なる下地絶縁膜毎に規格化してプロットしたものである。なお、それぞれのTiO₂は、２０ｎｍのTi膜を６００℃、６０分で熱酸化して作成したものである。
【００５６】
図９の“Good TiO₂"は、図８の“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”のTi膜を熱酸化してTiO₂膜を形成した後に、TiO₂膜上にPt膜を形成したものであり、その酸化前のTi膜の（００２）ピークを「１」とし、酸化後のTiO₂膜の（２００）ピークを「１」とし、その上にPt膜の（２２２）ピークを「１」として、これによりその他のＴＰウェハを規格化している。
【００５７】
図９の“Bad TiO₂" は、図８の“ＢＥＬ−ＡＮ”と“ＣＭＰ＆ＢＥＬ−ＡＮ”のTi膜を熱酸化してTiO₂膜を形成した後に、TiO₂膜上にPt膜を形成したものである。
なお、図９の“Al₂O₃”は、Al₂O₃膜の上に直にPt膜を形成したものであり、これについては第２実施形態において説明する。
【００５８】
図９によれば、TiO₂のルチル結晶構造の（２００）ピークが弱いと、Pt（２２２）ピークが弱くなっていることが分かる。強いTiO₂（２００）ピークのものは、アモルファスであるAl₂O₃膜上のPt膜に比べて、Pt（２２２）ピークが強くなっていることから、Ptの（１１１）配向性を助長させている。さらに、Ti（００２）ピークが弱いと、それを酸化して得られるTiO₂（２００）ピークが弱くなっていることが分かる。
【００５９】
したがって、良好な結晶性を持つ高温成膜のPtの下部電極層を得るためには、Tiの（００２）ピークを強くする必要があり、このことから、図８の“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”、即ち上記した実施形態のキャパシタの形成工程が最も好ましいことがわかる。
ところで、図８に示した５種類のＴＰウェハ上のTi膜をそれぞれ酸化してTiO₂膜を形成し、その上にPt膜、ＰＬＺＴ膜、IrO₂電極を形成する工程を経て強誘電体キャパシタを形成し、それらの強誘電体キャパシタの分極電荷量Ｑ_swと疲労特性を測定したところ、表５に示すような結果が得られた。
【００６０】
表５によれば、“Reference ”と“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”の疲労特性が良いことから本実施形態による改善が見られることがわかる。疲労特性は、上部電極と下部電極の間に７Ｖ、１０⁷回、正負のパルスを印加し、初期のＱ_swを１００％として、疲労測定後、何％Ｑ_swが減少しているかをウェハ面内３点平均した値で示している。
【００６１】
なお、表５では疲労特性を測定した場合を示していて、各ＴＰウェハ上の強誘電体キャパシタのＱ_swはあまり差がないと思われるが、実際には“Reference ”と“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”の各ＴＰウェハ上に形成された強誘電体キャパシタのＱ_swは、その他のものよりも２μＣ／ｃｍ²程度大きくなる傾向にある。
【００６２】
【表５】

【００６３】
以上、実施形態に沿って説明したが、本発明は上記した実施形態に制限されるものではない、例えば、下部電極としてPt／Ti積層構造を用いた場合にも応用できるし、強誘電体材料としてＰＺＴ、ＰＬＺＴを用いる場合を主に説明したが、他の強誘電体材料も用いることもできる。例えば、ＳＢＴ、ＳＢＴＮ等を用いてもよい。また、上記実施形態では強誘電体膜の成膜をスパッタ法で行う場合を主に説明したが、他の成膜方法、例えばゾルゲル法、ＭＯＣＶＤ法等を用いることができる。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００６４】
なお、図３(a) に示したキャップ層１２を構成する材料としてSiO₂の代わりにAl₂O₃を適用してもよい。キャップ層１２となるAl₂O₃膜は、表６に示す条件で高周波スパッタにより例えば２０ｎｍの厚さに形成される。
【００６５】
【表６】

【００６６】
そのようなAl₂O₃のキャップ層１２の上にTi膜１３を形成し、そのTi膜１３を熱酸化してTiO₂膜１３ａを形成すると、Al₂O₃膜上のTiO₂膜１３ａの結晶性は、キャップ層１２としてSiO₂を用いた場合とほぼ同じになった。
（第２の実施の形態）
次に、本発明の第２実施形態に係る半導体装置の製造工程を説明する。
【００６７】
まず、図２(a) 〜(c) に示したように、シリコン基板１にＭＯＳトランジスタ８を形成し、その上に第１層間絶縁膜１１を形成し、第１層間絶縁膜１１の表面をＣＭＰ法により平坦化するまでの工程は第１実施形態と同様である。
続いて図１０(a) に示すように、第１層間絶縁膜１１の平坦化面上にAl₂O₃よりなるキャップ層１２ａを高周波スパッタにより２０ｎｍの厚さに形成する。そのスパッタ条件は、例えば表６と同じにする。
【００６８】
この後に、図１０(b) に示すように、キャップ層１２ａの上にPt/TiO₂積層構造ではなく、下部電極膜１４として膜厚１５０ｎｍの単層構造のPt膜をスパッタにより形成する。スパッタ条件は例えば時間を１８２秒とし、その他は表２と同じとする。
ここで、下部電極膜１４とその下地構造としてPt/TiO₂/SiO₂積層構造の代わりにPt/Al₂O₃積層構造を用いたのはプロセス安定性を向上させるためである。図９において説明したように、Al₂O₃はもともとアモルファスな材料なので、その下のSiO₂膜１０の影響を受けないし、さらに、Ti膜の堆積と、Ti膜の酸化の２工程を短縮できる利点もある。
【００６９】
そして、Pt膜を形成した後、第１実施形態と同様に、下部電極膜１４上にＰＬＺＴ膜１６、上部電極膜１７を順に堆積し、これらの膜をパターニングして上部電極１７ａ、強誘電体膜１６ａを形成し、それらの上にエンキャップ層１９を形成し、続いて、図１０(c) に示すように、下部電極膜１４をパターニングしてキャパシタＣの下部電極１４ａを形成する。その後の工程は第１実施形態と同様なので省略する。
【００７０】
以上の工程により形成されたキャパシタＣの下部電極１４ａの特性を調べるために、本発明者は、第１実施形態で採用したPt/TiO₂/SiO₂積層構造の上にＰＬＺＴ膜と上部電極を形成して強誘電体キャパシタを構成した場合のスイッチング電荷量等と、本実施形態のようにPt/Al₂O₃積層構造の上にＰＬＺＴ膜と上部電極を形成して強誘電体キャパシタを構成した場合のスイッチング電荷量等とを比較する実験を行って表７に示す結果を得た。
【００７１】
その実験は、５０μｍ角にパターニングされた上部電極１７ａとその下の下部電極膜１５にプローブを当てて測定を行った。
表７は、第１実施形態の下部電極構造と第２実施形態の下部電極構造の違いによるサンプルの電気的特性の結果を示している。
【００７２】
【表７】

【００７３】
表７中の第１列は、３Ｖ印加した時のスイッチング電荷量Ｑ_swをウェハ面内５点平均した値で示している。Pt/Al₂O₃のサンプルの方が、図９に示したように結晶性は悪かったけれども、Ｑ_swはPt／TiO₂のサンプルに迫る値になっている。
次の第２列は、５Ｖ印加した時のリーク電流を、同じようにウェハ面内５点で測定し、その最大値を表している。リーク電流に関しても、両者の下部電極構造のサンプルにおいて優位差は見られない。
【００７４】
最後の第３列は、７Ｖ、１０⁷回、正負のパルスを印加させて疲労特性を測定したものである。初期のＱ_swを１００％として、疲労測定後、何％Ｑ_swが減少しているかをウェハ面内３点平均した値で示している。こちらは、Pt／Al₂O₃のサンプルの方が若干良い結果になっている。
結局、Pt/Al₂O₃構造を用いても、Ｑ_swや疲労特性を悪化させることなく、プロセスの安定性を確保できることが分かった。また、Al₂O₃膜上のPt膜には膜剥がれが生じることはなかった。
【００７５】
なお、強誘電体膜としてＰＬＺＴを用いたが、その他のＰＺＴ又はＰＺＴ系材料や、SrBi₂Ta₂O₉、SrBi₂(Ta,Nb)₂O₉等のBi層状構造化合物等を用いてもよい。また、酸化物の高誘電体材料を用いるキャパシタにおいても、上記した下部電極の形成を採用してもよい。
【００７６】
【発明の効果】
以上述べたように本発明によれば、ＣＭＰを施しさらに脱ガス処理を行った絶縁膜上に、もう一度、絶縁膜を形成する工程を、キャパシタ用下部電極層を形成する前に追加するようにしたので、絶縁膜上に形成したTi膜の（００２）ピークを強くすることができ、しかも下部電極層であるPtの膜剥が生じるおそれが無くなり、Pt膜の粒径が１００〜１５０ｎｍと大きい状態で、Ptの結晶性を良好にすることができる。また、キャパシタの強誘電体膜では膜中の結晶方位が所望の方向に揃うため、残留分極の大きさが最大化される。つまり、高信頼性を持つ強誘電体キャパシタを得ることができる。
【００７７】
さらに、本発明の他の構造によれば、ＣＭＰを施した絶縁膜上に、もう一度、Al₂O₃膜を形成する工程を、キャパシタ用下部電極層を形成する前に追加し、ついで下部電極層であるPtをAl₂O₃膜上に成膜することにより、Ptの膜剥がれのおそれが無く、Pt膜の粒径が１００〜１５０ｎｍと大きい状態で、Ptの結晶性を安定して良好にすることができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、ＦｅＲＡＭメモリセルの回路図である。
【図２】図２(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その２）である。
【図４】図４(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その３）である。
【図５】図５(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その４）である。
【図６】図６(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その５）である。
【図７】図７(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その６）である。
【図８】図８は、本発明の実施形態によるTi膜とその他の工程によるTi膜の結晶を示す図である。
【図９】図９は、本発明の実施形態によるTi膜、TiO₂膜、Pt膜とその他の工程によるTi膜、TiO₂膜、Pt膜の結晶を示す図である。
【図１０】図１０(a) 〜(c) は、本発明の第２実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…活性領域、３ａ…ウェル、４…ゲート酸化膜、５…ゲート電極、６ａ…保護膜、６ｂ…側壁絶縁膜、７ａ，７ｂ，７ｃ…不純物拡散層、８…ＭＯＳトランジスタ、９…酸化防止膜、１０…SiO₂膜、１１…層間絶縁膜、１２，１２ａ…キャップ層、１３…Ti膜、１３ａ…TiO₂膜、１４，１５…下部電極層、１４ａ，１５ａ…下部電極、１６…ＰＬＺＴ膜、１６ａ…強誘電体膜、１７…上部電極層、１７ａ…上部電極、１８…レジストパターン、１９…エンキャップ層、２０…レジストパターン、２１…層間絶縁膜、２３ａ，２３ｂ，２３ｄ…導電性プラグ、２４…酸化防止膜、２５…レジストパターン、２６ａ…配線、２６ｂ…パッド、２６ｄ…配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a capacitor and a manufacturing method thereof.
[0002]
[Prior art]
Flash memories and ferroelectric memories (FeRAM) are known as nonvolatile memories that can store information even when the power is turned off.
A flash memory has a floating gate embedded in a gate insulating film of an insulated gate field effect transistor (IGFET), and stores information by accumulating charges representing stored information in the floating gate. For writing and erasing information, it is necessary to pass a tunnel current passing through the insulating film, and a relatively high voltage is required.
[0003]
FeRAM stores information using the hysteresis characteristics of ferroelectrics. A ferroelectric capacitor having a ferroelectric film as a capacitor dielectric between a pair of electrodes generates polarization according to the applied voltage between the electrodes, and has spontaneous polarization even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Information can be read out by examining this spontaneous polarization. FeRAM operates at a lower voltage than flash memory, and can perform high-speed writing with low power consumption.
[0004]
1A and 1B are circuit diagrams of FeRAM memory cells.
FIG. 1A shows a 2T / 2C type circuit using two transistors Ta and Tb and two capacitors Ca and Cb for storing 1-bit information, which is used in the current FeRAM. The complementary operation of storing “1” or “0” information in one capacitor Ca and storing the opposite information in the other capacitor Cb is performed. Although the structure is strong against process variations, the cell area is about twice that of the 1T / 1C format described below.
[0005]
In FIG. 1 (b), one transistor T is used for storing 1-bit information. ₁ Or T ₂ And one capacitor C ₁ Or C ₂ 1T / 1C type circuit using the same structure as DRAM, cell area is small, and high integration is possible. However, a reference voltage is required to determine whether the charge read from the memory cell is “1” information or “0” information. Reference cell C for generating this reference voltage ₀ Since the polarization is inverted every time it is read, it deteriorates faster than the memory cell due to fatigue. Further, 1T / 1C has a narrower judgment margin than 2T / 2C, is weak against process fluctuations, and has not yet been put into practical use.
[0006]
FeRAM ferroelectric films are made of PZT materials such as lead zirconate titanate (PZT) and La-doped PZT (PLZT), and SrBi. ₂ Ta ₂ O ₉ (SBT, Y1), SrBi ₂ (Ta, Nb) ₂ O ₉ It is formed of a Bi layered structure compound such as (SBTN, YZ).
These ferroelectric films are formed by a sol-gel method, a sputtering method, or the like. Usually, an amorphous phase ferroelectric film is formed on the lower electrode by these film forming methods, and the ferroelectric film is crystallized into a perovskite structure by subsequent heat treatment. In order to fabricate a good FeRAM, it is also necessary to control the orientation of crystal grains of the ferroelectric film.
[0007]
Since the crystallization of the ferroelectric film is performed in an oxidizing atmosphere, the capacitor electrode can be made of noble metal such as Pt or conductive IrO even when oxidized. ₂ , SrRuO _Three , La _0.5 Sr _0.5 CoO _Three Etc. are formed.
[0008]
[Problems to be solved by the invention]
By the way, in forming a ferroelectric capacitor, a lower electrode forming step immediately below the ferroelectric film is important.
As a conventional lower electrode, a laminated structure in which titanium (Ti) and platinum (Pt) are sequentially formed on an insulating film has been used. The Ti film is used to improve the adhesion between the insulating film and the lower electrode. Without the Ti film, there is a high possibility that the Pt electrode will peel off during the manufacturing process of the semiconductor device.
[0009]
The Pt film is formed by sputtering, but if it is formed at a high temperature, a reaction with the Ti film occurs, resulting in a structure that is randomly oriented without strong self-orientation in the (111) plane. The film was formed at room temperature. The crystallinity of the Pt film affects the film quality of the ferroelectric film formed thereon.
Moreover, the crystal grains of the Pt film, which is a refractory metal, were small and had a needle-like crystal with a grain size of about 20 nm. In order to further improve the characteristics of the ferroelectric capacitor, it is desired to increase the crystal grains of the Pt film to form columnar crystals.
[0010]
Instead of Ti, TiO instead of Ti ₂ As a result, the reaction with the base metal during the Pt film formation can be suppressed, so that the Pt film can be formed at a high temperature of 500 ° C., and the Pt film remains in a strong orientation on the (111) plane. Crystal grains can be made as large as 100 to 150 nm to form columnar crystals.
However, TiO on the degassed insulating film ₂ When the film is formed, TiO ₂ The crystallinity of the film is deteriorated, which reduces the ability to improve the crystallinity of the Pt film, and the crystallinity of the ferroelectric film on the Pt film is insufficiently improved.
[0011]
An object of the present invention is to provide a semiconductor device having a ferroelectric capacitor with good characteristics and a method for manufacturing the same.
[0012]
[Means for Solving the Problems]
The above-described problems include a first insulating film formed above a semiconductor substrate and having a planarized surface, and a first insulating film formed on the planarized surface of the first insulating film and from the first insulating film. moisture Forming a second insulating film made of either a silicon oxide film or an aluminum oxide film having a high content, a titanium oxide film formed on the second insulating film, and forming on the titanium oxide film A semiconductor device comprising: a platinum lower capacitor electrode; a capacitor dielectric film formed on the capacitor lower electrode; and a capacitor upper electrode formed on the capacitor dielectric film. Is done. In the semiconductor device described above, when an aluminum oxide film is used as the second insulating film, a capacitor lower electrode made of platinum may be formed on the second insulating film without using the titanium oxide film.
[0013]
The above-described problems include a step of forming a first insulating film above a semiconductor substrate, a step of flattening an upper surface of the first insulating film, Flattened Heating the first insulating film To reduce moisture content And on the first insulating film Higher moisture content than the first insulating film Forming a second insulating film made of a silicon oxide film or an aluminum oxide film; forming a titanium oxide film on the second insulating film; and forming a capacitor lower electrode made of platinum on the titanium oxide film. And a step of forming a capacitor dielectric film on the capacitor lower electrode, and a step of forming a capacitor upper electrode on the capacitor dielectric film. The
[0014]
The titanium oxide film is preferably formed by thermally oxidizing a titanium film formed on the second insulating film.
In the semiconductor device manufacturing method, when the aluminum oxide film is formed as the second insulating film, a capacitor lower electrode made of platinum is formed on the second insulating film without forming the titanium oxide film. It may be formed.
[0015]
Next, the operation of the present invention will be described.
According to the present invention, after the surface of the first insulating film is planarized and degassed by heating, the second insulating film made of silicon oxide or aluminum oxide is formed on the planarized surface, and the titanium oxide film is formed thereon. Thereafter, a platinum film to be a lower electrode of the capacitor is formed, and further, a dielectric film and an upper electrode of the capacitor are formed. In this case, the titanium oxide film is preferably formed by thermally oxidizing a titanium film formed on the second insulating film.
[0016]
According to such a process, the influence of the degassed first insulating film is reduced by the second insulating film to form a titanium film having good crystallinity, and the titanium oxide film obtained by thermally oxidizing the titanium film is ( 200) The peak is strengthened, and the formation of a platinum film of columnar crystals having a particle diameter of 100 to 150 nm formed thereon is promoted, and peeling of the platinum film is prevented. As a result, since the crystal orientation of the oxide dielectric formed on such a platinum film is aligned in a desired direction, the magnitude of remanent polarization is maximized. That is, a highly reliable capacitor can be obtained.
[0017]
Since the second insulating film is not heated, even if the second insulating film is made of the same material as the first insulating film, for example, silicon oxide, hydrogen and water contained in the second insulating film are not contained in the first insulating film. Although it is more than those in the inside, by adjusting the film thickness, the influence of hydrogen or water on the capacitor can be almost ignored.
Further, according to another aspect of the present invention, after the planarized first insulating film is heated, an aluminum oxide film is formed thereon as a second insulating film, and a platinum film as a lower electrode is further formed. Thus, there is no fear of peeling of the platinum film, and the crystallinity of the platinum film can be stably improved in a state where the particle size of the Pt film is as large as 100 to 150 nm.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
2 to 7 are cross-sectional views showing a process of forming FeRAM memory cells according to the embodiment of the present invention.
The steps required until the structure shown in FIG.
[0019]
First, the element isolation insulating film 2 surrounding the active region 3 is formed on the surface of the silicon (semiconductor) substrate 1. The element isolation insulating film 2 may be formed by a LOCOS method, or may be formed by a method of forming a groove in the silicon substrate 1 and embedding the insulating film therein. The silicon substrate 1 may be n-type or p-type.
After forming such an element isolation insulating film 2, impurities are introduced into the active region 3 of the memory cell region of the silicon substrate 1 and the active region of the peripheral circuit region (not shown) to form a p-well and an n-well. To do. In the present embodiment, the p-well 3a is formed in the active region 3 of the memory cell region.
[0020]
Subsequently, after forming a gate oxide film 4 on the surface of the active region 3 of the silicon substrate 1, a polycrystalline or amorphous silicon film and SiO on the entire surface of the substrate. ₂ The protective film 6a is formed sequentially. Thereafter, in the silicon film, an n-type impurity is introduced into a portion above the p-type well 3a, and a p-type impurity is introduced into a portion above the n-type well (not shown).
After that, silicon film and SiO ₂ By patterning the film by photolithography, two gate electrodes 5 passing through the active region 3 in the memory cell region and a gate electrode (not shown) passing through the active region in the peripheral circuit region are formed. The gate electrode 5 formed on the memory cell region 3 is formed in a shape that also serves as a word line.
[0021]
Subsequently, n-type impurities are ion-implanted into the p-well 3a on both sides of the gate electrode 5 to form a low-concentration n-type impurity diffusion layer. Also, an insulating film such as SiO ₂ After the film is formed on the entire surface of the silicon substrate 1 by the CVD method, the insulating film is uniformly etched over the entire surface by dry etching to leave the side wall insulating film 6 b only on both sides of the gate electrode 5. Further, n-type impurities are ion-implanted again into the active region 3 using the gate electrode 5 and the sidewall insulating film 6b as a mask to form a high concentration n-type impurity diffusion layer. As a result, the first, second and third n-type impurity diffusion layers 7a and 7b having an LDD structure composed of low-concentration and high-concentration n-type impurity diffusion layers are formed on both sides of the gate electrode 5. These n-type impurity diffusion layers 7a and 7b become source / drain regions.
[0022]
Further, an n-type impurity diffusion layer and a p-type impurity diffusion layer (not shown) are also formed in the peripheral circuit region by a similar method.
Through the above steps, the formation of the basic structure of the MOS transistor 8 on the silicon substrate 1 is completed. Note that a CMOS is also formed in the peripheral circuit region.
The above process is a normal MOS transistor manufacturing process, and other known processes may be used.
[0023]
Next, as shown in FIG. 2B, an anti-oxidation film 9 made of SiON having a thickness of 200 nm covering the MOSFET 8 is formed on the silicon substrate 1 by the CVD method, and then the anti-oxidation film 9 has a thickness of 600 nm. SiO ₂ The film 10 is formed by the CVD method, and the first interlayer insulating film 11 is formed thereby. In addition, SiO ₂ For example, TEOS is used as a reactive gas for forming the film 10.
[0024]
Subsequently, as shown in FIG. 2 (c), SiO from the interface with the element isolation insulating film 2 is formed. ₂ The first interlayer insulating film 11 is planarized by polishing from the upper surface by a chemical mechanical polishing (CMP) method so that the thickness of the first interlayer insulating film 11 up to the upper surface of the film 10 becomes 785 nm.
Then N ₂ The first interlayer insulating film 11 is sufficiently degassed by annealing at 650 ° C. for 30 minutes in an atmosphere.
[0025]
Next, as shown in FIG. 3 (a), SiO for the purpose of improving the crystallinity of a ferroelectric capacitor is formed by CVD using TEOS. ₂ A cap layer 12 is formed on the first interlayer insulating film 11 to a thickness of 130 nm.
Next, Pt / TiO which becomes the lower electrode layer of the ferroelectric capacitor ₂ In order to form a stacked layer, first, a Ti film 13 having a thickness of 20 nm is sputtered under the conditions shown in Table 1 by SiO 2. ₂ It is formed on the cap layer 12.
[0026]
[Table 1]

[0027]
Subsequently, as shown in FIG. 3 (b), using a rapid thermal annealing (RTA) apparatus, 700 ° C., 60 seconds, O ₂ The Ti film 13 is thermally oxidized in an atmosphere, and the Ti film 13 is made of TiO having a rutile crystal structure. ₂ The film 13a is used. TiO formed by RTA treatment under such conditions ₂ The thickness of the film 13a is 50 nm.
TiO with this rutile crystal structure ₂ Although reactive sputtering may be used to form the film 13a, a thermal oxidation method using a Ti film at a high temperature is desirable. In the production by reactive sputtering, since the silicon substrate 1 needs to be heated at a high temperature, a special sputtering chamber configuration is required. In addition, oxidation by RTA equipment is more TiO2 than oxidation by ordinary furnaces. ₂ The crystallinity of the film is improved. This is because, according to oxidation in a normal heating furnace, a Ti film that is easily oxidized forms several crystal structures other than the rutile crystal structure at a low temperature, so that it is necessary to break it once. Therefore, oxidation by RTA having a high temperature rising rate is advantageous in order to form better crystals.
[0028]
When nitride is used as the cap layer 12, the film quality of the Ti film 13 thereon tends not to be improved.
Next, as shown in FIG. ₂ A 150 nm thick Pt film, which is the lower electrode 15 of the capacitor, is formed on the film 13a by sputtering. An example of the conditions for forming the lower electrode 15 is shown in Table 2.
[0029]
[Table 2]

[0030]
Next, as shown in FIG. 4A, a 180 nm thick PLZT (ferroelectric) film 16 is formed on the lower electrode layer 14 by sputtering under the conditions shown in Table 3.
[0031]
[Table 3]

[0032]
In addition, O ₂ Ar and O with a concentration of 2.5% ₂ Then, the silicon substrate 1 is placed in the mixed atmosphere, and the PLZT film 16, which is a ferroelectric film, is subjected to rapid heat treatment at 585 ° C. for 90 seconds at a temperature rising rate of 125 ° C./sec. As described above, the PLZT film 16 is placed in an inert atmosphere and crystallized at a low temperature, whereby the crystals of the PLZT film 16 are preferentially oriented in the desirable <111> direction.
[0033]
Next, as shown in FIG. 4B, iridium oxide (IrO) having a thickness of 150 nm, which becomes the upper electrode layer 17, is formed. ₂ ) A film is formed on the PLZT film 16 by sputtering under the conditions shown in Table 4.
[0034]
[Table 4]

[0035]
Here, as the upper electrode layer 17, IrO which is a conductive oxide is used. ₂ Is used to improve the hydrogen degradation resistance of the PLZT film 16, but the Pt film, SrRuO _Three (SRO) may be used. However, since Pt has a catalytic action on hydrogen molecules, it is easy to generate hydrogen radicals, thereby reducing the PLZT film 16 and deteriorating it. In contrast, IrO ₂ , SRO has no catalytic action, so it is difficult to generate hydrogen radicals, and the hydrogen deterioration resistance of the PLZT film 16 is remarkably improved.
[0036]
Then O ₂ Ar and O at 1% concentration ₂ The PLZT film 16 is subjected to rapid heat treatment under the conditions of 725 ° C. for 20 seconds and a temperature increase rate of 125 ° C./sec.
As described above, when the PLZT film 16 is first crystallized at a low temperature of 585 ° C., the crystals of the PLZT film 16 are oriented in the <111> direction. Furthermore, by placing the PLZT film 16 in a small amount of oxygen atmosphere and performing heat treatment at a higher temperature of 725 ° C., not only the oxygen defects in the crystal lattice of the PLZT film 16 are replenished but also the PLZT film 16 is densified. Occur.
[0037]
By the way, the densification of the PLZT film 16 is performed using IrO. ₂ If this is performed before the upper electrode layer 17 is formed, many bubbles in the PLZT film 16 gather in one place, and when viewed from the surface, pinholes open in the grain boundary portions of the PLZT film 16. It is not preferable because it is in the state.
In contrast, IrO ₂ When the heat treatment for densifying the PLZT film 16 is performed after the upper electrode layer 17 is deposited, the surface roughness of the PLZT film 16 is prevented, and a very flat IrO ₂ / PLZT interface is obtained. It is easily guessed that defects at the interface are reduced. Moreover, IrO is also effective against the desorption of Pb and PbO from the PLZT film 16 due to the high vapor pressure. ₂ Can be prevented by blocking.
[0038]
After the PLZT film 16 which is a ferroelectric film is densified as described above, as shown in FIG. ₂ A resist pattern 18 having the pattern shape of the capacitor upper electrode is formed on the upper electrode layer 17 formed, and the upper electrode layer 17 is patterned using the resist pattern 18 as a mask to form an upper electrode 17a of the capacitor. Thereafter, the resist pattern 18 is removed.
[0039]
Next, steps required until a structure shown in FIG.
First, O ₂ The silicon substrate 1 is placed in the atmosphere and annealing is performed at 650 ° C. for 60 minutes. This annealing is for recovering damage that has entered the PLZT film 16 by sputtering and etching.
Subsequently, a resist pattern (not shown) having a capacitor ferroelectric pattern is formed, and the PLZT film 16 is etched using the resist pattern as a mask to form a capacitor ferroelectric film 16a.
[0040]
After removing the resist pattern, in order to protect the ferroelectric film 16a that is easily reduced by hydrogen, a PLZT film that easily traps hydrogen is formed as an encap layer 19 to a thickness of 20 nm by sputtering. Further, the encap layer 19 is ₂ Rapid heat treatment is performed at a temperature rising rate of 125 ° C./sec in the atmosphere at 700 ° C. for 60 seconds.
[0041]
Thereafter, as shown in FIG. 5B, a resist pattern 20 having the pattern shape of the capacitor lower electrode is formed on the encap layer 19, and the encap layer 19 and the lower electrode layer 15 are formed using the resist pattern 20 as a mask. And TiO ₂ The film 13a is etched, and the pattern of the lower electrode layer 15 obtained thereby is used as the lower electrode 15a of the capacitor.
[0042]
After removing the resist pattern 20, O ₂ The silicon substrate 1 is placed in an atmosphere, and recovery annealing of the ferroelectric film 16a made of PLZT is performed at 650 ° C. for 60 minutes.
Through the above steps, the patterned lower electrode 15a, ferroelectric film 16a and upper electrode 17a form a capacitor C in the memory cell region.
[0043]
Subsequently, as shown in FIG. 5 (c), SiO having a thickness of 1500 nm. ₂ After the second interlayer insulating film 21 is formed on the entire surface of the silicon substrate 1 by CVD and covers the capacitor C, the surface of the second interlayer insulating film 21 is planarized by CMP.
Next, as shown in FIG. 6A, a resist pattern 22 having

openings

22a, 22b and 22d on the impurity diffusion layers 7a and 7b and the lower electrode 20 is formed on the second interlayer insulating film 21. Next, as shown in FIG. After that, using the resist pattern 22 as a mask, the second interlayer insulating film 21, the encap layer 19, SiO 2 ₂ The cap layer 12 and the first interlayer insulating film 11 are dry etched. As a result, a contact hole 21d is formed on the lower electrode 15a of the capacitor C, and further, SiO 2 ₂

Contact holes

21a and 21b are formed through the cap layer 12 and the first interlayer insulating film 11 to expose the impurity diffusion layers 7a and 7b. Thereafter, the resist pattern 22 is removed.
[0044]
Next, as shown in FIG. 6B, the process proceeds to a step of forming

conductive plugs

23a, 23b, and 23d that fill the

contact holes

21a, 21b, and 21d.
In order to form the

conductive plugs

23a, 23b, and 23d, first, a TiN / Ti laminated film is previously formed as an adhesion layer on the inner surfaces of the

contact holes

21a, 21b, and 21d and the upper surface of the second interlayer insulating film 21 by sputtering. . Subsequently, after the tungsten film is formed on the TiN / Ti laminated film, the tungsten film and the TiN / Ti laminated film are polished by the CMP method and removed from the upper surface of the second interlayer insulating film 21 to thereby form the metal films. Are used only as the

conductive plugs

23a, 23b, and 23d, leaving them only in the

contact holes

21a, 21b, and 21d.
[0045]
Next, as shown in FIG. 6C, an antioxidant film for preventing oxidation of the

conductive plugs

23a, 23b, 23d on the

conductive plugs

23a, 23b, 23d and the second interlayer insulating film 21. A SiON film to be 24 is formed to a thickness of 100 nm by a CVD method.
Thereafter, as shown in FIG. 7A, a resist pattern 25 having an opening 25a is formed on the antioxidant film 24 on the upper electrode 17a of the capacitor, and the antioxidant film is further formed using the resist pattern 25 as a mask. 24, the second interlayer insulating film 21 and the encap layer 19 are dry-etched, thereby forming a contact hole 21e on the upper electrode 17a. Thereafter, the resist pattern 25 is removed.
[0046]
Then O ₂ Recovery annealing of the ferroelectric film 16a is performed by annealing at 550 ° C. for 60 minutes in an atmosphere.
Next, as shown in FIG. 7B, the antioxidant film 24 is removed by etching back the entire surface to expose the upper ends of the

conductive plugs

23a, 23b, and 23d.
Thereafter, as shown in FIG. 7 (c), an aluminum film is formed in the contact hole 21e on the upper electrode 17a and on the second interlayer insulating film 21, and then the aluminum film is patterned to form the p well 3a. A wiring 26a for connecting the conductive plug 23a on the impurity diffusion layer 7a on both sides and the upper electrode 17a of the capacitor C is formed, and at the same time, the conductive plug 23b on the impurity diffusion layer 7b in the center of the p well 3a. A conductive pad 26b for bit line connection is formed thereon, and a wiring 26d connected to the conductive plug 23d on the lower electrode 15a of the capacitor C is formed.
[0047]
Alternatively, the upper electrode 17a and the impurity diffusion layer 7a may be electrically connected via a local wiring of titanium nitride (TiN), and a bit line may be formed thereon via an insulating film.
Subsequently, although not shown, a third interlayer insulating film, a bit line, and a cover film are formed. Further, if necessary, the interlayer insulating film and the wiring process may be repeated to form a multilayer wiring.
[0048]
As described above, an FeRAM memory cell structure having a ferroelectric capacitor is formed.
Next, the base dependency of the Pt film 14 constituting the lower electrode 15a of the ferroelectric capacitor will be described.
First, the investigation results of the crystallinity of the Ti film will be described with reference to FIG. 8, and then TiO obtained by oxidizing the Ti film. ₂ The crystallinity of the film and the Pt film formed thereon will be described with reference to FIG.
[0049]
The inventor conducted an experiment for comparing the effect of the cap layer 12 with the conventional process. In the experiment, after an insulating film was formed by a CVD method, a Ti film was formed on the insulating film by sputtering in several process steps to examine how the crystallinity of the Ti film differs.
First, five types of test process (TP) wafers were formed, and the Ti (002) peak intensity on each TP wafer was examined by X-ray diffraction. As a result, the results shown in FIG. 8 were obtained.
[0050]
As a reference TP wafer for comparison, a 200 nm thick SiON film and a 300 nm thick SiON film are used. ₂ After sequentially forming the film, SiO ₂ A Ti film is sputtered on the film, and the peak intensity of the (002) plane of this Ti film is set to “1” as indicated by “Reference” in FIG. 8, thereby standardizing another TP wafer.
In FIG. 8, “CMP” indicates that a 600 nm thick SiON film is formed on a 200 nm thick SiON film. ₂ Form a film, SiO ₂ This is a TP wafer in which a 300 nm thickness of the film is cut by CMP and a Ti film is formed thereon. As a result, the (002) peak intensity of Ti falls to about 80% of the reference. This is presumably because the surface of the insulating film was roughened by dilute hydrofluoric acid treatment used for removing the slurry after CMP.
[0051]
In FIG. 8, “BEL-AN” indicates that a 300 nm SiON film is formed on a 200 nm thick SiON film. ₂ N after depositing the film ₂ Annealing is performed at 650 ° C. for 30 minutes in an atmosphere to obtain SiO ₂ Degas the insulating film of the film, and then SiO ₂ This is a TP wafer in which a Ti film is formed on the film. In this way, SiO formed by the CVD method ₂ Although the water in the film is sufficiently removed, the water (partial pressure of water) at the time of Ti film formation is too low, and the Ti (002) peak intensity seems to be considerably lowered to 40% compared to the reference. This hypothesis is supported by the fact that similar results are obtained even on a thermal oxide film that absorbs little moisture. However, the degassing process has an effect of desorbing hydrogen in the SiON film and the WSi gate, and is therefore a necessary process before forming a ferroelectric capacitor having poor hydrogen resistance. Otherwise, the ferroelectric capacitor deteriorates due to dehydrogenation from the base insulating film during the crystallization annealing of the PLZT film which is a ferroelectric film.
[0052]
In FIG. 8, “CMP & BEL-AN” indicates that a SiON film is formed to a thickness of 200 nm, and further a SiON film having a thickness of 600 nm. ₂ After film formation, SiO ₂ After the thickness of 300 nm of the film was shaved by CMP, degassing was performed by annealing at 650 ° C. for 30 minutes in an N 2 atmosphere, and then SiO 2 ₂ This is a TP wafer in which a Ti film is formed on the film. As a result, the Ti (002) peak intensity decreased to about 20% of the reference.
[0053]
In FIG. 8, “CMP & BEL-AN & SiO CAP” expresses a SiON film having a thickness of 200 nm and a thickness of 600 nm on the SiON film. ₂ A film is formed and SiO ₂ After the 300 nm thickness of the film was shaved by CMP, degassing was performed by annealing at 650 ° C. for 30 minutes in an N 2 atmosphere, and then SiO 2 ₂ The SiO of the above embodiment on the film ₂ A cap layer is formed to a thickness of 130 nm, and its SiO ₂ This is a TP wafer in which a Ti film is formed on a cap layer. As a result, despite the CMP and BEL-AN processes, the (002) peak of the Ti film was recovered to 80% of the reference. SiO ₂ Compared with the presence or absence of the cap layer, the crystallinity was improved 4 times.
[0054]
From the above, it was found that the (002) peak was highest in the “CMP” and “CMP & BEL-AN & SiO CAP” Ti films. The Ti film on the “CMP” TP wafer also has a high (002) peak, but the underlying SiO film ₂ Since the film is not degassed, it is not used as a countermeasure for forming a good ferroelectric capacitor.
[0055]
Next, the Ti films of the above five types of TP wafers are thermally oxidized to obtain TiO. ₂ Form a film and its TiO ₂ When the peak intensity of (222) of the Pt film when the Pt film was formed on the film was compared, the result as shown in FIG. 9 was obtained. The higher the (222) peak intensity of the Pt film, the better the film quality of the ferroelectric film formed thereon.
FIG. 9 is a plot of the diffraction peak intensities obtained from the X-ray diffraction measurement, normalized for each base insulating film with different processing. Each TiO ₂ Is produced by thermally oxidizing a 20 nm Ti film at 600 ° C. for 60 minutes.
[0056]
Figure 9 “Good TiO ₂ "Is the thermal oxidation of the Ti film of" CMP & BEL-AN & SiOCAP "in Fig. 8 and TiO ₂ After forming the film, TiO ₂ A Pt film is formed on the film, and the (002) peak of the Ti film before oxidation is set to “1”, and the oxidized TiO ₂ The (200) peak of the film is set to “1”, and the (222) peak of the Pt film is set to “1” thereon, thereby standardizing other TP wafers.
[0057]
9 “Bad TiO ₂ "Is a thermal oxidation of Ti films of" BEL-AN "and" CMP & BEL-AN "in FIG. ₂ After forming the film, TiO ₂ A Pt film is formed on the film.
In FIG. 9, “Al ₂ O _Three ”Al ₂ O _Three A Pt film is formed directly on the film, and this will be described in the second embodiment.
[0058]
According to FIG. 9, TiO ₂ It can be seen that when the (200) peak of the rutile crystal structure is weak, the Pt (222) peak is weak. Strong TiO ₂ (200) The peak is amorphous Al ₂ O _Three Since the Pt (222) peak is stronger than the Pt film on the film, the (111) orientation of Pt is promoted. Furthermore, if the Ti (002) peak is weak, TiO obtained by oxidizing it ₂ It can be seen that the (200) peak is weakened.
[0059]
Therefore, in order to obtain a Pt lower electrode layer with good crystallinity and formed at a high temperature, it is necessary to strengthen the (002) peak of Ti. From this, “CMP & BEL-AN & SiOCAP” in FIG. That is, it can be seen that the capacitor forming process of the above-described embodiment is most preferable.
By the way, the Ti films on the five kinds of TP wafers shown in FIG. ₂ A film is formed on it, Pt film, PLZT film, IrO ₂ Ferroelectric capacitors are formed through the process of forming electrodes, and the polarization charge quantity Q of these ferroelectric capacitors _sw When the fatigue characteristics were measured, the results shown in Table 5 were obtained.
[0060]
According to Table 5, since the fatigue characteristics of “Reference” and “CMP & BEL-AN & SiO CAP” are good, it can be seen that the improvement according to this embodiment can be seen. The fatigue characteristics are 7V, 10V between the upper electrode and the lower electrode. ⁷ Times, applying positive and negative pulses to the initial Q _sw Is 100%, and after fatigue measurement, what percentage Q _sw It is indicated by a value obtained by averaging three points in the wafer surface.
[0061]
Table 5 shows the case where the fatigue characteristics are measured, and the Q of the ferroelectric capacitor on each TP wafer. _sw However, in reality, the Q of the ferroelectric capacitor formed on each TP wafer of “Reference” and “CMP & BEL-AN & SiO CAP” _sw Is 2 μC / cm than the others ² It tends to be larger.
[0062]
[Table 5]

[0063]
As described above, the embodiments have been described. However, the present invention is not limited to the above-described embodiments. For example, the present invention can be applied to a case where a Pt / Ti laminated structure is used as a lower electrode, and a ferroelectric material. Although the case where PZT and PLZT are mainly used has been described, other ferroelectric materials can also be used. For example, SBT, SBTN, etc. may be used. In the above embodiment, the ferroelectric film is mainly formed by sputtering. However, other film forming methods such as a sol-gel method and an MOCVD method can be used. It will be apparent to those skilled in the art that other various modifications, improvements, and combinations can be made.
[0064]
As a material for forming the cap layer 12 shown in FIG. ₂ Instead of Al ₂ O _Three May be applied. Al to be the cap layer 12 ₂ O _Three The film is formed to a thickness of, for example, 20 nm by high frequency sputtering under the conditions shown in Table 6.
[0065]
[Table 6]

[0066]
Such Al ₂ O _Three A Ti film 13 is formed on the cap layer 12, and the Ti film 13 is thermally oxidized to obtain TiO. ₂ When the film 13a is formed, Al ₂ O _Three TiO on film ₂ The crystallinity of the film 13a is such that the cap layer 12 is made of SiO. ₂ It became almost the same as the case of using.
(Second Embodiment)
Next, a manufacturing process of the semiconductor device according to the second embodiment of the present invention will be described.
[0067]
First, as shown in FIGS. 2A to 2C, the MOS transistor 8 is formed on the silicon substrate 1, the first interlayer insulating film 11 is formed thereon, and the surface of the first interlayer insulating film 11 is formed. The steps until planarization by the CMP method are the same as those in the first embodiment.
Subsequently, as shown in FIG. 10A, Al is formed on the planarized surface of the first interlayer insulating film 11. ₂ O _Three A cap layer 12a is formed to a thickness of 20 nm by high frequency sputtering. The sputtering conditions are the same as in Table 6, for example.
[0068]
Thereafter, as shown in FIG. 10 (b), the Pt / TiO layer is formed on the cap layer 12a. ₂ Instead of the laminated structure, a single layer Pt film having a thickness of 150 nm is formed as the lower electrode film 14 by sputtering. The sputtering conditions are, for example, a time of 182 seconds and the other conditions are the same as in Table 2.
Here, the lower electrode film 14 and its underlying structure are Pt / TiO. ₂ / SiO ₂ Pt / Al instead of laminated structure ₂ O _Three The reason why the laminated structure is used is to improve process stability. As explained in FIG. 9, Al ₂ O _Three Is originally an amorphous material, so the underlying SiO ₂ There is an advantage that two steps of deposition of the Ti film and oxidation of the Ti film can be shortened without being influenced by the film 10.
[0069]
Then, after forming the Pt film, as in the first embodiment, a PLZT film 16 and an upper electrode film 17 are sequentially deposited on the lower electrode film 14, and these films are patterned to form an upper electrode 17a and a ferroelectric material. A film 16a is formed, and an encap layer 19 is formed thereon. Subsequently, as shown in FIG. 10C, the lower electrode film 14 is patterned to form the lower electrode 14a of the capacitor C. Subsequent steps are the same as those in the first embodiment, and are therefore omitted.
[0070]
In order to investigate the characteristics of the lower electrode 14a of the capacitor C formed by the above process, the present inventor has used the Pt / TiO employed in the first embodiment. ₂ / SiO ₂ The amount of switching charge when a ferroelectric capacitor is formed by forming a PLZT film and an upper electrode on the laminated structure, and Pt / Al as in this embodiment ₂ O _Three An experiment comparing the amount of switching charge and the like in the case where a ferroelectric capacitor is configured by forming a PLZT film and an upper electrode on the laminated structure, the results shown in Table 7 were obtained.
[0071]
The experiment was performed by applying a probe to the upper electrode 17a patterned to a 50 μm square and the lower electrode film 15 therebelow.
Table 7 shows the result of the electrical characteristics of the sample according to the difference between the lower electrode structure of the first embodiment and the lower electrode structure of the second embodiment.
[0072]
[Table 7]

[0073]
The first column in Table 7 shows the switching charge amount Q when 3V is applied. _sw Is shown as an average value of five points in the wafer surface. Pt / Al ₂ O _Three The sample of Q was poor in crystallinity as shown in FIG. _sw Is Pt / TiO ₂ It is close to the sample.
In the second column, the leakage current when 5 V is applied is similarly measured at five points on the wafer surface, and the maximum value is shown. Regarding the leakage current, there is no significant difference between the samples of the lower electrode structures.
[0074]
The last third column is 7V, 10 ⁷ The fatigue characteristics were measured by applying positive and negative pulses. Early Q _sw Is 100%, and after fatigue measurement, what percentage Q _sw It is indicated by a value obtained by averaging three points in the wafer surface. This is Pt / Al ₂ O _Three The sample is slightly better.
After all, Pt / Al ₂ O _Three Even if the structure is used, Q _sw It was found that the stability of the process can be ensured without deteriorating the fatigue characteristics. Also, Al ₂ O _Three The Pt film on the film did not peel off.
[0075]
Although PLZT is used as the ferroelectric film, other PZT or PZT-based materials, SrBi ₂ Ta ₂ O ₉ , SrBi ₂ (Ta, Nb) ₂ O ₉ Bi layered structure compounds such as may be used. In addition, the formation of the lower electrode described above may also be adopted in a capacitor using an oxide high dielectric material.
[0076]
【The invention's effect】
As described above, according to the present invention, the step of forming the insulating film once again on the insulating film that has been subjected to CMP and further degassed is added before the capacitor lower electrode layer is formed. As a result, the (002) peak of the Ti film formed on the insulating film can be strengthened, and there is no possibility that the Pt film as the lower electrode layer is peeled off, and the Pt film has a large particle size of 100 to 150 nm. Thus, the crystallinity of Pt can be improved. Further, in the ferroelectric film of the capacitor, since the crystal orientation in the film is aligned in a desired direction, the magnitude of remanent polarization is maximized. That is, a highly reliable ferroelectric capacitor can be obtained.
[0077]
Furthermore, according to another structure of the present invention, Al is once again formed on the insulating film subjected to CMP. ₂ O _Three A process of forming a film is added before the capacitor lower electrode layer is formed, and then the lower electrode layer Pt is added to Al. ₂ O _Three By forming the film on the film, there is no fear of peeling of the Pt film, and the crystallinity of the Pt film can be stably improved in a state where the particle diameter of the Pt film is as large as 100 to 150 nm.
[Brief description of the drawings]
FIGS. 1A and 1B are circuit diagrams of FeRAM memory cells. FIG.
FIGS. 2A to 2C are sectional views (No. 1) showing a process of forming a FeRAM memory cell according to the first embodiment of the present invention.
FIGS. 3A to 3C are cross-sectional views (No. 2) showing the formation process of the FeRAM memory cell according to the first embodiment of the present invention. FIGS.
FIGS. 4A to 4C are cross-sectional views (part 3) showing the formation process of the FeRAM memory cell according to the first embodiment of the present invention. FIGS.
FIGS. 5A to 5C are cross-sectional views (part 4) showing a process of forming an FeRAM memory cell according to the first embodiment of the present invention; FIGS.
FIGS. 6A to 6C are sectional views (No. 5) showing a process of forming a FeRAM memory cell according to the first embodiment of the present invention. FIGS.
FIGS. 7A to 7C are sectional views (No. 6) showing the formation process of the FeRAM memory cell according to the first embodiment of the present invention. FIGS.
FIG. 8 is a diagram showing crystals of a Ti film according to an embodiment of the present invention and a Ti film formed by other processes.
FIG. 9 illustrates a Ti film, TiO, according to an embodiment of the present invention. ₂ Film, Pt film and Ti film by other processes, TiO ₂ It is a figure which shows the crystal | crystallization of a film | membrane and a Pt film | membrane.
FIGS. 10A to 10C are cross-sectional views showing a process of forming a FeRAM memory cell according to the second embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon (semiconductor) substrate, 2 ... Element isolation insulating film, 3 ... Active region, 3a ... Well, 4 ... Gate oxide film, 5 ... Gate electrode, 6a ... Protective film, 6b ... Side wall insulating film, 7a, 7b, 7c ... impurity diffusion layer, 8 ... MOS transistor, 9 ... antioxidation film, 10 ... SiO ₂ Film: 11 ... Interlayer insulating film, 12, 12a ... Cap layer, 13 ... Ti film, 13a ... TiO ₂ Films 14, 15 ... lower electrode layer, 14a, 15a ... lower electrode, 16 ... PLZT film, 16a ... ferroelectric film, 17 ... upper electrode layer, 17a ... upper electrode, 18 ... resist pattern, 19 ... encap layer 20 ... resist pattern, 21 ... interlayer insulating film, 23a, 23b, 23d ... conductive plug, 24 ... antioxidation film, 25 ... resist pattern, 26a ... wiring, 26b ... pad, 26d ... wiring.

Claims

A first insulating film formed above the semiconductor substrate and having a planarized surface;
A second insulating film formed on the planarized surface of the first insulating film and made of either an aluminum oxide film or a silicon oxide film having a moisture content larger than that of the first insulating film;
A titanium oxide film formed on the second insulating film;
A capacitor lower electrode made of platinum formed on the titanium oxide film;
A capacitor dielectric film formed on the capacitor lower electrode;
A semiconductor device comprising a capacitor upper electrode formed on the capacitor dielectric film.

Forming a first insulating film above the semiconductor substrate;
Planarizing the upper surface of the first insulating film;
Heating the planarized first insulating film to reduce the moisture content;
Forming a second insulating film made of an aluminum oxide film or a silicon oxide film having a higher moisture content than the first insulating film on the first insulating film;
Forming a titanium oxide film on the second insulating film;
Forming a capacitor lower electrode made of platinum on the titanium oxide film;
Forming a dielectric film on the capacitor lower electrode;
And a step of forming a capacitor upper electrode on the dielectric film.

3. The method of manufacturing a semiconductor device according to claim 2 , wherein the titanium oxide film is formed by thermally oxidizing the titanium film after forming the titanium film on the second insulating film.

Forming a first insulating film above the semiconductor substrate;
Planarizing the upper surface of the first insulating film;
Heating the planarized first insulating film to reduce the moisture content;
Forming a second insulating film made of aluminum oxide on the first insulating film having a reduced moisture content;
Forming a capacitor lower electrode made of platinum on the second insulating film;
Forming a capacitor dielectric film on the capacitor lower electrode;
Forming a capacitor upper electrode on the capacitor dielectric film.