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KR100943011B1 - Semiconductor device and manufacturing method thereof - Google Patents

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KR100943011B1
KR100943011B1 KR1020077027353A KR20077027353A KR100943011B1 KR 100943011 B1 KR100943011 B1 KR 100943011B1 KR 1020077027353 A KR1020077027353 A KR 1020077027353A KR 20077027353 A KR20077027353 A KR 20077027353A KR 100943011 B1 KR100943011 B1 KR 100943011B1
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ferroelectric
interlayer insulating
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웬셍 왕
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

반도체 기판(10)의 위쪽에, 강유전체 커패시터를 형성한 후에, 강유전체 커패시터를 덮는 층간 절연막(48, 50, 52)을 형성한다. 다음으로, 층간 절연막(48, 50, 52)에, 상부 전극(40)까지 도달하는 컨택트 홀(53)을 형성한다. 이어서, 층간 절연막(48, 50, 52) 위에, 컨택트 홀(53)을 거쳐 상부 전극(40)에 전기적으로 접속되는 배선(58)을 형성한다. 상부 전극(40)을 형성함에 있어서, 도전성 산화물막(40a, 40b)을 형성한 후에, 도전성 산화물막(40a, 40b) 위에 Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막(40c)을 형성한다.

Figure R1020077027353

반도체 기억 장치, 강유전체 커패시터, 도전성 산화물막

After the ferroelectric capacitor is formed on the semiconductor substrate 10, the interlayer insulating films 48, 50, and 52 covering the ferroelectric capacitor are formed. Next, contact holes 53 reaching the upper electrode 40 are formed in the interlayer insulating films 48, 50, and 52. Subsequently, a wiring 58 is formed on the interlayer insulating films 48, 50, and 52 to be electrically connected to the upper electrode 40 via the contact hole 53. In forming the upper electrode 40, after the conductive oxide films 40a and 40b are formed, the cap film 40c made of a noble metal having a smaller catalytic action than Pt on the conductive oxide films 40a and 40b and having a thickness of 150 nm or less. ).

Figure R1020077027353

Semiconductor memory, ferroelectric capacitor, conductive oxide film

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}

본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리로 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method of manufacturing the same.

근래, 디지털 기술의 진전에 수반하여, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.In recent years, with the progress of digital technology, there is a tendency to process or store large amounts of data at high speed. For this reason, the high integration and high performance of the semiconductor device used for an electronic device is calculated | required.

그래서, 반도체 기억 장치(DRAM)의 고집적화를 실현하기 위해서, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 규소산화물 또는 규소질화물 대신에, 강유전체 재료 또는 고유전율 재료를 사용하는 기술에 대하여, 널리 연구 및 개발이 행해져 있다.Therefore, in order to realize high integration of a semiconductor memory device (DRAM), a technique of using a ferroelectric material or a high dielectric constant material instead of silicon oxide or silicon nitride as a capacitor insulating film of the capacitor constituting the DRAM has been widely studied and Development is done.

또한, 저전압으로 또한 고속으로의 기입 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해서, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 사용한 강유전체 메모리(FeRAM)에 대하여도, 활발하게 연구 및 개발이 행해져 있다.In addition, in order to realize a nonvolatile RAM capable of low-voltage and high-speed writing and reading operations, ferroelectric memory (FeRAM) using a ferroelectric film having a spontaneous polarization characteristic as a capacitive insulating film is actively researched and developed. Is done.

강유전체 메모리는 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는 1쌍의 전극간의 커패시터 유전체막으로서 강유전체막을 갖는 강유전체 커패시터가 메모리 셀마다 마련되어 있다. 강유전체에서는, 전극간의 인가 전압에 따라 분극이 생겨, 인가 전압이 제거되어도, 자발 분극이 남는다. 또한, 인가 전압의 극성이 반전되면, 자발 분극의 극성도 반전한다. 따라서, 자발 분극을 검출하면 정보를 판독할 수 있다. 그리고, 강유전체 메모리에는, 동작이 고속이며, 소비 전력이 낮고, 기입/판독의 내구성이 뛰어나다는 등의 특징이 있다.Ferroelectric memory stores information using the hysteresis characteristics of the ferroelectric. In a ferroelectric memory, a ferroelectric capacitor having a ferroelectric film as a capacitor dielectric film between a pair of electrodes is provided for each memory cell. In the ferroelectric, polarization occurs in accordance with the applied voltage between the electrodes, and spontaneous polarization remains even when the applied voltage is removed. In addition, when the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Therefore, when the spontaneous polarization is detected, the information can be read. In addition, the ferroelectric memory has characteristics such as high speed, low power consumption, and excellent writing / reading durability.

종래, 강유전체 커패시터의 상부 전극으로서는 도전성 산화물막이 사용되었고, 이에 접속되는 배선으로서, 배리어 메탈막 및 Al막으로 구성된 것이 공지되어 있다. 이 배선으로는, 배리어 메탈막에 100nm 이상의 두께가 요구되어, 두께가 150nm인 티탄 질화막이 사용되는 경우가 있다. 한편, 로직 회로부로는, 두께가 60nm인 티탄막과 두께가 30nm인 티탄 질화막의 적층체가 배리어 메탈막으로서 사용되는 경우가 있다. 이와 같이, 강유전체 메모리부와 로직 회로부 사이에서는, 배리어 메탈막의 구성이 상이하다.Conventionally, a conductive oxide film is used as an upper electrode of a ferroelectric capacitor, and a wiring metal connected to the ferroelectric capacitor is known to be composed of a barrier metal film and an Al film. As this wiring, a thickness of 100 nm or more is required for the barrier metal film, and a titanium nitride film having a thickness of 150 nm may be used. On the other hand, as a logic circuit part, the laminated body of the titanium film whose thickness is 60 nm and the titanium nitride film whose thickness is 30 nm may be used as a barrier metal film. As described above, the structure of the barrier metal film is different between the ferroelectric memory section and the logic circuit section.

또한, 강유전체 메모리에 대하여도 미세화의 요청이 있다. 그러나, Al막을 포함하는 배선을 사용하여 이 요청에 응하기는 곤란하다.There is also a request for miniaturization for ferroelectric memories. However, it is difficult to meet this request by using a wiring including an Al film.

그래서, 이들 문제를 해소하고자, 텅스텐을 함유하는 플러그를 사용함이 검토되었다.Therefore, in order to solve these problems, the use of a plug containing tungsten has been considered.

그러나, 이와 같은 플러그를 형성하기 위해서는, 글루(glue)막으로서 티탄막 또는 티탄 질화막을 형성한 후에, 고온의 환원 분위기 중에서 텅스텐막을 형성함이 필요하며, 이 때에 수소가 발생한다. 이 수소의 대부분은 티탄 질화막에 의해 블로킹되지만, 수소가 대량으로 발생한 경우에는, 상부 전극까지 도달하는 경우가 있다. 그리고, 상부 전극을 구성하는 도전성 산화물막, 예를 들면 이리듐 산화막을 환원해버린다. 이 결과, 도 6에 나타내는 바와 같이, 체적 수축에 수반하여 상부 전극과 플러그 사이에 공극이 발생하여, 컨택트 저항이 불안정해진다.However, in order to form such a plug, after forming a titanium film or a titanium nitride film as a glue film, it is necessary to form a tungsten film in a high-temperature reducing atmosphere, and hydrogen is generated at this time. Most of this hydrogen is blocked by the titanium nitride film. However, when a large amount of hydrogen is generated, it may reach the upper electrode. Then, the conductive oxide film constituting the upper electrode, for example, the iridium oxide film, is reduced. As a result, as shown in FIG. 6, a space | gap arises between an upper electrode and a plug with volume shrinkage, and contact resistance becomes unstable.

또한, 티탄막 또는 티탄 질화막이 도전성 산화물막 중의 산소에 의해 산화되어, 컨택트 저항이 상승하는 경우도 있다.In addition, a titanium film or a titanium nitride film may be oxidized by oxygen in the conductive oxide film, resulting in an increase in contact resistance.

이들 과제를 해결하려는 각종 상부 전극의 구조가 제안되어 있다(특허 문헌 1∼5). 그러나, 이들 구조에 의해서도, 컨택트 저항의 상승을 충분히 억제하여 안정한 것으로 하기는 곤란하다.Various upper electrode structures are proposed to solve these problems (Patent Documents 1 to 5). However, even with these structures, it is difficult to sufficiently suppress the increase in contact resistance and make it stable.

특허 문헌 1 : 일본 특개2000-349246호 공보Patent Document 1: Japanese Patent Application Laid-Open No. 2000-349246

특허 문헌 2 : 일본 특개2000-349253호 공보Patent Document 2: Japanese Patent Application Laid-Open No. 2000-349253

특허 문헌 3 : 일본 특개평9-251983호 공보Patent Document 3: Japanese Patent Application Laid-Open No. 9-251983

특허 문헌 4 : 일본 특개2000-133633호 공보Patent Document 4: Japanese Patent Application Laid-Open No. 2000-133633

특허 문헌 5 : 일본 특개2004-87978호 공보Patent Document 5: Japanese Patent Application Laid-Open No. 2004-87978

[발명의 개시][Initiation of invention]

본 발명의 목적은 강유전체 커패시터와 배선 사이의 컨택트 저항을 안정시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a semiconductor device capable of stabilizing contact resistance between a ferroelectric capacitor and a wiring, and a manufacturing method thereof.

본원 발명자는 상기 과제를 해결하고자 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양에 상도했다.MEANS TO SOLVE THE PROBLEM As a result of earnestly examining in order to solve the said subject, this inventor conceived in various aspects of the invention shown below.

본원 발명에 따른 반도체 장치에는, 반도체 기판의 위쪽에 형성되고, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터와, 상기 강유전체 커패시터를 덮고, 상기 상부 전극까지 도달하는 컨택트 홀이 형성된 층간 절연막과, 상기 층간 절연막 위에 형성되고, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속된 배선이 마련되어 있다. 그리고, 상기 상부 전극에는, 도전성 산화물막과, 상기 도전성 산화물막 위에 형성되고, Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막이 마련되어 있다.A semiconductor device according to the present invention includes a ferroelectric capacitor formed on an upper surface of a semiconductor substrate, the ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode, and a contact hole covering the ferroelectric capacitor and reaching the upper electrode; And a wiring formed on the interlayer insulating film and electrically connected to the upper electrode via the contact hole. The upper electrode is provided with a conductive oxide film and a cap film formed on the conductive oxide film and made of a noble metal having a smaller catalytic action than Pt, and having a thickness of 150 nm or less.

본원 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터를 형성한 후에, 상기 강유전체 커패시터를 덮는 층간 절연막을 형성한다. 다음으로, 상기 층간 절연막에, 상기 상부 전극까지 도달하는 컨택트 홀을 형성한다. 이어서, 상기 층간 절연막 위에, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속되는 배선을 형성한다. 그리고, 상기 강유전체 커패시터를 형성할 때에, 상기 상부 전극을 형성함에 있어서, 도전성 산화물막을 형성한 후에, 상기 도전성 산화물막 위에 Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막을 형성한다.In the method for manufacturing a semiconductor device according to the present invention, after forming a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode on a semiconductor substrate, an interlayer insulating film covering the ferroelectric capacitor is formed. Next, a contact hole reaching the upper electrode is formed in the interlayer insulating film. Subsequently, a wiring electrically connected to the upper electrode is formed on the interlayer insulating film via the contact hole. In forming the ferroelectric capacitor, in forming the upper electrode, after forming the conductive oxide film, a cap film having a thickness of 150 nm or less is formed on the conductive oxide film of a noble metal having a smaller catalytic action than Pt.

도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by the method according to the embodiment of the present invention.

도 2A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 공 정순으로 나타내는 단면도이다.FIG. 2A is a cross-sectional view showing the manufacturing method of the ferroelectric memory according to the first embodiment of the present invention in order of process.

도 2B는, 도 2A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2B is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2A.

도 2C는, 도 2B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2C is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2B.

도 2D는, 도 2C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2D is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2C.

도 2E는, 도 2D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2E is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2D.

도 2F는, 도 2E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2F is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2E.

도 2G는, 도 2F에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2G is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2F.

도 2H는, 도 2G에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2H is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2G.

도 2I는, 도 2H에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2I is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2H.

도 2J는, 도 2I에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2J is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2I.

도 2K는, 도 2J에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.FIG. 2K is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory in the order of the process, following FIG. 2J.

도 2L은, 도 2K에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2L is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2K.

도 2M은, 도 2L에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 2M is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 2L.

도 3은 Ir막의 두께와 텅스텐 플러그의 이상(異常) 산화의 관계를 나타내는 그래프이다.3 is a graph showing the relationship between the thickness of the Ir film and the abnormal oxidation of the tungsten plug.

도 4는 본 발명의 제2 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.4 is a cross-sectional view showing a ferroelectric memory according to the second embodiment of the present invention.

도 5A는 본 발명의 제3 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.5A is a cross-sectional view illustrating a method of manufacturing a ferroelectric memory according to the third embodiment of the present invention in order of process.

도 5B는, 도 5A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 5B is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 5A.

도 5C는, 도 5B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 5C is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 5B.

도 5D는, 도 5C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.FIG. 5D is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 5C.

도 5E는, 도 5D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.5E is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 5D.

도 5F는, 도 5E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.FIG. 5F is a cross-sectional view illustrating the method of manufacturing the ferroelectric memory following the process of FIG. 5E.

도 6은 상부 전극과 플러그 사이의 공극을 나타내는 전자 현미경 사진이다.6 is an electron micrograph showing the gap between the upper electrode and the plug.

[발명을 실시하기 위한 최량의 형태]Best Mode for Carrying Out the Invention

이하, 본 발명의 실시 형태에 대하여, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described concretely with reference to an accompanying drawing. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by the method according to the embodiment of the present invention.

이 메모리 셀 어레이에는, 일방향으로 뻗은 복수개의 비트선(3), 및 비트선(3)이 뻗은 방향에 대하여 수직인 방향으로 뻗은 복수개의 워드선(4) 및 플레이트선(5)이 마련되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합하도록 하여, 강유전체 메모리의 복수개의 메모리 셀이 어레이상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(기억부)(1) 및 MOS 트랜지스터(스위칭부)(2)가 마련되어 있다.The memory cell array is provided with a plurality of bit lines 3 extending in one direction, and a plurality of word lines 4 and plate lines 5 extending in a direction perpendicular to the direction in which the bit lines 3 extend. Further, a plurality of memory cells of the ferroelectric memory are arranged in an array so as to match with the lattice constituted by these bit lines 3, word lines 4 and plate lines 5. Each memory cell is provided with a ferroelectric capacitor (memory section) 1 and a MOS transistor (switching section) 2.

MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2) 한쪽의 소스·드레인은 비트선(3)에 접속되고, 다른 쪽의 소스·드레인은 강유전체 커패시터(1) 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(1)의 다른 쪽의 전극이 플레이트선(5)에 접속되어 있다. 또, 각 워드선(4) 및 플레이트선(5)은 그들이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은 그것이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 뻗은 방향, 비트선(3)이 뻗은 방향은, 각각 행방향, 열 방향이라 불리기도 한다. 단, 비트선(3), 워드선(4) 및 플레이트선(5)의 배치는 상술한 것에 한정되지 않는다.The gate of the MOS transistor 2 is connected to the word line 4. The source and drain of one of the MOS transistors 2 are connected to the bit line 3, and the other source and drain are connected to one electrode of the ferroelectric capacitor 1. The other electrode of the ferroelectric capacitor 1 is connected to the plate line 5. Each word line 4 and plate line 5 are shared by a plurality of MOS transistors 2 arranged in the same direction as the direction in which they extend. Similarly, each bit line 3 is shared by a plurality of MOS transistors 2 arranged in the same direction in which they extend. The direction in which the word line 4 and the plate line 5 extend and the direction in which the bit line 3 extends may be referred to as a row direction and a column direction, respectively. However, the arrangement of the bit line 3, the word line 4 and the plate line 5 is not limited to the above.

이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 마련된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.In the memory cell array of the ferroelectric memory configured as described above, data is stored in accordance with the polarization state of the ferroelectric film provided in the ferroelectric capacitor 1.

(제1 실시 형태)(1st embodiment)

다음으로, 본 발명의 제1 실시 형태에 대하여 설명한다. 단, 여기서는, 편의상, 반도체 장치의 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 2A∼도 2L은 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.Next, a first embodiment of the present invention will be described. However, here, the cross-sectional structure of a semiconductor device is demonstrated with the manufacturing method for convenience here. 2A to 2L are cross-sectional views showing the manufacturing method of the ferroelectric memory (semiconductor device) according to the first embodiment of the present invention in the order of process.

우선, 도 2A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(10)에, 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 이어서, 이온 주입법에 의해, 도펀트 불순물을 도입함으로써, 웰(14)을 형성한다. 이어서, 소자 영역에, 게이트 절연막(16), 게이트 전극(게이트 배선)(18), 절연막(19), 사이드웰 절연막(20) 및 소스/드레인 확산층(22)을 구비한 트랜지스터(24)를 형성한다. 이 트랜지스터(24)가 도 1 중의 MOS 트랜지스터(2)에 상당한다.First, as shown to FIG. 2A, the element isolation region 12 which defines an element region is formed in the semiconductor substrate 10, such as a silicon substrate, by the LOCOS (Local Oxidation of Silicon) method, for example. Next, the well 14 is formed by introducing dopant impurities by ion implantation. Subsequently, in the device region, a transistor 24 having a gate insulating film 16, a gate electrode (gate wiring) 18, an insulating film 19, a sidewell insulating film 20, and a source / drain diffusion layer 22 is formed. do. This transistor 24 corresponds to the MOS transistor 2 in FIG. 1.

이어서, 전면(全面)에, 예를 들면 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 예를 들면 막두께가 200nm인 SiON막(실리콘 산화 질화막)을 더 형성한다. 전면에 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 600nm인 실리콘 산화막을 더 형성한다. 이들 SiON막 및 실리콘 산화막으로 층간 절연막(26)이 구성된 다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(26)의 표면을 평탄화한다.Subsequently, a SiON film (silicon oxynitride film) having a film thickness of 200 nm is further formed on the entire surface, for example, by plasma CVD (Chemical Vapor Deposition) method. A silicon oxide film having a film thickness of, for example, 600 nm is further formed on the entire surface by the plasma TEOSCVD method. The interlayer insulating film 26 is formed of these SiON films and silicon oxide films. Next, the surface of the interlayer insulating film 26 is planarized, for example, by the CMP method.

이어서, 도 2B에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여 층간 절연막(26)에, 소스/드레인 확산층(22)에 달하는 컨택트 홀(32)과, 게이트 전극(게이트 배선)(18)에 달하는 컨택트 홀(도시않음)을 형성한다. 다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm∼60nm인 Ti막을 형성한다. 그 후, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 30nm∼50nm인 TiN막을 형성한다. Ti막 및 TiN막으로 배리어 메탈막(도시않음)이 구성된다.Next, as shown in FIG. 2B, a contact hole 32 reaching the source / drain diffusion layer 22 and a contact electrode reaching the gate electrode (gate wiring) 18 are formed in the interlayer insulating film 26 using a photolithography technique. Form a hole (not shown). Next, a Ti film having a film thickness of 20 nm to 60 nm is formed on the entire surface, for example, by a sputtering method. Thereafter, a TiN film having a film thickness of 30 nm to 50 nm is formed by, for example, sputtering or CVD. A barrier metal film (not shown) is formed of the Ti film and the TiN film.

다음으로, 전면에, 예를 들면 CVD법에 의해, 막두께가 500nm인 텅스텐막(도시않음)을 형성한다. CMP법에 의해, 층간 절연막(26)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(32) 등 내에 매립되고, 텅스텐을 함유하는 도체 플러그(34)가 형성된다.Next, a tungsten film (not shown) having a film thickness of 500 nm is formed on the entire surface, for example, by CVD. By the CMP method, the tungsten film and the barrier metal film are polished until the surface of the interlayer insulating film 26 is exposed. As a result, a conductor plug 34 embedded in the contact hole 32 or the like and containing tungsten is formed.

이어서, 도 2C에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 CVD법에 의해, 막두께가 100nm인 산화 방지막(28)을 형성한다. 산화 방지막(28)으로서는, 예를 들면 SiON막 또는 실리콘 질화막을 형성한다. 다음으로, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 130nm인 실리콘 산화막(30)을 형성한다. 계속해서, 질소(N2) 분위기 중에서 열처리를 행한다. 예를 들면, 열처리 온도는 650℃로 하고, 열처리 시간은 30분간∼60분간으로 한다.Next, as shown to FIG. 2C, the antioxidant film 28 whose film thickness is 100 nm is formed in the whole surface by the plasma CVD method, for example. As the antioxidant film 28, a SiON film or a silicon nitride film is formed, for example. Next, a silicon oxide film 30 having a film thickness of 130 nm is formed on the entire surface by, for example, plasma TEOSCVD. Subsequently, heat treatment is performed in a nitrogen (N 2 ) atmosphere. For example, heat processing temperature shall be 650 degreeC, and heat processing time shall be 30 minutes-60 minutes.

다음으로, 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼100nm(예를 들면 20nm)인 티탄막(36a)을 Pt막 밀착 층으로서 형성한다. 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 100nm∼300nm(예를 들면 175nm)인 Pt막(36b)을 하부 전극막으로서 더 형성한다. 티탄막(36a) 및 Pt막(36b)으로 강유전체 커패시터의 하부 전극막(36)이 구성된다.Next, as shown to FIG. 2D, the titanium film 36a whose film thickness is 20 nm-100 nm (for example, 20 nm) is formed as a Pt film adhesion layer on the whole surface, for example by sputtering method or CVD method. . On the entire surface, for example, by the sputtering method, a Pt film 36b having a film thickness of 100 nm to 300 nm (for example, 175 nm) is further formed as a lower electrode film. The lower electrode film 36 of the ferroelectric capacitor is formed of the titanium film 36a and the Pt film 36b.

이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법에 의해, 강유전체막(38)을 형성한다. 강유전체막(38)으로서는, 예를 들면 막두께가 100nm∼250nm(예를 들면 200nm)인 PZT막을 형성한다. 또, 강유전체막(38)의 형성 방법은 스퍼터링법에 한정되는 것은 아니다. 예를 들면, 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막(38)을 형성해도 좋다.Subsequently, as shown in FIG. 2D, the ferroelectric film 38 is formed on the entire surface by, for example, sputtering. As the ferroelectric film 38, for example, a PZT film having a film thickness of 100 nm to 250 nm (for example, 200 nm) is formed. The method of forming the ferroelectric film 38 is not limited to the sputtering method. For example, the ferroelectric film 38 may be formed by a sol-gel method, a metal organic deposition method, a MOCVD method, or the like.

이어서, 예를 들면 RTA(Rapid Thermal Annealing)법에 의해, 산소 분위기 중에서 열처리를 행한다. 예를 들면, 열처리 온도를 650℃∼800℃(예를 들면 750℃)로 하고, 열처리 시간을 30초간∼120초간(예를 들면 60초간)으로 한다.Subsequently, heat treatment is performed in an oxygen atmosphere, for example, by a rapid thermal annealing (RTA) method. For example, the heat treatment temperature is set to 650 ° C to 800 ° C (for example, 750 ° C), and the heat treatment time is set to 30 to 120 seconds (for example, 60 seconds).

이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 예를 들면 막두께가 10nm∼100nm(예를 들면 50nm)인 IrOX막(40a) 및 막두께가 100nm∼300nm인 IrOY막(40b)을 연속하여 형성한다. 이 때, 공정 열화를 억제하기 위해서, IrOY막(40b)의 산소 조성비 Y가, IrOX막(40a)의 산소 조성비 X보다 높아지도록 한다.Subsequently, as shown in FIG. 2D, for example, by the sputtering method or the MOCVD method, for example, an IrO X film 40a having a film thickness of 10 nm to 100 nm (for example, 50 nm) and a film thickness of 100 nm to 300 nm. IrO Y film 40b is formed continuously. At this time, in order to suppress process deterioration, the oxygen composition ratio Y of the IrO Y film 40b is made higher than the oxygen composition ratio X of the IrO X film 40a.

또한, 마찬가지로 도 2D에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 5nm∼150nm(예를 들면 30nm)인 귀금속 캡막(40c)을 형성 한다. 귀금속 캡막(40c)으로서는, 촉매 작용이 Pt보다도 작은 귀금속으로 이루어지는 막, 예를 들면 이리듐(Ir)막, 루테늄(Ru)막, 로듐(Rh)막 또는 팔라듐(Pd)막을 형성하는 것이 바람직하다. 귀금속 캡막(40c)으로서 Ir막을 형성할 경우의 성막 온도는, 예를 들면 430℃로 한다. Ru막을 형성할 경우의 성막 온도는, 예를 들면 400℃로 한다. IrOX막(40a), IrOY막(40b) 및 귀금속 캡막(40c)으로 강유전체 커패시터의 상부 전극막(40)이 구성된다.Similarly, as shown in Fig. 2D, a noble metal cap film 40c having a film thickness of 5 nm to 150 nm (for example, 30 nm) is formed by, for example, sputtering or MOCVD. As the noble metal cap film 40c, it is preferable to form a film made of a noble metal whose catalytic action is smaller than Pt, for example, an iridium (Ir) film, a ruthenium (Ru) film, a rhodium (Rh) film, or a palladium (Pd) film. The film formation temperature in the case of forming an Ir film as the noble metal cap film 40c is, for example, 430 ° C. The film formation temperature at the time of forming a Ru film is 400 degreeC, for example. The upper electrode film 40 of the ferroelectric capacitor is composed of an IrO X film 40a, an IrO Y film 40b, and a noble metal cap film 40c.

또, IrOY막(40b) 위에 Pt막을 형성한 경우에는, Pt의 촉매 작용에 의해, 후에 플라즈마 TEOSCVD법 등의 CVD법으로 층간 절연막을 형성할 때에, 원료 중의 물로부터 수소가 발생하여, 강유전체막(38)의 특성이 열화해버린다. 또한, 후에, 상부 전극막(40)을 에칭한 후에 회복 어닐링을 행하는데, 이 때에 Pt막의 표면에 돌기(힐록(hillock))가 발생하는 경우도 있다.In the case where the Pt film is formed on the IrO Y film 40b, hydrogen is generated from the water in the raw material when the interlayer insulating film is formed later by CVD method such as plasma TEOSCVD method by Pt catalysis. The characteristic of (38) deteriorates. Further, after the upper electrode film 40 is etched, recovery annealing is performed. At this time, projections (hillocks) may occur on the surface of the Pt film.

이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 강유전체 커패시터의 상부 전극의 평면 형상으로 패터닝한다. 계속해서, 도 2E에 나타내는 바와 같이, 상부 전극막(40)을 에칭한다. 에칭 가스로서는, 예를 들면 Ar 가스 및 Cl2 가스를 사용한다. 그 후, 포토 레지스트막을 제거한다. 또, 티탄 질화막으로 이루어지는 하드 마스크를 사용하여 상부 전극막(40)의 에칭을 행하여도 좋다. 이어서, 예를 들면 산소 분위기에서, 400℃∼700℃(예를 들면 650℃), 30분간∼120분간(예를 들면 60분간)의 열처리(회복 어닐링)를 행한다. 이 열처리는 강유전체막(38)의 막질 을 향상하기 위한 것이다. 귀금속 캡막(40c)이 얇으므로, 산소를 강유전체막(38)까지 충분히 도달시킬 수 있으며, 상부 전극의 크기에 구애되지 않고, 강유전체막(38)을 충분히 회복시킬 수 있다. 또한, 귀금속 캡막(40c)의 표면에 힐록이 발생하는 경우도 없다.Subsequently, a photoresist film (not shown) is formed on the entire surface by, for example, spin coating, and the photoresist film is patterned into a planar shape of the upper electrode of the ferroelectric capacitor by photolithography. Subsequently, as shown in FIG. 2E, the upper electrode film 40 is etched. As the etching gas, for example, Ar gas and Cl 2 gas are used. Thereafter, the photoresist film is removed. In addition, the upper electrode film 40 may be etched using a hard mask made of a titanium nitride film. Subsequently, heat treatment (recovery annealing) is performed at 400 ° C to 700 ° C (for example, 650 ° C) for 30 minutes to 120 minutes (for example, 60 minutes), for example, in an oxygen atmosphere. This heat treatment is for improving the film quality of the ferroelectric film 38. Since the noble metal cap film 40c is thin, oxygen can sufficiently reach the ferroelectric film 38, and the ferroelectric film 38 can be sufficiently recovered without being concerned with the size of the upper electrode. Further, hillock does not occur on the surface of the noble metal cap film 40c.

이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 용량 절연막의 평면 형상으로 패터닝한다. 계속해서, 강유전체막을 에칭한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 산소 분위기에서, 300℃∼400℃(예를 들면 350℃), 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다.Subsequently, a photoresist film (not shown) is formed on the entire surface by, for example, spin coating, and the photoresist film is patterned into a planar shape of the capacitor insulating film by photolithography. Subsequently, the ferroelectric film is etched. Thereafter, the photoresist film is removed. Subsequently, heat treatment is performed at 300 ° C to 400 ° C (for example, 350 ° C) for 30 minutes to 120 minutes (for example, 60 minutes) in an oxygen atmosphere.

이어서, 마찬가지로 도 2E에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(44)을 형성한다. 배리어막(44)으로서는, 예를 들면 막두께가 20nm∼150nm인 산화알루미늄막을 형성한다. 산화알루미늄막을 형성하는 방법은 스퍼터링법 또는 CVD법에 한정되지 않지만, 강유전체막(38)에의 데미지를 고려하면, MOCVD법 이외의 방법을 채용함이 바람직하다. 이어서, 산소 분위기에서, 예를 들면 400℃∼600℃, 30분간∼120분간의 열처리를 행한다.Subsequently, as shown in FIG. 2E, the barrier film 44 is formed by, for example, sputtering or CVD. As the barrier film 44, for example, an aluminum oxide film having a film thickness of 20 nm to 150 nm is formed. The method of forming the aluminum oxide film is not limited to the sputtering method or the CVD method, but considering the damage to the ferroelectric film 38, it is preferable to employ a method other than the MOCVD method. Subsequently, heat treatment is performed at 400 ° C. to 600 ° C. for 30 minutes to 120 minutes, for example, in an oxygen atmosphere.

이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 강유전체 커패시터의 하부 전극의 평면 형상으로 패터닝한다. 계속해서, 배리어막(44) 및 하부 전극막(36)을 에칭한다. 이 결과, 하부 전극이 형성된다. 패터닝된 상부 전극막(40), 강유전체막(38) 및 하부 전극막(36)으로 강유전체 커패시터(42)가 구성되고, 이 강 유전체 커패시터(42)가 도 1 중의 강유전체 커패시터(1)에 상당한다. 또한, 배리어막(44)은 상부 전극막(40) 및 강유전체막(38)을 덮도록 잔존한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 산소 분위기에서, 예를 들면 350℃∼600℃(예를 들면 350℃), 30분간∼60분간의 열처리를 행한다.Subsequently, a photoresist film (not shown) is formed on the entire surface by, for example, spin coating, and the photoresist film is patterned into a planar shape of the lower electrode of the ferroelectric capacitor by photolithography. Subsequently, the barrier film 44 and the lower electrode film 36 are etched. As a result, a lower electrode is formed. The ferroelectric capacitor 42 is composed of the patterned upper electrode film 40, the ferroelectric film 38, and the lower electrode film 36, and the ferroelectric capacitor 42 corresponds to the ferroelectric capacitor 1 in FIG. 1. . In addition, the barrier film 44 remains to cover the upper electrode film 40 and the ferroelectric film 38. Thereafter, the photoresist film is removed. Subsequently, in oxygen atmosphere, heat processing for 350 to 600 degreeC (for example, 350 degreeC) and 30 minutes-60 minutes is performed, for example.

이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(46)을 형성한다. 배리어막(46)으로서는, 예를 들면 막두께가 20nm∼50nm인 산화알루미늄막을 형성한다. 배리어막(46)에 의해 강유전체 커패시터(42)의 전체가 덮혀진다.Subsequently, the barrier film 46 is formed on the entire surface by, for example, sputtering or CVD. As the barrier film 46, for example, an aluminum oxide film having a film thickness of 20 nm to 50 nm is formed. The entirety of the ferroelectric capacitor 42 is covered by the barrier film 46.

배리어막(46)의 형성후에는, 산소 분위기에서, 예를 들면 500℃∼700℃, 30분간∼120분간의 열처리를 행한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다.After formation of the barrier film 46, heat treatment is performed, for example, at 500 ° C to 700 ° C for 30 minutes to 120 minutes in an oxygen atmosphere. As a result, oxygen is supplied to the ferroelectric film 38 to restore the electrical characteristics of the ferroelectric capacitor 42.

이어서, 도 2F에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(48)을 형성한다. 층간 절연막(48)으로서 실리콘 산화막을 형성할 경우에는, 원료 가스로서, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 층간 절연막(48)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성해도 좋다. 층간 절연막(48)의 형성후, 예를 들면 CMP법에 의해, 층간 절연막(48)의 표면을 평탄화한다.Next, as shown in FIG. 2F, the interlayer insulation film 48 which consists of silicon oxide whose film thickness is 1500 nm, for example is formed by the plasma TEOSCVD method, for example. When forming a silicon oxide film as the interlayer insulating film 48, a mixed gas of TEOS gas, oxygen gas, and helium gas is used as the source gas. As the interlayer insulating film 48, for example, an inorganic film having insulating property or the like may be formed. After the formation of the interlayer insulating film 48, the surface of the interlayer insulating film 48 is planarized, for example, by the CMP method.

이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 층간 절연막(48) 중의 수분이 제거됨과 동시 에, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다. 또, 열처리를 행한 후에, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에 층간 절연막(48)을 폭로해도 좋다. 열처리에 의해, 층간 절연막(48) 중에 존재하는 수분이 제거된다. 그리고, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에 층간 절연막(48)을 폭로하면, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다.Then, N 2 gas or N 2 O in the plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture in the interlayer insulating film 48 is removed, and at the same time, the film quality of the interlayer insulating film 48 changes, making it difficult for moisture to enter the interlayer insulating film 48. The substrate temperature in this heat treatment is 350 ° C, for example. The flow rate of the N 2 O gas is, for example, 1000 sccm. The flow rate of the N 2 gas is, for example, 285 sccm. The gap of the counter electrode is, for example, 7.62 mm (0.3 inch). The high frequency power to be applied is 525 W, for example. The air pressure in the chamber is, for example, about 400 Pa (3 Torr). After the heat treatment, the interlayer insulating film 48 may be exposed to a plasma atmosphere generated by using N 2 O gas or the like. By the heat treatment, moisture existing in the interlayer insulating film 48 is removed. When the interlayer insulating film 48 is exposed to a plasma atmosphere generated using N 2 O gas or the like, the film quality of the interlayer insulating film 48 is changed, and it is difficult for moisture to enter the interlayer insulating film 48.

다음으로, 도 2G에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(50)을 형성한다. 배리어막(50)으로서는, 예를 들면, 막두께가 20nm∼100nm인 산화알루미늄막을 형성한다. 평탄화된 층간 절연막(48) 위에 배리어막(50)이 형성되기 때문에, 배리어막(50)은 평탄해진다.Next, as shown to FIG. 2G, the barrier film 50 is formed in the whole surface by the sputtering method or the CVD method, for example. As the barrier film 50, for example, an aluminum oxide film having a film thickness of 20 nm to 100 nm is formed. Since the barrier film 50 is formed on the planarized interlayer insulating film 48, the barrier film 50 becomes flat.

다음으로, 도 2H에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 층간 절연막(52)을 형성한다. 층간 절연막(52)으로서는, 예를 들면 막두께가 100nm∼300nm인 실리콘 산화막을 형성한다. 또, 층간 절연막(52)으로서, SiON막 또는 실리콘 질화막 등을 형성해도 좋다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(52)의 표면을 평탄화한다.Next, as shown to FIG. 2H, the interlayer insulation film 52 is formed in the whole surface by the plasma TEOSCVD method, for example. As the interlayer insulating film 52, for example, a silicon oxide film having a film thickness of 100 nm to 300 nm is formed. As the interlayer insulating film 52, a SiON film or a silicon nitride film may be formed. Next, the surface of the interlayer insulating film 52 is planarized, for example, by the CMP method.

이어서, 도 2I에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(52), 배리어막(50) 및 층간 절연막(48)에, 강유전체 커패시터(42)의 상부 전극(40)까지 달하는 컨택트 홀(53)과, 강유전체 커패시터(42)의 하부 전극(36)까지 달하는 컨택트 홀(도시않음)을 형성한다.Next, as shown in FIG. 2I, the contact hole which reaches the upper electrode 40 of the ferroelectric capacitor 42 to the interlayer insulating film 52, the barrier film 50 and the interlayer insulating film 48 by using photolithography technique. 53 and a contact hole (not shown) that extends to the lower electrode 36 of the ferroelectric capacitor 42 are formed.

이어서, 산소 분위기에서, 400℃∼600℃, 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다. 기판 온도는, 예를 들면 500℃∼600℃로 한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다. 또, 이 열처리를, 산소 분위기 중이 아니고, 오존 분위기 중에서 행하여도 좋다. 오존 분위기 중에서 열처리가 행해진 경우에도, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다.Subsequently, heat treatment is performed at 400 ° C to 600 ° C for 30 minutes to 120 minutes (for example, 60 minutes) in an oxygen atmosphere. The substrate temperature is, for example, 500 ° C to 600 ° C. As a result, oxygen is supplied to the ferroelectric film 38 to restore the electrical characteristics of the ferroelectric capacitor 42. Moreover, you may perform this heat processing in ozone atmosphere, not in oxygen atmosphere. Even when heat treatment is performed in an ozone atmosphere, oxygen is supplied to the ferroelectric film 38 to restore the electrical characteristics of the ferroelectric capacitor 42.

그 후, 도 2J에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(52), 배리어막(50), 층간 절연막(48), 배리어막(46), 실리콘 산화막(30) 및 산화 방지막(28)에, 도체 플러그(34)까지 달하는 컨택트 홀(54)을 형성한다. 계속해서, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 도체 플러그(34)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 10nm 제거되는 조건으로 한다. 단, 후술하는 바와 같이, 플라즈마 세정을 생략해도 좋다.After that, as shown in FIG. 2J, the interlayer insulating film 52, the barrier film 50, the interlayer insulating film 48, the barrier film 46, the silicon oxide film 30, and the anti-oxidation film ( In 28, a contact hole 54 up to the conductor plug 34 is formed. Subsequently, plasma cleaning using Ar gas is performed. As a result, the natural oxide film or the like present on the surface of the conductor plug 34 is removed. The conditions for plasma cleaning are, for example, conditions under which the thermal oxide film is removed by 10 nm. However, as will be described later, plasma cleaning may be omitted.

다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm∼100nm인 TiN막(56a)을 글루막으로서 형성한다. 또, 글루막을 형성함에 있어서는, 스퍼터링법에 의해 Ti막을 형성한 후에, MOCVD법에 의해 TiN막을 형성해도 좋다. 또, MOCVD법에 의해 TiN막을 형성한 후에는, 탈탄소 제거 처리로서, 400℃ 이상에서 N2 및 H2의 플라즈마를 사용한 어닐링 처리를 행할 필요가 있다. 단, 본 실시 형태에서는 내수소 방지막으로서 기능하는 귀금속 캡막(40c)이 형성되고, 그 표면의 이상 요철의 정도가 극히 작기 때문에, Ti막의 이상 산화 및 상부 전극의 환원이라는 문제는 생기지 않는다.Next, the TiN film 56a whose film thickness is 20 nm-100 nm is formed as a glue film on the whole surface, for example by sputtering method. In addition, in forming a glue film, after forming a Ti film by sputtering method, you may form a TiN film by MOCVD method. After the TiN film is formed by the MOCVD method, it is necessary to perform an annealing treatment using plasma of N 2 and H 2 at 400 ° C. or higher as the decarbonization treatment. In this embodiment, however, the noble metal cap film 40c functioning as a hydrogen resistant film is formed, and the degree of abnormal irregularities on the surface thereof is extremely small, so that problems such as abnormal oxidation of the Ti film and reduction of the upper electrode do not occur.

이어서, 전면에, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(56b)을 형성한다. 텅스텐막(56b)을 형성함에 있어서는, 예를 들면 초기보다도 후기에 수소의 공급량을 많게 한다. 그 후, 예를 들면 CMP법에 의해, 층간 절연막(52)의 표면이 노출할 때까지, 텅스텐막(56b) 및 TiN막(56a)을 연마한다. 이 결과, 도 2K에 나타내는 바와 같이, 컨택트 홀(53, 54) 등 내에 매립되고, 텅스텐을 함유하는 도체 플러그(56)가 형성된다.Next, a tungsten film 56b having a film thickness of 300 nm to 600 nm is formed on the entire surface by, for example, CVD. In forming the tungsten film 56b, for example, the supply amount of hydrogen is increased later than the initial stage. Thereafter, the tungsten film 56b and the TiN film 56a are polished until the surface of the interlayer insulating film 52 is exposed, for example, by the CMP method. As a result, as shown in FIG. 2K, the conductor plug 56 containing tungsten is formed in the contact holes 53, 54 and the like.

이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막(56b) 등의 연마시에 층간 절연막(52 및 50) 중에 들어간 수분이 제거됨과 동시에, 층간 절연막(52)의 막질이 변화하여, 층간 절연막(52) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 층간 절연막(52)의 표면이 질화되어, 층간 절연막(52)의 표면에 SiON막(도시않음)이 형성된다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한 다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다. 계속해서, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 도체 플러그(56)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 10nm 제거되는 조건으로 한다.Then, N 2 gas or N 2 O in the plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture entering the interlayer insulating films 52 and 50 is removed during polishing of the tungsten film 56b, and the film quality of the interlayer insulating film 52 changes, making it difficult for moisture to enter the interlayer insulating film 52. . In addition, by the heat treatment, the surface of the interlayer insulating film 52 is nitrided to form a SiON film (not shown) on the surface of the interlayer insulating film 52. The substrate temperature in this heat treatment is 350 ° C, for example. The flow rate of the N 2 O gas is, for example, 1000 sccm. The flow rate of the N 2 gas is, for example, 285 sccm. The gap of the counter electrode is, for example, 7.62 mm (0.3 inch). The high frequency power to be applied is 525 W, for example. The air pressure in the chamber is, for example, about 400 Pa (3 Torr). Subsequently, plasma cleaning using Ar gas is performed. As a result, the natural oxide film or the like existing on the surface of the conductor plug 56 is removed. The conditions for plasma cleaning are, for example, conditions under which the thermal oxide film is removed by 10 nm.

다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 도 2M에 나타내는 바와 같이, 적층막으로 이루어지는 배선(제1 금속 배선층)(58)이 형성된다.Next, for example, by a sputtering method, a Ti film having a film thickness of 60 nm, a TiN film having a film thickness of 30 nm, an AlCu alloy film having a film thickness of 360 nm, a Ti film having a film thickness of 5 nm, and a film thickness of 70 nm TiN films (both not shown) are sequentially formed. As a result, a laminated film made of a Ti film, a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed. Next, the laminated film is patterned using photolithography technique. As a result, as shown in FIG. 2M, the wiring (1st metal wiring layer) 58 which consists of laminated | multilayer film is formed.

다음으로, 예를 들면 고밀도 플라즈마 CVD(High Density Plasma enhanced Chemical Vapor Deposition)법에 의해, 막두께가 750nm인 실리콘 산화막(60)을 형성한다. 이어서, 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1100nm인 실리콘 산화막(62)을 형성한다. 원료 가스로서는, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 실리콘 산화막(60 및 62)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(60 및 62)의 양쪽을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.Next, a silicon oxide film 60 having a film thickness of 750 nm is formed by, for example, a high density plasma CVD (High Density Plasma enhanced Chemical Vapor Deposition) method. Subsequently, a silicon oxide film 62 having a film thickness of 1100 nm is formed by plasma TEOSCVD. As the source gas, for example, a mixed gas of TEOS gas, oxygen gas, and helium gas is used. In addition, the formation method of the silicon oxide films 60 and 62 is not limited to what was mentioned above. For example, both of the silicon oxide films 60 and 62 may be formed by the plasma TEOSCVD method.

다음으로, 예를 들면 CMP법에 의해, 실리콘 산화막(62)의 표면을 평탄화한 다. 계속해서, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(62 및 60) 중의 수분이 제거됨과 동시에, 실리콘 산화막(62 및 60)의 막질이 변화하여, 실리콘 산화막(62 및 60) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다.Next, the surface of the silicon oxide film 62 is planarized by, for example, the CMP method. Subsequently, heat treatment is performed in a plasma atmosphere generated using N 2 O gas or the like. As a result of the heat treatment, moisture in the silicon oxide films 62 and 60 is removed, and the film quality of the silicon oxide films 62 and 60 changes, making it difficult for moisture to enter the silicon oxide films 62 and 60. The substrate temperature in this heat treatment is 350 ° C, for example.

이어서, 포토리소그래피 기술을 이용하여, 실리콘 산화막(62 및 60)에, 배선(58)까지 달하는 컨택트 홀(63)을 형성한다. 그 후, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 배선(58)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 25nm 제거되는 조건으로 한다.Next, using the photolithography technique, contact holes 63 extending to the wirings 58 are formed in the silicon oxide films 62 and 60. Thereafter, plasma cleaning using Ar gas is performed. As a result, the natural oxide film or the like existing on the surface of the wiring 58 is removed. Plasma cleaning conditions are, for example, conditions under which the thermal oxide film is removed by 25 nm.

다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 10nm인 Ti막(도시않음)을 형성한다. 예를 들면 MOCVD법에 의해, 막두께가 3.5㎛∼7㎛인 TiN막(도시않음)을 더 형성한다. Ti막 및 TiN막으로 배리어 메탈막이 구성된다. 이어서, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다.Next, a Ti film (not shown) having a film thickness of 10 nm is formed by, for example, a sputtering method. For example, a TiN film (not shown) having a film thickness of 3.5 µm to 7 µm is further formed by MOCVD. A barrier metal film is formed of a Ti film and a TiN film. Next, a tungsten film (not shown) having a film thickness of 300 nm to 600 nm is formed by, for example, CVD.

계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(62)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(63) 내에 매립되고, 텅스텐을 함유하는 도체 플러그(64)가 형성된다.Then, the tungsten film and the barrier metal film are polished until the surface of the silicon oxide film 62 is exposed, for example, by the CMP method. As a result, a conductor plug 64 embedded in the contact hole 63 and containing tungsten is formed.

다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 실리콘 산화막(62 및 60) 중에 들어간 수분이 제거됨과 동시에, 실리콘 산화막(62 및 60)의 막질이 변화하여, 실리콘 산화막(62 및 60) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다.Next, N 2 O or N 2 gas plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture entering the silicon oxide films 62 and 60 is removed during polishing of the tungsten film, and the film quality of the silicon oxide films 62 and 60 changes, making it difficult for moisture to enter the silicon oxide films 62 and 60. Lose. The substrate temperature in this heat treatment is 350 ° C, for example. The flow rate of the N 2 O gas is, for example, 1000 sccm. The flow rate of the N 2 gas is, for example, 285 sccm. The gap of the counter electrode is, for example, 7.62 mm (0.3 inch). The high frequency power to be applied is 525 W, for example. The air pressure in the chamber is, for example, about 400 Pa (3 Torr).

다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 적층막으로 이루어지는 배선(제2 금속 배선층)(66)이 형성된다.Next, for example, by a sputtering method, a Ti film having a film thickness of 60 nm, a TiN film having a film thickness of 30 nm, an AlCu alloy film having a film thickness of 360 nm, a Ti film having a film thickness of 5 nm, and a film thickness of 70 nm TiN films (both not shown) are sequentially formed. As a result, a laminated film made of a Ti film, a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed. Next, the laminated film is patterned using photolithography technique. As a result, a wiring (second metal wiring layer) 66 made of a laminated film is formed.

다음으로, 예를 들면 고밀도 플라즈마 CVD법에 의해, 막두께가 750nm인 실리콘 산화막(68)을 형성한다. 이어서, 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1100nm인 실리콘 산화막(70)을 형성한다. 또, 실리콘 산화막(68 및 70)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(68 및 70)의 양쪽을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.Next, a silicon oxide film 68 having a film thickness of 750 nm is formed by, for example, a high density plasma CVD method. Subsequently, a silicon oxide film 70 having a film thickness of 1100 nm is formed by plasma TEOSCVD. In addition, the formation methods of the silicon oxide films 68 and 70 are not limited to what was mentioned above. For example, both of the silicon oxide films 68 and 70 may be formed by plasma TEOSCVD.

다음으로, 예를 들면 CMP법에 의해, 실리콘 산화막(70)의 표면을 평탄화한다. 계속해서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(68 및 70) 중의 수분이 제거됨 과 동시에, 실리콘 산화막(68 및 70)의 막질이 변화하여, 실리콘 산화막(68 및 70) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다.Next, the surface of the silicon oxide film 70 is planarized by, for example, the CMP method. Subsequently, N 2 gas or N 2 O in the plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture in the silicon oxide films 68 and 70 is removed, and the film quality of the silicon oxide films 68 and 70 changes, making it difficult for moisture to enter the silicon oxide films 68 and 70. The substrate temperature in this heat treatment is 350 ° C, for example. The flow rate of the N 2 O gas is, for example, 1000 sccm. The flow rate of the N 2 gas is, for example, 285 sccm. The gap of the counter electrode is, for example, 7.62 mm (0.3 inch). The high frequency power to be applied is 525 W, for example. The air pressure in the chamber is, for example, about 400 Pa (3 Torr).

이어서, 포토리소그래피 기술을 이용하여, 실리콘 산화막(68 및 70)에, 배선(66)까지 달하는 컨택트 홀(72)을 형성한다. 그 후, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 배선(66)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 25nm 제거되는 조건으로 한다.Then, using the photolithography technique, contact holes 72 that extend up to the wiring 66 are formed in the silicon oxide films 68 and 70. Thereafter, plasma cleaning using Ar gas is performed. As a result, the natural oxide film or the like present on the surface of the wiring 66 is removed. Plasma cleaning conditions are, for example, conditions under which the thermal oxide film is removed by 25 nm.

다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 10nm인 Ti막(도시않음)을 형성한다. 예를 들면 MOCVD법에 의해, 막두께가 3.5㎛∼7㎛인 TiN막(도시않음)을 더 형성한다. Ti막 및 TiN막으로 배리어 메탈막이 구성된다. 이어서, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다.Next, a Ti film (not shown) having a film thickness of 10 nm is formed by, for example, a sputtering method. For example, a TiN film (not shown) having a film thickness of 3.5 µm to 7 µm is further formed by MOCVD. A barrier metal film is formed of a Ti film and a TiN film. Next, a tungsten film (not shown) having a film thickness of 300 nm to 600 nm is formed by, for example, CVD.

계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(70)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(72) 내에 매립되고, 텅스텐을 함유하는 도체 플러그(74)가 형성된다.Then, the tungsten film and the barrier metal film are polished until the surface of the silicon oxide film 70 is exposed, for example, by the CMP method. As a result, a conductor plug 74 embedded in the contact hole 72 and containing tungsten is formed.

다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기 에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 실리콘 산화막(70 및 68) 중에 들어간 수분이 제거됨과 동시에, 실리콘 산화막(70 및 68)의 막질이 변화하여, 실리콘 산화막(70 및 68) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다.Next, N 2 O or N 2 gas plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture entering the silicon oxide films 70 and 68 is removed during polishing of the tungsten film and the like, and the film quality of the silicon oxide films 70 and 68 changes, making it difficult for moisture to enter the silicon oxide films 70 and 68. Lose. The substrate temperature in this heat treatment is 350 ° C, for example. The flow rate of the N 2 O gas is, for example, 1000 sccm. The flow rate of the N 2 gas is, for example, 285 sccm.

다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 적층막으로 이루어지는 배선(제3 금속 배선층)(76)이 형성된다.Next, for example, by a sputtering method, a Ti film having a film thickness of 60 nm, a TiN film having a film thickness of 30 nm, an AlCu alloy film having a film thickness of 360 nm, a Ti film having a film thickness of 5 nm, and a film thickness of 70 nm TiN films (both not shown) are sequentially formed. As a result, a laminated film made of a Ti film, a TiN film, an AlCu alloy film, a Ti film, and a TiN film is formed. Next, the laminated film is patterned using photolithography technique. As a result, a wiring (third metal wiring layer) 76 formed of a laminated film is formed.

다음으로, 예를 들면 고밀도 플라즈마 CVD법에 의해, 막두께가 700nm인 실리콘 산화막(78)을 형성한다. 또, 실리콘 산화막(78)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(78)을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.Next, a silicon oxide film 78 having a film thickness of 700 nm is formed by, for example, a high density plasma CVD method. In addition, the formation method of the silicon oxide film 78 is not limited to what was mentioned above. For example, the silicon oxide film 78 may be formed by plasma TEOSCVD.

다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(78) 중의 수분이 제거됨과 동시에, 실리콘 산화막(78)의 막질이 변화하여, 실리콘 산화막(78) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다.Next, N 2 O or N 2 gas plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture in the silicon oxide film 78 is removed, and the film quality of the silicon oxide film 78 changes, making it difficult for moisture to enter the silicon oxide film 78. The substrate temperature in this heat treatment is 350 ° C, for example. The flow rate of the N 2 O gas is, for example, 1000 sccm. The flow rate of the N 2 gas is, for example, 285 sccm.

다음으로, 예를 들면 CVD법에 의해, 막두께가 500nm인 실리콘 질화막(80)을 실리콘 산화막(78) 위에 형성한다. 실리콘 질화막(80)에 의해, 수분의 침입이 차단되어, 수분에 의해 배선(76, 66 및 58) 등이 부식하는 폐해가 방지된다.Next, a silicon nitride film 80 having a film thickness of 500 nm is formed on the silicon oxide film 78 by, for example, CVD. The silicon nitride film 80 prevents intrusion of moisture and prevents harmful effects of corrosion of the wirings 76, 66, and 58 by moisture.

다음으로, 포토리소그래피 기술을 이용하여, 실리콘 질화막(80) 및 실리콘 산화막(78)에, 전극 패드에 달하는 개구부(도시않음)를 형성한다. 그 후, 예를 들면 스핀 코팅법에 의해, 예를 들면 막두께가 2㎛∼10㎛인 폴리이미드막(82)을 형성한다. 다음으로, 포토리소그래피 기술을 이용하여, 폴리이미드막(82)에, 전극 패드에 달하는 개구부(도시않음)를 형성한다. 이와 같이 하여, 본 실시 형태에 따른 반도체 장치를 완성시킨다.Next, openings (not shown) reaching the electrode pads are formed in the silicon nitride film 80 and the silicon oxide film 78 using photolithography techniques. Then, the polyimide film 82 whose film thickness is 2 micrometers-10 micrometers is formed, for example by the spin coating method. Next, an opening (not shown) reaching the electrode pad is formed in the polyimide film 82 by using photolithography technique. In this way, the semiconductor device according to the present embodiment is completed.

이와 같이 제조된 반도체 장치에서는, 촉매 작용이 Pt보다도 낮은 귀금속으로 이루어지는 귀금속 캡막(40c)이 상부 전극의 최상부에 존재하고 있다. 이 때문에, 텅스텐막(56b)을 형성할 때에 수소가 발생해도, 이 수소는 IrOY막(40b) 및 IrOX막(40a)까지 도달하는 것은 아니다. 이 때문에, 상부 전극의 환원이 억제되어, 상부 전극의 컨택트 저항을 안정시킬 수 있다.In the semiconductor device thus manufactured, the noble metal cap film 40c made of the noble metal whose catalytic action is lower than Pt is present at the top of the upper electrode. For this reason, even if hydrogen is generated when the tungsten film 56b is formed, the hydrogen does not reach the IrO Y film 40b and the IrO X film 40a. For this reason, reduction of an upper electrode can be suppressed and the contact resistance of an upper electrode can be stabilized.

또한, 본 실시 형태에서는, 배리어막(50) 위에 층간 절연막(52)이 형성되고, 층간 절연막(52) 위에 배선(58)이 형성되어 있다. 따라서, 배리어막(50)의 열화가 층간 절연막(52)에 의해 억제되어, 배리어막(50)의 기능을 충분히 발휘할 수 있다. 또한, 배리어막(50) 위에 층간 절연막(52)이 형성되어 있기 때문에, 배선(58)을 형성하기 위한 패터닝시에, 배리어막(50)까지도 에칭되는 사태를 방지할 수 있다. 또한, 배선(58)에 대하여도 높은 신뢰성을 얻을 수 있다.In this embodiment, the interlayer insulating film 52 is formed on the barrier film 50, and the wiring 58 is formed on the interlayer insulating film 52. Therefore, deterioration of the barrier film 50 is suppressed by the interlayer insulating film 52, and the function of the barrier film 50 can be sufficiently exhibited. In addition, since the interlayer insulating film 52 is formed on the barrier film 50, the situation where even the barrier film 50 is etched at the time of patterning for forming the wiring 58 can be prevented. In addition, high reliability can be obtained with respect to the wiring 58.

또한, 본 실시 형태에서는, 도체 플러그(56)가, 소스/드레인 확산층(14)에 직접 접속되어 있지 않고, 도체 플러그(34)를 거쳐 소스/드레인 확산층(14)에 접속되어 있다.In this embodiment, the conductor plug 56 is not directly connected to the source / drain diffusion layer 14, but is connected to the source / drain diffusion layer 14 via the conductor plug 34.

만약, 도체 플러그(56)를 소스/드레인 확산층(14)에 직접 접속하고자 할 경우에는, 층간 절연막(52 및 48) 등뿐만 아니라, 배리어막(50)도 에칭하여, 소스/드레인 확산층(14)까지 달하는 컨택트 홀을 형성할 필요가 있다. 그러나, 산화알루미늄막 등의 배리어막(50)의 에칭 특성은 층간 절연막(52 및 48) 등과 크게 상이하기 때문에, 소스/드레인 확산층(14)에 데미지를 주지 않고, 이러한 컨택트 홀을 형성하기는 극히 곤란하다.If the conductor plug 56 is to be directly connected to the source / drain diffusion layer 14, not only the interlayer insulating films 52 and 48, but also the barrier film 50 is etched to form the source / drain diffusion layer 14. It is necessary to form contact holes up to. However, since the etching characteristics of the barrier film 50, such as an aluminum oxide film, are significantly different from those of the interlayer insulating films 52 and 48, it is extremely difficult to form such contact holes without damaging the source / drain diffusion layer 14. It is difficult.

이에 대하여, 본 실시 형태에서는, 도체 플러그(34)를 거쳐 있기 때문에, 소스/드레인 확산층(14)에 데미지를 주지 않고, 배선(58)과 소스/드레인 확산층(14)을 전기적으로 접속할 수 있다. 따라서, 본 실시 형태에 의하면, 신뢰성이 높은 반도체 장치를 높은 수율로 제조할 수 있다.On the other hand, in the present embodiment, since the conductor plug 34 passes through, the wiring 58 and the source / drain diffusion layer 14 can be electrically connected without causing damage to the source / drain diffusion layer 14. Therefore, according to this embodiment, a highly reliable semiconductor device can be manufactured with high yield.

또한, 본 실시 형태에서는, 층간 절연막(26) 위에 산화 방지막(28)이 형성되어 있다. 이 때문에, 실리콘 산화막(30) 등의 형성시에, 도체 플러그(34)의 표면 산화를 방지할 수 있어, 도체 플러그(56)와 도체 플러그(34) 사이의 컨택트 저항을 낮게 억제할 수 있다.In addition, in this embodiment, the antioxidant film 28 is formed on the interlayer insulation film 26. For this reason, the surface oxidation of the conductor plug 34 can be prevented at the time of formation of the silicon oxide film 30, etc., and the contact resistance between the conductor plug 56 and the conductor plug 34 can be suppressed low.

또, 본 실시 형태에서는, 하부 전극막(36)의 표면이 Pt막(36b)이기 때문에, 자연 산화막은 생기기 어려워, 컨택트 홀(54)을 형성한 후에 플라즈마 세정을 행하지 않아도, 이 부분에서는 컨택트 저항이 상승하기 어렵다. 또한, 상부 전극막(40)의 표면이 귀금속 캡막(40c)이기 때문에, 이 부분에서도 자연 산화막은 생기기 어려워, 컨택트 저항이 상승하기 어렵다. 따라서, 컨택트 홀(54)을 형성한 후의 플라즈마 세정을 생략해도 좋다. 플라즈마 세정을 생략할 경우에는, 귀금속 캡막(40c)의 막두께가 감소하지 않기 때문에, 이 감소를 고려하여 귀금속 캡막(40c)을 두껍게 형성해 둘 필요는 없다. 따라서, 귀금속 캡막(40c)의 가공이 쉬워진다. 또, 귀금속 캡막(40c)이 형성되어 있지 않고, IrOY막(40b)이 노출하고 있을 경우에는, 플라즈마 세정을 행하지 않으면, 상부 전극의 컨택트 저항이 약 3배까지 상승해버린다.In addition, in the present embodiment, since the surface of the lower electrode film 36 is the Pt film 36b, a natural oxide film is hardly formed, and even in this portion, even if plasma cleaning is not performed after the contact hole 54 is formed, the contact resistance is used. This is hard to rise. In addition, since the surface of the upper electrode film 40 is the noble metal cap film 40c, a natural oxide film is hardly formed even at this portion, and the contact resistance hardly rises. Therefore, plasma cleaning after forming the contact hole 54 may be omitted. When the plasma cleaning is omitted, since the film thickness of the noble metal cap film 40c does not decrease, it is not necessary to form a thick noble metal cap film 40c in consideration of this reduction. Therefore, processing of the noble metal cap film 40c becomes easy. In addition, when the noble metal cap film 40c is not formed and the IrO Y film 40b is exposed, the contact resistance of the upper electrode increases by about three times unless plasma cleaning is performed.

여기서, 귀금속 캡막(40c)의 두께에 대하여 설명한다. 귀금속 캡막(40c)에는 일정한 산소 투과성이 필요하게 된다. 이는, 상부 전극 형성시 등에 강유전체막(38)에 생긴 데미지를 회복시키기 위해서, 예를 들면 600℃∼800℃의 산소 분위기 중에서 30분간∼60분간의 어닐링 처리를 행하기 때문이다. 이 어닐링 처리로는, 강유전체 메모리의 메모리 셀을 구성하는 작은 강유전체 커패시터에서는, 위쪽 및 옆쪽으로부터 산소가 강유전체막(38) 중에 침투한다. 한편, 평활 커패시터 등의 큰 강유전체 커패시터에서는, 옆쪽으로부터의 침투는 불충분하기 때문에, 위쪽으로부터의 침투가 중요하다. 이 때문에, 이와 같은 큰 강유전체 커패시터에의 본 발명의 적용을 고려하면, 귀금속 캡막(40c)에 일정한 산소 투과성이 필요하게 되는 것이다. 또한, 귀금속 캡층 Ir막(42c)이 너무 두꺼우면, 그 에칭에 의한 가공이 곤란해지는 경우도 있다.Here, the thickness of the noble metal cap film 40c will be described. The noble metal cap film 40c requires constant oxygen permeability. This is because annealing treatment is performed for 30 minutes to 60 minutes in an oxygen atmosphere of 600 ° C to 800 ° C, for example, in order to recover damage caused to the ferroelectric film 38 at the time of forming the upper electrode. In this annealing process, in the small ferroelectric capacitor constituting the memory cell of the ferroelectric memory, oxygen penetrates into the ferroelectric film 38 from the upper side and the side. On the other hand, in large ferroelectric capacitors such as smoothing capacitors, since penetration from the side is insufficient, penetration from the upper side is important. For this reason, considering the application of the present invention to such a large ferroelectric capacitor, constant oxygen permeability is required for the noble metal cap film 40c. In addition, when the noble metal cap layer Ir film 42c is too thick, processing by the etching may be difficult.

그래서, 본원 발명자는 Ir막의 두께와 산소 투과성의 관계에 대하여 시험을 행했다.Therefore, the present inventors tested the relationship between the thickness of the Ir film and the oxygen permeability.

이 시험에서는, 웨이퍼 위에 텅스텐 플러그를 형성하고, 그 위에 두께가 20nm∼190nm인 Ir막을 형성했다. 다음으로, 웨이퍼에 대하여 400℃∼700℃의 산소 분위기에서의 어닐링 처리를 30분간 행했다. 그리고, 텅스텐 플러그의 이상 산화(돌기 상태)의 유무를 관찰했다. 이 결과를 도 3에 나타낸다. 도 3의 횡축은 Ir막의 두께를 나타내고 있다. 또한, 종축은 텅스텐 플러그에 이상 산화가 생기지 않는 상한의 온도(Ir이 산소를 배리어하는 온도)를 나타내고 있다.In this test, a tungsten plug was formed on a wafer, and an Ir film having a thickness of 20 nm to 190 nm was formed thereon. Next, the annealing process in the oxygen atmosphere of 400 to 700 degreeC was performed for 30 minutes with respect to the wafer. And the presence or absence of abnormal oxidation (protrusion state) of the tungsten plug was observed. This result is shown in FIG. 3 represents the thickness of the Ir film. In addition, the vertical axis | shaft has shown the upper limit temperature (temperature Ir shields oxygen) which an abnormal oxidation does not generate | occur | produce in a tungsten plug.

도 3에 나타내는 바와 같이, 두께가 20nm인 경우, 430℃ 이하에서는 텅스텐 플러그는 산화하지 않았지만, 430℃를 초과하면 산화했다. 한편, 두께가 190nm인 경우, 650℃에서도 텅스텐 플러그는 산화하지 않았다. 또한, 650℃에서는, Ir막의 두께가 약 150nm 이상에서는, 텅스텐 플러그가 산화하지 않았다. 이 때문에, Ir막의 두께는 150nm 이하로 함이 바람직하다.As shown in FIG. 3, when the thickness was 20 nm, the tungsten plug did not oxidize at 430 ° C. or lower, but oxidized when it exceeded 430 ° C. FIG. On the other hand, when the thickness was 190 nm, the tungsten plug did not oxidize even at 650 ° C. At 650 ° C, the tungsten plug did not oxidize when the Ir film thickness was about 150 nm or more. For this reason, it is preferable that the thickness of an Ir film shall be 150 nm or less.

예를 들면, 한 변의 길이가 50㎛인 강유전체 커패시터에서는, 귀금속 캡막(40c)의 두께가 200nm인 경우의 스위칭 전하량은, 귀금속 캡막(40c)의 두께가 75nm 이하의 경우의 20% 정도이다. 이 경우는, 두께가 200nm인 경우에는 강유전체막(38)이 20%밖에 회복하고 있지 않음을 의미한다. 한편, 귀금속 캡막(40c)이 75nm 이하의 경우는, 강유전체 커패시터의 사이즈에 구애되지 않고, 그 스위칭 전하량은 귀금속 캡막(40c)이 없을 경우와 동일 정도로 되어, 충분한 회복이 행해져 있다고 할 수 있다. 따라서, 산소를 충분히 투과시키기 위해서는, 귀금속 캡막(40c)의 두께는 75nm 이하인 것이 보다 바람직하다. 이와 같은 경향은, 다른 원소로 이루어지는 귀금속 캡막(40c)에서도 동일하다.For example, in a ferroelectric capacitor having a length of 50 µm on one side, the amount of switching charge when the thickness of the noble metal cap film 40c is 200 nm is about 20% when the thickness of the noble metal cap film 40c is 75 nm or less. In this case, when the thickness is 200 nm, it means that the ferroelectric film 38 recovers only 20%. On the other hand, when the noble metal cap film 40c is 75 nm or less, regardless of the size of the ferroelectric capacitor, the switching charge amount is about the same as when the noble metal cap film 40c is not present, and sufficient recovery can be said. Therefore, in order to permeate oxygen sufficiently, it is more preferable that the thickness of the noble metal cap film 40c is 75 nm or less. This tendency is the same in the noble metal cap film 40c made of other elements.

한편, 귀금속 캡막(40c)이 너무 얇으면, 종래와 같이, 컨택트 저항이 상승하거나, 불안정해지는 경우가 있다. 이 때문에, 귀금속 캡막(40c)의 두께는 5nm 이상인 것이 바람직하다. 특히, 컨택트 홀 형성시의 오버 에칭을 고려하면, 15nm 이상인 것이 보다 바람직하다. 즉, 귀금속 캡막(40c)의 두께는 15nm∼75nm인 것이 가장 바람직하다.On the other hand, when the noble metal cap film 40c is too thin, the contact resistance may increase or become unstable as in the prior art. For this reason, it is preferable that the thickness of the noble metal cap film 40c is 5 nm or more. In particular, in consideration of over etching during contact hole formation, the thickness is more preferably 15 nm or more. That is, the thickness of the noble metal cap film 40c is most preferably 15 nm to 75 nm.

또한, 귀금속 캡막(40c)의 성막 온도는 내부 응력이 생기기 어려운 것으로 함이 바람직하다. 예를 들면, 성막 온도가 400℃ 이하이면, 압축 방향의 응력이 작용하기 쉬워진다. 또한, 성막 온도가 500℃ 이상이면, 인장 방향의 응력이 작용하기 쉬워진다. 따라서, 성막 온도는 400℃∼500℃로 함이 바람직하다.In addition, it is preferable that the film formation temperature of the noble metal cap film 40c is such that internal stress hardly occurs. For example, when film-forming temperature is 400 degrees C or less, the stress of a compression direction will act easily. Moreover, when film-forming temperature is 500 degreeC or more, the stress of a tension direction will act easily. Therefore, the film formation temperature is preferably 400 ° C to 500 ° C.

또, Al막을 포함하는 배선 대신에, 예를 들면 대머신법(damascene process)을 채용하여 Cu 배선을 형성해도 좋다.In addition, instead of the wiring including the Al film, for example, a damascene process may be employed to form the Cu wiring.

또한, Pt막 밀착층으로서 티탄막(36a) 대신에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼100nm(예를 들면 20nm)인 산화알루미늄막을 형성해도 좋다.As the Pt film adhesion layer, instead of the titanium film 36a, an aluminum oxide film having a film thickness of 20 nm to 100 nm (for example, 20 nm) may be formed by, for example, sputtering or CVD.

또한, 강유전체막(38)을 형성한 후의 열처리를, 아르곤과 산소의 혼합 가스 의 분위기 중에서 행하여도 좋다. 이 경우, 예를 들면, 열처리 온도를 550℃∼650℃(예를 들면 550℃)로 하고, 열처리 시간을 30초간∼120초간(예를 들면 90초간)으로 한다.The heat treatment after forming the ferroelectric film 38 may be performed in an atmosphere of a mixed gas of argon and oxygen. In this case, for example, the heat treatment temperature is set to 550 ° C to 650 ° C (for example, 550 ° C), and the heat treatment time is set to 30 to 120 seconds (for example, 90 seconds).

또한, IrOX막(40a)을 형성한 후에 IrOY막(40b)을 형성하기 전에, RTA법에 의해, 아르곤과 산소의 혼합 가스의 분위기 중에서 열처리를 행하여도 좋다. 이 경우, 예를 들면, 열처리 온도를 650℃∼800℃로 하고, 열처리 시간을 10초간∼120초간으로 한다. 이 열처리에 의해, IrOX막(40a)이 완전히 결정화함과 동시에, IrOX막(40a)과 강유전체막(38)의 계면이 보다 양호하게 된다.In addition, after forming the IrO X film 40a and before forming the IrO Y film 40b, heat treatment may be performed in an atmosphere of a mixed gas of argon and oxygen by the RTA method. In this case, for example, the heat treatment temperature is set to 650 ° C to 800 ° C, and the heat treatment time is set to 10 seconds to 120 seconds. By this heat treatment, the IrO X film 40a is completely crystallized, and the interface between the IrO X film 40a and the ferroelectric film 38 becomes better.

(제2 실시 형태)(2nd embodiment)

다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 4는 본 발명의 제2 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.Next, a second embodiment of the present invention will be described. 4 is a cross-sectional view showing a ferroelectric memory (semiconductor device) according to a second embodiment of the present invention.

제2 실시 형태에서는, 배선(제1 금속 배선층)(58)과 배선(제2 금속 배선층)(66) 사이에 배리어막(84)이 형성되고, 배선(제2 금속 배선층)(66)과 배선(제3 금속 배선층)(76) 사이에 배리어막(86)이 형성되어 있다. 즉, 평탄화된 실리콘 산화막(62) 위에 배리어막(84) 및 실리콘 산화막(65)이 순차 형성되고, 그 위에 배선(66)이 형성되어 있다. 또한, 평탄화된 실리콘 산화막(70) 위에 배리어막(86) 및 실리콘 산화막(71)이 순차 형성되고, 그 위에 배선(76)이 형성되어 있다. 배리어막(84 및 86)은, 예를 들면 막두께가 50nm인 산화알루미늄막이다. 또한, 실리콘 산화막(65 및 71)의 막두께는, 예를 들면 100nm이다.In the second embodiment, a barrier film 84 is formed between the wiring (first metal wiring layer) 58 and the wiring (second metal wiring layer) 66, and the wiring (second metal wiring layer) 66 and the wiring. The barrier film 86 is formed between the (third metal wiring layers) 76. That is, the barrier film 84 and the silicon oxide film 65 are sequentially formed on the planarized silicon oxide film 62, and the wiring 66 is formed thereon. Further, the barrier film 86 and the silicon oxide film 71 are sequentially formed on the planarized silicon oxide film 70, and the wiring 76 is formed thereon. The barrier films 84 and 86 are, for example, aluminum oxide films having a film thickness of 50 nm. In addition, the film thickness of the silicon oxide films 65 and 71 is 100 nm, for example.

제2 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제1 실시 형태와 마찬가지로 실리콘 산화막(62)의 평탄화까지의 일련의 처리를 행한 후, 배리어막(84) 및 실리콘 산화막(65)을 순차 형성한다. 그 후, 제1 실시 형태와 마찬가지로, 배선(66) 형성에서 실리콘 산화막(70)의 평탄화까지의 일련의 처리를 행한다. 이어서, 배리어막(86) 및 실리콘 산화막(71)을 순차 형성한다.In manufacturing the semiconductor device according to the second embodiment, similarly to the first embodiment, after performing a series of processes until the silicon oxide film 62 is planarized, the barrier film 84 and the silicon oxide film 65 are sequentially formed. . Thereafter, similarly to the first embodiment, a series of processes from the formation of the wiring 66 to the planarization of the silicon oxide film 70 are performed. Next, the barrier film 86 and the silicon oxide film 71 are sequentially formed.

그 후, 제1 실시 형태와 마찬가지로, 배선(76)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.Thereafter, similarly to the first embodiment, the process from the formation of the wiring 76 to the formation of the pad opening is performed to complete the semiconductor device.

이와 같은 제2 실시 형태에 의하면, 보다 다수의 배리어막이 형성되어 있기 때문에, 보다 높은 수소 배리어성을 얻을 수 있다. 따라서, 수율을 보다 향상시킬 수 있다.According to this second embodiment, since more barrier films are formed, higher hydrogen barrier properties can be obtained. Therefore, the yield can be improved more.

따라서, 특히 가속 수명 시험의 하나인 PTHS(Pressure Temperature Humidity Stress) 시험 (JEDEC 규격 등)에서도, 양호한 시험 결과를 얻을 수 있다.Therefore, even in the PTHS (Pressure Temperature Humidity Stress) test (JEDEC standard etc.) which is one of the accelerated life tests, especially, a favorable test result can be obtained.

(제3 실시 형태)(Third embodiment)

다음으로, 본 발명의 제3 실시 형태에 대하여 설명한다. 제1 및 제2 실시 형태에서는, 강유전체 커패시터(42)의 구조가 플래너형으로 되어 있지만, 제3 실시 형태에는, 구조가 스택형인 강유전체 커패시터가 마련되어 있다. 이하, 제3 실시 형태에 대하여 상세히 설명하지만, 편의상, 그 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 5A∼도 5F는 본 발명의 제3 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.Next, a third embodiment of the present invention will be described. In the first and second embodiments, the structure of the ferroelectric capacitor 42 has a planar shape, but in the third embodiment, the structure has a stack-type ferroelectric capacitor. Hereinafter, although 3rd Embodiment is described in detail, the cross-sectional structure is demonstrated with the manufacturing method for convenience. 5A to 5F are cross-sectional views showing the manufacturing method of the ferroelectric memory (semiconductor device) according to the third embodiment of the present invention in the order of steps.

본 실시 형태에서는, 우선, 도 5A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(311)의 표면에 웰(312)을 형성한다. 이어서, 반도체 기판(311)의 표면에, 예를 들면 STI(shallow trench isolation)에 의해 소자 분리 영역(313)을 형성한다. 계속해서, 게이트 절연막(314), 게이트 전극(315), 캡막(316), 사이드웰(317), 소스/드레인 확산층(318) 및 실리사이드층(319)을 웰(312)의 표면에 형성함으로써, 스위칭 소자로서 MOS 트랜지스터(320)를 형성한다. 이 MOS 트랜지스터(320)가 도 1에서의 MOS 트랜지스터(2)에 상당한다. 또, 각 MOS 트랜지스터(320)에는, 소스 및 드레인용으로 2개의 소스/드레인 확산층(318)을 형성하는데, 그 한쪽은 2개의 MOS 트랜지스터(320) 사이에 공유시킨다.In this embodiment, as shown in FIG. 5A, the well 312 is first formed on the surface of a semiconductor substrate 311 such as a silicon substrate. Subsequently, the element isolation region 313 is formed on the surface of the semiconductor substrate 311 by, for example, shallow trench isolation (STI). Subsequently, the gate insulating film 314, the gate electrode 315, the cap film 316, the side well 317, the source / drain diffusion layer 318, and the silicide layer 319 are formed on the surface of the well 312. The MOS transistor 320 is formed as a switching element. This MOS transistor 320 corresponds to the MOS transistor 2 in FIG. Each MOS transistor 320 is provided with two source / drain diffusion layers 318 for source and drain, one of which is shared between the two MOS transistors 320.

다음으로, 전면에 실리콘 산질화막(321)(두께 : 200nm)을, MOS 트랜지스터(320)를 덮도록 형성하고, 또한 전면에 층간 절연막으로서 실리콘 산화막(322)(두께 : 1000nm)을 더 형성하고, CMP(화학 기계적 연마) 등에 의해 실리콘 산화막(322)을 평탄화한다. 실리콘 산질화막(321)은 실리콘 산화막(322)을 형성할 때의 게이트 절연막(314) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 그 후, 각 실리사이드층(319)까지 도달하는 컨택트 홀을 실리콘 산화막(322) 및 실리콘 산질화막(321)에 형성함으로써, 플러그 컨택트부를 개구한다. 그리고, 컨택트 홀 내에 글루막(323)을 형성한 후, 예를 들면 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, 도체 플러그(324)를 형성한다.Next, a silicon oxynitride film 321 (thickness: 200 nm) is formed on the entire surface to cover the MOS transistor 320, and a silicon oxide film 322 (thickness: 1000 nm) is further formed on the front surface as an interlayer insulating film. The silicon oxide film 322 is planarized by CMP (chemical mechanical polishing) or the like. The silicon oxynitride film 321 is formed in order to prevent hydrogen deterioration, such as the gate insulating film 314 at the time of forming the silicon oxide film 322. Thereafter, contact holes reaching up to each silicide layer 319 are formed in the silicon oxide film 322 and the silicon oxynitride film 321, thereby opening the plug contact portion. Then, after the glue film 323 is formed in the contact hole, the conductor film 324 is formed by embedding the W film by CVD, for example, by performing CMP to planarize it.

계속해서, 도 5B에 나타내는 바와 같이, 실리콘 산화막(322) 위에, 이리듐막(325)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 500℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm 으로 하고, 챔버 내의 압력을 0.35Pa로 하고, 성막 시간을 176초간으로 한다. 이 결과, 두께가 250nm 정도의 이리듐막(325)이 얻어진다.5B, the iridium film 325 is formed on the silicon oxide film 322 by the sputtering method, for example. As conditions at this time, for example, the substrate temperature is 500 ° C, the deposition power is 1 kW, the flow rate of Ar gas is 100 sccm, the pressure in the chamber is 0.35 Pa, and the deposition time is 176 seconds. As a result, an iridium film 325 having a thickness of about 250 nm is obtained.

다음으로, 이리듐막(325) 위에 산화이리듐막(326)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 50℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 60sccm으로 하고, O2 가스의 유량을 60sccm으로 하고, 챔버 내의 압력을 0.37Pa로 하고, 성막 시간을 10초간으로 한다. 이 결과, 두께가 28nm 정도의 산화이리듐막(326)이 얻어진다.Next, an iridium oxide film 326 is formed on the iridium film 325 by, for example, a sputtering method. As the conditions at this time, for example, the substrate temperature is 50 ° C, the deposition power is 1 kW, the flow rate of Ar gas is 60 sccm, the flow rate of O 2 gas is 60 sccm, and the pressure in the chamber is 0.37 Pa. The deposition time is 10 seconds. As a result, an iridium oxide film 326 having a thickness of about 28 nm is obtained.

이어서, 산화이리듐막(326) 위에 백금막(327)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.38Pa로 하고, 성막 시간을 8초간으로 한다. 이 결과, 두께가 15nm 정도의 백금막(327)이 얻어진다.Next, a platinum film 327 is formed on the iridium oxide film 326 by, for example, a sputtering method. As the conditions at this time, for example, the substrate temperature is 350 ° C, the deposition power is 1 kW, the flow rate of Ar gas is 100 sccm, the pressure in the chamber is 0.38 Pa, and the deposition time is 8 seconds. . As a result, a platinum film 327 having a thickness of about 15 nm is obtained.

그 후, 백금막(327) 위에 백금 산화물막(328)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 36sccm으로 하고, O2 가스의 유량을 144sccm으로 하고, 챔버 내의 압력을 6.2Pa로 하고, 성막 시간을 22초간으로 한다. 이 결과, 두께가 25nm 정도의 백금 산화물막(328)이 형성된다. 그리고, 백금 산화물막(328) 위에 백금막(329)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 100℃로 하고, 성막 파워를 1kW로 하고, Ar 가스 의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.4Pa로 하고, 성막 시간을 32초간으로 한다. 이 결과, 두께가 50nm 정도의 백금막(329)이 형성된다.Thereafter, the platinum oxide film 328 is formed on the platinum film 327 by, for example, a sputtering method. As the conditions at this time, for example, the substrate temperature is 350 ° C, the deposition power is 1 kW, the flow rate of Ar gas is 36 sccm, the flow rate of O 2 gas is 144 sccm, and the pressure in the chamber is 6.2 Pa. The film forming time is set to 22 seconds. As a result, a platinum oxide film 328 having a thickness of about 25 nm is formed. Then, the platinum film 329 is formed on the platinum oxide film 328 by, for example, a sputtering method. As conditions at this time, for example, the substrate temperature is 100 ° C, the deposition power is 1 kW, the flow rate of Ar gas is 100 sccm, the pressure in the chamber is 0.4 Pa, and the deposition time is 32 seconds. As a result, a platinum film 329 having a thickness of about 50 nm is formed.

이들 이리듐막(325), 산화이리듐막(326), 백금막(327), 백금 산화물막(328) 및 백금막(329)으로 배리어 메탈막 및 하부 전극막이 구성된다. 배리어 메탈막 및 하부 전극막으로서, 다음과 같은 적층체를 사용해도 좋다. 예를 들면, (a) Ti막 위에 Ir막이 형성된 적층체, (b) TiAlN막 위에, Ti막 및 Ir막이 순차 형성된 적층체, (c) Ti막 위에 Pt막이 형성된 적층체, (d) IrO2막 위에 Pt막이 형성된 적층체, (e) RuO2막 위에 Pt막이 형성된 적층체, (f) LSCO(La0.5Sr0.5CoO3)막 위에 Pt막이 형성된 적층체, (g) TiAlN막 위에, Ti막 및 Pt막이 순차 형성된 적층체 등을 사용해도 좋다. 즉, Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO3 및 TiAlN으로 이루어지는 군에서 선택된, 적어도 1종을 함유하는 금속 또는 금속 산화물의 단막 및 적층 도전성막을 사용할 수 있다.The barrier metal film and the lower electrode film are composed of these iridium film 325, iridium oxide film 326, platinum film 327, platinum oxide film 328, and platinum film 329. As a barrier metal film and a lower electrode film, you may use the following laminated bodies. For example, (a) a laminate in which an Ir film is formed on a Ti film, (b) a laminate in which a Ti film and an Ir film are sequentially formed on a TiAlN film, (c) a laminate in which a Pt film is formed on a Ti film, and (d) IrO 2. A laminate having a Pt film formed on the film, (e) A laminate having a Pt film formed on the RuO 2 film, (f) A laminate having a Pt film formed on an LSCO (La 0.5 Sr 0.5 CoO 3 ) film, (g) A Ti film on the TiAlN film And a laminate in which Pt films are sequentially formed. That is, a single film and a laminated conductive film of at least one metal or metal oxide containing at least one selected from the group consisting of Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO 3 and TiAlN can be used.

상기의 적층체를 형성한 후, 예를 들면 750℃에서, Ar 분위기 중의 급속 가열 처리(RTA)를 60초간 실시함으로써, 백금막(329)을 결정화시킨다. 이어서, 도 5C에 나타내는 바와 같이, 백금막(329) 위에 강유전체막, 예를 들면 PLZT((Pb,La)(Zr,Ti)O3)막(330)을, 예를 들면 스퍼터링법으로 형성하고, 그 결정화 어닐링을 행한다. PLZT막(330)은, 예를 들면 MOCVD법에 의해 형성할 수도 있지만, MOCVD법을 사용할 경우에는, 하부 전극막의 구성을 다른 것으로 변경함이 바람직하다.After forming the said laminated body, the platinum film 329 is crystallized by performing rapid heat processing (RTA) in Ar atmosphere for 60 second, for example at 750 degreeC. Next, as shown in FIG. 5C, a ferroelectric film, for example, a PLZT ((Pb, La) (Zr, Ti) O 3 ) film 330 is formed on the platinum film 329 by, for example, a sputtering method. The crystallization annealing is performed. The PLZT film 330 may be formed, for example, by the MOCVD method. However, when the MOCVD method is used, the configuration of the lower electrode film is preferably changed to another one.

결정화 어닐링 후, PLZT막(330) 위에 상부 전극막(331)을 스퍼터링에 의해 형성한다. 상부 전극막(331)은, 예를 들면 서로 조성이 다른 2층의 산화이리듐막과 귀금속 캡막으로 구성한다. 1층째의 산화이리듐막(331a)의 형성에서는, 예를 들면 기판 온도를 실온으로 하고, 성막 파워를 2kW로 하고, Ar 가스의 유량을 100sccm으로 하고, O2 가스의 유량을 59sccm으로 한다. 그리고, 산화이리듐막(331a)은, 예를 들면 50nm 정도로 한다. 산화이리듐막(331a)을 형성한 후에는, 어닐링을 행하고, 그 후, 2층째의 산화이리듐막(331b)을 형성한다. 산화이리듐막(331b)은, 예를 들면 75∼125nm 정도로 한다. 계속해서, 예를 들면 스퍼터링법에 의해, 귀금속 캡막(331c)을 산화이리듐막(331b) 위에 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 425℃ 이상으로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 성막 시간을 21초간으로 한다. 이 결과, 두께가 30nm 정도의 귀금속 캡막(331c)이 형성된다. 계속해서, 반도체 기판(웨이퍼)(311)의 배면(뒷면)의 세정을 행한다.After crystallization annealing, an upper electrode film 331 is formed on the PLZT film 330 by sputtering. The upper electrode film 331 is composed of, for example, two layers of an iridium oxide film and a noble metal cap film having different compositions. In the formation of the iridium oxide film 331a of the first layer, for example, the substrate temperature is set to room temperature, the film forming power is 2 kW, the flow rate of Ar gas is 100 sccm, and the flow rate of O 2 gas is 59 sccm. The iridium oxide film 331a is, for example, about 50 nm. After the iridium oxide film 331a is formed, annealing is performed, and then, the second iridium oxide film 331b is formed. The iridium oxide film 331b is, for example, about 75 to 125 nm. Subsequently, the noble metal cap film 331c is formed on the iridium oxide film 331b by, for example, sputtering. As the conditions at this time, the substrate temperature is, for example, 425 ° C or higher, the film forming power is 1 kW, the flow rate of Ar gas is 100 sccm, and the film forming time is 21 seconds. As a result, a noble metal cap film 331c having a thickness of about 30 nm is formed. Subsequently, the back side (back side) of the semiconductor substrate (wafer) 311 is cleaned.

그리고, 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 패터닝할 때에 하드 마스크로서 사용하는 질화티탄막(도시않음) 및 TEOS를 사용한 실리콘 산화막(도시않음)을 순차 형성한다. 질화티탄막은, 예를 들면 200℃에서 형성하고, 그 두께는 200nm 정도이다. 또한, 실리콘 산화막은, 예를 들면 390℃에서 형성하고, 그 두께는 390nm 정도이다.When patterning the upper electrode film 331, the PLZT film 330, the platinum film 329, the platinum oxide film 328, the platinum film 327, the iridium oxide film 326, and the iridium film 325. A titanium nitride film (not shown) used as a hard mask and a silicon oxide film (not shown) using TEOS are sequentially formed. A titanium nitride film is formed at 200 degreeC, for example, and the thickness is about 200 nm. In addition, a silicon oxide film is formed at 390 degreeC, for example, and the thickness is about 390 nm.

다음으로, 실리콘 산화막 및 질화티탄막을 패터닝함으로써, 스택형의 강유전체 커패시터를 형성하는 예정 영역에만 하드 마스크를 형성한다. 이어서, 실리콘 산화막 및 질화티탄막을 하드 마스크로서 사용한 패터닝 및 에칭 기술을 이용하여, 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 일괄하여 가공함으로써, 도 5D에 나타내는 바와 같이, 스택 구조의 강유전체 커패시터를 형성한다. 이 강유전체 커패시터가 도 1에서의 강유전체 커패시터(1)에 상당한다. 그 후, 하드 마스크(실리콘 산화막 및 질화티탄막)를 제거한다. 계속해서, 산소 분위기에서, 예를 들면 300℃∼500℃, 30분간∼120분간의 열처리를 행한다.Next, by patterning the silicon oxide film and the titanium nitride film, a hard mask is formed only in a predetermined region in which the stacked ferroelectric capacitor is formed. Subsequently, the upper electrode film 331, the PLZT film 330, the platinum film 329, the platinum oxide film 328, and the platinum film 327 using a patterning and etching technique using a silicon oxide film and a titanium nitride film as hard masks. ) And the iridium oxide film 326 and the iridium film 325 are collectively processed to form a ferroelectric capacitor having a stacked structure, as shown in FIG. 5D. This ferroelectric capacitor corresponds to the ferroelectric capacitor 1 in FIG. Thereafter, the hard masks (silicon oxide film and titanium nitride film) are removed. Subsequently, heat treatment is performed, for example, at 300 ° C to 500 ° C for 30 minutes to 120 minutes in an oxygen atmosphere.

이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(335)을 형성한다. 배리어막(335)으로서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 막두께가 50nm인 산화알루미늄막을 형성한다. 계속해서, 성막이나 에칭 프로세스 등에 의한 PLZT막(330)에의 데미지를 회복하기 위해서, 회복 어닐링을 실시한다. 예를 들면 산소 분위기에서, 500℃∼700℃, 30분간∼120분간의 열처리를 행한다.Subsequently, the barrier film 335 is formed on the entire surface by, for example, sputtering or CVD. As the barrier film 335, an aluminum oxide film having a film thickness of 50 nm is formed by, for example, sputtering or CVD. Subsequently, recovery annealing is performed in order to recover damage to the PLZT film 330 due to film formation, an etching process, or the like. For example, heat treatment is performed at 500 ° C to 700 ° C for 30 minutes to 120 minutes in an oxygen atmosphere.

다음으로, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(336)을 형성한다. 층간 절연막(336)으로서 실리콘 산화막을 형성할 경우에는, 원료 가스로서, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 층간 절연막(336)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성해도 좋다. 층간 절연막(336)의 형성후, 예를 들면 CMP법에 의해, 층간 절연막(336)의 표면을 평탄화한다.Next, an interlayer insulating film 336 made of, for example, silicon oxide having a film thickness of 1500 nm is formed on the entire surface, for example, by plasma TEOSCVD. When forming a silicon oxide film as the interlayer insulating film 336, for example, a mixed gas of TEOS gas, oxygen gas, and helium gas is used as the source gas. As the interlayer insulating film 336, for example, an inorganic film having insulating property or the like may be formed. After the formation of the interlayer insulating film 336, the surface of the interlayer insulating film 336 is planarized, for example, by the CMP method.

계속해서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 층간 절연막(336) 중의 수분이 제거됨과 동시에, 층간 절연막(336)의 막질이 변화하여, 층간 절연막(336) 중에 수분이 들어가기 어려워진다.Subsequently, N 2 gas or N 2 O in the plasma atmosphere caused by using a gas or the like, a heat treatment is carried out. As a result of the heat treatment, moisture in the interlayer insulating film 336 is removed, and the film quality of the interlayer insulating film 336 changes, making it difficult for moisture to enter the interlayer insulating film 336.

그 후, 도 5E에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(338)을 형성한다. 배리어막(338)으로서는, 예를 들면, 막두께가 50nm∼100nm인 산화알루미늄막을 형성한다. 평탄화된 층간 절연막(336) 위에 배리어막(338)이 형성되기 때문에, 배리어막(338)은 평탄해진다.Then, as shown in FIG. 5E, the barrier film 338 is formed in the whole surface by the sputtering method or the CVD method, for example. As the barrier film 338, for example, an aluminum oxide film having a film thickness of 50 nm to 100 nm is formed. Since the barrier film 338 is formed over the planarized interlayer insulating film 336, the barrier film 338 becomes flat.

다음으로, 도 5F에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 층간 절연막(339)을 형성한다. 층간 절연막(339)으로서는, 예를 들면 막두께가 800nm∼1000nm인 실리콘 산화막을 형성한다. 또, 층간 절연막(339)으로서, SiON막 또는 실리콘 질화막 등을 형성해도 좋다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(339)의 표면을 평탄화한다.Next, as shown to FIG. 5F, the interlayer insulation film 339 is formed in the whole surface by the plasma TEOSCVD method, for example. As the interlayer insulating film 339, for example, a silicon oxide film having a film thickness of 800 nm to 1000 nm is formed. As the interlayer insulating film 339, a SiON film or a silicon nitride film may be formed. Next, the surface of the interlayer insulating film 339 is planarized, for example, by the CMP method.

그 후, 패터닝 및 에칭 기술을 이용하여 도체 플러그(324)까지 도달하는 컨택트 홀을 층간 절연막(339), 배리어막(338), 층간 절연막(336) 및 배리어막(335)에 형성한다.Thereafter, contact holes reaching the conductor plug 324 are formed in the interlayer insulating film 339, the barrier film 338, the interlayer insulating film 336, and the barrier film 335 using patterning and etching techniques.

그 후, 제1 실시 형태에서의 도체 플러그(56)의 형성과 마찬가지로, 도체 플러그(56) 및 배선(58)을 형성한다. 계속해서, 제2 실시 형태와 마찬가지로, 실리콘 산화막(60)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다. 또, 강유전체 커패시터에 접속되는 배선(56)은 플레이트선에 접속되고, 도체 플러그(56)를 거쳐 MOS 트랜지스터(320)에 접속되는 배선은 비트선에 접속된다.Thereafter, the conductor plug 56 and the wiring 58 are formed similarly to the formation of the conductor plug 56 in the first embodiment. Subsequently, similarly to the second embodiment, the processing from the formation of the silicon oxide film 60 to the formation of the pad opening is performed to complete the semiconductor device. The wiring 56 connected to the ferroelectric capacitor is connected to the plate line, and the wiring connected to the MOS transistor 320 via the conductor plug 56 is connected to the bit line.

이와 같은 스택형의 강유전체 커패시터에 응용한 실시 형태에서도, 제1 실시 형태 등과 마찬가지로, 컨택트 저항을 안정시킬 수 있음과 동시에, 강유전체막(330)의 데미지를 충분히 회복시킬 수 있다. 따라서, 수율이 향상됨과 동시에, 보다 엄격한 조건 하에서의 수명이 향상된다.In the embodiment applied to such a stacked ferroelectric capacitor, as in the first embodiment and the like, the contact resistance can be stabilized and the damage of the ferroelectric film 330 can be sufficiently recovered. As a result, the yield is improved and the service life under more stringent conditions is improved.

또, 본 발명에서, 배리어막은, 산화알루미늄막 및 산화티탄막에 한정되지 않고, 금속 산화막 또는 금속 질화막 등의, 적어도 수소 또는 물의 확산을 방지할 수 있는 막이면 좋다. 예를 들면, Al 질화막, Al 산질화막, Ta 산화막, Ta 질화막 및 Zr 산화막, Si 산질화막 등을 사용할 수 있다. 단, 금속 산화막은 치밀하기 때문에, 비교적 얇은 경우라도, 수소의 확산을 확실히 방지함이 가능하다. 따라서, 미세화의 관점에서는 배리어막으로서 금속 산화물을 사용함이 바람직하다.In the present invention, the barrier film is not limited to an aluminum oxide film and a titanium oxide film, and may be a film capable of preventing diffusion of at least hydrogen or water, such as a metal oxide film or a metal nitride film. For example, an Al nitride film, an Al oxynitride film, a Ta oxide film, a Ta nitride film, a Zr oxide film, a Si oxynitride film, or the like can be used. However, since the metal oxide film is dense, even in a relatively thin case, it is possible to reliably prevent the diffusion of hydrogen. Therefore, from the viewpoint of miniaturization, it is preferable to use a metal oxide as the barrier film.

또한, 강유전체막을 구성하는 물질의 결정 구조는, 페로브스카이트(perovskite)형 구조에 한정되는 것이 아니고, 예를 들면 Bi 층상 구조라도 좋다. 또한, 강유전체막을 구성하는 물질의 조성도 특별히 한정되는 것은 아니다. 예를 들면, 액셉터 원소로서, Pb(납), Sr(스트론튬), Ca(칼슘), Bi(비스무트), Ba(바륨), Li(리튬) 및/또는 Y(이트륨)이 함유되어 있어도 좋고, 도너 원소로서, Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Ta(탄탈), W(텅스텐), Mn(망간), Al(알루미늄), Bi(비스무트) 및/또는 Sr(스트론튬)이 함유되어 있어도 좋다.The crystal structure of the material constituting the ferroelectric film is not limited to a perovskite type structure, but may be a Bi layer structure, for example. In addition, the composition of the material constituting the ferroelectric film is not particularly limited. For example, Pb (lead), Sr (strontium), Ca (calcium), Bi (bismuth), Ba (barium), Li (lithium) and / or Y (yttrium) may be contained as an acceptor element. As donor elements, Ti (titanium), Zr (zirconium), Hf (hafnium), V (vanadium), Ta (tantalum), W (tungsten), Mn (manganese), Al (aluminum), Bi (bismuth) and And / or Sr (strontium) may be contained.

강유전체막을 구성하는 물질의 화학식으로서는, 예를 들면, Pb(Zr,Ti)O3, (Pb,Ca)(Zr,Ti)O3, (Pb,Ca)(Zr,Ti,Ta)O3, (Pb,Ca)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti)O3, (Pb,Sr)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti,Ta)O3, (Pb,Ca,Sr)(Zr,Ti)O3, (Pb,Ca,Sr)(Zr,Ti,W)O3, (Pb,Ca,Sr)(Zr,Ti,Ta)O3, SrBi2(TaxNb1 -x)2O9, SrBi2Ta2O9, Bi4Ti2O12, Bi4Ti3O9, 및 BaBi2Ta2O9를 들 수 있지만, 이들에 한정되지 않는다. 또한, 이들에 Si가 첨가되어 있어도 좋다.Chemical formulas of materials constituting the ferroelectric film include, for example, Pb (Zr, Ti) O 3 , (Pb, Ca) (Zr, Ti) O 3 , (Pb, Ca) (Zr, Ti, Ta) O 3 , (Pb, Ca) (Zr, Ti, W) O 3 , (Pb, Sr) (Zr, Ti) O 3 , (Pb, Sr) (Zr, Ti, W) O 3 , (Pb, Sr) (Zr , Ti, Ta) O 3 , (Pb, Ca, Sr) (Zr, Ti) O 3 , (Pb, Ca, Sr) (Zr, Ti, W) O 3 , (Pb, Ca, Sr) (Zr, Ti, Ta) O 3 , SrBi 2 (Ta x Nb 1- x ) 2 O 9 , SrBi 2 Ta 2 O 9 , Bi 4 Ti 2 O 12 , Bi 4 Ti 3 O 9 , and BaBi 2 Ta 2 O 9 Although it is mentioned, it is not limited to these. Moreover, Si may be added to these.

또한, 본 발명은 강유전체 메모리에의 적용에 한정되는 것이 아니고, 예를 들면, DRAM 등에 적용되어도 좋다. DRAM에 적용될 경우에는, 강유전체막 대신에, 예를 들면, (BaSr)TiO3막(BST막), SrTiO3막(STO막), Ta2O5막 등의 고유전체막을 사용하면 좋다. 또, 고유전체막이라 함은, 비유전율이 이산화실리콘보다 높은 유전체막이다.Note that the present invention is not limited to application to ferroelectric memory, but may be applied to, for example, DRAM. When applied to DRAM, instead of the ferroelectric film, for example, a high dielectric film such as a (BaSr) TiO 3 film (BST film), an SrTiO 3 film (STO film), or a Ta 2 O 5 film may be used. The high dielectric film is a dielectric film having a higher dielectric constant than silicon dioxide.

또한, 상부 전극 및 하부 전극의 조성도 특별히 한정되지 않는다. 하부 전극은, 예를 들면, Pt(플라티나), Ir(이리듐), Ru(루테늄), Rh(로듐), Re(레늄), Os(오스뮴) 및/또는 Pd(팔라듐)으로 구성되어 있어도 좋고, 이들의 산화물로 구성되어 있어도 좋다. 상부 전극의 귀금속 캡막보다 아래층은, 예를 들면, Pt, Ir, Ru, Rh, Re, Os 및/또는 Pd의 산화물로 구성되어 있어도 좋다. 또한, 상부 전극은 복수의 막이 적층되어 구성되어 있어도 좋다.Moreover, the composition of an upper electrode and a lower electrode is not specifically limited, either. The lower electrode may be composed of, for example, Pt (platinum), Ir (iridium), Ru (ruthenium), Rh (rhodium), Re (renium), Os (osmium) and / or Pd (palladium), It may be composed of these oxides. The layer below the noble metal cap film of the upper electrode may be made of, for example, an oxide of Pt, Ir, Ru, Rh, Re, Os and / or Pd. In addition, the upper electrode may be configured by stacking a plurality of films.

또한, 강유전체 메모리 셀의 구조는, 1T1C형에 한정되지 않고, 2T2C형이라도 좋다. 또한, 강유전체 메모리에서는, 강유전체 커패시터 자체가 기억부 및 스위칭부를 겸용하는 구성으로 되어 있어도 좋다. 이 경우, MOS 트랜지스터의 게이트 전극 대신에 강유전체 커패시터가 형성된 구조가 된다. 즉, 반도체 기판 위에 게이트 절연막을 거쳐 강유전체 커패시터가 형성된다.The structure of the ferroelectric memory cell is not limited to the 1T1C type, but may be the 2T2C type. In the ferroelectric memory, the ferroelectric capacitor itself may be configured to serve as a storage unit and a switching unit. In this case, a ferroelectric capacitor is formed instead of the gate electrode of the MOS transistor. That is, a ferroelectric capacitor is formed on the semiconductor substrate via the gate insulating film.

또한, 강유전체막의 형성 방법은 특별히 한정되지 않는다. 예를 들면, 졸·겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법, 에피택셜(epitaxial) 성장법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등을 채용할 수 있다.In addition, the formation method of a ferroelectric film is not specifically limited. For example, the sol-gel method, organometallic decomposition (MOD) method, chemical solution deposition (CSD) method, chemical vapor deposition (CVD) method, epitaxial growth method, sputtering method, metal organic chemical vapor deposition (MOCVD) ), Etc. can be employed.

이상 상술한 바와 같이, 본 발명에 의하면, 강유전체 커패시터의 특성을 저하시키지 않고, 강유전체 커패시터와 배선 사이의 컨택트 저항을 안정시킬 수 있다.As described above, according to the present invention, the contact resistance between the ferroelectric capacitor and the wiring can be stabilized without degrading the characteristics of the ferroelectric capacitor.

Claims (20)

반도체 기판의 위쪽에 형성되고, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터와, A ferroelectric capacitor formed on the semiconductor substrate and having a lower electrode, a ferroelectric film, and an upper electrode; 상기 강유전체 커패시터를 덮고, 상기 상부 전극까지 도달하는 컨택트 홀이 형성된 층간 절연막과, An interlayer insulating film covering the ferroelectric capacitor and having a contact hole reaching the upper electrode; 상기 층간 절연막 위에 형성되고, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속된 배선을 갖고, A wiring formed on said interlayer insulating film and electrically connected to said upper electrode via said contact hole, 상기 상부 전극은, The upper electrode, 제 1 도전성 산화물막과, A first conductive oxide film, 상기 제 1 도전성 산화물막 위에 형성된 제 2 도전성 산화물막과,A second conductive oxide film formed on the first conductive oxide film, 상기 제 2 도전성 산화물막 위에 형성되고, Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막을 갖고,It is formed on the said 2nd electroconductive oxide film, consists of the noble metal whose catalytic action is smaller than Pt, and has a cap film whose thickness is 150 nm or less, 상기 제 2 도전성 산화물막의 산소의 조성비는, 상기 제 1 도전성 산화물막의 산소의 조성비보다도 높은 것을 특징으로 하는 반도체 장치.The composition ratio of oxygen in the second conductive oxide film is higher than the composition ratio of oxygen in the first conductive oxide film. 제1항에 있어서,The method of claim 1, 상기 캡막은 이리듐막, 루테늄막, 로듐막 및 팔라듐막으로 이루어지는 군에서 선택된 1종인 것을 특징으로 하는 반도체 장치.And the cap film is one kind selected from the group consisting of an iridium film, a ruthenium film, a rhodium film and a palladium film. 제1항에 있어서,The method of claim 1, 상기 컨택트 홀 내에 형성되고, 텅스텐을 함유하는 도체 플러그를 갖는 것을 특징으로 하는 반도체 장치.And a conductor plug formed in the contact hole and containing tungsten. 제3항에 있어서,The method of claim 3, 상기 도체 플러그는 상기 컨택트 홀의 내면을 따라 형성되고, 티탄 또는 탄탈을 함유하는 글루(glue)막을 갖는 것을 특징으로 하는 반도체 장치.And the conductor plug is formed along an inner surface of the contact hole and has a glue film containing titanium or tantalum. 반도체 기판의 위쪽에, 하부 전극, 강유전체막 및 상부 전극을 구비한 강유전체 커패시터를 형성하는 공정과, Forming a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode on the semiconductor substrate; 상기 강유전체 커패시터를 덮는 층간 절연막을 형성하는 공정과, Forming an interlayer insulating film covering the ferroelectric capacitor; 상기 층간 절연막에, 상기 상부 전극까지 도달하는 컨택트 홀을 형성하는 공정과, Forming a contact hole reaching the upper electrode in the interlayer insulating film; 상기 층간 절연막 위에, 상기 컨택트 홀을 거쳐 상기 상부 전극에 전기적으로 접속되는 배선을 형성하는 공정을 갖고, Forming a wiring electrically connected to said upper electrode via said contact hole on said interlayer insulating film, 상기 강유전체 커패시터를 형성하는 공정은, Forming the ferroelectric capacitor, 상기 상부 전극을 형성함에 있어서, 도전성 산화물막을 형성한 후에, 상기 도전성 산화물막 위에 Pt보다도 촉매 작용이 작은 귀금속으로 이루어지고, 두께가 150nm 이하인 캡막을 형성하는 공정을 갖고,In forming said upper electrode, after forming a conductive oxide film, it has a process of forming the cap film which consists of a noble metal whose catalytic action is smaller than Pt on the said conductive oxide film, and whose thickness is 150 nm or less, 상기 캡막으로서, 이리듐막, 루테늄막, 로듐막 및 팔라듐막으로 이루어지는 군에서 선택된 1종의 막을 형성하고,As the cap film, one film selected from the group consisting of iridium film, ruthenium film, rhodium film and palladium film is formed, 상기 캡막을 형성할 때에 상기 반도체 기판의 온도를 400℃ 내지 500℃로 하고,When forming the cap film, the temperature of the semiconductor substrate is 400 ℃ to 500 ℃, 상기 강유전체 커패시터를 형성하는 공정은,Forming the ferroelectric capacitor, 상기 상부 전극을 형성함에 있어서, 상기 도전성 산화물막으로서, 조성이 다른 2종류의 막을 형성하는 공정을 갖고,In forming the upper electrode, a step of forming two kinds of films having different compositions as the conductive oxide film, 상기 강유전체 커패시터를 형성하는 공정은,Forming the ferroelectric capacitor, 상기 2종류의 막을 형성함에 있어서, 한쪽의 막을 형성한 후에 다른 쪽의 막을 형성하기 전에, 산소를 함유하는 분위기 중에서 상기 한쪽의 막 및 상기 강유전체막의 어닐을 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.In forming the two kinds of films, there is provided a step of annealing the one film and the ferroelectric film in an atmosphere containing oxygen after forming one film and before forming the other film. Manufacturing method. 삭제delete 제5항에 있어서,The method of claim 5, 상기 컨택트 홀 내에, 텅스텐을 함유하는 도체 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And a step of forming a conductor plug containing tungsten in the contact hole. 제7항에 있어서,The method of claim 7, wherein 상기 도체 플러그를 형성하는 공정은, 상기 컨택트 홀의 내면을 따라, 티탄 또는 탄탈을 함유하는 글루막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.The step of forming the conductor plug includes a step of forming a glue film containing titanium or tantalum along an inner surface of the contact hole. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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