JP5007723B2

JP5007723B2 - Semiconductor device including capacitor and manufacturing method thereof

Info

Publication number: JP5007723B2
Application number: JP2008523575A
Authority: JP
Inventors: 文生王
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-07-06
Filing date: 2006-07-06
Publication date: 2012-08-22
Anticipated expiration: 2026-07-06
Also published as: JPWO2008004297A1; WO2008004297A1

Description

本発明は、キャパシタを含む半導体装置及びその製造方法に関し、特に層間絶縁膜に形成された導電プラグ上に配置されるキャパシタを含む半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including a capacitor and a manufacturing method thereof, and more particularly to a semiconductor device including a capacitor disposed on a conductive plug formed in an interlayer insulating film and a manufacturing method thereof.

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理または保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。 In recent years, with the development of digital technology, there is an increasing tendency to process or store a large amount of data at high speed. For this reason, high integration and high performance of semiconductor devices used in electronic devices are required.

半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン酸化物またはシリコン窒化物に代えて、強誘電体材料または高誘電率材料を用いる技術が広く研究されている。 As for a semiconductor memory device, for example, in order to realize high integration of DRAM, a ferroelectric material or a high dielectric constant is used instead of conventional silicon oxide or silicon nitride as a capacitive insulating film of a capacitive element constituting the DRAM. Technologies using materials have been extensively studied.

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極を有する強誘電体膜を用いる技術も盛んに研究されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）と呼ばれる。 In addition, in order to realize a nonvolatile RAM that can perform a write operation and a read operation at a lower voltage and at a higher speed, a technique of using a ferroelectric film having spontaneous polarization as a capacitor insulating film has been actively studied. Such a semiconductor memory device is called a ferroelectric memory (FeRAM).

強誘電体メモリは、強誘電体のヒステリシス特性を利用してデータを記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜、及びこの強誘電体膜を挟む一対の電極により構成されている。強誘電体膜は、電極への印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極が残る。また、印加電圧の極性を反転させれば、自発分極の極性も反転する。自発分極の２つの極性を、それぞれデータの「０」及び「１」に対応させることにより、データを記憶することができる。自発分極の極性を検出すれば、データを読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。 A ferroelectric memory stores data using the hysteresis characteristic of a ferroelectric. A ferroelectric memory is provided with a ferroelectric capacitor, and the ferroelectric capacitor is composed of a ferroelectric film and a pair of electrodes sandwiching the ferroelectric film. The ferroelectric film generates polarization according to the voltage applied to the electrode, and spontaneous polarization remains even when the applied voltage is removed. If the polarity of the applied voltage is reversed, the polarity of the spontaneous polarization is also reversed. Data can be stored by making the two polarities of the spontaneous polarization correspond to “0” and “1” of the data, respectively. Data can be read by detecting the polarity of spontaneous polarization. A ferroelectric memory operates at a lower voltage than a flash memory, and can be written at high speed with low power consumption.

強誘電体メモリのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、または、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ_２（Ｔａ、Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタリングまたは有機金属化学気相成長（ＭＯＣＶＤ）等によって成膜される。The ferroelectric film constituting the capacitor of the ferroelectric memory is composed of lead zirconate titanate (PZT), PZT doped with La (PLZT), PZT material slightly doped with Ca, Sr, or Si, or SrBi _2. It is formed of a Bi layered structure compound such as Ta ₂ O ₉ (SBT, Y1) or SrBi ₂ (Ta, Nb) ₂ O ₉ (SBTN, YZ), and is formed by a sol-gel method, sputtering or metal organic chemical vapor deposition ( The film is formed by MOCVD) or the like.

通常、これらの成膜法により、下部電極上にアモルファスまたは微結晶の状態の強誘電体膜が形成される。その後の熱処理によってペロブスカイト構造やビスマス層状構造へ結晶構造が変化する。キャパシタの電極材料としては、酸化しにくい材料または酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（白金）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属またはその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。 Usually, a ferroelectric film in an amorphous or microcrystalline state is formed on the lower electrode by these film forming methods. Subsequent heat treatment changes the crystal structure to a perovskite structure or a bismuth layer structure. As the electrode material of the capacitor, it is necessary to use a material that is difficult to oxidize or a material that can maintain conductivity even when oxidized. Generally, such as Pt (platinum), Ir (iridium), and IrOx (iridium oxide). Platinum group metals or oxides thereof are widely used. As a wiring material, Al (aluminum) is generally used in the same manner as a normal semiconductor device.

強誘電体メモリも、他の半導体デバイスと同様に、より一層の高集積化及び高性能化が要求されており、今後セル面積の低減が必要とされる。セル面積の低減には、従来のプレーナ構造に代えて、スタック構造を採用することが有効である。ここで、「スタック構造」とは、メモリセルを構成するトランジスタのドレイン上に形成された導電プラグ（コンタクトプラグ）の直上にキャパシタを配置した構造をいう。従来のスタック構造の強誘電体メモリにおいて、キャパシタは、Ｗ（タングステン）等からなる導電プラグの直上に、バリアメタル膜、下部電極、強誘電体膜及び上部電極がこの順に積層された構造を有する。バリアメタル膜は、導電プラグの酸化を防止する役割を有している。バリアメタル膜の効果と下部電極の効果とを兼ねる材料を選択することが多いため、バリアメタル膜と下部電極とを明確に区別することは困難である。通常、バリアメタル膜及び下部電極は、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ_２膜、Ｐｔ膜、及びＳＲＯ（ＳｒＲｕＯ_３）膜のうちから選択された２以上の膜を組み合わせて構成される。Ferroelectric memories, like other semiconductor devices, are required to have higher integration and higher performance, and it is necessary to reduce the cell area in the future. In order to reduce the cell area, it is effective to adopt a stack structure instead of the conventional planar structure. Here, the “stacked structure” refers to a structure in which a capacitor is disposed immediately above a conductive plug (contact plug) formed on the drain of a transistor constituting a memory cell. In a conventional ferroelectric memory having a stack structure, a capacitor has a structure in which a barrier metal film, a lower electrode, a ferroelectric film, and an upper electrode are laminated in this order immediately above a conductive plug made of W (tungsten) or the like. . The barrier metal film has a role of preventing oxidation of the conductive plug. Since a material that doubles as the effect of the barrier metal film and the effect of the lower electrode is often selected, it is difficult to clearly distinguish the barrier metal film from the lower electrode. Usually, the barrier metal film and the lower electrode are configured by combining two or more films selected from a TiN film, a TiAlN film, an Ir film, an IrO ₂ film, a Pt film, and an SRO (SrRuO ₃ ) film.

電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜の配向が均一になるように制御することが重要である。強誘電体膜の配向は下部電極の配向に大きく影響される。即ち、下部電極の配向が均一になるように制御することにより、強誘電体膜の配向を均一にすることができる。従って、電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の配向が均一になるように制御することが重要である。 In order to manufacture a ferroelectric memory with good electrical characteristics and high product yield, it is important to control the ferroelectric film so that the orientation of the ferroelectric film is uniform. The orientation of the ferroelectric film is greatly influenced by the orientation of the lower electrode. That is, the orientation of the ferroelectric film can be made uniform by controlling the orientation of the lower electrode to be uniform. Therefore, in order to produce a ferroelectric memory with good electrical characteristics and high product yield, it is important to control the orientation of the lower electrode to be uniform.

下記の特許文献１に、導電プラグ上にキャパシタを配置した構造において、導電プラグの酸化を抑制するために、下部電極と導電プラグとの間にＩｒからなる障壁層（バリアメタル膜）を配置した半導体装置が開示されている。 In the following Patent Document 1, in a structure in which a capacitor is disposed on a conductive plug, a barrier layer (barrier metal film) made of Ir is disposed between the lower electrode and the conductive plug in order to suppress oxidation of the conductive plug. A semiconductor device is disclosed.

特表２００５−５２４２３０号公報JP 2005-524230 Gazette

下部電極の配向性を高めるために、バリアメタル膜の下に、（１１１）配向し易い導電材料からなる結晶性向上膜が配置される場合がある。この場合、キャパシタの上部電極から結晶性向上膜までをキャパシタの形状にパターニングする際に、キャパシタの剥離が生ずる現象（キャパシタとび現象）が見られた。本願発明者は、種々の評価実験により、結晶性向上膜とバリアメタル膜との界面で剥離が生じやすいことを見出した。 In order to enhance the orientation of the lower electrode, a crystallinity improving film made of a conductive material that is easily (111) oriented may be disposed under the barrier metal film. In this case, when patterning from the upper electrode of the capacitor to the crystallinity-improving film into the shape of the capacitor, a phenomenon (capacitor skipping phenomenon) in which the capacitor was peeled off was observed. The inventor of the present application has found that peeling is likely to occur at the interface between the crystallinity improving film and the barrier metal film through various evaluation experiments.

本発明の目的は、結晶性向上膜とバリアメタル膜との界面の密着性を向上させ、キャパシタとび現象を防止することができる半導体装置及びその製造方法を提供することである。 An object of the present invention is to provide a semiconductor device capable of improving the adhesion at the interface between the crystallinity improving film and the barrier metal film and preventing the capacitor skip phenomenon, and a method for manufacturing the same.

本発明の一観点によると、
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通するビアホール内に充填された導電プラグと、
平面視において前記導電プラグを内包するように、前記層間絶縁膜の上に形成された導電性の結晶性向上膜と、
前記結晶性向上膜の上に配置され、前記結晶性向上膜とは異なる導電材料で形成された密着膜と、
前記密着膜の上に配置され、前記密着膜とは異なる導電材料で形成された酸素バリア膜と、
前記酸素バリア膜の上に形成され、下部電極、誘電体膜、及び上部電極がこの順番に積層されたキャパシタと
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置が提供される。According to one aspect of the invention,
An interlayer insulating film formed on the semiconductor substrate;
A conductive plug filled in a via hole penetrating the interlayer insulating film;
A conductive crystallinity improving film formed on the interlayer insulating film so as to include the conductive plug in a plan view;
An adhesion film disposed on the crystallinity enhancement film and formed of a conductive material different from the crystallinity enhancement film;
An oxygen barrier film disposed on the adhesion film and formed of a conductive material different from the adhesion film;
A capacitor formed on the oxygen barrier film, in which a lower electrode, a dielectric film, and an upper electrode are stacked in this order; and the crystallinity improving film is made of a conductive material having a face-centered cubic structure ( 111) an oriented film, or a (002) -oriented film of a conductive material having a hexagonal close-packed structure, and the adhesion film provides a semiconductor device that enhances the adhesion between the crystallinity improving film and the oxygen barrier film Is done.

本発明の他の観点によると、
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜を貫通するビアホールを形成し、該ビアホール内に導電プラグを充填する工程と、
（ｃ）前記導電プラグの上面上、及び前記層間絶縁膜の上面上に、結晶性向上膜を形成する工程と、
（ｄ）前記結晶性向上導電膜の上に密着膜を形成する工程と、
（ｅ）前記密着膜の上に酸素バリア膜を形成する工程と、
（ｆ）前記酸素バリア膜の上に下部電極層、誘電体層、及び上部電極層を順番に積層する工程と、
（ｇ）前記導電プラグが配置された領域に前記結晶性向上膜が残るように、該結晶性向上膜から前記上部電極層までの各層をパターニングする工程と
を有し、前記結晶性向上膜は、面心立方構造を有する導電材料が（１１１）配向した膜、または六方最密構造を有する導電材料が（００２）配向した膜であり、前記密着膜は、前記結晶性向上膜と前記酸素バリア膜との密着性を高める半導体装置の製造方法が提供される。According to another aspect of the invention,
(A) forming an interlayer insulating film on the semiconductor substrate;
(B) forming a via hole penetrating the interlayer insulating film and filling the via hole with a conductive plug;
(C) forming a crystallinity improving film on the upper surface of the conductive plug and on the upper surface of the interlayer insulating film;
(D) forming an adhesion film on the crystallinity improving conductive film;
(E) forming an oxygen barrier film on the adhesion film;
(F) laminating a lower electrode layer, a dielectric layer, and an upper electrode layer in order on the oxygen barrier film;
(G) patterning each layer from the crystallinity enhancement film to the upper electrode layer so that the crystallinity enhancement film remains in a region where the conductive plug is disposed, The conductive material having a face-centered cubic structure is a (111) -oriented film, or the conductive material having a hexagonal close-packed structure is a (002) -oriented film, and the adhesion film includes the crystallinity improving film and the oxygen barrier. A method of manufacturing a semiconductor device that improves adhesion to a film is provided.

密着膜を配置することにより、結晶性向上膜と酸素バリア膜との密着性を高め、キャパシタとび現象の発生を防止することができる。 By disposing the adhesion film, the adhesion between the crystallinity improving film and the oxygen barrier film can be improved, and the occurrence of the capacitor skip phenomenon can be prevented.

図１Ａは、本発明の第１の実施例による半導体装置の断面図であり、図１Ｂは、等価回路図である。FIG. 1A is a sectional view of a semiconductor device according to a first embodiment of the present invention, and FIG. 1B is an equivalent circuit diagram. 図２Ａ〜図２Ｃは、第１の実施例による半導体装置の製造途中段階における断面図（その１）である。2A to 2C are cross-sectional views (part 1) of the semiconductor device according to the first embodiment in the course of manufacturing. 図２Ｄ〜図２Ｆは、第１の実施例による半導体装置の製造途中段階における断面図（その２）である。2D to 2F are cross-sectional views (part 2) of the semiconductor device according to the first embodiment in the course of manufacturing. 図２Ｇ〜図２Ｉは、第１の実施例による半導体装置の製造途中段階における断面図（その３）である。2G to 2I are cross-sectional views (part 3) of the semiconductor device according to the first embodiment in the middle of manufacture. 図２Ｊ〜図２Ｌは、第１の実施例による半導体装置の製造途中段階における断面図（その４）である。2J to 2L are sectional views (part 4) of the semiconductor device according to the first embodiment in the middle of manufacture. 図２Ｍ〜図２Ｏは、第１の実施例による半導体装置の製造途中段階における断面図（その５）である。2M to 2O are cross-sectional views (part 5) of the semiconductor device according to the first embodiment in the middle of manufacture. 図２Ｐ〜図２Ｒは、第１の実施例による半導体装置の製造途中段階における断面図（その６）である。2P to 2R are cross-sectional views (part 6) in the middle of manufacturing the semiconductor device according to the first embodiment. 図２Ｓ及び図２Ｔは、第１の実施例による半導体装置の製造途中段階における断面図（その７）である。2S and 2T are sectional views (part 7) in the middle of manufacturing the semiconductor device according to the first embodiment. 図２Ｕ及び図２Ｖは、第１の実施例による半導体装置の製造途中段階における断面図（その８）である。2U and 2V are sectional views (part 8) in the middle of manufacturing the semiconductor device according to the first embodiment. 図２Ｗ及び図２Ｘは、第１の実施例による半導体装置の製造途中段階における断面図（その９）である。2W and 2X are cross-sectional views (part 9) in the middle of manufacturing the semiconductor device according to the first embodiment. 図２Ｙ及び図２Ｚは、第１の実施例による半導体装置の製造途中段階における断面図（その１０）である。2Y and 2Z are cross-sectional views (part 10) of the semiconductor device according to the first embodiment in the middle of manufacture. 図３は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（１１１）ピークの積分値を示すグラフである。FIG. 3 is a graph showing the integrated value of the (111) peak of the samples A to C according to the example and the PZT film of the sample according to the conventional example. 図４は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（２２２）配向比を示すグラフである。FIG. 4 is a graph showing the (222) orientation ratio of the PZT films of the samples A to C according to the example and the sample according to the conventional example. 図５は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（１１１）ピークのロッキングカーブを示すグラフである。FIG. 5 is a graph showing rocking curves of the (111) peak of the samples A to C according to the example and the PZT film of the sample according to the conventional example. 図６は、実施例による試料Ａ〜Ｃ、及び従来例による試料のＰＺＴ膜の（１１１）ピークのロッキングカーブの半値幅を示すグラフである。FIG. 6 is a graph showing the full width at half maximum of the rocking curve of the (111) peak of the samples A to C according to the example and the PZT film of the sample according to the conventional example. 図７Ａは、第２の実施例による半導体装置の製造途中段階における断面図であり、図７Ｂは、第２の実施例による半導体装置の断面図である。FIG. 7A is a cross-sectional view of the semiconductor device according to the second embodiment in the middle of manufacture, and FIG. 7B is a cross-sectional view of the semiconductor device according to the second embodiment.

図１Ａに、第１の実施例による半導体装置の断面図を示し、図１Ｂに、その等価回路図を示す。 FIG. 1A shows a cross-sectional view of the semiconductor device according to the first embodiment, and FIG. 1B shows an equivalent circuit diagram thereof.

図１Ｂに示すように、図の横方向に延びる複数のワード線ＷＬと、縦方向に延びる複数のビット線ＢＬとの交差箇所の各々に、１つのメモリセルが配置されている。メモリセルの各々は、ＭＯＳトランジスタ５と強誘電体キャパシタ３５とにより構成される。ワード線ＷＬに対応してプレート線ＰＬが配置されている。 As shown in FIG. 1B, one memory cell is arranged at each of intersections between a plurality of word lines WL extending in the horizontal direction and a plurality of bit lines BL extending in the vertical direction. Each memory cell includes a MOS transistor 5 and a ferroelectric capacitor 35. A plate line PL is arranged corresponding to the word line WL.

ＭＯＳトランジスタ５のゲート電極がワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが強誘電体キャパシタ３５の一方の電極に接続されている。強誘電体キャパシタ３５の他方の電極はプレート線ＰＬに接続されている。ワード線ＷＬに電気信号を印加してＭＯＳトランジスタ５を導通状態にすると、ビット線ＢＬとプレート線ＰＬとの間の電位差に相当する電圧が、強誘電体キャパシタ３５に印加され、データの書き込みが行われる。また、ＭＯＳトランジスタ５を導通状態にすることにより、強誘電体キャパシタ３５の自発分極の極性に対応してビット線ＢＬに電気信号が出力され、データの読出しが行われる。 The gate electrode of the MOS transistor 5 is connected to the word line WL, the source is connected to the bit line BL, and the drain is connected to one electrode of the ferroelectric capacitor 35. The other electrode of the ferroelectric capacitor 35 is connected to the plate line PL. When an electric signal is applied to the word line WL to make the MOS transistor 5 conductive, a voltage corresponding to the potential difference between the bit line BL and the plate line PL is applied to the ferroelectric capacitor 35, and data writing is performed. Done. Further, by making the MOS transistor 5 conductive, an electric signal is output to the bit line BL corresponding to the polarity of the spontaneous polarization of the ferroelectric capacitor 35, and data is read out.

図１Ａに、２つのメモリセル部分の断面図を示す。シリコンからなる半導体基板１の表層部に素子分離絶縁膜２が形成され、素子分離絶縁膜２で囲まれた活性領域が画定されている。活性領域は、ｐ型ウェル３内に配置されている。活性領域内に、２つのＭＯＳトランジスタ５が形成されている。 FIG. 1A shows a cross-sectional view of two memory cell portions. An element isolation insulating film 2 is formed on a surface layer portion of a semiconductor substrate 1 made of silicon, and an active region surrounded by the element isolation insulating film 2 is defined. The active region is disposed in the p-type well 3. Two MOS transistors 5 are formed in the active region.

一方のＭＯＳトランジスタ５を含むメモリセルと、他方のＭＯＳトランジスタ５を含むメモリセルとの構造は同一であるため、以下、一方のＭＯＳトランジスタ５を含むメモリセルの構造について説明する。 Since the memory cell including one MOS transistor 5 and the memory cell including the other MOS transistor 5 have the same structure, the structure of the memory cell including one MOS transistor 5 will be described below.

ＭＯＳトランジスタ５のソース領域５Ｓとドレイン領域５Ｄとの間にチャネル領域が画定され、その上にゲート絶縁膜を介してゲート電極５Ｇが配置されている。ソース領域５Ｓは、２つのＭＯＳトランジスタ５で共有される。ゲート電極５Ｇの側面上にサイドウォールスペーサが形成されている。ソース領域５Ｓ、ドレイン領域５Ｄ、及びゲート電極５Ｇの上面に、金属シリサイド膜６が形成されている。 A channel region is defined between the source region 5S and the drain region 5D of the MOS transistor 5, and a gate electrode 5G is disposed thereon via a gate insulating film. The source region 5S is shared by the two MOS transistors 5. Sidewall spacers are formed on the side surfaces of the gate electrode 5G. A metal silicide film 6 is formed on the upper surfaces of the source region 5S, the drain region 5D, and the gate electrode 5G.

半導体基板１の上に、ＭＯＳトランジスタ５を覆うように、酸窒化シリコン（ＳｉＯＮ）からなる厚さ２００ｎｍのカバー絶縁膜１１が形成されている。その上に、酸化シリコン（ＳｉＯ_２）からなる層間絶縁膜１２が形成されている。層間絶縁膜１２の表面は平坦化されており、下地の平坦な領域における層間絶縁膜１２の厚さは、７００ｎｍである。A cover insulating film 11 made of silicon oxynitride (SiON) and having a thickness of 200 nm is formed on the semiconductor substrate 1 so as to cover the MOS transistor 5. An interlayer insulating film 12 made of silicon oxide (SiO ₂ ) is formed thereon. The surface of the interlayer insulating film 12 is flattened, and the thickness of the interlayer insulating film 12 in the flat region of the base is 700 nm.

層間絶縁膜１２及びカバー絶縁膜１１に、ソース領域５Ｓ上の金属シリサイド膜６まで達するビアホール、及びドレイン領域５Ｄ上の金属シリサイド膜６まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、それぞれタングステン（Ｗ）からなる導電プラグ１５及び１６が充填されている。一方の導電プラグ１５はドレイン領域５Ｄに接続され、他方の導電プラグ１６はソース領域５Ｓに接続されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。 Via holes reaching the metal silicide film 6 on the source region 5S and via holes reaching the metal silicide film 6 on the drain region 5D are formed in the interlayer insulating film 12 and the cover insulating film 11. The diameter of the via hole is 0.25 μm. The inner surface of the via hole is covered with an adhesive film, and the via holes are filled with conductive plugs 15 and 16 made of tungsten (W), respectively. One conductive plug 15 is connected to the drain region 5D, and the other conductive plug 16 is connected to the source region 5S. The adhesion film has a two-layer structure in which a Ti film having a thickness of 30 nm and a TiN film having a thickness of 20 nm are stacked in this order.

層間絶縁膜１２の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜２１が形成されている。その上に、ＳｉＯ_２からなる厚さ３００ｎｍの層間絶縁膜２２が形成されている。なお、酸化防止膜２１を、ＳｉＯＮに代えて窒化シリコン（ＳｉＮ）またはアルミナ（ＡｌＯ）で形成してもよい。An anti-oxidation film 21 made of SiON and having a thickness of 130 nm is formed on the interlayer insulating film 12. On top of that, an interlayer insulating film 22 made of SiO ₂ and having a thickness of 300 nm is formed. The antioxidant film 21 may be formed of silicon nitride (SiN) or alumina (AlO) instead of SiON.

層間絶縁膜２２及び酸化防止膜２２を貫通し、下層の導電プラグ１５の上面まで達するビアホールが形成されている。ビアホールの直径は、０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、Ｗからなる導電プラグ２５が充填されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。導電プラグ２５は、その下の導電プラグ１５を介してドレイン領域５Ｄに接続される。 A via hole penetrating the interlayer insulating film 22 and the antioxidant film 22 and reaching the upper surface of the lower conductive plug 15 is formed. The diameter of the via hole is 0.25 μm. The inner surface of the via hole is covered with an adhesive film, and the via hole is filled with a conductive plug 25 made of W. The adhesion film has a two-layer structure in which a Ti film having a thickness of 30 nm and a TiN film having a thickness of 20 nm are stacked in this order. The conductive plug 25 is connected to the drain region 5D through the conductive plug 15 therebelow.

導電プラグ２５及び層間絶縁膜２２の上に、平面視において導電プラグ２５を内包するように、強誘電体キャパシタ３５が配置されている。強誘電体キャパシタ３５は、下部電極３６、誘電体膜３７、上部電極３８がこの順番に積層された構造を有する。導電プラグ２５及び層間絶縁膜２２の上面と、強誘電体キャパシタ３５との間に、基板側から順番に、下地導電膜３０、結晶性向上膜３１、密着膜３２、及び酸素バリア膜３３が積層された４層が配置されている。強誘電体キャパシタ３５の上に、水素バリア膜４０が配置されている。 A ferroelectric capacitor 35 is disposed on the conductive plug 25 and the interlayer insulating film 22 so as to include the conductive plug 25 in a plan view. The ferroelectric capacitor 35 has a structure in which a lower electrode 36, a dielectric film 37, and an upper electrode 38 are laminated in this order. A base conductive film 30, a crystallinity improving film 31, an adhesion film 32, and an oxygen barrier film 33 are stacked in this order from the substrate side between the upper surfaces of the conductive plug 25 and the interlayer insulating film 22 and the ferroelectric capacitor 35. 4 layers are arranged. A hydrogen barrier film 40 is disposed on the ferroelectric capacitor 35.

下地導電膜３０は（１１１）配向したＴｉＮで形成され、その厚さは１００ｎｍである。なお、下地導電膜３０を、ＴｉＮに代えて、（１１１）配向したＷ、Ｓｉ、またはＣｕで形成してもよい。また、その厚さを、１００ｎｍ〜３００ｎｍの範囲内としてもよい。導電プラグ２５の上面は、その周囲の層間絶縁膜２２の上面よりもやや低くされ、窪みが形成されている。この窪み内が下地導電膜３０で埋め尽くされており、下地導電膜３０の上面は平坦化されている。 The underlying conductive film 30 is made of (111) -oriented TiN and has a thickness of 100 nm. The underlying conductive film 30 may be formed of (111) -oriented W, Si, or Cu instead of TiN. Further, the thickness may be in the range of 100 nm to 300 nm. The upper surface of the conductive plug 25 is slightly lower than the upper surface of the surrounding interlayer insulating film 22 to form a recess. The inside of this recess is filled with the base conductive film 30, and the upper surface of the base conductive film 30 is flattened.

結晶性向上膜３１は、（１１１）配向したＴｉＮで形成され、その厚さは２０ｎｍである。なお、結晶性向上膜３１は、ＴｉＮに代えて、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ、Ｏｓ、またはこれらの金属の合金で形成してもよい。結晶性向上膜３１を形成する導電材料が面心立方構造を有する場合には、（１１１）配向しており、六方最密構造を有する場合には、（００２）配向している。 The crystallinity improving film 31 is made of (111) -oriented TiN and has a thickness of 20 nm. The crystallinity improving film 31 may be formed of Ti, Pt, Ir, Re, Ru, Pd, Os, or an alloy of these metals instead of TiN. When the conductive material forming the crystallinity improving film 31 has a face-centered cubic structure, it has (111) orientation, and when it has a hexagonal close-packed structure, it has (002) orientation.

密着膜３２は、（１１１）配向したイリジウム（Ｉｒ）で形成さている。なお、密着膜３２を、Ｉｒに代えて、（１１１）配向した面心立方構造を持つ導電材料、または（００２）配向した六方最密構造を持つ導電材料で形成してもよい。例えば、面心立方構造を持つ導電材料として、Ａｌ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、Ｒｈ、ＰｔＯ、ＩｒＯ、ＲｕＯ、及びＰｄＯが挙げられる。六方最密構造を持つ導電材料としてＴｉが挙げられる。 The adhesion film 32 is made of (111) oriented iridium (Ir). The adhesion film 32 may be formed of a conductive material having a (111) -oriented face-centered cubic structure or a conductive material having a (002) -oriented hexagonal close-packed structure instead of Ir. For example, examples of the conductive material having a face-centered cubic structure include Al, Pt, Ru, Pd, Os, Rh, PtO, IrO, RuO, and PdO. An example of a conductive material having a hexagonal close-packed structure is Ti.

密着膜３２を、面心立方構造を持つ導電材料で形成する場合には、その厚さを１ｎｍ〜５０ｎｍの範囲内とすることが好ましい。密着膜３２を、六方最密構造を持つ導電材料で形成する場合には、その厚さを１ｎｍ〜３０ｎｍの範囲内とすることが好ましい。 When the adhesion film 32 is formed of a conductive material having a face-centered cubic structure, the thickness is preferably in the range of 1 nm to 50 nm. When the adhesion film 32 is formed of a conductive material having a hexagonal close-packed structure, the thickness is preferably in the range of 1 nm to 30 nm.

酸素バリア膜３３は、ＴｉＡｌＮで形成され、その厚さは１００ｎｍであり、酸素の拡散を防止し、その下の導電プラグ２５の酸化を防止する。酸素バリア膜３３を、ＴｉＡｌＮに代えて、ＩｒまたはＲｕで形成してもよい。酸素バリア膜３３と密着膜３２とは、相互に異なる材料で形成される。酸素バリア膜３３は、酸素の拡散を防止するために、密着膜３２よりも厚くされている。また、酸素バリア膜３３は、その下の結晶性向上膜３１及び密着膜３２の配向性を引き継いで、（１１１）配向している。 The oxygen barrier film 33 is made of TiAlN and has a thickness of 100 nm, preventing oxygen diffusion and preventing oxidation of the underlying conductive plug 25. The oxygen barrier film 33 may be formed of Ir or Ru instead of TiAlN. The oxygen barrier film 33 and the adhesion film 32 are formed of different materials. The oxygen barrier film 33 is thicker than the adhesion film 32 in order to prevent oxygen diffusion. In addition, the oxygen barrier film 33 is (111) oriented, taking over the orientation of the crystallinity improving film 31 and the adhesion film 32 thereunder.

下部電極３６は、Ｉｒで形成され、その厚さは１００ｎｍである。下部電極３６は、酸素バリア膜３３の配向性を引き継ぐため、（１１１）配向する。下部電極３６を、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ_３等の導電性酸化物で形成してもよい。さらに、下部電極３６を、これらの導電材料からなる複数の膜で構成してもよい。The lower electrode 36 is made of Ir and has a thickness of 100 nm. The lower electrode 36 is (111) oriented to take over the orientation of the oxygen barrier film 33. The lower electrode 36 may be formed of a platinum group metal such as Pt or a conductive oxide such as PtO, IrO, or SrRuO ₃ instead of Ir. Further, the lower electrode 36 may be composed of a plurality of films made of these conductive materials.

誘電体膜３７は、ペロブスカイト構造またはビスマス層状構造を有する強誘電体で形成され、その厚さは１００ｎｍ〜１３０ｎｍの範囲内である。使用可能な強誘電体材料として、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（ＢＬＴ）等が挙げられる。The dielectric film 37 is formed of a ferroelectric having a perovskite structure or a bismuth layered structure, and the thickness thereof is in the range of 100 nm to 130 nm. Usable ferroelectric materials include lead zirconate titanate (PZT), PZT doped with La (PLZT), PZT-based material slightly doped with Ca, Sr, or Si, SrBi ₂ Ta ₂ O ₉ (SBT, Y1 ), SrBi ₂ (Ta, Nb) ₂ O ₉ (SBTN, YZ), (Bi, La) ₄ Ti ₃ O ₁₂ (BLT), and the like.

上部電極３８は、ＳｒＯで形成されている。より詳細には、上部電極３８は、酸素の組成比が１以上２未満の下層部分と、それよりも酸素組成比が大きく、化学量論的組成比である２に近い上層部分とで構成される。下層部分の厚さは５０ｎｍであり、上層部分の厚さは１００ｎｍ〜３００ｎｍの範囲内である。 The upper electrode 38 is made of SrO. More specifically, the upper electrode 38 is composed of a lower layer portion having an oxygen composition ratio of 1 or more and less than 2, and an upper layer portion having a larger oxygen composition ratio and a stoichiometric composition ratio close to 2. The The thickness of the lower layer portion is 50 nm, and the thickness of the upper layer portion is in the range of 100 nm to 300 nm.

なお、上部電極３８を、ＩｒＯに代えて、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、またはこれらの酸化物、またはＳｒＲｕＯ_３等の導電性酸化物で形成してもよい。さらに、これらの導電材料からなる複数の膜で構成してもよい。The upper electrode 38 may be formed of Ir, Ru, Rh, Re, Os, Pd, or an oxide thereof, or a conductive oxide such as SrRuO ₃ instead of IrO. Further, it may be composed of a plurality of films made of these conductive materials.

水素バリア膜４０は、Ｉｒで形成され、その厚さは１００ｎｍである。なお、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ_３等で形成してもよい。The hydrogen barrier film 40 is made of Ir and has a thickness of 100 nm. In place of Ir, Pt or SrRuO ₃ may be used.

下地導電膜３０から水素バリア膜４０までの積層構造、及び層間絶縁膜２２の表面を覆うように、第１の保護膜５０が形成され、さらにその上に、第２の保護膜５１が形成されている。第１の保護膜５０及び第２の保護膜５１は、共にＡｌＯで形成され、各々の厚さは約２０ｎｍである。 A first protective film 50 is formed so as to cover the laminated structure from the base conductive film 30 to the hydrogen barrier film 40 and the surface of the interlayer insulating film 22, and a second protective film 51 is further formed thereon. ing. Both the first protective film 50 and the second protective film 51 are made of AlO, and each has a thickness of about 20 nm.

第２の保護膜５２の上に、ＳｉＯ_２からなる層間絶縁膜５５が形成されている。層間絶縁膜５５の上面は平坦化されている。平坦化された層間絶縁膜５５の上に、ＡｌＯからなるバリア膜５７が形成されている。バリア膜５７の厚さは２０ｎｍ〜１００ｎｍの範囲内である。On the second protective film 52, an interlayer insulating film 55 made of SiO ₂ is formed. The upper surface of the interlayer insulating film 55 is planarized. A barrier film 57 made of AlO is formed on the planarized interlayer insulating film 55. The thickness of the barrier film 57 is in the range of 20 nm to 100 nm.

バリア膜５７の上に、ＳｉＯ_２からなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜５８が形成されている。層間絶縁膜５８を、ＳｉＯ_２に代えて、ＳｉＯＮまたはＳｉＮで形成してもよい。An interlayer insulating film 58 made of SiO ₂ and having a thickness of 800 nm to 1000 nm is formed on the barrier film 57. The interlayer insulating film 58 may be formed of SiON or SiN instead of SiO ₂ .

第１の保護膜５０から層間絶縁膜５８までの５層を貫通し、キャパシタ３５上の水素バリア膜４０まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ６０が充填されている。さらに、酸化防止膜２１から層間絶縁膜５８までの７層を貫通し、導電プラグ１６まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ６５が充填されている。これらの密着膜は、ＴｉＮ膜の単層で構成してもよいし、Ｔｉ膜とＴｉＮ膜との２層で構成してもよい。 A via hole that penetrates through five layers from the first protective film 50 to the interlayer insulating film 58 and reaches the hydrogen barrier film 40 on the capacitor 35 is formed. The inner surface of the via hole is covered with an adhesive film, and a conductive plug 60 made of W is filled in the via hole. Further, via holes that penetrate through the seven layers from the antioxidant film 21 to the interlayer insulating film 58 and reach the conductive plug 16 are formed. The inner surface of the via hole is covered with an adhesive film, and a conductive plug 65 made of W is filled in the via hole. These adhesion films may be composed of a single layer of TiN film, or may be composed of two layers of a Ti film and a TiN film.

層間絶縁膜５８の上に、配線７１及び７５が形成されている。配線７１及び７５は、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜がこの順番に積層された５層構造を有する。 On the interlayer insulating film 58, wirings 71 and 75 are formed. The wirings 71 and 75 are formed by sequentially stacking a Ti film having a thickness of 60 nm, a TiN film having a thickness of 30 nm, an AlCu alloy film having a thickness of 360 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 70 nm. It has a layer structure.

配線７１は、その下の導電プラグ６０を経由してキャパシタ３５の上部電極３８に接続されており、図１Ｂに示したプレート線ＰＬに相当する。もう一方の配線７５は、その下の導電プラグ６５及び１６を経由して、ＭＯＳトランジスタ５のソース領域５Ｓに接続されており、図１Ｂに示したビット線ＢＬに相当する。ゲート電極５Ｇが、図１Ｂに示したワード線ＷＬを兼ねる。 The wiring 71 is connected to the upper electrode 38 of the capacitor 35 via the conductive plug 60 therebelow, and corresponds to the plate line PL shown in FIG. 1B. The other wiring 75 is connected to the source region 5S of the MOS transistor 5 via the conductive plugs 65 and 16 thereunder, and corresponds to the bit line BL shown in FIG. 1B. The gate electrode 5G also serves as the word line WL shown in FIG. 1B.

次に、図２Ａ〜図２Ｚを参照して、第１の実施例による半導体装置の製造方法について説明する。 Next, with reference to FIGS. 2A to 2Z, description will be made on a semiconductor device manufacturing method according to the first embodiment.

図２Ａに示すように、ｎ型またはｐ型シリコンからなる基板１の表層部に素子分離絶縁膜２を形成し、活性領域を画定する。素子分離絶縁膜２は、例えばシャロートレンチアイソレーション法（ＳＴＩ法）により形成される。なお、シリコン局所酸化法（ＬＯＣＯＳ法）により形成してもよい。活性領域の表層部にｐ型不純物を注入することにより、ｐ型ウェル３を形成する。 As shown in FIG. 2A, an element isolation insulating film 2 is formed on a surface layer portion of a substrate 1 made of n-type or p-type silicon to define an active region. The element isolation insulating film 2 is formed by, for example, a shallow trench isolation method (STI method). Note that a silicon local oxidation method (LOCOS method) may be used. A p-type well 3 is formed by implanting p-type impurities into the surface layer portion of the active region.

１つの活性領域内に、２つのＭＯＳトランジスタ５を形成する。以下、ＭＯＳトランジスタ５の形成方法について簡単に説明する。 Two MOS transistors 5 are formed in one active region. Hereinafter, a method for forming the MOS transistor 5 will be briefly described.

活性領域の表層部を熱酸化することによりゲート絶縁膜となるＳｉＯ_２膜を形成する。基板上に、非晶質または多結晶シリコンからなるシリコン膜を形成し、パターニングすることにより、ゲート電極５Ｇを形成する。平面視において、１つの活性領域を、２本のゲート電極がほぼ平行に横切る。A SiO ₂ film to be a gate insulating film is formed by thermally oxidizing the surface layer portion of the active region. A gate electrode 5G is formed by forming and patterning a silicon film made of amorphous or polycrystalline silicon on the substrate. In a plan view, two gate electrodes cross one active region substantially in parallel.

ゲート電極５Ｇをマスクとしてｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄのエクステンション部を形成する。ゲート電極５Ｇの側面にサイドウォールスペーサを形成する。ゲート電極５Ｇとサイドウォールスペーサとをマスクとして、ｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い領域を形成する。ここまでの工程で、ＭＯＳトランジスタ５が形成される。 N-type impurities are ion-implanted using the gate electrode 5G as a mask to form extension portions of the source region 5S and the drain region 5D. Sidewall spacers are formed on the side surfaces of the gate electrode 5G. Using the gate electrode 5G and the sidewall spacer as a mask, ions of n-type impurities are implanted to form deep regions of the source region 5S and the drain region 5D. Through the steps so far, the MOS transistor 5 is formed.

次に、基板上に、コバルト（Ｃｏ）等の高融点金属からなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極５Ｇ、ソース領域５Ｓ、及びドレイン領域５Ｄの上面に、高融点金属シリサイド膜６を形成する。その後、未反応の高融点金属膜を除去する。 Next, a film made of a refractory metal such as cobalt (Co) is formed on the substrate by sputtering. By performing heat treatment, the refractory metal film reacts with silicon to form the refractory metal silicide film 6 on the top surfaces of the gate electrode 5G, the source region 5S, and the drain region 5D. Thereafter, the unreacted refractory metal film is removed.

ＭＯＳトランジスタ５を覆うように、基板上に、ＳｉＯＮからなる厚さ２００ｎｍのカバー絶縁膜１１を、プラズマＣＶＤにより形成する。さらに、カバー絶縁膜１１の上に、ＳｉＯ_２からなる厚さ１０００ｎｍの層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば酸素（Ｏ_２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたプラズマＣＶＤにより形成される。その後、層間絶縁膜１２の表面を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化された後に、基板の平坦部における厚さが約７００ｎｍになるようにＣＭＰの制御を行う。A cover insulating film 11 made of SiON and having a thickness of 200 nm is formed on the substrate by plasma CVD so as to cover the MOS transistor 5. Further, an interlayer insulating film 12 made of SiO ₂ and having a thickness of 1000 nm is formed on the cover insulating film 11. The interlayer insulating film 12 is formed by plasma CVD using, for example, oxygen (O ₂ ) and tetraethylorthosilicate (TEOS). Thereafter, the surface of the interlayer insulating film 12 is planarized by chemical mechanical polishing (CMP). After planarization, CMP is controlled so that the thickness of the flat portion of the substrate is about 700 nm.

層間絶縁膜１２及びカバー絶縁膜１１に、ドレイン領域５Ｄ上の高融点金属シリサイド膜６までビアホール、及びソース領域５Ｓ上の高融点金属シリサイド膜６まで達するビアホールを形成する。ビアホールの直径は、例えば０．２５μｍとする。 Via holes reaching the refractory metal silicide film 6 on the drain region 5D and via holes reaching the refractory metal silicide film 6 on the source region 5S are formed in the interlayer insulating film 12 and the cover insulating film 11. The diameter of the via hole is, for example, 0.25 μm.

ビアホールの内面、及び層間絶縁膜１２の上面を、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜の２層で覆う。さらにその上に、ビアホール内が完全に埋め尽くされるまでＷ膜を形成する。Ｗ膜の厚さは、例えば３００ｎｍとすればよい。余分なＷ膜、ＴｉＮ膜、及びＴｉ膜をＣＭＰで除去することにより、ビアホール内に、Ｔｉ膜とＴｉＮ膜からなる密着層、及びＷからなる導電プラグ１５、１６を残す。導電プラグ１５及び１６は、それぞれドレイン領域５Ｄ及びソース領域５Ｓに接続される。 The inner surface of the via hole and the upper surface of the interlayer insulating film 12 are covered with two layers of a Ti film having a thickness of 30 nm and a TiN film having a thickness of 20 nm. Further thereon, a W film is formed until the via hole is completely filled. The thickness of the W film may be 300 nm, for example. Excess W film, TiN film, and Ti film are removed by CMP to leave an adhesion layer made of Ti film and TiN film and conductive plugs 15, 16 made of W in the via hole. The conductive plugs 15 and 16 are connected to the drain region 5D and the source region 5S, respectively.

図２Ｂに示すように、層間絶縁膜１２の上に、ＳｉＯＮからなる厚さ１３０ｎｍの酸化防止膜２１をプラズマＣＶＤにより形成する。なお、ＳｉＯＮに代えて、ＳｉＮまたはＡｌＯからなる酸化防止膜２１を形成してもよい。さらにその上に、ＳｉＯ_２からなる厚さ３００ｎｍの層間絶縁膜２２を、Ｏ_２とＴＥＯＳとを用いたプラズマＣＶＤにより形成する。As shown in FIG. 2B, an anti-oxidation film 21 made of SiON and having a thickness of 130 nm is formed on the interlayer insulating film 12 by plasma CVD. Instead of SiON, an antioxidant film 21 made of SiN or AlO may be formed. Further thereon, an interlayer insulating film 22 made of SiO ₂ and having a thickness of 300 nm is formed by plasma CVD using O ₂ and TEOS.

図２Ｃに示すように、層間絶縁膜２２及び酸化防止膜２１に、その下の導電プラグ１５を露出させるビアホールを形成する。このビアホールの内面を密着膜で覆うと共に、ビアホール内にＷからなる導電プラグ２５を充填する。この導電プラグ２５及び密着膜は、その下の導電プラグ１５及び密着膜と同一の方法で形成される。 As shown in FIG. 2C, via holes are formed in the interlayer insulating film 22 and the antioxidant film 21 to expose the conductive plugs 15 therebelow. The inner surface of the via hole is covered with an adhesive film, and a conductive plug 25 made of W is filled in the via hole. The conductive plug 25 and the adhesion film are formed by the same method as the conductive plug 15 and the adhesion film therebelow.

余分なＷ膜及び密着膜を除去するためのＣＭＰは、Ｗ膜及び密着膜の研磨速度が、層間絶縁膜２２の研磨速度よりも速い条件で行う。例えば、スラリとして、Cabot
Microelectronics Corporation製のＳＳＷ２０００を使用する。また、層間絶縁膜２２の上に密着膜やＷ膜が残らないように、ややオーバ研磨を行う。このため、導電プラグ２５の上面が、その周囲の層間絶縁膜２２の上面よりも低くなり、窪み２５ａが発生する。この窪み２５ａの深さは、例えば２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍである。The CMP for removing the excess W film and the adhesion film is performed under the condition that the polishing rate of the W film and the adhesion film is faster than the polishing rate of the interlayer insulating film 22. For example, as a slurry, Cabot
SSW2000 manufactured by Microelectronics Corporation is used. Further, over-polishing is performed slightly so that no adhesion film or W film remains on the interlayer insulating film 22. For this reason, the upper surface of the conductive plug 25 becomes lower than the upper surface of the surrounding interlayer insulating film 22, and the dent 25a is generated. The depth of the recess 25a is, for example, 20 nm to 50 nm, and typically about 50 nm.

ＣＭＰ後、層間絶縁膜２２の上面及び導電プラグ２５の上面を、アンモニア（ＮＨ_３）のプラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。
・基板表面と対向電極との間隔約９ｍｍ（３５０ｍｉｌｓ）；
・圧力２６６Ｐａ（２Ｔｏｒｒ）；
・基板温度：４００℃；
・ＮＨ_３ガス流量：３５０ｓｃｃｍ；
・基板側電極に供給する１３．５６ＭＨｚのＲＦパワー１００Ｗ；
・対向電極に供給する３５０ｋＨｚのＲＦパワー５５Ｗ；
・処理時間６０秒。After the CMP, the upper surface of the interlayer insulating film 22 and the upper surface of the conductive plug 25 are exposed to ammonia (NH ₃ ) plasma. This plasma processing is performed using, for example, a parallel plate type plasma processing apparatus under the following conditions.
The distance between the substrate surface and the counter electrode is about 9 mm (350 mils);
Pressure 266 Pa (2 Torr);
-Substrate temperature: 400 ° C;
NH ₃ gas flow rate: 350 sccm;
-RF power of 13.56 MHz supplied to the substrate side electrode 100 W;
-350 kHz RF power 55 W supplied to the counter electrode;
・ Processing time 60 seconds.

なお、ＮＨ_３プラズマに代えて、Ｎ_２Ｏプラズマ、Ｎ_２プラズマ等の窒素元素を含むプラズマを用いてもよい。Note that plasma containing nitrogen element such as N ₂ O plasma or N ₂ plasma may be used instead of the NH ₃ plasma.

図２Ｄの状態に至るまでの工程について説明する。まず、プラズマ処理した表面上に、厚さ１００ｎｍのＴｉ膜を、ＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・基板とターゲットとの間隔６０ｍｍ；
・Ａｒガス圧０．１５Ｐａ；
・基板温度２０℃；
・ＤＣパワー２．６ｋＷ；
・成膜時間３５秒。The process up to the state shown in FIG. 2D will be described. First, a Ti film having a thickness of 100 nm is formed on the plasma-treated surface by DC sputtering. The sputtering conditions are, for example, as follows.
-Distance between substrate and target 60mm;
Ar gas pressure 0.15 Pa;
-Substrate temperature 20 ° C;
・ DC power 2.6kW;
・ Deposition time 35 seconds.

上記条件により、六方最密構造を有し、（００２）配向したＴｉ膜が得られる。Ｔｉ膜の成膜前に、基板表面をＮＨ_３プラズマで処理すると、層間絶縁膜２２の表面の酸素原子にＮＨ基が結合する。これにより、層間絶縁膜２２の表面に供給されたＴｉ原子が酸素原子に捕獲されることなく、表面上を移動しやすくなる。その結果、Ｔｉ膜の配向性が高まる。Under the above conditions, a (002) -oriented Ti film having a hexagonal close-packed structure is obtained. If the substrate surface is treated with NH ₃ plasma before the Ti film is formed, NH groups are bonded to oxygen atoms on the surface of the interlayer insulating film 22. Thereby, Ti atoms supplied to the surface of the interlayer insulating film 22 are easily captured on the surface without being captured by oxygen atoms. As a result, the orientation of the Ti film is increased.

次に、窒素雰囲気中で、ラピッドサーマルアニール（ＲＴＡ）を行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度６００℃；
・処理時間６０秒。Next, rapid thermal annealing (RTA) is performed in a nitrogen atmosphere. The RTA conditions are, for example, as follows.
-Annealing temperature 600 ° C;
・ Processing time 60 seconds.

このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる下地導電膜３０が得られる。なお、下地導電膜３０の厚さを１００ｎｍ〜３００ｎｍの範囲内としてもよい。この段階では、下地導電膜３０の表面には、下地表面の窪み２５ａを反映して、導電プラグ２５の上方に窪みが発生している。下地導電膜３０のＣＭＰを行うことにより、その表面を平坦化する。例えば、スラリとして、Cabot
Microelectronics Corporation製のＳＳＷ２０００を使用する。ＣＭＰ後の下地導電膜３０の厚さを、５０ｎｍ〜１００ｎｍ、典型的には約５０ｎｍとする。By this annealing, the Ti film is nitrided to obtain the base conductive film 30 made of TiN having a face-centered cubic structure and (111) orientation. Note that the thickness of the base conductive film 30 may be in the range of 100 nm to 300 nm. At this stage, a depression is generated above the conductive plug 25 on the surface of the underlying conductive film 30 reflecting the depression 25a on the underlying surface. The surface of the underlying conductive film 30 is planarized by CMP. For example, as a slurry, Cabot
SSW2000 manufactured by Microelectronics Corporation is used. The thickness of the underlying conductive film 30 after CMP is set to 50 nm to 100 nm, typically about 50 nm.

ＣＭＰ後、平坦化された下地導電膜３０の表面を、ＮＨ_３プラズマに晒す。これにより、ＣＭＰ時に下地導電膜３０の表層部に発生した結晶歪が修復される。なお、ＮＨ_３プラズマに代えて、Ｎ_２Ｏプラズマ、Ｎ_２プラズマ等の窒素元素を含むプラズマを用いてもよい。After the CMP, the planarized surface of the underlying conductive film 30 is exposed to NH ₃ plasma. Thereby, the crystal distortion generated in the surface layer portion of the underlying conductive film 30 during CMP is repaired. Note that plasma containing nitrogen element such as N ₂ O plasma or N ₂ plasma may be used instead of the NH ₃ plasma.

図２Ｅの状態に至るまでの工程について説明する。下地導電膜３０の上に、スパッタリングにより厚さ２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、六方最密構造を有し、（００２）配向している。次に、窒素雰囲気中でＲＴＡを行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度６５０℃；
・処理時間６０秒。Processes up to the state shown in FIG. 2E will be described. A Ti film having a thickness of 20 nm is formed on the base conductive film 30 by sputtering. This Ti film has a hexagonal close-packed structure and is (002) -oriented. Next, RTA is performed in a nitrogen atmosphere. The RTA conditions are, for example, as follows.
-Annealing temperature 650 ° C;
・ Processing time 60 seconds.

このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる結晶性向上膜３１が得られる。結晶性向上膜３１の下の下地導電膜３０の表面が平坦化されているため、結晶性向上膜３１の結晶性を高めることができる。 By this annealing, the Ti film is nitrided, and the crystallinity improving film 31 made of TiN having a face-centered cubic structure and (111) orientation is obtained. Since the surface of the underlying conductive film 30 under the crystallinity improving film 31 is flattened, the crystallinity of the crystallinity improving film 31 can be improved.

図２Ｆに示すように、結晶性向上膜３１の上に、Ｉｒからなる厚さ５ｎｍ〜１０ｎｍの密着膜３２をＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・基板温度４２５℃；
・Ａｒガス流量１００〜２００ｓｃｃｍ；
・ＤＣパワー０．５ｋＷ以下。As shown in FIG. 2F, an adhesion film 32 made of Ir and having a thickness of 5 nm to 10 nm is formed on the crystallinity improving film 31 by DC sputtering. The sputtering conditions are, for example, as follows.
-Substrate temperature 425 ° C;
Ar gas flow rate 100-200 sccm;
・ DC power 0.5kW or less.

Ｉｒは面心立方構造を有し、（１１１）配向する。なお、Ｉｒに代えて、格子定数が０．３０ｎｍ〜０．５０ｎｍの面心立方構造を持ち、（１１１）配向しやすい金属、例えば、Ａｌ、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ、またはＲｈを用いてもよい。なお、格子定数が０．３８ｎｍ〜０．４１ｎｍの範囲内の材料を用いることが、より好ましい。その他に、ＰｔＯ、ＩｒＯ、ＲｕＯ、ＰｄＯ等の導電性酸化物を用いてもよい。 Ir has a face-centered cubic structure and is (111) oriented. Note that instead of Ir, a metal having a face-centered cubic structure with a lattice constant of 0.30 nm to 0.50 nm and easily oriented to (111), for example, Al, Ir, Pt, Ru, Pd, Os, or Rh is used. It may be used. It is more preferable to use a material having a lattice constant in the range of 0.38 nm to 0.41 nm. In addition, conductive oxides such as PtO, IrO, RuO, and PdO may be used.

また、面心立方構造を持つ金属の他に、六方最密構造を持ち、（００２）配向しやすい金属、例えばＴｉを用いてもよい。密着膜３２をＴｉで形成する場合には、その厚さを約５ｎｍとし、下記の条件で、スパッタリングにより成膜を行う。
・基板温度２００℃以下、典型的には１５０℃；
・Ａｒガス流量１００〜２００ｓｃｃｍ；
・ＤＣパワー０．５ｋＷ。In addition to a metal having a face-centered cubic structure, a metal having a hexagonal close-packed structure and being easily (002) oriented, such as Ti, may be used. When the adhesion film 32 is formed of Ti, the thickness is set to about 5 nm, and the film is formed by sputtering under the following conditions.
The substrate temperature is 200 ° C or lower, typically 150 ° C;
Ar gas flow rate 100-200 sccm;
・ DC power 0.5kW.

図２Ｇに示すように、密着膜３２の上に、ＴｉＡｌＮからなる厚さ１００ｎｍの酸素バリア膜３３を、ＴｉＡｌ合金ターゲットを用いた反応性スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量４０ｓｃｃｍ；
・Ｎ_２ガス流量１０ｓｃｃｍ；
・圧力２５３．３Ｐａ；
・基板温度４００℃；
・ＤＣパワー１．０ｋＷ。As shown in FIG. 2G, an oxygen barrier film 33 made of TiAlN and having a thickness of 100 nm is formed on the adhesion film 32 by reactive sputtering using a TiAl alloy target. The sputtering conditions are, for example, as follows.
-Ar gas flow rate 40 sccm;
-N ₂ gas flow rate 10 sccm;
Pressure 253.3 Pa;
-Substrate temperature 400 ° C;
・ DC power 1.0kW.

酸素バリア膜３３を、ＴｉＡｌＮに代えて、ＩｒまたはＲｕで形成してもよい。なお、酸素バリア膜３３は、密着膜３２とは異なる材料で形成する。例えば、密着膜３２をＩｒで形成した場合には、酸素バリア膜３３をＴｉＡｌＮまたはＲｕで形成する。 The oxygen barrier film 33 may be formed of Ir or Ru instead of TiAlN. Note that the oxygen barrier film 33 is formed of a material different from that of the adhesion film 32. For example, when the adhesion film 32 is formed of Ir, the oxygen barrier film 33 is formed of TiAlN or Ru.

図２Ｈに示すように、酸素バリア膜３３の上に、Ｉｒからなる厚さ１００ｎｍの下部電極層３６をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。
・Ａｒ雰囲気圧力０．１１Ｐａ；
・基板温度５００℃；
・ＤＣパワー０．５ｋＷ。As shown in FIG. 2H, a lower electrode layer 36 made of Ir and having a thickness of 100 nm is formed on the oxygen barrier film 33 by sputtering. The sputtering conditions are, for example, as follows.
-Ar atmosphere pressure 0.11 Pa;
-Substrate temperature 500 ° C;
・ DC power 0.5kW.

成膜後、Ａｒ雰囲気中で、下記の条件でＲＴＡを行う。
・温度６５０℃；
・処理時間６０秒。After film formation, RTA is performed under the following conditions in an Ar atmosphere.
-Temperature 650 ° C;
・ Processing time 60 seconds.

この熱処理により、非晶質状態であった下部電極層３６が結晶化する。この結晶化時に、下部電極層３６が（１１１）配向する。（１１１）配向した結晶性向上膜３１の配向性が、密着膜３２、酸素バリア膜３３を介して下地導電層３６に引き継がれるため、下部電極層３６の配向性を高めることができる。結晶性向上膜３１の配向性を効果的に引き継ぐために、密着膜３２を厚くし過ぎることは好ましくない。例えば、密着膜３２を（１１１）配向した面心立方構造をもつ金属で形成する場合には、その厚さを５０ｎｍ以下にすることが好ましく、（００２）配向した六方最密構造を持つ金属で形成する場合には、その厚さを３０ｎｍ以下にすることが好ましい。密着膜３２は、結晶性向上膜３１と酸素バリア膜３３との密着性を高める機能を持つ。十分な密着性を確保するために、密着膜３２の厚さを１ｎｍ以上とすることが好ましい。 By this heat treatment, the amorphous lower electrode layer 36 is crystallized. During this crystallization, the lower electrode layer 36 is (111) oriented. Since the orientation of the (111) oriented crystallinity improving film 31 is inherited by the underlying conductive layer 36 via the adhesion film 32 and the oxygen barrier film 33, the orientation of the lower electrode layer 36 can be improved. In order to effectively take over the orientation of the crystallinity improving film 31, it is not preferable to make the adhesion film 32 too thick. For example, when the adhesion film 32 is formed of a metal having a (111) -oriented face-centered cubic structure, the thickness is preferably 50 nm or less, and a (002) -oriented hexagonal close-packed metal is used. When formed, the thickness is preferably 30 nm or less. The adhesion film 32 has a function of improving adhesion between the crystallinity improving film 31 and the oxygen barrier film 33. In order to ensure sufficient adhesion, the thickness of the adhesion film 32 is preferably 1 nm or more.

下部電極層３６は、Ｉｒに代えて、Ｐｔ等の白金族の金属、またはＰｔＯ、ＩｒＯ、ＳｒＲｕＯ_３等の導電性酸化物で形成してもよい。The lower electrode layer 36 may be formed of a platinum group metal such as Pt or a conductive oxide such as PtO, IrO, or SrRuO ₃ instead of Ir.

図２Ｉに示すように、下部電極層３６の上に、ＰＺＴからなる誘電体膜３７を、有機金属化学気相成長（ＭＯＣＶＤ）により形成する。以下、誘電体膜３７の形成方法について説明する。 As shown in FIG. 2I, a dielectric film 37 made of PZT is formed on the lower electrode layer 36 by metal organic chemical vapor deposition (MOCVD). Hereinafter, a method for forming the dielectric film 37 will be described.

Ｐｂ原料として、Ｐｂ（Ｃ_１１Ｈ_１９Ｏ_２）_２をテトラヒドロフラン（ＴＨＦ）に溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｚｒ原料として、Ｚｒ（Ｃ_９Ｈ_１５Ｏ_２）_４をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｔｉ原料として、Ｔｉ（Ｃ_３Ｈ_７Ｏ）_２（Ｃ_１１Ｈ_１９Ｏ_２）_２をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。これらの液体原料を、ＴＨＦ溶媒とともに、ＭＯＣＶＤ装置の気化器に供給する。ＴＨＦ溶媒、Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量は、それぞれ０．４７４ｍｌ／分、０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分とする。As the Pb raw material, a liquid raw material having a concentration of 0.3 mol / liter in which Pb (C ₁₁ H ₁₉ O ₂ ) ₂ is dissolved in tetrahydrofuran (THF) is used. As the Zr raw material, a liquid raw material having a concentration of 0.3 mol / liter in which Zr (C ₉ H ₁₅ O ₂ ) ₄ is dissolved in THF is used. As the Ti raw material, a liquid raw material having a concentration of 0.3 mol / liter in which Ti (C ₃ H ₇ O) ₂ (C ₁₁ H ₁₉ O ₂ ) ₂ is dissolved in THF is used. These liquid raw materials are supplied to the vaporizer of the MOCVD apparatus together with the THF solvent. The flow rates of the THF solvent, Pb raw material, Zr raw material, and Ti raw material are 0.474 ml / min, 0.326 ml / min, 0.200 ml / min, and 0.200 ml / min, respectively.

誘電体膜３７を形成すべき基板を、ＭＯＣＶＤ装置のチャンバ内に装填する。チャンバ内の圧力を６６５Ｐａ、基板温度を６２０℃とする。気化した原料ガスをチャンバ内に供給し、６２０秒間、成膜を行う。これにより、厚さ１００ｎｍのＰＺＴ膜が形成される。 The substrate on which the dielectric film 37 is to be formed is loaded into the chamber of the MOCVD apparatus. The pressure in the chamber is 665 Pa and the substrate temperature is 620 ° C. The vaporized source gas is supplied into the chamber, and film formation is performed for 620 seconds. Thereby, a PZT film having a thickness of 100 nm is formed.

次いで、スパッタリングにより、厚さ１ｎｍ〜３０ｎｍ、典型的には２０ｎｍのＰＺＴ膜を形成する。スパッタリングにより形成したＰＺＴ膜を配置することにより、リーク電流を低減させることができる。 Next, a PZT film having a thickness of 1 nm to 30 nm, typically 20 nm, is formed by sputtering. By disposing a PZT film formed by sputtering, leakage current can be reduced.

図２Ｊに示すように、誘電体膜３７の上に、上部電極層３８を形成する。以下、上部電極層３８の形成方法について説明する。まず、ＩｒＯ_ｘからなる厚さ５０ｎｍの下層部分を、スパッタリングにより形成する。ここで、酸素の組成比ｘは、１以上２未満とする。スパッタリング条件は、例えば下記のとおりである。
・基板温度３００℃；
・Ａｒガス流量１４０ｓｃｃｍ；
・Ｏ_２ガス流量６０ｓｃｃｍ；
・圧力０．４８Ｐａ；
・ＤＣパワー１〜２ｋＷ。As shown in FIG. 2J, the upper electrode layer 38 is formed on the dielectric film 37. Hereinafter, a method for forming the upper electrode layer 38 will be described. First, a lower layer portion made of IrO _x and having a thickness of 50 nm is formed by sputtering. Here, the composition ratio x of oxygen is 1 or more and less than 2. The sputtering conditions are, for example, as follows.
-Substrate temperature 300 ° C;
-Ar gas flow rate 140sccm;
-O ₂ gas flow rate 60 sccm;
-Pressure 0.48Pa;
・ DC power 1-2 kW.

成膜後、下記の条件でＲＴＡを行う。
・処理温度７２５℃；
・雰囲気Ｏ_２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ；
・処理時間６０秒。After film formation, RTA is performed under the following conditions.
-Processing temperature: 725 ° C;
Atmosphere O ₂ flow rate 20 sccm + Ar flow rate 2000 sccm;
・ Processing time 60 seconds.

この熱処理により、誘電体膜３７の結晶性を高めることができる。さらに、上部電極層３８ｎ下層部分を形成するときに誘電体膜３７がプラズマに晒されることによって受けたダメージが回復し、酸素欠損が補償される。 By this heat treatment, the crystallinity of the dielectric film 37 can be increased. Further, the damage received by exposing the dielectric film 37 to plasma when forming the lower layer portion of the upper electrode layer 38n is recovered, and oxygen deficiency is compensated.

その後、下層部分の上に、ＩｒＯ_ｙからなる厚さ１００ｎｍ〜３００ｎｍの上層部分を、スパッタリングにより形成する。ここで、酸素の組成比ｙは、下層部分の酸素の組成比ｘよりも大きく、化学量論的組成比である２に近い。スパッタリング条件は、例えば下記のとおりである。
・基板温度２０〜１００℃（特に制御しないが、成膜中に徐々に上昇する）；
・Ａｒガス流量１００ｓｃｃｍ；
・Ｏ_２ガス流量１００ｓｃｃｍ；
・圧力０．８Ｐａ；
・ＤＣパワー１ｋＷ。Thereafter, an upper layer portion made of IrO _y and having a thickness of 100 nm to 300 nm is formed on the lower layer portion by sputtering. Here, the composition ratio y of oxygen is larger than the composition ratio x of oxygen in the lower layer portion, and is close to 2 which is the stoichiometric composition ratio. The sputtering conditions are, for example, as follows.
-Substrate temperature 20-100 ° C (not particularly controlled, but gradually rises during film formation);
-Ar gas flow rate 100 sccm;
-O ₂ gas flow rate 100 sccm;
-Pressure 0.8 Pa;
・ DC power 1kW.

例えば、上記条件で７９秒間の成膜を行うことにより、厚さ２００ｎｍのＩｒＯ_ｙ膜が形成される。For example, an IrO _y film having a thickness of 200 nm is formed by performing film formation for 79 seconds under the above conditions.

図２Ｋに示すように、上部電極層３８の上に、Ｉｒからなる厚さ１００ｎｍの水素バリア膜４０を、スパッタリングにより形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量１９９ｓｃｃｍ；
・圧力１Ｐａ；
・基板温度３５０〜４５０℃（典型的には４００℃）；
・ＤＣパワー１．０ｋＷ。As shown in FIG. 2K, a hydrogen barrier film 40 made of Ir and having a thickness of 100 nm is formed on the upper electrode layer 38 by sputtering. The sputtering conditions are, for example, as follows.
Ar gas flow rate 199 sccm;
-Pressure 1 Pa;
Substrate temperature 350-450 ° C. (typically 400 ° C.);
・ DC power 1.0kW.

なお、水素バリア膜４０を、Ｉｒに代えて、ＰｔまたはＳｒＲｕＯ_３等で形成してもよい。Note that the hydrogen barrier film 40 may be formed of Pt or SrRuO ₃ instead of Ir.

水素バリア膜４０を形成した後、半導体基板１の背面洗浄を行うことにより、背面に付着しているＰＺＴ膜を除去する。 After forming the hydrogen barrier film 40, the back surface of the semiconductor substrate 1 is cleaned to remove the PZT film adhering to the back surface.

図２Ｌに示すように、水素バリア膜４０の上に、ＴｉＮからなる第１ハードマスク４５、及びＳｉＯ_２からなる第２ハードマスク４６を形成する。第１ハードマスク４５は、例えばスパッタリングにより形成する。第２ハードマスク４６は、例えば、Ｏ_２とＴＥＯＳとを用いたＣＶＤにより形成する。As shown in FIG. 2L, a first hard mask 45 made of TiN and a second hard mask 46 made of SiO ₂ are formed on the hydrogen barrier film 40. The first hard mask 45 is formed by sputtering, for example. The second hard mask 46 is formed by, for example, CVD using O ₂ and TEOS.

図２Ｍに示すように、第２ハードマスク４６を、形成すべき強誘電体キャパシタの平面形状になるようにパターニングする。次いで、パターニングされた第２ハードマスク４６をエッチングマスクとして、第１ハードマスク４５をエッチングする。 As shown in FIG. 2M, the second hard mask 46 is patterned so as to have a planar shape of the ferroelectric capacitor to be formed. Next, the first hard mask 45 is etched using the patterned second hard mask 46 as an etching mask.

図２Ｎに示すように、第２ハードマスク４６及び第１ハードマスク４５をエッチングマスクとして、水素バリア膜４０、上部電極層３８、誘電体膜３７、及び下部電極層３６をエッチングする。このエッチングは、例えば、ＨＢｒ、Ｏ_２、Ａｒ、及びＣ_４Ｆ_８の混合ガスを用いたプラズマエッチングにより行われる。パターニングされた下部電極３６、誘電体膜３７、及び上部電極３８が、強誘電体キャパシタ３５を構成する。このエッチング時に、第２ハードマスク４６の表層部もエッチングされる。As shown in FIG. 2N, the hydrogen barrier film 40, the upper electrode layer 38, the dielectric film 37, and the lower electrode layer 36 are etched using the second hard mask 46 and the first hard mask 45 as an etching mask. This etching is performed, for example, by plasma etching using a mixed gas of HBr, O ₂ , Ar, and C ₄ F ₈ . The patterned lower electrode 36, dielectric film 37, and upper electrode 38 constitute a ferroelectric capacitor 35. During this etching, the surface layer portion of the second hard mask 46 is also etched.

図２Ｏに示すように、ドライエッチングまたはウェットエッチングにより、第２ハードマスク４６を除去する。これにより、第１ハードマスク４５が露出する。 As shown in FIG. 2O, the second hard mask 46 is removed by dry etching or wet etching. As a result, the first hard mask 45 is exposed.

図２Ｐに示すように、強誘電体キャパシタ３５が配置されていない領域の酸素バリア膜３３、密着膜３２、結晶性向上膜３１、及び下地導電膜３０を、Ａｒイオンを用いてエッチングする。このとき、水素バリア膜４０の上に残っていた第１ハードマスク４５も除去され、水素バリア膜４０が露出する。 As shown in FIG. 2P, the oxygen barrier film 33, the adhesion film 32, the crystallinity improving film 31, and the base conductive film 30 in the region where the ferroelectric capacitor 35 is not disposed are etched using Ar ions. At this time, the first hard mask 45 remaining on the hydrogen barrier film 40 is also removed, and the hydrogen barrier film 40 is exposed.

密着膜３２が配置されていない場合には、この時点でキャパシタとび現象が発生しやすかった。本実施例では、密着膜３２を配置することにより、結晶性向上膜３１と酸素バリア膜３３との密着性が高まり、キャパシタとび現象が生じにくくなった。 When the adhesion film 32 is not disposed, the capacitor skip phenomenon is likely to occur at this point. In the present embodiment, the adhesion film 32 is arranged to increase the adhesion between the crystallinity-improving film 31 and the oxygen barrier film 33, and the capacitor skip phenomenon is less likely to occur.

図２Ｑに示すように、露出している表面上に、Ａｌ_２Ｏ_３からなる厚さ２０ｎｍの第１保護膜５０をスパッタリングにより形成する。As shown in FIG. 2Q, a 20 nm-thick first protective film 50 made of Al ₂ O ₃ is formed on the exposed surface by sputtering.

図２Ｒに示すように、酸素雰囲気中で、５５０℃〜７００℃の範囲内の温度で回復アニールを行う。これにより、誘電体膜３７のダメージを回復させることができる。一例として、誘電体膜３７がＰＺＴで形成されている場合には、温度６５０℃で６０分間の回復アニールを行うことが好ましい。なお、酸素雰囲気に代えて、酸素を含む酸化性雰囲気で回復アニールを行ってもよい。 As shown in FIG. 2R, recovery annealing is performed at a temperature within a range of 550 ° C. to 700 ° C. in an oxygen atmosphere. Thereby, damage to the dielectric film 37 can be recovered. As an example, when the dielectric film 37 is formed of PZT, it is preferable to perform recovery annealing at a temperature of 650 ° C. for 60 minutes. Note that recovery annealing may be performed in an oxidizing atmosphere containing oxygen instead of the oxygen atmosphere.

図２Ｓに示すように、第１保護膜５０の上に、Ａｌ_２Ｏ_３からなる厚さ２０ｎｍの第２保護膜５１を、ＣＶＤにより形成する。As shown in FIG. 2S, a second protective film 51 made of Al ₂ O ₃ and having a thickness of 20 nm is formed on the first protective film 50 by CVD.

図２Ｔに示すように、第２保護膜５１の上に、ＳｉＯ_２からなる厚さ８００〜１０００ｎｍの層間絶縁膜５５を、Ｏ_２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。成膜後、ＣＭＰにより層間絶縁膜５５の表面を平坦化する。層間絶縁膜５５は、ＳｉＯ_２に代えて、無機絶縁材料等で形成してもよい。As shown in FIG. 2T, an interlayer insulating film 55 made of SiO ₂ and having a thickness of 800 to 1000 nm is formed on the second protective film 51 by plasma CVD using O ₂ , TEOS, and He. After the film formation, the surface of the interlayer insulating film 55 is planarized by CMP. The interlayer insulating film 55 may be formed of an inorganic insulating material or the like instead of SiO ₂ .

図２Ｕに示すように、Ｎ_２ＯガスまたはＮ_２ガスのプラズマ雰囲気中で熱処理を行う。この熱処理により、層間絶縁膜５５内の水分が除去されるとともに、層間絶縁膜５５の膜質が変化し、層間絶縁膜５５に水分が浸入しにくくなる。As shown in FIG. 2U, heat treatment is performed in a plasma atmosphere of N ₂ O gas or N ₂ gas. By this heat treatment, moisture in the interlayer insulating film 55 is removed, the film quality of the interlayer insulating film 55 is changed, and moisture hardly enters the interlayer insulating film 55.

図２Ｖに示すように、層間絶縁膜５５の上に、ＡｌＯからなる厚さ２０ｎｍ〜１００ｎｍのバリア膜５７を、スパッタリングまたはＣＶＤにより形成する。バリア膜５７の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリア性を確保することができる。 As shown in FIG. 2V, a barrier film 57 made of AlO and having a thickness of 20 nm to 100 nm is formed on the interlayer insulating film 55 by sputtering or CVD. Since the base surface of the barrier film 57 is flattened, a stable barrier property can be ensured as compared with the case where the barrier film 57 is formed on a surface having irregularities.

バリア膜５７の上に、ＳｉＯ_２からなる厚さ３００ｎｍ〜５００ｎｍの層間絶縁膜５８を、Ｏ_２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。なお、層間絶縁膜５８を、ＳｉＯ_２に代えて、ＳｉＯＮやＳｉＮで形成してもよい。An interlayer insulating film 58 made of SiO ₂ and having a thickness of 300 nm to 500 nm is formed on the barrier film 57 by plasma CVD using O ₂ , TEOS, and He. Note that the interlayer insulating film 58 may be formed of SiON or SiN instead of SiO ₂ .

図２Ｗに示すように、層間絶縁膜５８から第１保護膜５０までの５層を貫通し、強誘電体キャパシタ３５上の水素バリア膜４０まで達するビアホール８０を形成する。 As shown in FIG. 2W, a via hole 80 that penetrates through five layers from the interlayer insulating film 58 to the first protective film 50 and reaches the hydrogen barrier film 40 on the ferroelectric capacitor 35 is formed.

図２Ｘに示すように、酸素雰囲気中で、５５０℃の熱処理を行う。これにより、ビアホール８０の形成に伴って誘電体膜３７内に生じた酸素欠損を回復させることができる。 As shown in FIG. 2X, heat treatment is performed at 550 ° C. in an oxygen atmosphere. Thereby, oxygen vacancies generated in the dielectric film 37 with the formation of the via hole 80 can be recovered.

図２Ｙに示すように、ビアホール８０の内面をＴｉＮ等からなる密着膜で覆い、さらにビアホール８０内にＷ等からなる導電プラグ６０を充填する。なお、密着膜を、スパッタリングにより形成したＴｉ膜と、ＭＯＣＶＤにより形成したＴｉＮ膜との２層構造としてもよい。ＴｉＮ膜を形成した後、ＴｉＮ膜から炭素の除去を行うために、Ｎ_２ガスとＨ_２ガスとの混合ガスを用いたプラズマ処理を行う。この際に、水素バリア膜４０が水素の侵入を防止するため、上部電極３８が還元されることを防止することができる。さらに、上部電極３８の上層部分のＩｒＯの組成比を、化学量論的組成比に近づけているため、上部電極３８が水素に対して触媒作用を生じにくい。このため、誘電体膜３７が水素ラジカルによって還元されにくくなる。As shown in FIG. 2Y, the inner surface of the via hole 80 is covered with an adhesive film made of TiN or the like, and the via plug 80 is filled with a conductive plug 60 made of W or the like. Note that the adhesion film may have a two-layer structure of a Ti film formed by sputtering and a TiN film formed by MOCVD. After the TiN film is formed, plasma treatment using a mixed gas of N ₂ gas and H ₂ gas is performed in order to remove carbon from the TiN film. At this time, since the hydrogen barrier film 40 prevents intrusion of hydrogen, the upper electrode 38 can be prevented from being reduced. Furthermore, since the composition ratio of IrO in the upper layer portion of the upper electrode 38 is brought close to the stoichiometric composition ratio, the upper electrode 38 hardly causes a catalytic action against hydrogen. For this reason, the dielectric film 37 is difficult to be reduced by hydrogen radicals.

図２Ｚに示すように、層間絶縁膜５８から酸化防止膜２１までの７層を貫通し、導電プラグ１６の上面まで達するビアホール８５を形成する。ビアホール８５の内面を覆うＴｉＮ等からなる密着膜を形成した後、ビアホール８５内にＷ等からなる導電プラグ６５を充填する。 As shown in FIG. 2Z, a via hole 85 that penetrates through seven layers from the interlayer insulating film 58 to the antioxidant film 21 and reaches the upper surface of the conductive plug 16 is formed. After an adhesion film made of TiN or the like covering the inner surface of the via hole 85 is formed, the via hole 85 is filled with a conductive plug 65 made of W or the like.

図１Ａに示すように、層間絶縁膜５８の上に、配線７１及び７５を形成する。以下、配線７１及び７５の形成方法を簡単に説明する。 As shown in FIG. 1A, wirings 71 and 75 are formed on the interlayer insulating film 58. Hereinafter, a method for forming the wirings 71 and 75 will be briefly described.

まず、スパッタリングにより厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順番に形成する。これらの膜からなる積層構造をパターニングすることにより、配線７１及び７５が形成される。さらに、その上に、上層の多層配線層を形成する。 First, a Ti film having a thickness of 60 nm, a TiN film having a thickness of 30 nm, an AlCu alloy film having a thickness of 360 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 70 nm are sequentially formed by sputtering. The wirings 71 and 75 are formed by patterning the laminated structure composed of these films. Further, an upper multilayer wiring layer is formed thereon.

次に、図１Ａに示した密着膜３２の効果について説明する。密着膜３２を厚さ５ｎｍのＩｒ膜で形成した試料Ａ、厚さ１０ｎｍのＩｒ膜で形成した試料Ｂ、及び厚さ５ｎｍのＴｉ膜で形成した試料Ｃを作製した。比較のために、密着膜３２を配置しない従来例による試料も作製した。 Next, the effect of the adhesion film 32 shown in FIG. 1A will be described. A sample A in which the adhesion film 32 was formed with an Ir film having a thickness of 5 nm, a sample B formed with an Ir film having a thickness of 10 nm, and a sample C formed with a Ti film having a thickness of 5 nm were prepared. For comparison, a sample according to a conventional example in which the adhesion film 32 is not disposed was also produced.

図３に、各試料のＰＺＴからなる誘電体膜３７のＸ線回折パターンの（１１１）ピークの積分値（面積）を示す。試料Ａ〜Ｃの（１１１）ピークの積分値が、従来例の試料のそれよりも大きいことがわかる。 FIG. 3 shows the integrated value (area) of the (111) peak of the X-ray diffraction pattern of the dielectric film 37 made of PZT for each sample. It can be seen that the integrated value of the (111) peak of samples A to C is larger than that of the sample of the conventional example.

図４に、各試料の誘電体膜３７の（２２２）面の配向比を示す。ここで、（２２２）面の配向比は、（２２２）ピーク、（１００）ピーク、（１０１）ピークの積分値を、それぞれＩ（２２２）、Ｉ（１００）、及びＩ（１０１）としたとき、Ｉ（２２２）／［Ｉ（１００）＋Ｉ（１０１）＋Ｉ（２２２）］で定義される。試料Ａ〜Ｃの（２２２）配向比が、従来例の試料のそれよりも大きいことがわかる。特に、試料Ａの（２２２）配向比が著しく大きい。 FIG. 4 shows the orientation ratio of the (222) plane of the dielectric film 37 of each sample. Here, the orientation ratio of the (222) plane is when the integrated values of the (222) peak, (100) peak, and (101) peak are I (222), I (100), and I (101), respectively. , I (222) / [I (100) + I (101) + I (222)]. It can be seen that the (222) orientation ratio of samples A to C is larger than that of the sample of the conventional example. In particular, the (222) orientation ratio of sample A is remarkably large.

図５に、各試料の誘電体膜３７の（１１１）ピークのロッキングカーブを示す。図６に、ロッキングカーブの半値幅を示す。試料Ａ〜Ｃのロッキングカーブの半値幅が、従来例の試料のそれよりも小さいことがわかる。 FIG. 5 shows a rocking curve of the (111) peak of the dielectric film 37 of each sample. FIG. 6 shows the full width at half maximum of the rocking curve. It can be seen that the full width at half maximum of the rocking curves of samples A to C is smaller than that of the sample of the conventional example.

上記図３〜図６の評価結果から、密着膜３２を挿入することにより、ＰＺＴからなる誘電体膜３７の配向性及び結晶性が改善されることがわかる。誘電体膜３７の配向性及び結晶性が高まるのは、密着膜３２を配置したことにより、下地電極層３６の配向性及び結晶性が改善されたことに起因する。これにより、強誘電体キャパシタ３５のスイッチング特性の低下を抑制することができる。 From the evaluation results of FIGS. 3 to 6, it can be seen that the orientation and crystallinity of the dielectric film 37 made of PZT are improved by inserting the adhesion film 32. The reason why the orientation and crystallinity of the dielectric film 37 are increased is that the orientation and crystallinity of the base electrode layer 36 are improved by arranging the adhesion film 32. As a result, the deterioration of the switching characteristics of the ferroelectric capacitor 35 can be suppressed.

次に、図７Ａ及び図７Ｂを参照して、第２の実施例による半導体装置及びその製造方法について説明する。以下、第１の実施例による方法との相違点に着目し説明を行い、同一の工程及び構成については、説明を省略する。 Next, with reference to FIGS. 7A and 7B, a semiconductor device according to a second embodiment and a method for manufacturing the same will be described. Hereinafter, description will be made by paying attention to differences from the method according to the first embodiment, and description of the same steps and configurations will be omitted.

図７Ａは、第１の実施例の図２Ｄに示した状態に対応する。第１の実施例では、図２Ｄに示したように、層間絶縁膜２２の上に下地導電膜３０が残っている状態でＣＭＰを停止したが、第２の実施例では、層間絶縁膜２２の表面が露出するまでＣＭＰを行う。このため、第２の実施例では、導電プラグ２５の位置に発生している窪みの内部にのみ下地導電膜３０が残る。層間絶縁膜２２の上面と下地導電膜３０の上面とが、同一の高さになり、表面が平坦化される。その後の工程は、第１の実施例の工程と同一である。 FIG. 7A corresponds to the state shown in FIG. 2D of the first embodiment. In the first embodiment, as shown in FIG. 2D, the CMP is stopped with the base conductive film 30 remaining on the interlayer insulating film 22, but in the second embodiment, the interlayer insulating film 22 CMP is performed until the surface is exposed. For this reason, in the second embodiment, the underlying conductive film 30 remains only inside the depression generated at the position of the conductive plug 25. The upper surface of the interlayer insulating film 22 and the upper surface of the base conductive film 30 have the same height, and the surface is flattened. Subsequent steps are the same as those in the first embodiment.

図７Ｂに、第２の実施例による半導体装置の断面図を示す。下地導電膜３０が導電プラグ２５の上にのみ配置されており、結晶性向上膜３１が、下地導電膜３０及びその周囲の層間絶縁膜２２の上に配置されている。 FIG. 7B shows a cross-sectional view of the semiconductor device according to the second embodiment. The underlying conductive film 30 is disposed only on the conductive plug 25, and the crystallinity improving film 31 is disposed on the underlying conductive film 30 and the surrounding interlayer insulating film 22.

第２の実施例においても、第１の実施例の場合と同様に、キャパシタとび現象を防止するとともに、誘電体膜３７の配向性及び結晶性を高めることができる。 Also in the second embodiment, the capacitor skip phenomenon can be prevented and the orientation and crystallinity of the dielectric film 37 can be improved as in the first embodiment.

上記実施例では、強誘電体キャパシタ３５の誘電体膜３７を、ＭＯＣＶＤ及びスパッタリングにより形成したが、その他の方法で形成することも可能である。例えば、ゾルゲル法、有機金属堆積法（ＭＯＤ法）、化学溶液堆積法（ＣＳＤ法）、化学気相堆積法（ＣＶＤ法）、エピタキシャル成長法等により形成することができる。 In the above embodiment, the dielectric film 37 of the ferroelectric capacitor 35 is formed by MOCVD and sputtering, but it can be formed by other methods. For example, it can be formed by a sol-gel method, a metal organic deposition method (MOD method), a chemical solution deposition method (CSD method), a chemical vapor deposition method (CVD method), an epitaxial growth method, or the like.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

Claims

An interlayer insulating film formed on the semiconductor substrate;
A conductive plug filled in a via hole penetrating the interlayer insulating film;
A conductive crystallinity improving film formed on the interlayer insulating film so as to include the conductive plug in a plan view;
An adhesion film disposed on the crystallinity enhancement film and formed of a conductive material different from the crystallinity enhancement film;
An oxygen barrier film disposed on the adhesion film and formed of a conductive material different from the adhesion film;
A capacitor formed on the oxygen barrier film, in which a lower electrode, a dielectric film, and an upper electrode are stacked in this order; and the crystallinity improving film is made of a conductive material having a face-centered cubic structure ( 111) A semiconductor device in which an oriented film or a conductive material having a hexagonal close-packed structure is a (002) oriented film, and the adhesion film enhances adhesion between the crystallinity improving film and the oxygen barrier film.

The semiconductor device according to claim 1, wherein the adhesion film is formed of a conductive material selected from the group consisting of Ti, Al, Pt, Ru, Pd, Os, Rh, PtO, IrO, RuO, and PdO.

The semiconductor device according to claim 1, wherein the adhesion film is formed of (002) -oriented Ti.

The semiconductor device according to claim 1, wherein the oxygen barrier film is made of TiAlN, Ir, or Ru.

5. The semiconductor device according to claim 1, wherein the crystallinity improving film is formed of TiN, Ti, Pt, Ir, Re, Ru, Pd, Os, or an alloy of these metals.

(A) forming an interlayer insulating film on the semiconductor substrate;
(B) forming a via hole penetrating the interlayer insulating film and filling the via hole with a conductive plug;
(C) forming a crystallinity improving film on the upper surface of the conductive plug and on the upper surface of the interlayer insulating film;
(D) forming an adhesion film on the crystallinity improving conductive film;
(E) forming an oxygen barrier film on the adhesion film;
(F) laminating a lower electrode layer, a dielectric layer, and an upper electrode layer in order on the oxygen barrier film;
(G) patterning each layer from the crystallinity enhancement film to the upper electrode layer so that the crystallinity enhancement film remains in a region where the conductive plug is disposed, The conductive material having a face-centered cubic structure is a (111) -oriented film, or the conductive material having a hexagonal close-packed structure is a (002) -oriented film, and the adhesion film includes the crystallinity improving film and the oxygen barrier. A method for manufacturing a semiconductor device, which improves adhesion to a film.

Between step b and step c,
(B1) exposing the upper surface of the conductive plug and the upper surface of the interlayer insulating film to a plasma of a gas containing NH ₃ , N ₂ O, or N ₂ ;
(B2) depositing a base conductive film on the surface exposed to the plasma;
(B3) The step of planarizing the surface of the base conductive film, wherein the crystallinity improving film is formed on the planarized base conductive film in the step c. Device manufacturing method.

8. The semiconductor device according to claim 6, wherein the adhesion film is a (111) -oriented film of a conductive material having a face-centered cubic structure, or a (002) -oriented film of a conductive material having a hexagonal close-packed structure. Production method.

The adhesion film is formed of a conductive material selected from the group consisting of Ti, Al, Pt, Ru, Pd, Os, Rh, PtO, IrO, RuO, and PdO. A method for manufacturing the semiconductor device according to the item.

The method for manufacturing a semiconductor device according to claim 6, wherein the adhesion film is formed of (002) -oriented Ti.