JP4024876B2

JP4024876B2 - 冗長性終端

Info

Publication number: JP4024876B2
Application number: JP50856399A
Authority: JP
Inventors: ウイックルンド、ゲーラン
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン
Priority date: 1997-07-11
Filing date: 1998-07-13
Publication date: 2007-12-19
Anticipated expiration: 2018-07-13
Also published as: SE9702692D0; AU8369498A; CN1263684A; WO1999003300A2; JP2002508141A; GB0000440D0; GB2342249B; CN1132492C; WO1999003300A3; SE9702692L; GB2342249A; US6337860B1; SE520465C2

Description

技術分野
本発明は２つの並列の交換プレーン（switching plane）から入力されるセルの流れの冗長性終端（redundancy termination）装置に関する。
背景技術
例えば、ＡＴＭ回路網の交換器は、データセルの流れにおけるセルを入力ポートから出力ポートに非常に高速で切り換えることが要求される。そのような交換器の内部の処理のあるものは常に高速のクロック周波数を用いて並列に実行され、その処理はソフトウェアを必要としない、ハードな配線の要素によりなされる。充分な信頼を得るために、交換器はしばしば二重にされ、各交換器についてプレーン（plane）と呼ばれる、並行プレーン構成にされる。２つの並行なプレーンの出力ポートにおいては、各セル時刻においてプレーンから得られる２つのセルの中の１つのセルのみが選択されねばならなず、その手続きを冗長性終端と呼ぶ。
互いに独立に作動する２つの同一の並列の交換プレーンの形の冗長性をもったＡＴＭ交換器に関する一般的な問題は、２つのプレーンのそれぞれの動作の実行が同期していないということである。従って、選択の状態により異なる結果が得られる、すなわち異なるセルが選択されることがある。もし交換器が同一の出力ポートにスイッチされるべき２つのセルを受け取り、１つのプレーンがそのセルの１つを選択し、他方のプレーンが他のセルを選択すると、２つのプレーンから得られる結果が異なる。さらにもし交換器にバッファが設けられているなら、２つのプレーンから全く異なるセル順列が得られることがある。従って、セル順列の受信者はどのプレーンからセルを取り出すべきか決めることが困難となる。この問題を解決するためしばしば用いられる方法は、常にセルを同じ１つのプレーンから取り出すように決めることである。もし、そのプレーンが間違っていると、そのプレーンの間違いを検知して他のプレーンを選択する迄に非常に長い時間が経過する可能性がある。間違いの発生からプレーンの変更までの期間に、数個のセルが損失されることがある。
複数の入力ポートから複数の出力ポートにセルをスイッチするような交換本体（switch core）は、ある場合に異なる方法で送信される２つの異なる種類のセルを取り扱うことがある。ユニキャスト（unicast）セルと呼ばれる第１の種類のセルは交換本体を介して従来の方法により入力ポートから、例えばセルのヘッダ部分に規定された特定の出力ポートに送信される。またマルチキャスト（multicast）セルと呼ばれる第２の種類のセルは交換本体の全ての出力ポート、または１群の出力ポートの全てに殆ど同時に送信される。第１の交換本体と並列かつ独立に作動する第２の交換本体が導入されて、上記のような交換本体による送信が冗長につくられるときは、特にマルチキャストセルに関して冗長なプレーンを何時終端すべきかと言う問題が発生する。
ＡＴＭ交換器の冗長性終端装置は、公開された国際特許出願ＷＯ９３／１５５７９に開示されている。従来の方法により、終端装置に最初に到着したセルが選択される。しかし、比較的初歩的な方法、すなわち直接並列（directly paralell）かつ簡単な方法で作動するプレーンをもった高速ＡＴＭ交換器においては、そのような時差は存在しないであろう。並列のプレーンから転送されるセルは常に特定の時刻に到達し、時差に基づく選択はできない。また、時間を処理するに必要な処理はそれ自身余りにも複雑である。また高速の交換器においては、米国特許５、３６１、２５５に開示されているようなある種のセル受信の確認が必要である。受領／非受領の信号が従来のようにセル発信元に送られる。
発明の概要
本発明の目的は並行プレーンの１つに故障が生じた場合にセル損失の危険を減少する冗長性終端を提供することである。
従って本発明により解決する問題は、並行プレーンをもった高速交換において故障の場合にセル損失を最小にするため、充分に高速に作動し故障に速やかに応答して冗長性終端をどのように実行するかということである。
この目的は一般に、セル選択をなすべき各瞬間において全ての並行プレーンに注意して、処理の選別に最良の選択をなすことにより達成される。
交換器に冗長性を与えるため独立に作動する２つの並行交換をもった交換器において、セルは冗長性終端ユニットにより２つのプレーンから受信される。このユニットは受信したセルを、それらがユニキャストセルと呼ばれる通常にスイッチされるセルであるか、またはマルチキャストセルと呼ばれるプレーンの複数の出力にスイッチされまたはコピーされるセルであるかに従って分離する簡単な交換手段をもつ。各セル時刻において、１つの受信セルの選択は選択器制御ユニットによりなされ、この選択は受信されたユニキャストセルと先入れ先出しのバッファメモリに格納されているマルチキャストセルの間で実質的にランダムでなされる。もし受信したセルが異なる優先度をもっておれば、ランダム選択は受信したセルの優先度の内で最大優先度をもったセルの間のみでなされる。選択されないユニキャストセルは放棄されるが、非選択のマルチキャストセルは選択されるまでバッファに残される。このランダムのプレーン選択は高速かつ簡単な方法で実行され交換本体における多くの故障に対して非常に高速に応答する。
このようにして、少なくとも２つの並行交換プレーンをもち、各交換プレーンがセルを受信してそのプレーンの複数の出力の各々にセルの流れを生じるようになった交換器において、冗長性終端ユニットが各プレーンの１つの出力にのみスイッチされるように設けるられて、スイッチされた出力から並列のセルの流れを受けるようしている。冗長性終端ユニットは選択ユニットを含み、選択ユニットは各セル時刻において並列のセルの流れの１つから実質的にランダムに１つのセルを選択し、選択されたセルは冗長性終端ユニットから出力または送信され、選択されないセルは放棄される。しばしばセルは異なる優先度をもち、そのときは選択ユニットは同じ優先度をもったセルの中でのみランダムにセルを選択し、その優先度は選択されるセルの優先度の中で最高のものとする。
セルの確実な転送を行うため、選択ユニットは選択されたセルに対して受領メッセージを送り、選択されなかったセルに対して非受領メッセージを送ることができ、これらメッセージはプレーンにセルを送信するより少し早い段階で送られる。そのように早い段階で受け取った非受領メッセージに対応するセルはその交換プレーンに再度送信することができる。
さらに、交換器に送信されるセルはユニキャストセルまたはマルチキャストセルのような異なる種類のものであり得る。ここで、ユニキャストセルは通常の方法で各交換プレーンの１つの出力のみにスイッチされ、マルチキャストセルは各交換プレーンの少なくとも２つの出力を含む１群の出力にスイッチされる。冗長性終端ユニットにおけるバッファメモリは前記プレーンの出力からマルチキャストセルのみを受け取るようにスイッチされ、選択器は各セル時刻に受け取ったユニキャストセルと、バッファメモリに格納されている１つのセル、好ましくはそこに最も長い期間格納されているセルとの中から１つのセルを選択する。
バッファメモリを管理するため、制御ユニットが設けられる。制御ユニットは選択ユニットにより選択されたときのみ、その選択されたマルチキャストセルをバッファメモリから除去する。これは、全てのマルチキャストセルが最終的には選択されて、選択処理において何れのマルチキャストセルも放棄されないことを意味する。ユニキャストセルにおいては放棄も起こり得る。また、フィルタユニットが冗長性終端ユニットに設けられることもある。フィルタユニットは、マルチキャストセルを受け取り、そのコピーがそれ以前の段階でバッファに格納されているときは、それを放棄する。そのようにして、先に格納されたマルチキャストセルがバッファメモリに再度格納されることはない。バッファメモリから選択ユニットへの線路は、バッファメモリの格納レベルが余り高くなると、すなわちある所定のしきい値より高くなると信号を送り、選択ユニットはその信号を受け取ると常に、ユニキャストセルの中からでなく、バッファメモリからセルを選択する。
本発明のその他の目的および利点は以下の記載に開示され、一部は以下の記載から明らかであろう。本発明の目的、利点は特に添付の請求項に示される方法、処理、装置およびそれらの組合せにより実現され、得られるであろう。
【図面の簡単な説明】
本発明の新規な特徴は特に添付の請求項に示されているが、本発明の構成および内容に関する完全な理解、本発明の上記とその他の特徴の完全な理解、並びに本発明の良き理解は、添付の図面を参照した以下のそれに制限されるべきでない実施例についてに詳細な説明の考察から明らかになるであろう。添付図面は下記を含む。
図１は、簡単な回路網を示す図面である。
図２は、交換ユニットの全体を示すブロック図面である。
図３は、冗長性終端ユニットのブロック図面である。
図４は、図３の冗長性終端ユニットの選択処理で行われる各工程の流れを示す図面である。
図５は、図３の冗長性終端ユニットにおける先入れ先出しメモリに特定のセルを格納するときに実行される工程の流れを示す図面である。
詳細な説明
図１には例示的に、他の回路網のリンク、加入者等にスイッチされる端末または入力および出力局３をもったＡＴＭ型の回路網が示される。各端末３はＡＴＭ交換ノード５にスイッチされる。ノード５は適当な方法で互いにスイッチされ、メッセージは各端末３から他の任意の端末に送ることができる。
ノード５は高速度で作動する交換ユニットを含む。そのような交換ユニットは非常に高い信頼性をもたねばならず、従って異なる型式の冗長性がユニットに組み込まれる。冗長性を与える通常の方法はそのような交換ユニットの全ての交換要素に余分の並列的交換要素またはプレーンを設けることである。そこで、そのような１次的交換要素の各対から２つの並列のセルの流れが得られ、これらのセルの流れは可能な最良の方法で１つのセルの流れに組み合わさねばならない。そのような組合せの動作を冗長性の終端または冗長性終端と呼ぶ。
冗長性終端の以下の説明はＩｇＴ社により製造される回路ＱＲＴ，ＱＳＥにより構成される完全な交換ユニットに適用される。しかし、冗長性終端はこの交換ユニットと実質的または概略的に同一または類似した方法で作動する全ての交換ユニットに使用できる。
図２の交換ユニットに使用されているＱＳＥ回路１１は３２の入力ポートと３２の出力ポートをもっている。ＱＳＥ１１の入力ポートにスイッチされる入力ユニット１３は１３で示される回路ＱＲＴであっても良い。ＱＳＥは例えば小さなＡＴＭ回路網においては単一の交換器として使用できるが、異なる大きさの交換構造を組み立てるために複数のＱＳＥを異なる方法で相互スイッチすることができる。そのような交換構造は例えば３段のＱＳＥから構成される。ＱＲＴは４つの出力をもち、１、２または４つの異なるＱＳＥにスイッチされる。図２の交換ユニットにおいてＱＲＴの出力は全て同じＱＳＥ１１の異なる入力にスイッチされる。
故障に対して耐性の交換構造を組み立てるため、少なくとも数段階に各交換本体またはＱＳＥに対して並列のＱＳＥを設け、２つの並列ＱＳＥが互いに独立に作動して同じセルの流れを受けるようにして冗長性が与えられる。図２の簡単な交換ユニットには、このようにして２つの並列ＱＳＥがある。入力ＱＲＥ１３からのセルは両方のプレーン１１にコピーされ、それを通して送信される。２つのプレーン１１の出力側に、対応する参照番号の出力ポートの各対についてプレーン選択がなされ、可能な最良の方法で選択されたセルを含む１つのセルの流れが得られ、セルは交換構造を介して確実にかつ出来るだけ高速に送信される。この機能は、ＱＳＥ１１の対応する番号の２つの出力ポートにそれぞれスイッチされる各冗長性終端ユニット１５により指示される。最後に、冗長性終端ユニット１５により形成されるセルの流れは交換ユニットの出力インタフェースを形成する出力ＱＲＴ１７にスイッチされる。
図２の交換ユニットは非常に高速のビットクロック信号および低速のセルクロック信号の両者によりクロックされると考えて良い。すなわち、各セルクロック信号の間の間隔がビットクロック信号の間の所定数の間隔に相当し、各Ｍ番目のビットクロック信号においてセルクロック信号が発生する。ここで、ＭはＡＴＭ規格によれば１１８に等しい。セルクロック信号の発生する時刻をセル時刻と呼び、ビットクロック信号の発生する時刻をビット時刻と呼ぶ。
交換本体１１を介して送信されるセルの流れはユニキャスト型またはマルチキャスト型の何れかとみなされる。ユニキャストのセルは従来の方法で、セルのヘッダに与えられるある路程情報により決められるＱＳＥ１１の１つの出力ポートにのみスイッチされる。マルチキャストのセルは１つの入力ポートから全ての、または少なくとも２つのポートを含む１群の出力ポートに移送される。マルチキャストセルはそのヘッダに明確な路程情報はもたず、ヘッダに設定されたマルチキャストセルであることを示すビットをもつ。しかし、マルチキャストセルはＱＳＥの中のメモリを指定するのに使用される識別子をセルの中に含む。このメモリの中のデータはこのセルがコピーされるべき出力（ビットマップ）を示す。
ＱＳＥはユニキャストセルについてはバッファ装置をもたない。少なくとも２つのユニキャストセルが同じ出力ポートに同時に送られ、セルの１つが選択され他のセルが廃棄または放棄されるとき、ユニキャストセル間の衝突が起こるかもしれない。そこで、肯定応答信号ＡＣＫまたは非肯定応答信号ＮＡＣＫが交換を介して、ＱＳＥの中に特別の手段により設定され備えられたセル通路に並列の通路に沿って送り返される。ＡＣＫ信号はセルがＱＳＥの出力ポートに到達して、そこで選択された場合に送られる。ＮＡＣＫ信号はセルが出力ポートに到達したが、そこで選択されない、すなわちそこで廃棄された場合に送られる。肯定的及び否定的肯定応答信号は通常ＱＲＴのようなＱＳＥの入力装置により受け取られ、該入力装置は受け取ったＮＡＣＫ信号に対応するセルを再送信する。
マルチキャストセルについてはＱＳＥの中にバッファが設けられる。ＱＳＥにより受領されたマルチキャストセルはそのようなバッファに格納され、ＱＳＥの前記メモリに含まれるビットマップ情報に従って送られるべき出力ポートに有効にコピーされるまで保持される。従って、マルチキャストセル間の衝突は避けられ、マルチキャストセルが常に目標の出力に送信されることを確実にする。従って、マルチキャストセルについては受領／非肯定応答信号の何れも必要でない。冗長性のため２つの並列プレーンが用いられる場合に、ユニキャストセルの受領／非受領の認知、およびマルチキャストセルを一時記憶する機能が並列プレーンを終端させるユニットに設けられねばならない。そのようなプレーンの選択機能は冗長性終端ユニット１５で実行され、その構成が図３の概略図に示される。２つのプレーン１３Ａ，Ｂの１つから到着するセルはレジスタ２１に与えられ、そこでマルチキャスト／ユニキャストを示すビットが復号ユニット２３により抽出される。復号ユニット２３は、レジスタ２１にスイッチされ、その中に格納されたセルを受け取る分離スイッチ２５を制御する信号を発生する。
このようにして、セルはユニキャストセルとマルチキャストセルに分離され、ユニキャストセルは選択器スイッチ２９の入力レジスタ２７Ａ，Ｂに与えられる。そこで、レジスタ２７ＡはプレーンＡからのセルを受け取り、レジスタ２７ＢはプレーンＢからのセルを受け取る。マルチキャストセルはフィルタ機能３３のレジスタ３１Ａ，３１Ｂに与えられ、そこでレジスタ３１ＡはプレーンＡからのセルを受け取り、レジスタ３１ＢはプレーンＢからのセルを受け取る。フィルタユニット３３は受け取ったセルを廃棄するか、またはそれをフィルタ３３の出力にスイッチされたＦＩＦＯ３５に書込む。フィルタ機能については後で説明する。１つのセルの時間間隔に、１つまたは２つのセルがＦＩＦＯ３５に書込まれるが、１つのセルのみが読出される。読出されたセルは選択器スイッチ２９の入力レジスタ３７に与えられる。選択器スイッチ２９にはまた２つのプレーンからのユニキャストセルを保持するレジスタ２７がスイッチされる。
選択器スイッチ２９はレジスタ２７Ａ，２７Ｂの中の２つのユニキャストセルの１つ、またはＦＩＦＯ３５から与えられるレジスタ３７のマルチキャストセルをセルの優先度に基づいて選択する。制御ユニット３９がこれらレジスタ２７Ａ，２７Ｂ，３７にスイッチされ、これらレジスタに格納されているセルのヘッダの優先度ビットにアクセスすることができる。格納されているセルの２つが同じ優先度で、第３のセルの優先度より高い優先度をもつ場合、または同じ優先度をもった３つのセルが存在する場合は、１つのセルのランダム選択がなされる。ランダム選択は、複数のシフトレジスタのスイッチから作られる疑似乱数発生器のような、この分野で公知の任意の種類の疑似乱数発生４０からの信号に従ってなされる。しかし、もしマルチキャストＦＩＦＯ３５が殆ど満杯であるなら、選択器スイッチ２９はそこからセルを取り出す。そのため、制御ユニット３９はＦＩＦＯ３５にスイッチされて、ＦＩＦＯの格納レベルより高くなり過ぎたとき信号を受け取る。選択がなされると、選択されなかったユニキャストセル放棄され、一方レジスタに格納されているマルチキャストセルが選択されなかったときは、そのセルは選択されるまで、そのレジスタに格納され保持される。
もしユニキャストセルがプレーンから選択されると、制御ユニット３９は肯定応答信号ＡＣＫをそのプレーンに送り返す。もしユニキャストセルが選択され、同時にレジスタ２７に格納される２つのプレーンからのユニキャストセルが同じセルであるなら、例えばＡＴＭの場合セルのヘッダに同じスイッチ番号と順列番号が担持されているなら、ＡＣＫ信号は両方のプレーンに送り返される。もし、ユニキャストセルが受信されて選択されなかったときは、非肯定応答信号ＮＡＣＫがこのセルの到着したプレーンに送られる。
マルチキャストセルのフィルタ３３は、もし同じセルを既に他のプレーンから受け取っているならそのプレーンからセルを受け取らない。従ってフィルタユニット３３には、メモリ４１が設けられ、そこにセルの同一性情報、すなわちＡＴＭの場合は、ＦＩＦＯ３５に転送された最後のＮ個のマルチキャストセルからのスイッチおよび順列番号が格納される。数Ｎは２つのプレーンの間の最大セルのずれ（skew）により決められる。このずれは、図２に示されるような１段の交換本体においては６４セルまでの可能性があるが、そのようになる可能性は極く小さい。フィルタユニット３３はまたフィルタのレジスタ３１Ａ，３１Ｂにスイッチされた制御ユニット４３を含み、そこから同一性情報、すなわちＡＴＭの場合においてはスイッチおよび順列番号を取り出し、それをメモリ４１の全ての入力と１つ宛比較する。各比較に１ビットクロック周期を必要とするので、６４の入力をもったメモリでは６４ビットクロック周期を必要とし、それは１セル時刻、ここではＡＴＭの場合のように１１８周期とみなされる１セル時刻の限界内である。受信する２つのマルチキャストセルに対して比較は並列に行われる。もし、より大きな数Ｎが必要ならば、メモリ４１は並列のブロックに分割して、各ブロックに１つの比較器を設け、全ての比較器は並列に作動して、同じメモリ４１に格納されている記録と比較する。もし、セルが受け入れられるなら、すなわちそのセルが以前に受け取ったものでないときは、セルの同一性情報、すなわちそれのスイッチおよび順列番号はメモリ４１の最後の位置、すなわち最も古い位置、または全ての他の入力の後に書き込まれる。メモリ４１は好ましくは巡回メモリとして構成され、入力されたセル情報は最も古いセル情報の上に書き込まれる。
選択器スイッチ２９の制御ユニット３９により実行される機能的工程は図４の流れ図に要約されている。そこで、新しいセル時刻の開始におけるブロック４０１で、ＦＩＦＯ３５からの信号が格納レベルが非常に高いか否かに関して検査される。もしそれが非常に高ければ、ブロック４０３が実行されて、次に選択されるセルはレジスタ３７から取り出され、それはＦＩＦＯ３５の次の出力セルであり、図２に示すようにＱＲＴ１７に送られる。次のブロック４０５において、レジスタ２７Ａにセルが存在するか否かが決定され、もし真であると決定されると、ＮＡＣＫ信号と呼ばれる非肯定応答信号がブロック４０７においてプレーンＡに送られる。レジスタ２７Ａにセルが存在しなければ、ブロック４０９が実行されセルがレジスタ２７Ｂに存在するか否かが検査される。もしセルが存在すると決まれば、ブロック４１１が実行され非肯定応答信号ＮＡＣＫがプレーンＢに送られる。
ブロック４０１で、ＦＩＦＯのレベルが非常に高くはない、と決まれば、ブロック４１３が実行され、ユニキャストレジスタ２７Ａ、２７ＢとＦＩＦＯ３５の出力レジスタ３７に格納されているセルの優先度情報がアクセスされる。次のブロック４１５において、優先度が比較されその最大優先度が決められ、最大優先度をもつセルを保持するレジスタが決められる。ついでブロック４１７において、この最大優先度をもったセルの数が２以上か否かが決められる。もし１つのセルのみが最大優先度をもっているなら、このセルがブロック４１９において選択され、スイッチされているＱＲＴに送られる。ついでブロック４２１において、ユニキャストレジスタ２７Ａのセルが選択されたか否かが決められる。もしそれが真であると決定すれば、ブロック４２３実行され肯定的肯定応答信号ＡＣＫがプレーンＡに送り返される。その後、ブロック４２５において、レジスタ２７Ｂにセルが格納されているか否かが調べられ、もしそれが真であれば、ブロック４２７においてＮＡＣＫ信号がプレーンＢに送られる。ついで新しいセル時刻がくるのを待ってブロック４０１が改めて実行される。ブロック４２５においてレジスタ２７Ｂにセルが存在しないと決められたときも、同じである。
ブロック４２１においてレジスタ２７Ａのセルが選択されなかったと決められたなら、ブロック４２９が実行されて、ユニキャストレジスタ２７Ｂのセルが選択されたか否かが決められる。もし選択されておれば、ブロック４３１が実行されて肯定応答信号ＡＣＫがプレーンＢに送り返される。次のブロック４３３において、セルがユニキャストレジスタ２７Ａに格納されているか否が決められる。もしセルがそこに格納されておれば、ＮＡＣＫ信号ブロック４３５においてプレーンＡに送られる。ついで、新しいセル時刻を待ってブロック４０１が実行される。もしブロック４３３においてレジスタ２７Ａにセルが格納されてないと決めらたときも同様である。
ブロック４２９においてレジスタ２７Ｂのセルが選択されなかったと決められたなら、ブロック４３７が実行されて、マルチキャストレジスタ３７のセルが選択されたか否かが決められる。もしそうであれば、ブロック４０５が上述のように実行される。ブロック４３７においてマルチキャストセルが選択されなかったと決められたなら、新しいセル時刻を待って全ての手順を再度開始する。
ブロック４１７において２以上のセルが最大優先度をもっていると決められたなら、ブロック４３９が実行されて、レジスタに格納されている最大と決められた優先度をもったセルの１つがランダムに選択されてＱＲＴに送られる。ランダム選択は、疑似乱数発生器４０のような発生装置により発生された乱数を用いてなされる。ついでブロック４４１において、ユニキャストレジスタ２７Ａのセルが選択されたか否かが調べられる。もし選択されておれば、ブロック４４３においてユニキャスト２７Ａ，２７Ｂのセルの同一性情報が同じであるか否かが決められる。もしそれが真であれば、ブロック４４５が実行されて肯定応答信号がプレーンＡ，Ｂの両方に送られる。ついで新しいセル時刻を待ってブロック４０１が再び実行される。ブロック４４３において同一性情報が同じでないと決められたなら、上述のようにブロック４２３が次に実行される。ブロック４４７において、ユニキャストレジスタ２７Ｂのセルが選択されなかったと決められたなら、ブロック４３１が実行されて新しいセル時刻を待つ。
次にフィルタ３３の制御ユニット４３の動作を図５の流れ図を参照して説明する。新しいセル時刻が開始すると、ブロック５０１においてフィルタユニット３３のレジスタ３３Ａ，３３Ｂのセルの同一性情報がアクセスされる。ブロック５０３においてその同一性情報が同じであるか否かが決められる。それが同じでない場合は、２つの系列の操作工程が並列に実行される。各系列において、ブロック５０５Ａ，５０５Ｂが実行されてレジスタ３１Ａまたは３１Ｂのセルの同一性情報がＦＩＦＯ３５にその前に格納されたセルを示すメモリ４１に格納されている同一性情報と比較される。次のそれぞれのブロック５０７Ａ，５０７Ｂにおいて、情報が発見されたか否かが決められ、もし発見されなかったときはブロック５０９Ａ，５０９Ｂが実行される。ここで、レジスタ３１Ａまたは３１Ｂの同一性情報がＦＩＦＯ３５に転送され、セルの同一性情報がメモリ４１にコピーされまたは格納される。ついで新しいセル時刻を待って、ブロック４０１において手順を再び開始する。
ブロック５０３における決定が問題のセルが同一または等しい同一性情報をもっているという答えであった場合は、ブロック５１１が実行されてマルチキャストレジスタ３１Ａのセルの同一性情報をメモリ４１にあるＦＩＦＯ３５に以前に格納されたセルについての同一性情報と比較する。次のブロック５１３において、情報がメモリ４１に存在していたか否かが決定され、もし存在していなかったならブロック５１５が実行される。ブロック５１５において、レジスタ３１ＡのセルはＦＩＦＯ３５に転送され、そのセルの同一性情報はメモリ４１に格納される。ついで新しいセル時刻を待って、ブロック５０１を再度実行する。ブロック５１３の決定がレジスタ３１Ｂに格納されているセルが既にＦＩＦＯ３５に転送されていることを示す場合も同様である。
上記説明は、ある点において実行される論理的工程、特に図４、５の流れ図に焦点を合わした概略または基本的説明である。それらの処理手順は多くの場合、当業者には明らかなように並列で作動する特別に設計された装置または簡単な論理的回路により並列で実行されることを理解されねばならない。図３のレジスタは必ずしも物理的に別個のレジスタとして実現されなくてもよく、それらのあるものは入力レジスタ２１とユニキャストレジスタ２７Ａ，２７Ｂのように同じであってもよい。レジスタ３７は物理的には存在せず、格納されているセルを保持するメモリフィールドの位置のポインタであってもよい。
上述のプレーン選択は交換本体の多くの故障、多くの場合セルの損失として現れる故障に非常に早い応答を与える。例えば、故障の１／Ｏは常に変えることのできない論理水準に束縛される入力または出力のような交換プレーンに発生する。ここに記載したような簡単なプレーン選択は、例えば、パリティチェック、接続確立チェック、テストセルのチェック等のような他の監視機能により補足される。
本発明の特定の実施例を図示し説明したが、多数の追加的利点、変形、変化が当業者には容易に実現されるであろう。従って、より広い意味において本発明はここに示され、記載された特定の細部、代表的装置、及び図示された実施例に限定されるべきでない。それ故、添付の請求項に画定される一般的発明思想及びその均等物の精神または範囲から逸脱することなく各種の変形がなし得る。それ故また、添付の請求項は本発明の真の精神および範囲に含まれる全てのそのような変形、変更をカバーすることを意図するものであることが理解されるべきである。

Claims

少なくとも２つの交換プレーンをもち、前記各交換プレーンが入力と出力をもち、各プレーンの前記出力の各々にセルの流れを生じるように前記入力と出力の間にセルがスイッチされ、冗長性終端ユニットが各プレーンの１つの出力にのみスイッチされて各スイッチされた出力から並列のセルの流れを受け取り、前記冗長性終端ユニットが前記並列のセルの流れの１つから一度に１つのセルを選択する選択ユニットを備えた交換器において、
前記選択ユニットが前記並列のセルの流れから実質的にランダムにセルを選択することを特徴とする、前記交換器。
画定されたセル時刻においてのみ前記プレーンの出力にセルが生じるように、前記交換プレーンが互いに並列に作動することを特徴とする、請求項１に記載の交換器。
前記交換器が少なくとも２つの異なる優先度をもったセルをスイッチするものであり、前記選択ユニットが前記並列のセルの流れで受け取る同じ優先度をもったセルのみからランダムに１つのセルを選択することを特徴とする、請求項１乃至２の任意の１つの項に記載の交換器。
前記選択ユニットがセルの優先度の内最高の優先度をもったセルの中からのみ１つのセルを選択することを特徴とする、請求項３に記載の交換器。
前記選択ユニットが選択されたセルについて受領メッセージを送るように構成されていることを特徴とする、請求項１乃至４の１つの項に記載の交換器。
前記選択ユニットが選択されなかったセルについて非受領メッセージを送るように構成されていることを特徴とする、請求項１乃至５の任意の１つの項に記載の交換器。
前記交換器が、通常の方法で各交換プレーンの１つの出力にスイッチされるユニキャストセルと、各交換プレーンの１群の出力にスイッチされるマルチキャストセルとをスイッチするものであり、前記冗長性終端ユニットのバッファメモリが該冗長性終端ユニットにスイッチされた前記プレーンの出力からマルチキャストセルを受けるようにスイッチされ、前記選択ユニットが各時刻に受け取るユニキャストセルと前記バッファメモリに格納されている１つのセルの中から１つのセルを選択するように構成されていることを特徴とする、請求項１乃至６の任意の１つの項に記載の交換器。
前記選択ユニットが各時刻に受け取ったユニキャストセルと、前記バッファメモリに格納されているセルで、バッファメモリに最も長く格納されているセルの中の１つのセルを選択するように構成されている、請求項７に記載の交換器。
前記バッファメモリを制御する制御手段を備え、前記選択ユニットにより１つのマルチキャストセルが選択されたき、前記制御手段がその選択されたマルチキャストセルのみを前記バッファメモリより取り除くように構成されていることを特徴とする、請求項７乃至８の任意の１つの項に記載の交換器。
前記冗長性終端ユニットにフィルタユニットが設けられ、該フィルタユニットが前記２つの交換プレーンからマルチキャストセルを受け取り、そのコピーが既に前記バッファメモリに格納されているマルチキャストセルを放棄して、そのようなマルチキャストセルが前記バッファメモリに格納されないようにしたことを特徴とする、請求項７乃至９の任意の１つの項に記載の交換器。
前記バッファメモリから前記選択ユニットに線路が設けられ、その線路が前記バッファメモリの格納レベルが所定の値より高いことを示すレベル信号を送るように構成され、前記選択ユニットは前記レベル信号を受け取ったときは常に前記バッファメモリから１つのセルを選択するように構成されている、請求項７乃至１０の任意の１つの項に記載の交換器。