JP4016587B2 - 電子部品及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表面に配線パターンが形成されたフレキシブル基板及びそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
図６は、従来の半導体装置の一例を模式的に示す構成図である。この半導体装置はメイン基板１０１を有しており、このメイン基板１０１上には、第１及び第２のマルチ・チップ・モジュール（以下、「ＭＣＭ」という）１０３，１０５がリードレスチップキャリアやＢＧＡ(ball grid array)といった接続方法により電気的に接続されている。
【０００３】
第１及び第２のＭＣＭ１０３，１０５は、回路基板（図示せず）上に複数のＩＣチップ（図示せず）がＣＯＢ(chip on board)実装されたものである。ＣＯＢ実装とは、基板にベア・チップを直接搭載して、ベアチップの電極と基板の電極とをワイヤで接続し、チップ上を樹脂でオーバーコートする実装方法である。
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、回路基板に複数のＩＣチップをＣＯＢ実装したＭＣＭを用いているため、実装されるＩＣチップの数が多くなるほど実装面積が大きくなってしまい、ＭＣＭ１０３，１０５の大きさも大きいものとなってしまう。このように実装面積が大きくなると前記半導体装置を備えた電子製品の小型化の障害となる。
【０００５】
また、第１及び第２のＭＣＭ１０３，１０５はＢＧＡやチップキャリアによりメイン基板１０１に半田実装されている。従って、このようなＭＣＭではメイン基板１０１からのリワーク性が悪いという欠点がある。リワークとは、ＭＣＭをメイン基板から取り外して修理などを行った後に、ＭＣＭをメイン基板に取り付けるといった作業をいう。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、複数個の半導体素子を実装した際に実装面積を飛躍的に小さくできるフレキシブル基板及び半導体装置を提供することにある。また、本発明の他の目的は、リワーク性の優れたフレキシブル基板及び半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る電子部品は、フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品において、前記フレキシブル基板の第１領域部に配置された第１のスペーサと、前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に接続された第１の電子素子と、を含み、前記第１のスペーサは開口部を有し、前記第２領域部が前記第１領域部の前記第１のスペーサが配置された側に折り曲げられ、前記第１のスペーサの開口部に前記第１の電子素子が配置されたことを特徴とする。
また、本発明に係る電子部品は、前記配線のうち前記フレキシブル基板の第３領域部に設けられた部分に接続された第２の電子素子と、前記第１領域部の前記第１のスペーサが配置された側に折り曲げられた前記第２領域部上に配置された第２のスペーサと、をさらに含み、前記第２のスペーサは開口部を有し、前記第３領域部が前記第２領域部の前記第２のスペーサが配置された側に折り曲げられ、前記第２のスペーサの開口部に前記第２の電子素子が配置されたことを特徴とする。
また、本発明に係る電子部品は、前記配線のうち前記フレキシブル基板の第２領域部及び前記第３領域部の少なくとも一方に設けられた部分に接続された第３の電子素子と、をさらに含み、前記第１のスペーサ及び前記第２のスペーサの少なくとも一方には前記第３の電子素子を収容する収容部がさらに設けられ、前記第３の電子素子は前記収容部に配置されたことを特徴とする。
また、本発明に係る電子部品は、前記第３の電子素子が前記フレキシブル基板が屈曲している部分に配置されたことを特徴とする。
また、本発明に係る電子部品は、前記第１領域部と前記第１のスペーサの間と、前記第１のスペーサと前記第２領域部の間には粘着剤が配置されたことを特徴とする。
また、本発明に係る電子部品は、前記第２領域部と前記第２のスペーサの間と、前記第２のスペーサと前記第３領域部の間には粘着剤が配置されたことを特徴とする。
また、本発明に係る電子部品の製造方法は、フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品の製造方法において、前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に第１の電子素子を接続する工程と、前記フレキシブル基板の第１領域部に開口部を有する第１のスペーサを配置する工程と、前記第２領域部を前記第１領域部の前記第１のスペーサが配置された側に折り曲げ、前記第１のスペーサの開口部に前記第１の電子素子を配置する工程と、を含むことを特徴とする。
また、本発明に係る電子部品の製造方法は、フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品の製造方法において、前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に第１の電子素子を接続する工程と、前記配線のうち前記フレキシブル基板の第３領域部に設けられた部分に第２の電子素子を接続する工程と、前記フレキシブル基板の第１領域部に開口部を有する第１のスペーサを配置する工程と、前記第２領域部を前記第１領域部の前記第１のスペーサが配置された側に折り曲げ、前記第１のスペーサの開口部に前記第１の電子素子を配置する工程と、前記第１のスペーサが配置された側に折り曲げられた前記第２領域部上に開口部を有する第２のスペーサを配置する工程と、前記第３領域部を前記第２領域部の前記第２のスペーサが配置された側に折り曲げ、前記第２のスペーサの開口部に前記第２の電子素子を配置する工程と、を含むことを特徴とする。
また、上記課題を解決するため、本発明に係るフレキシブル基板は、表面に配線パターンが形成されたフレキシブル基板であって、第１領域部と、第１領域部に連設され、第１領域部側に折り曲げ且つ少なくとも一つの電子部品を実装するための第２領域部と、第１領域部に連設され、第２領域部側に折り曲げるための第３領域部と、を具備することを特徴とする。
【０００８】
上記フレキシブル基板では、少なくとも一つの電子部品を実装するための第２領域部を有し、第２領域部は第１領域部側に折り曲げるものであり、第３領域部は第２領域部側に折り曲げるものである。このため、従来の折り曲げることができない基板を用いているマルチ・チップ・モジュールに比べて実装面積を飛躍的に小さくすることができる。ここで、電子部品とは、半導体素子又は周辺素子を総称していう。
【０００９】
また、本発明に係るフレキシブル基板においては、第１領域部に連設された、メイン基板上に接続するためのコネクタ端子をさらに含むことが好ましい。これにより、メイン基板にマルチ・チップ・モジュールを簡単に取り付け、取り外しすることができ、リワーク性を向上できる。
【００１０】
また、本発明に係るフレキシブル基板においては、第１領域部の裏面に外部端子を設けるための領域が形成されていることも可能である。
【００１１】
本発明に係る半導体装置は、第１領域部、それに連設された第２領域部、及び、第１領域部に連設された第３領域部を有するフレキシブル基板と、前記フレキシブル基板の表面に形成された配線パターンと、第２領域部及び第３領域部の少なくとも一方の表面上に実装された電子部品と、を具備し、第２領域部が第１領域部の表面側に折り曲げられ、第３領域部が第２領域部の裏面側に折り曲げられていることを特徴とする。
【００１２】
上記半導体装置では、フレキシブル基板の第２領域部及び第３領域部の少なくとも一方の表面上に電子部品を実装し、フレキシブル基板を折り曲げているため、従来の折り曲げることができない基板を用いている半導体装置に比べて実装面積を飛躍的に小さくすることができる。
【００１３】
また、本発明に係る半導体装置においては、第２領域部及び第３領域部の少なくとも一方の表面上に実装された周辺素子をさらに含むことが好ましい。これにより、モジュールの電気的特性の最適化が可能となる。なお、周辺素子は、例えばチップコンデンサ、チップ抵抗、水晶などである。
【００１４】
また、本発明に係る半導体装置においては、第１領域部に連設された、メイン基板上に接続するためのコネクタ端子をさらに含むことが好ましい。これにより、メイン基板に半導体装置を簡単に取り付け、取り外しすることができ、リワーク性を向上できる。
【００１５】
また、本発明に係る半導体装置においては、第１領域部の裏面に設けられた外部端子をさらに含むことも可能である。
【００１６】
また、本発明に係る半導体装置においては、第１領域部の表面と第２領域部の表面とが粘着剤によって固定され、第２領域部の裏面と第３領域部の表面とが粘着剤によって固定されていることが好ましい。
【００１７】
また、本発明に係る半導体装置においては、第２領域部及び第３領域部の少なくとも一方が、第１領域部の表面側に折り曲げられて形成された折り曲げ部分を備え、周辺素子が該折り曲げ部分に配置されていることが好ましい。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００１９】
図１（ａ）〜（ｃ）は、本発明の第１の実施の形態による半導体装置を製造する手順を示す平面図である。図２は、図１に示すフレキシブル基板に半導体素子を実装する方法を説明する断面図である。図３は、フレキシブル基板に半導体素子及びスぺーサーを配置する手順を示す斜視図である。
【００２０】
まず、図１（ａ）に示すように、折り曲げ自在に構成されたフレキシブル基板（以下、「ＦＰＣ」という）１１を準備する。このＦＰＣ１１は、その平面が十字形状を有し、例えばポリイミドのような自由に折り曲げることができる柔らかい材料で形成されている。
【００２１】
すなわち、ＦＰＣ１１は四つの辺を備えた略四角形の第１領域部を有し、第１領域部はＦＰＣ１１の中央領域に位置している。この第１領域部の第１の辺（左辺）には略四角形の第２領域部１１ａが連設されている。第１領域部の第２の辺（上辺）には略四角形の第３領域部１１ｂが連設されており、第１領域部の第３の辺（右辺）には略四角形の第４領域部１１ｃが連設されており、第１領域部の第４の辺（下辺）には略四角形の第５領域部１１ｄが連設されている。このＦＰＣ１１は、図２に示すようにポリイミド膜１２を有する。このポリイミド膜１２の表面上及び裏面上には配線パターン１３が形成されており、この配線パターン１３の周囲のポリイミド膜１２上にはソルダーレジスト１４が塗布されている。ポリイミド膜１２の表面の配線パターンと裏面の配線パターンとはスルーホール４３（図５参照）などによって電気的に接続されている。
【００２２】
この後、第１〜第３の半導体素子２１，２０，１９及び第１〜第４の周辺素子２５，２４，２２，２３を準備する。第１の半導体素子２１は、図２に示すようチップ表面にバンプ電極１７を有する。第２及び第３の半導体素子２０，１９についても同様にチップ表面にバンプ電極を有する。第１及び第２の半導体素子２１，２０それぞれには例えばＳＲＡＭ（static random access read write memory）を用い、第３の半導体素子１９には例えばＭＣＵ（micro control unit）を用いる。また、第１、第２及び第４の周辺素子２５，２４，２３には例えばチップコンデンサ、チップ抵抗、水晶などのチップ素子を用い、第３の周辺素子２２には例えば水晶を用いる。
【００２３】
次に、図３に示すように、このＦＰＣ１１の第２領域部１１ａ上に第１の半導体素子（ＳＲＡＭ）２１をＣＯＦ（chip on film）実装する。ＣＯＦ実装とは、図２に示すように、フィルムにチップをフェースダウンボンディングにより実装する方法である。つまり、ＦＰＣ１１の第２領域部１１ａ上の所定位置に例えば異方性導電フィルム（ＡＣＦ）１５を載置する。このＡＣＦ１５は導電性粒子（図示せず）を有しており、ＡＣＦ１５上に第１の半導体素子２１をフェースダウンで加熱圧着することにより、バンプ１７と配線パターン１３との間で導電性粒子が押し潰され、バンプ１７と配線パターン１３とが電気的に接続される。なお、ＡＣＦ１５は、接着剤（バインダ）に導電粒子（導電フィラー）が分散されたもので、分散剤が添加される場合もある。ＡＣＦ１５の接着剤としては、熱硬化性の接着剤が使用されることが多い。
【００２４】
この後、ＦＰＣ１１の第３領域部１１ｂ上に第２の半導体素子（ＳＲＡＭ）２０をＣＯＦ実装し、ＦＰＣ１１の第４領域部１１ｃ上に第３の半導体素子（ＭＣＵ）をＣＯＦ実装する。
【００２５】
次に、ＦＰＣ１１の第２領域部１１ａ上に第１の周辺素子２５を半田付けにより実装し、ＦＰＣ１１の第３領域部１１ｂ上に第２の周辺素子２４を半田付けにより実装し、ＦＰＣ１１の第４領域部１１ｃ上に第３及び第４の周辺素子２２，２３を半田付けにより実装する。
【００２６】
この後、ＦＰＣ１１の第５領域部１１ｄの先端側にコネクタ端子３２を取り付ける。例えば、第５領域部１１ｄの先端側に予めパターンを形成してコネクタ端子として用いれば良い。また、メイン基板（実装基板）上の受け側のコネクタ端子は例えば一般に市販されているＦＰＣ用コネクタを用いる。
【００２７】
次に、ＦＰＣ１１の第１領域部上に、中央部が開口された第１スペーサー３１を貼り付ける。第１スペーサー３１の周囲には切り欠き又は凹部が形成されている。このようにして、半導体素子などが実装された図１（ａ）に示すＦＰＣ１１が製作される。
【００２８】
ここで、第１スペーサー３１の開口部は、ＦＰＣ１１の第２領域部１１ａを第１の辺に沿って第１領域部側に折り曲げた際に、第１の半導体素子２１及び第１の周辺素子２５が収納される程度の大きさを有するものである。また、第１スペーサー３１の切り欠き又は凹部は、後述するように、ＦＰＣ１１の第４領域部１１ｃを第３の辺に沿って第３領域部１１ｂ側に折り曲げた際に、その折り曲げ部分に周辺素子２３が立ち上がるように配置され、周辺素子２３がその切り欠き又は凹部に入り込む程度の大きさ及び形状を有するものである。また、第１スペーサー３１は、図５に示すように、例えばガラスエポキシ基板などの基材３１ａの上面上及び下面上に粘着材（例えば両面テープ）３１ｂが貼り付けられて構成されている。スペーサー３１の高さは、ＦＰＣに実装された半導体素子２１と同程度の高さを有している。
【００２９】
この後、図１（ｂ）に示すように、ＦＰＣ１１の第２領域部１１ａを第１の辺に沿って第１領域部側に折り曲げ、第２領域部１１ａを第１スペーサー３１の粘着材によって第１領域部に貼り付ける。この際、第１スペーサー３１の開口部内に第１の半導体素子２１及び第１の周辺素子２５が収納される。
【００３０】
次に、ＦＰＣ１１の第２領域部１１ａの裏面上に、中央部が開口された第２スペーサー３３を貼り付ける。第２スペーサー３３の開口部は、ＦＰＣ１１の第３領域部１１ｂを第２の辺に沿って第２領域部１１ａの裏面側に折り曲げた際に、第２の半導体素子２０及び第２の周辺素子２４が収納される程度の大きさを有するものである。また、第２スペーサー３３は、第１スペーサー３１と同様に、ガラスエポキシ基板などの基材に粘着材が貼り付けられて構成されている。スペーサー３３の高さは、ＦＰＣに実装された半導体素子２０と同程度の高さを有している。
【００３１】
この後、図１（ｃ）に示すように、ＦＰＣ１１の第３領域部１１ｂを第２の辺に沿って第２領域部１１ａの裏面側に折り曲げ、第３領域部１１ｂを第２スペーサー３３の粘着材によって第２領域部１１ａの裏面に貼り付ける。この際、第２スペーサー３３の開口部内に第２の半導体素子２０及び第２の周辺素子２４が収納される。
【００３２】
次に、ＦＰＣ１１の第３領域部１１ｂの裏面上に、中央部が開口された第３スペーサー（図示せず）を貼り付ける。第３スペーサーの開口部は、ＦＰＣ１１の第４領域部１１ｃを第３の辺に沿って第３領域部１１ｂの裏面側に折り曲げた際に、第３の半導体素子１９が収納される程度の大きさを有するものである。また、第３のスペーサーには切り欠きが設けられている。この切り欠きは、第４領域部１１ｃを第３領域部１１ｂの裏面側に折り曲げた際に、周辺素子２２が入り込む程度の大きさ及び形状を有するものである。また、第３スペーサーは、第１スペーサー３１と同様に、ガラスエポキシ基板などの基材に粘着材が貼り付けられて構成されている。第３スペーサーの高さは、ＦＰＣに実装された半導体素子１９と同程度の高さを有している。
【００３３】
この後、ＦＰＣ１１の第４領域部１１ｃを第３の辺に沿って第３領域部１１ｂの裏面側に折り曲げ、第４領域部１１ｃを第３スペーサーの粘着材によって第３領域部１１ｂの裏面に貼り付ける。この際、第３スペーサーの開口部内に第３の半導体素子１９が収納され、第３スペーサーの切り欠き内に第３の周辺素子２２が入り込み、第１スペーサー３１の切り欠き又は凹部に第４の周辺素子２３が入り込む。
【００３４】
このようにして複数個のチップを実装したマルチ・チップ・モジュール（ＭＣＭ）を製作することができる。このＭＣＭは、コネクタ端子３２によってメイン基板（図示せず）に接続されるものである。
【００３５】
上記第１の実施の形態によれば、ＦＰＣ１１に複数個の半導体素子１９〜２１をＣＯＦ実装し、ＦＰＣ１１を折り畳んでいるため、従来のＭＣＭに比べて実装面積を飛躍的に小さくすることができる。つまり、従来のＭＣＭでは、折り畳むことができない回路基板に複数個のＩＣチップを実装しているため、実装面積が大きくなってしまい、ＭＣＭを小型化することができないが、本実施の形態では、折り畳むことが可能なＦＰＣ１１に複数個の半導体素子を実装しているため、図１（ｃ）に示すように、ＭＣＭを飛躍的に小型化することができる。従って、超高密度実装モジュールを製作することができる。
【００３６】
また、本実施の形態では、コネクタ端子３２を用いてメイン基板に接続する構成となっているため、従来のＭＣＭに比べてメイン基板にＭＣＭを簡単に接続することができる。さらに、コネクタ端子３２はメイン基板への取り付け、取り外しが容易であるため、従来のＭＣＭに比べてリワーク性に優れている。
【００３７】
また、本実施の形態では、ＦＰＣ１１に実装したＩＣチップの近傍に、チップコンデンサ、チップ抵抗、水晶などの周辺素子を配置できる。これにより、モジュールの電気的特性の最適化が可能となる。また、チップコンデンサや水晶などをＩＣ近傍に配置することにより、耐ノイズ性能を向上させることができ、特に不要輻射ノイズを抑えることが可能となる。さらに、前述のような周辺素子を、ＦＰＣの折り曲げ部分に配置することにより、折り曲げによって形成される折り曲げ部分のスペースを有効活用することが可能となり、ＭＣＭを小型化するのに寄与する。
【００３８】
また、本実施の形態では、ＦＰＣ１１上に半導体素子をＣＯＦ実装しているため、図１（ｃ）に示すＭＣＭの厚さを薄くすることができる。
【００３９】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、本実施の形態では、平面が十字形状を有するＦＰＣ１１を用いているが、他の形状のＦＰＣを用いることも可能である。
【００４０】
また、本実施の形態では、ＦＰＣ１１において第２領域部１１ａ、第３領域部１１ｂ、第４領域部１１ｃの順に折り畳んでいるが、折り畳み方はこれに限られず、他の折り畳み方を用いることも可能である。例えば、回路パターンに応じて折り畳み方を適宜変更することも可能である。
【００４１】
また、本実施の形態では、ＦＰＣ１１の基材としてポリイミドを用いているが、折り曲げることができる材料であれば、他の材質からなる基材を用いることも可能である。
【００４２】
また、本実施の形態では、第１及び第２の半導体素子２１，２０としてＳＲＡＭを用い、第３の半導体素子１９としてＭＣＵを用いているが、これらに限定されず、他の種類の半導体素子を用いることも可能であり、例えばフラッシュメモリ、ＤＲＡＭ、メモリ、ＡＳＩＣ又はＭＰＵなどを用いることも可能である。
【００４３】
また、本実施の形態におけるＦＰＣ１１にはＩＣチップだけでなく種々の電子部品を搭載することが可能である。
【００４４】
また、本実施の形態では、ガラスエポキシ基板などの基材に粘着材を貼り付けた構造のスペーサー３１，３３を用いているが、これに限定されず、他の材質、他の構造からなるスペーサーを用いることも可能である。
【００４５】
図４（ａ）〜（ｃ）は、本発明の第２の実施の形態による半導体装置を製造する手順を示す平面図であり、図１と同一部分には同一符号を付す。図５は、図４（ａ）に示す５−５線に沿った断面図である。なお、第１の実施の形態と同一部分の説明は省略する。
【００４６】
まず、図４（ａ）に示すように、折り曲げ自在に構成されたＦＰＣ４０を準備する。ＦＰＣ４０の第１領域部には第５領域部が連設されていない。また、ＦＰＣ４０においては、図５に示すように、ポリイミド膜１２の表面の配線パターンと裏面の配線パターンとがスルーホール４３によって電気的に接続されている。ＦＰＣ４０の第１領域部裏面の配線パターン１３上にはＢＧＡ端子としての半田ボール４５が設けられている。
【００４７】
次に、ＦＰＣ４０に半導体素子１９〜２１を実装し、ＦＰＣ４０に周辺素子２２〜２５を接着剤によって仮固定すると共に半田付けにより実装する。この後、図５に示すように、ＦＰＣ４０の第２領域部１１ａを第１の辺５１に沿って第１領域部の表面側に折り畳む。そして、第３領域部１１ｂ、第４領域部１１ｃを順に折り畳むことにより、図４（ｃ）に示すようなＭＣＭを製作する。周辺素子２３は、配線パターンを備えるＦＰＣの表面に配置されるが、図４（ｃ）においては、周辺素子２３がＦＰＣ４０の折り曲げ部分に配置される点を、説明の便宜上ＦＰＣの裏側に点線で示している。
【００４８】
次に、このＭＣＭをメイン基板（図示せず）上に搭載し、リフローを行うことにより、第１領域部の裏面のＢＧＡ端子（半田ボール）４５をメイン基板に半田付けする。このようにしてメイン基板にＭＣＭを実装する。なお、スペーサー３１，３３は、リフロー温度に耐えられるものを使用する必要がある。
【００４９】
上記第２の実施の形態においても第１の実施の形態と同様に実装面積を飛躍的に小さくすることができ、具体的には実装面積を約１／５倍にすることが可能となる。
【００５０】
また、本実施の形態においても第１の実施の形態と同様にモジュールの最適化が可能となり、耐ノイズ性能を向上させることができる。
【００５１】
また、本実施の形態においても、ＦＰＣ１１上に半導体素子をＣＯＦ実装しているため、図４（ｃ）に示すＭＣＭの厚さを薄くすることができる。
【００５２】
【発明の効果】
以上説明したように本発明によれば、少なくとも一つの電子部品を実装するための第２領域部を有し、第２領域部は第１領域部側に折り曲げるものであり、第３領域部は第２領域部側に折り曲げるものである。したがって、半導体素子を実装した際に実装面積を飛躍的に小さくできるフレキシブル基板を提供することができる。
【００５３】
また、本発明によれば、フレキシブル基板に半導体素子を実装し、フレキシブル基板を折り曲げている。したがって、実装面積を飛躍的に小さくできる半導体装置を提供することができる。
【００５４】
また、本発明によれば、第１領域部に連設された、メイン基板上に接続するためのコネクタ端子をさらに含む。したがって、リワーク性の優れたフレキシブル基板及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置を製造する手順を示す平面図である。
【図２】図１に示すフレキシブル基板に半導体素子を実装する方法を説明する断面図である。
【図３】フレキシブル基板に半導体素子及びスぺーサーを配置する手順を示す斜視図である。
【図４】本発明の第２の実施の形態による半導体装置を製造する手順を示す平面図である。
【図５】図４（ａ）に示す５−５線に沿った断面図である。
【図６】従来の半導体装置の一例を模式的に示す構成図である。
【符号の説明】
１１…フレキシブル基板（ＦＰＣ）
１１ａ…第２領域部
１１ｂ…第３領域部
１１ｃ…第４領域部
１１ｄ…第５領域部、
１２…ポリイミド膜
１３…配線パターン
１４…ソルダーレジスト
１５…異方性導電フィルム（ＡＣＦ）
１７…バンプ
１９…第３の半導体素子
２０…第２の半導体素子
２１…第１の半導体素子
２２…第３の周辺素子
２３…第４の周辺素子
２４…第２の周辺素子
２５…第１の周辺素子
３１…第１スペーサー
３１ａ…基材
３１ｂ…粘着剤
３２…コネクタ端子
３３…第２スペーサー
４０…フレキシブル基板（ＦＰＣ）
４５…ＢＧＡ端子（半田ボール）
５１…第１の辺
１０１…メイン基板
１０３…第１のマルチ・チップ・モジュール
１０５…第２のマルチ・チップ・モジュール
【発明の属する技術分野】
本発明は、表面に配線パターンが形成されたフレキシブル基板及びそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
図６は、従来の半導体装置の一例を模式的に示す構成図である。この半導体装置はメイン基板１０１を有しており、このメイン基板１０１上には、第１及び第２のマルチ・チップ・モジュール（以下、「ＭＣＭ」という）１０３，１０５がリードレスチップキャリアやＢＧＡ(ball grid array)といった接続方法により電気的に接続されている。
【０００３】
第１及び第２のＭＣＭ１０３，１０５は、回路基板（図示せず）上に複数のＩＣチップ（図示せず）がＣＯＢ(chip on board)実装されたものである。ＣＯＢ実装とは、基板にベア・チップを直接搭載して、ベアチップの電極と基板の電極とをワイヤで接続し、チップ上を樹脂でオーバーコートする実装方法である。
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、回路基板に複数のＩＣチップをＣＯＢ実装したＭＣＭを用いているため、実装されるＩＣチップの数が多くなるほど実装面積が大きくなってしまい、ＭＣＭ１０３，１０５の大きさも大きいものとなってしまう。このように実装面積が大きくなると前記半導体装置を備えた電子製品の小型化の障害となる。
【０００５】
また、第１及び第２のＭＣＭ１０３，１０５はＢＧＡやチップキャリアによりメイン基板１０１に半田実装されている。従って、このようなＭＣＭではメイン基板１０１からのリワーク性が悪いという欠点がある。リワークとは、ＭＣＭをメイン基板から取り外して修理などを行った後に、ＭＣＭをメイン基板に取り付けるといった作業をいう。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、複数個の半導体素子を実装した際に実装面積を飛躍的に小さくできるフレキシブル基板及び半導体装置を提供することにある。また、本発明の他の目的は、リワーク性の優れたフレキシブル基板及び半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る電子部品は、フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品において、前記フレキシブル基板の第１領域部に配置された第１のスペーサと、前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に接続された第１の電子素子と、を含み、前記第１のスペーサは開口部を有し、前記第２領域部が前記第１領域部の前記第１のスペーサが配置された側に折り曲げられ、前記第１のスペーサの開口部に前記第１の電子素子が配置されたことを特徴とする。
また、本発明に係る電子部品は、前記配線のうち前記フレキシブル基板の第３領域部に設けられた部分に接続された第２の電子素子と、前記第１領域部の前記第１のスペーサが配置された側に折り曲げられた前記第２領域部上に配置された第２のスペーサと、をさらに含み、前記第２のスペーサは開口部を有し、前記第３領域部が前記第２領域部の前記第２のスペーサが配置された側に折り曲げられ、前記第２のスペーサの開口部に前記第２の電子素子が配置されたことを特徴とする。
また、本発明に係る電子部品は、前記配線のうち前記フレキシブル基板の第２領域部及び前記第３領域部の少なくとも一方に設けられた部分に接続された第３の電子素子と、をさらに含み、前記第１のスペーサ及び前記第２のスペーサの少なくとも一方には前記第３の電子素子を収容する収容部がさらに設けられ、前記第３の電子素子は前記収容部に配置されたことを特徴とする。
また、本発明に係る電子部品は、前記第３の電子素子が前記フレキシブル基板が屈曲している部分に配置されたことを特徴とする。
また、本発明に係る電子部品は、前記第１領域部と前記第１のスペーサの間と、前記第１のスペーサと前記第２領域部の間には粘着剤が配置されたことを特徴とする。
また、本発明に係る電子部品は、前記第２領域部と前記第２のスペーサの間と、前記第２のスペーサと前記第３領域部の間には粘着剤が配置されたことを特徴とする。
また、本発明に係る電子部品の製造方法は、フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品の製造方法において、前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に第１の電子素子を接続する工程と、前記フレキシブル基板の第１領域部に開口部を有する第１のスペーサを配置する工程と、前記第２領域部を前記第１領域部の前記第１のスペーサが配置された側に折り曲げ、前記第１のスペーサの開口部に前記第１の電子素子を配置する工程と、を含むことを特徴とする。
また、本発明に係る電子部品の製造方法は、フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品の製造方法において、前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に第１の電子素子を接続する工程と、前記配線のうち前記フレキシブル基板の第３領域部に設けられた部分に第２の電子素子を接続する工程と、前記フレキシブル基板の第１領域部に開口部を有する第１のスペーサを配置する工程と、前記第２領域部を前記第１領域部の前記第１のスペーサが配置された側に折り曲げ、前記第１のスペーサの開口部に前記第１の電子素子を配置する工程と、前記第１のスペーサが配置された側に折り曲げられた前記第２領域部上に開口部を有する第２のスペーサを配置する工程と、前記第３領域部を前記第２領域部の前記第２のスペーサが配置された側に折り曲げ、前記第２のスペーサの開口部に前記第２の電子素子を配置する工程と、を含むことを特徴とする。
また、上記課題を解決するため、本発明に係るフレキシブル基板は、表面に配線パターンが形成されたフレキシブル基板であって、第１領域部と、第１領域部に連設され、第１領域部側に折り曲げ且つ少なくとも一つの電子部品を実装するための第２領域部と、第１領域部に連設され、第２領域部側に折り曲げるための第３領域部と、を具備することを特徴とする。
【０００８】
上記フレキシブル基板では、少なくとも一つの電子部品を実装するための第２領域部を有し、第２領域部は第１領域部側に折り曲げるものであり、第３領域部は第２領域部側に折り曲げるものである。このため、従来の折り曲げることができない基板を用いているマルチ・チップ・モジュールに比べて実装面積を飛躍的に小さくすることができる。ここで、電子部品とは、半導体素子又は周辺素子を総称していう。
【０００９】
また、本発明に係るフレキシブル基板においては、第１領域部に連設された、メイン基板上に接続するためのコネクタ端子をさらに含むことが好ましい。これにより、メイン基板にマルチ・チップ・モジュールを簡単に取り付け、取り外しすることができ、リワーク性を向上できる。
【００１０】
また、本発明に係るフレキシブル基板においては、第１領域部の裏面に外部端子を設けるための領域が形成されていることも可能である。
【００１１】
本発明に係る半導体装置は、第１領域部、それに連設された第２領域部、及び、第１領域部に連設された第３領域部を有するフレキシブル基板と、前記フレキシブル基板の表面に形成された配線パターンと、第２領域部及び第３領域部の少なくとも一方の表面上に実装された電子部品と、を具備し、第２領域部が第１領域部の表面側に折り曲げられ、第３領域部が第２領域部の裏面側に折り曲げられていることを特徴とする。
【００１２】
上記半導体装置では、フレキシブル基板の第２領域部及び第３領域部の少なくとも一方の表面上に電子部品を実装し、フレキシブル基板を折り曲げているため、従来の折り曲げることができない基板を用いている半導体装置に比べて実装面積を飛躍的に小さくすることができる。
【００１３】
また、本発明に係る半導体装置においては、第２領域部及び第３領域部の少なくとも一方の表面上に実装された周辺素子をさらに含むことが好ましい。これにより、モジュールの電気的特性の最適化が可能となる。なお、周辺素子は、例えばチップコンデンサ、チップ抵抗、水晶などである。
【００１４】
また、本発明に係る半導体装置においては、第１領域部に連設された、メイン基板上に接続するためのコネクタ端子をさらに含むことが好ましい。これにより、メイン基板に半導体装置を簡単に取り付け、取り外しすることができ、リワーク性を向上できる。
【００１５】
また、本発明に係る半導体装置においては、第１領域部の裏面に設けられた外部端子をさらに含むことも可能である。
【００１６】
また、本発明に係る半導体装置においては、第１領域部の表面と第２領域部の表面とが粘着剤によって固定され、第２領域部の裏面と第３領域部の表面とが粘着剤によって固定されていることが好ましい。
【００１７】
また、本発明に係る半導体装置においては、第２領域部及び第３領域部の少なくとも一方が、第１領域部の表面側に折り曲げられて形成された折り曲げ部分を備え、周辺素子が該折り曲げ部分に配置されていることが好ましい。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００１９】
図１（ａ）〜（ｃ）は、本発明の第１の実施の形態による半導体装置を製造する手順を示す平面図である。図２は、図１に示すフレキシブル基板に半導体素子を実装する方法を説明する断面図である。図３は、フレキシブル基板に半導体素子及びスぺーサーを配置する手順を示す斜視図である。
【００２０】
まず、図１（ａ）に示すように、折り曲げ自在に構成されたフレキシブル基板（以下、「ＦＰＣ」という）１１を準備する。このＦＰＣ１１は、その平面が十字形状を有し、例えばポリイミドのような自由に折り曲げることができる柔らかい材料で形成されている。
【００２１】
すなわち、ＦＰＣ１１は四つの辺を備えた略四角形の第１領域部を有し、第１領域部はＦＰＣ１１の中央領域に位置している。この第１領域部の第１の辺（左辺）には略四角形の第２領域部１１ａが連設されている。第１領域部の第２の辺（上辺）には略四角形の第３領域部１１ｂが連設されており、第１領域部の第３の辺（右辺）には略四角形の第４領域部１１ｃが連設されており、第１領域部の第４の辺（下辺）には略四角形の第５領域部１１ｄが連設されている。このＦＰＣ１１は、図２に示すようにポリイミド膜１２を有する。このポリイミド膜１２の表面上及び裏面上には配線パターン１３が形成されており、この配線パターン１３の周囲のポリイミド膜１２上にはソルダーレジスト１４が塗布されている。ポリイミド膜１２の表面の配線パターンと裏面の配線パターンとはスルーホール４３（図５参照）などによって電気的に接続されている。
【００２２】
この後、第１〜第３の半導体素子２１，２０，１９及び第１〜第４の周辺素子２５，２４，２２，２３を準備する。第１の半導体素子２１は、図２に示すようチップ表面にバンプ電極１７を有する。第２及び第３の半導体素子２０，１９についても同様にチップ表面にバンプ電極を有する。第１及び第２の半導体素子２１，２０それぞれには例えばＳＲＡＭ（static random access read write memory）を用い、第３の半導体素子１９には例えばＭＣＵ（micro control unit）を用いる。また、第１、第２及び第４の周辺素子２５，２４，２３には例えばチップコンデンサ、チップ抵抗、水晶などのチップ素子を用い、第３の周辺素子２２には例えば水晶を用いる。
【００２３】
次に、図３に示すように、このＦＰＣ１１の第２領域部１１ａ上に第１の半導体素子（ＳＲＡＭ）２１をＣＯＦ（chip on film）実装する。ＣＯＦ実装とは、図２に示すように、フィルムにチップをフェースダウンボンディングにより実装する方法である。つまり、ＦＰＣ１１の第２領域部１１ａ上の所定位置に例えば異方性導電フィルム（ＡＣＦ）１５を載置する。このＡＣＦ１５は導電性粒子（図示せず）を有しており、ＡＣＦ１５上に第１の半導体素子２１をフェースダウンで加熱圧着することにより、バンプ１７と配線パターン１３との間で導電性粒子が押し潰され、バンプ１７と配線パターン１３とが電気的に接続される。なお、ＡＣＦ１５は、接着剤（バインダ）に導電粒子（導電フィラー）が分散されたもので、分散剤が添加される場合もある。ＡＣＦ１５の接着剤としては、熱硬化性の接着剤が使用されることが多い。
【００２４】
この後、ＦＰＣ１１の第３領域部１１ｂ上に第２の半導体素子（ＳＲＡＭ）２０をＣＯＦ実装し、ＦＰＣ１１の第４領域部１１ｃ上に第３の半導体素子（ＭＣＵ）をＣＯＦ実装する。
【００２５】
次に、ＦＰＣ１１の第２領域部１１ａ上に第１の周辺素子２５を半田付けにより実装し、ＦＰＣ１１の第３領域部１１ｂ上に第２の周辺素子２４を半田付けにより実装し、ＦＰＣ１１の第４領域部１１ｃ上に第３及び第４の周辺素子２２，２３を半田付けにより実装する。
【００２６】
この後、ＦＰＣ１１の第５領域部１１ｄの先端側にコネクタ端子３２を取り付ける。例えば、第５領域部１１ｄの先端側に予めパターンを形成してコネクタ端子として用いれば良い。また、メイン基板（実装基板）上の受け側のコネクタ端子は例えば一般に市販されているＦＰＣ用コネクタを用いる。
【００２７】
次に、ＦＰＣ１１の第１領域部上に、中央部が開口された第１スペーサー３１を貼り付ける。第１スペーサー３１の周囲には切り欠き又は凹部が形成されている。このようにして、半導体素子などが実装された図１（ａ）に示すＦＰＣ１１が製作される。
【００２８】
ここで、第１スペーサー３１の開口部は、ＦＰＣ１１の第２領域部１１ａを第１の辺に沿って第１領域部側に折り曲げた際に、第１の半導体素子２１及び第１の周辺素子２５が収納される程度の大きさを有するものである。また、第１スペーサー３１の切り欠き又は凹部は、後述するように、ＦＰＣ１１の第４領域部１１ｃを第３の辺に沿って第３領域部１１ｂ側に折り曲げた際に、その折り曲げ部分に周辺素子２３が立ち上がるように配置され、周辺素子２３がその切り欠き又は凹部に入り込む程度の大きさ及び形状を有するものである。また、第１スペーサー３１は、図５に示すように、例えばガラスエポキシ基板などの基材３１ａの上面上及び下面上に粘着材（例えば両面テープ）３１ｂが貼り付けられて構成されている。スペーサー３１の高さは、ＦＰＣに実装された半導体素子２１と同程度の高さを有している。
【００２９】
この後、図１（ｂ）に示すように、ＦＰＣ１１の第２領域部１１ａを第１の辺に沿って第１領域部側に折り曲げ、第２領域部１１ａを第１スペーサー３１の粘着材によって第１領域部に貼り付ける。この際、第１スペーサー３１の開口部内に第１の半導体素子２１及び第１の周辺素子２５が収納される。
【００３０】
次に、ＦＰＣ１１の第２領域部１１ａの裏面上に、中央部が開口された第２スペーサー３３を貼り付ける。第２スペーサー３３の開口部は、ＦＰＣ１１の第３領域部１１ｂを第２の辺に沿って第２領域部１１ａの裏面側に折り曲げた際に、第２の半導体素子２０及び第２の周辺素子２４が収納される程度の大きさを有するものである。また、第２スペーサー３３は、第１スペーサー３１と同様に、ガラスエポキシ基板などの基材に粘着材が貼り付けられて構成されている。スペーサー３３の高さは、ＦＰＣに実装された半導体素子２０と同程度の高さを有している。
【００３１】
この後、図１（ｃ）に示すように、ＦＰＣ１１の第３領域部１１ｂを第２の辺に沿って第２領域部１１ａの裏面側に折り曲げ、第３領域部１１ｂを第２スペーサー３３の粘着材によって第２領域部１１ａの裏面に貼り付ける。この際、第２スペーサー３３の開口部内に第２の半導体素子２０及び第２の周辺素子２４が収納される。
【００３２】
次に、ＦＰＣ１１の第３領域部１１ｂの裏面上に、中央部が開口された第３スペーサー（図示せず）を貼り付ける。第３スペーサーの開口部は、ＦＰＣ１１の第４領域部１１ｃを第３の辺に沿って第３領域部１１ｂの裏面側に折り曲げた際に、第３の半導体素子１９が収納される程度の大きさを有するものである。また、第３のスペーサーには切り欠きが設けられている。この切り欠きは、第４領域部１１ｃを第３領域部１１ｂの裏面側に折り曲げた際に、周辺素子２２が入り込む程度の大きさ及び形状を有するものである。また、第３スペーサーは、第１スペーサー３１と同様に、ガラスエポキシ基板などの基材に粘着材が貼り付けられて構成されている。第３スペーサーの高さは、ＦＰＣに実装された半導体素子１９と同程度の高さを有している。
【００３３】
この後、ＦＰＣ１１の第４領域部１１ｃを第３の辺に沿って第３領域部１１ｂの裏面側に折り曲げ、第４領域部１１ｃを第３スペーサーの粘着材によって第３領域部１１ｂの裏面に貼り付ける。この際、第３スペーサーの開口部内に第３の半導体素子１９が収納され、第３スペーサーの切り欠き内に第３の周辺素子２２が入り込み、第１スペーサー３１の切り欠き又は凹部に第４の周辺素子２３が入り込む。
【００３４】
このようにして複数個のチップを実装したマルチ・チップ・モジュール（ＭＣＭ）を製作することができる。このＭＣＭは、コネクタ端子３２によってメイン基板（図示せず）に接続されるものである。
【００３５】
上記第１の実施の形態によれば、ＦＰＣ１１に複数個の半導体素子１９〜２１をＣＯＦ実装し、ＦＰＣ１１を折り畳んでいるため、従来のＭＣＭに比べて実装面積を飛躍的に小さくすることができる。つまり、従来のＭＣＭでは、折り畳むことができない回路基板に複数個のＩＣチップを実装しているため、実装面積が大きくなってしまい、ＭＣＭを小型化することができないが、本実施の形態では、折り畳むことが可能なＦＰＣ１１に複数個の半導体素子を実装しているため、図１（ｃ）に示すように、ＭＣＭを飛躍的に小型化することができる。従って、超高密度実装モジュールを製作することができる。
【００３６】
また、本実施の形態では、コネクタ端子３２を用いてメイン基板に接続する構成となっているため、従来のＭＣＭに比べてメイン基板にＭＣＭを簡単に接続することができる。さらに、コネクタ端子３２はメイン基板への取り付け、取り外しが容易であるため、従来のＭＣＭに比べてリワーク性に優れている。
【００３７】
また、本実施の形態では、ＦＰＣ１１に実装したＩＣチップの近傍に、チップコンデンサ、チップ抵抗、水晶などの周辺素子を配置できる。これにより、モジュールの電気的特性の最適化が可能となる。また、チップコンデンサや水晶などをＩＣ近傍に配置することにより、耐ノイズ性能を向上させることができ、特に不要輻射ノイズを抑えることが可能となる。さらに、前述のような周辺素子を、ＦＰＣの折り曲げ部分に配置することにより、折り曲げによって形成される折り曲げ部分のスペースを有効活用することが可能となり、ＭＣＭを小型化するのに寄与する。
【００３８】
また、本実施の形態では、ＦＰＣ１１上に半導体素子をＣＯＦ実装しているため、図１（ｃ）に示すＭＣＭの厚さを薄くすることができる。
【００３９】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、本実施の形態では、平面が十字形状を有するＦＰＣ１１を用いているが、他の形状のＦＰＣを用いることも可能である。
【００４０】
また、本実施の形態では、ＦＰＣ１１において第２領域部１１ａ、第３領域部１１ｂ、第４領域部１１ｃの順に折り畳んでいるが、折り畳み方はこれに限られず、他の折り畳み方を用いることも可能である。例えば、回路パターンに応じて折り畳み方を適宜変更することも可能である。
【００４１】
また、本実施の形態では、ＦＰＣ１１の基材としてポリイミドを用いているが、折り曲げることができる材料であれば、他の材質からなる基材を用いることも可能である。
【００４２】
また、本実施の形態では、第１及び第２の半導体素子２１，２０としてＳＲＡＭを用い、第３の半導体素子１９としてＭＣＵを用いているが、これらに限定されず、他の種類の半導体素子を用いることも可能であり、例えばフラッシュメモリ、ＤＲＡＭ、メモリ、ＡＳＩＣ又はＭＰＵなどを用いることも可能である。
【００４３】
また、本実施の形態におけるＦＰＣ１１にはＩＣチップだけでなく種々の電子部品を搭載することが可能である。
【００４４】
また、本実施の形態では、ガラスエポキシ基板などの基材に粘着材を貼り付けた構造のスペーサー３１，３３を用いているが、これに限定されず、他の材質、他の構造からなるスペーサーを用いることも可能である。
【００４５】
図４（ａ）〜（ｃ）は、本発明の第２の実施の形態による半導体装置を製造する手順を示す平面図であり、図１と同一部分には同一符号を付す。図５は、図４（ａ）に示す５−５線に沿った断面図である。なお、第１の実施の形態と同一部分の説明は省略する。
【００４６】
まず、図４（ａ）に示すように、折り曲げ自在に構成されたＦＰＣ４０を準備する。ＦＰＣ４０の第１領域部には第５領域部が連設されていない。また、ＦＰＣ４０においては、図５に示すように、ポリイミド膜１２の表面の配線パターンと裏面の配線パターンとがスルーホール４３によって電気的に接続されている。ＦＰＣ４０の第１領域部裏面の配線パターン１３上にはＢＧＡ端子としての半田ボール４５が設けられている。
【００４７】
次に、ＦＰＣ４０に半導体素子１９〜２１を実装し、ＦＰＣ４０に周辺素子２２〜２５を接着剤によって仮固定すると共に半田付けにより実装する。この後、図５に示すように、ＦＰＣ４０の第２領域部１１ａを第１の辺５１に沿って第１領域部の表面側に折り畳む。そして、第３領域部１１ｂ、第４領域部１１ｃを順に折り畳むことにより、図４（ｃ）に示すようなＭＣＭを製作する。周辺素子２３は、配線パターンを備えるＦＰＣの表面に配置されるが、図４（ｃ）においては、周辺素子２３がＦＰＣ４０の折り曲げ部分に配置される点を、説明の便宜上ＦＰＣの裏側に点線で示している。
【００４８】
次に、このＭＣＭをメイン基板（図示せず）上に搭載し、リフローを行うことにより、第１領域部の裏面のＢＧＡ端子（半田ボール）４５をメイン基板に半田付けする。このようにしてメイン基板にＭＣＭを実装する。なお、スペーサー３１，３３は、リフロー温度に耐えられるものを使用する必要がある。
【００４９】
上記第２の実施の形態においても第１の実施の形態と同様に実装面積を飛躍的に小さくすることができ、具体的には実装面積を約１／５倍にすることが可能となる。
【００５０】
また、本実施の形態においても第１の実施の形態と同様にモジュールの最適化が可能となり、耐ノイズ性能を向上させることができる。
【００５１】
また、本実施の形態においても、ＦＰＣ１１上に半導体素子をＣＯＦ実装しているため、図４（ｃ）に示すＭＣＭの厚さを薄くすることができる。
【００５２】
【発明の効果】
以上説明したように本発明によれば、少なくとも一つの電子部品を実装するための第２領域部を有し、第２領域部は第１領域部側に折り曲げるものであり、第３領域部は第２領域部側に折り曲げるものである。したがって、半導体素子を実装した際に実装面積を飛躍的に小さくできるフレキシブル基板を提供することができる。
【００５３】
また、本発明によれば、フレキシブル基板に半導体素子を実装し、フレキシブル基板を折り曲げている。したがって、実装面積を飛躍的に小さくできる半導体装置を提供することができる。
【００５４】
また、本発明によれば、第１領域部に連設された、メイン基板上に接続するためのコネクタ端子をさらに含む。したがって、リワーク性の優れたフレキシブル基板及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置を製造する手順を示す平面図である。
【図２】図１に示すフレキシブル基板に半導体素子を実装する方法を説明する断面図である。
【図３】フレキシブル基板に半導体素子及びスぺーサーを配置する手順を示す斜視図である。
【図４】本発明の第２の実施の形態による半導体装置を製造する手順を示す平面図である。
【図５】図４（ａ）に示す５−５線に沿った断面図である。
【図６】従来の半導体装置の一例を模式的に示す構成図である。
【符号の説明】
１１…フレキシブル基板（ＦＰＣ）
１１ａ…第２領域部
１１ｂ…第３領域部
１１ｃ…第４領域部
１１ｄ…第５領域部、
１２…ポリイミド膜
１３…配線パターン
１４…ソルダーレジスト
１５…異方性導電フィルム（ＡＣＦ）
１７…バンプ
１９…第３の半導体素子
２０…第２の半導体素子
２１…第１の半導体素子
２２…第３の周辺素子
２３…第４の周辺素子
２４…第２の周辺素子
２５…第１の周辺素子
３１…第１スペーサー
３１ａ…基材
３１ｂ…粘着剤
３２…コネクタ端子
３３…第２スペーサー
４０…フレキシブル基板（ＦＰＣ）
４５…ＢＧＡ端子（半田ボール）
５１…第１の辺
１０１…メイン基板
１０３…第１のマルチ・チップ・モジュール
１０５…第２のマルチ・チップ・モジュール
Claims (8)
- フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品において、
前記フレキシブル基板の第１領域部に配置された第１のスペーサと、
前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に接続された第１の電子素子と、
を含み、
前記第１のスペーサは開口部を有し、
前記第２領域部が前記第１領域部の前記第１のスペーサが配置された側に折り曲げられ、前記第１のスペーサの開口部に前記第１の電子素子が配置されたことを特徴とする電子部品。 - 前記配線のうち前記フレキシブル基板の第３領域部に設けられた部分に接続された第２の電子素子と、
前記第１領域部の前記第１のスペーサが配置された側に折り曲げられた前記第２領域部上に配置された第２のスペーサと、
をさらに含み、
前記第２のスペーサは開口部を有し、
前記第３領域部が前記第２領域部の前記第２のスペーサが配置された側に折り曲げられ、前記第２のスペーサの開口部に前記第２の電子素子が配置されたことを特徴とする請求項１に記載の電子部品。 - 前記配線のうち前記フレキシブル基板の第２領域部及び前記第３領域部の少なくとも一方に設けられた部分に接続された第３の電子素子と、
をさらに含み、
前記第１のスペーサ及び前記第２のスペーサの少なくとも一方には前記第３の電子素子を収容する収容部がさらに設けられ、
前記第３の電子素子は前記収容部に配置されたことを特徴とする請求項１または２に記載の電子部品。 - 前記第３の電子素子が前記フレキシブル基板が屈曲している部分に配置されたことを特徴とする請求項３に記載の電子部品。
- 前記第１領域部と前記第１のスペーサの間と、前記第１のスペーサと前記第２領域部の間には粘着剤が配置されたことを特徴とする請求項１乃至４のいずれか１項に記載の電子部品。
- 前記第２領域部と前記第２のスペーサの間と、前記第２のスペーサと前記第３領域部の間には粘着剤が配置されたことを特徴とする請求項２に記載の電子部品。
- フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品の製造方法において、
前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に第１の電子素子を接続する工程と、
前記フレキシブル基板の第１領域部に開口部を有する第１のスペーサを配置する工程と、
前記第２領域部を前記第１領域部の前記第１のスペーサが配置された側に折り曲げ、前記第１のスペーサの開口部に前記第１の電子素子を配置する工程と、
を含むことを特徴とする電子部品の製造方法。 - フレキシブル基板の表面に配線が形成され、前記配線に電子素子が接続された電子部品の製造方法において、
前記配線のうち前記フレキシブル基板の第２領域部に設けられた部分に第１の電子素子を接続する工程と、
前記配線のうち前記フレキシブル基板の第３領域部に設けられた部分に第２の電子素子を接続する工程と、
前記フレキシブル基板の第１領域部に開口部を有する第１のスペーサを配置する工程と、
前記第２領域部を前記第１領域部の前記第１のスペーサが配置された側に折り曲げ、前記第１のスペーサの開口部に前記第１の電子素子を配置する工程と、
前記第１のスペーサが配置された側に折り曲げられた前記第２領域部上に開口部を有する第２のスペーサを配置する工程と、
前記第３領域部を前記第２領域部の前記第２のスペーサが配置された側に折り曲げ、前記第２のスペーサの開口部に前記第２の電子素子を配置する工程と、
を含むことを特徴とする電子部品の製造方法。
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