JP2907127B2 - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Description
【発明の属する技術分野】本発明は、複数の電子部品を
同一配線基板上に実装したマルチチップモジュールに関
し、特に、片面に格子上に配列した複数の外部端子を有
する配線基板を使用したマルチチップモジュールに関す
る。
同一配線基板上に実装したマルチチップモジュールに関
し、特に、片面に格子上に配列した複数の外部端子を有
する配線基板を使用したマルチチップモジュールに関す
る。
【０００１】
【従来の技術】従来、この種マルチチップモジュール
は、図４（ａ）、（ｂ）に示すように、配線基板１の表
面に電子部品２１、２２が実装されたものからなる。配
線基板１の裏面には、格子上に配列した複数の外部入出
力信号用導電パッド５が形成され、そのパッドの上には
球状の外部入出力信号端子３が半田等で形成されてい
る。外部入出力信号端子３と電子部品２１、２２の端子
とは、配線基板１の表面または内部で接続されている。
配線基板１には、外部入出力信号端子３と電子部品２
１、２２の端子とを接続する配線路の他に、電子部品２
１と２２の端子間を接続する配線路が形成される。
は、図４（ａ）、（ｂ）に示すように、配線基板１の表
面に電子部品２１、２２が実装されたものからなる。配
線基板１の裏面には、格子上に配列した複数の外部入出
力信号用導電パッド５が形成され、そのパッドの上には
球状の外部入出力信号端子３が半田等で形成されてい
る。外部入出力信号端子３と電子部品２１、２２の端子
とは、配線基板１の表面または内部で接続されている。
配線基板１には、外部入出力信号端子３と電子部品２
１、２２の端子とを接続する配線路の他に、電子部品２
１と２２の端子間を接続する配線路が形成される。
【０００２】
【発明が解決しようとする課題】第１の問題点は、マル
チチップモジュールを構成する各電子部品の全ての端子
の接続状態及び各端子からの電子部品の動作を検査する
ことができない点である。
チチップモジュールを構成する各電子部品の全ての端子
の接続状態及び各端子からの電子部品の動作を検査する
ことができない点である。
【０００３】その理由は、各電子部品間を接続する配線
路でかつ配線基板の外部入出力信号端子に接続する必要
のない配線路に対しては、外部接続端子がないからであ
る。
路でかつ配線基板の外部入出力信号端子に接続する必要
のない配線路に対しては、外部接続端子がないからであ
る。
【０００４】すなわち、従来は、外部入出力信号端子に
接続する電子部品の端子からしか接続状態を検査でき
ず、各電子部品間だけを接続する配線路の接続状態およ
びその配線路を通しての動作を検査することができない
という問題があった。
接続する電子部品の端子からしか接続状態を検査でき
ず、各電子部品間だけを接続する配線路の接続状態およ
びその配線路を通しての動作を検査することができない
という問題があった。
【０００５】本発明の目的は、マルチチップモジュール
を構成する各電子部品の全ての端子の接続状態及び動作
を検査可能とするマルチチップモジュールを提供するこ
とにある。
を構成する各電子部品の全ての端子の接続状態及び動作
を検査可能とするマルチチップモジュールを提供するこ
とにある。
【０００６】本発明の更なる目的は、共通の検査フィク
スチャを使用できるマルチチップモジュールを提供する
ことにある。
スチャを使用できるマルチチップモジュールを提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明によるマルチチッ
プモジュールは、複数の電子部品（図１（ａ）の２１、
２２）と、これら電子部品が実装され、外部信号導電端
子（図１（ａ）の５）と電子部品（２１、２２）の端子
とを接続する第１の配線路（図１（ａ）の１０）の他に
電子部品（２１と２２）の端子間を直結し外部との接続
の必要のない第２の配線路（図１（ａ）の１１）が形成
された配線基板（図１（ａ）の１）とを有するモジュー
ルであって、配線基板の表面に検査用導電端子（図１
（ａ）の４）を有し第２の配線路がその検査用導電端子
に直結された構成を有する。
プモジュールは、複数の電子部品（図１（ａ）の２１、
２２）と、これら電子部品が実装され、外部信号導電端
子（図１（ａ）の５）と電子部品（２１、２２）の端子
とを接続する第１の配線路（図１（ａ）の１０）の他に
電子部品（２１と２２）の端子間を直結し外部との接続
の必要のない第２の配線路（図１（ａ）の１１）が形成
された配線基板（図１（ａ）の１）とを有するモジュー
ルであって、配線基板の表面に検査用導電端子（図１
（ａ）の４）を有し第２の配線路がその検査用導電端子
に直結された構成を有する。
【０００８】この構成によって、マルチチップモジュー
ルを構成する各電子部品の全ての端子の接続状態及び動
作を検査可能とするマルチチップモジュールが得られ
る。
ルを構成する各電子部品の全ての端子の接続状態及び動
作を検査可能とするマルチチップモジュールが得られ
る。
【０００９】この構成を前提として、更に本発明では、
検査用導電端子は、配線基板において外部信号導電端子
と同一平面上に形成され、外部信号導電端子とともに同
一格子上に配列されている。よって、検査用導電端子が
整然と配列されるので、マルチチップモジュールの内部
回路が変わった場合でも共通の検査フィクスチャを使用
できる利点が生じる。
検査用導電端子は、配線基板において外部信号導電端子
と同一平面上に形成され、外部信号導電端子とともに同
一格子上に配列されている。よって、検査用導電端子が
整然と配列されるので、マルチチップモジュールの内部
回路が変わった場合でも共通の検査フィクスチャを使用
できる利点が生じる。
【００１０】外部信号導電端子は外部入出力信号用導電
パッド、検査用導電端子は、検査用導電パッドでも良
い。外部信号導電端子は、導線性ボールが形成された外
部入出力信号用導電パッドでも良い。
パッド、検査用導電端子は、検査用導電パッドでも良
い。外部信号導電端子は、導線性ボールが形成された外
部入出力信号用導電パッドでも良い。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１２】図１（ａ）、（ｂ）は本発明のマルチチッ
プモジュールの第１の実施の形態を示し、（ａ）は断面
図、（ｂ）は配線基板の各導電パッド側からみた平面図
である。図において、マルチチップモジュールの配線基
板１の一方の面（表面側）には、電子部品２１と２２が
実装され、もう一方の面（裏面側）には外部入出力信号
用導電パッド５と検査用導電パッド４が形成されてい
る。
プモジュールの第１の実施の形態を示し、（ａ）は断面
図、（ｂ）は配線基板の各導電パッド側からみた平面図
である。図において、マルチチップモジュールの配線基
板１の一方の面（表面側）には、電子部品２１と２２が
実装され、もう一方の面（裏面側）には外部入出力信号
用導電パッド５と検査用導電パッド４が形成されてい
る。
【００１３】電子部品２１、２２は、ベアチップ、テー
プキャリアパッケージ、モールドパッケージなどの半導
体集積回路であるが、その他に抵抗、コンデンサなどの
部品も含む。
プキャリアパッケージ、モールドパッケージなどの半導
体集積回路であるが、その他に抵抗、コンデンサなどの
部品も含む。
【００１４】配線基板１は、絶縁層と配線層からなる多
層配線基板で、外部入出力信号用導電パッド５と電子部
品２１、２２の端子とを接続する第１の配線路１０の他
に、電子部品２１と２２の端子間を接続する第２の配線
路１１が形成される。第１の配線路１０は、配線基板１
の表面あるいは内部に形成され、第２の配線路１１も配
線基板１の表面あるいは内部に形成される。第２の配線
路１１は、検査のために配線基板の内部で検査用導電パ
ッド４に接続される。
層配線基板で、外部入出力信号用導電パッド５と電子部
品２１、２２の端子とを接続する第１の配線路１０の他
に、電子部品２１と２２の端子間を接続する第２の配線
路１１が形成される。第１の配線路１０は、配線基板１
の表面あるいは内部に形成され、第２の配線路１１も配
線基板１の表面あるいは内部に形成される。第２の配線
路１１は、検査のために配線基板の内部で検査用導電パ
ッド４に接続される。
【００１５】外部入出力信号端子３は、外部入出力信号
用導電パッド５の表面に形成された導電性ボールであ
る。その材料としては、半田ボールや、半田メッキを施
した動などの金属ボールが望ましい。
用導電パッド５の表面に形成された導電性ボールであ
る。その材料としては、半田ボールや、半田メッキを施
した動などの金属ボールが望ましい。
【００１６】検査用導電パッド４と外部入出力信号用導
電パッド５は、同一格子上に配置される。すなわち、検
査用導電パッド４は、配線基板１において外部入出力信
号用導電パッド５と同一平面上に形成され、外部入出力
信号用導電パッド５とともに同一格子上に配列されてい
る。図１（ｂ）では、検査用導電パッド４の外周に外部
入出力信号用導電パッド５が配置されているが、配置順
序はこれに限定されるものではない。検査用導電パッド
４と外部入出力信号用導電パッド５とを１パッドづつ交
互に配列しても良い。
電パッド５は、同一格子上に配置される。すなわち、検
査用導電パッド４は、配線基板１において外部入出力信
号用導電パッド５と同一平面上に形成され、外部入出力
信号用導電パッド５とともに同一格子上に配列されてい
る。図１（ｂ）では、検査用導電パッド４の外周に外部
入出力信号用導電パッド５が配置されているが、配置順
序はこれに限定されるものではない。検査用導電パッド
４と外部入出力信号用導電パッド５とを１パッドづつ交
互に配列しても良い。
【００１７】図２は図１（ａ）、（ｂ）のマルチチップ
モジュールの配線構成を示す回路図である。図におい
て、端子６ａ、６ｂ、６ｃは、電子部品２１に接続する
外部入出力信号用導電パッド５に対応し、端子６ｄ、６
ｅ、６ｆは、電子部品２２に接続する外部入出力信号用
導電パッド５に対応する。また、端子７ａ、７ｂ、７ｃ
は、それぞれ電子部品２１と２２の端子とを接続する第
２の配線路１１に接続する検査用導電パッド４に対応す
る。
モジュールの配線構成を示す回路図である。図におい
て、端子６ａ、６ｂ、６ｃは、電子部品２１に接続する
外部入出力信号用導電パッド５に対応し、端子６ｄ、６
ｅ、６ｆは、電子部品２２に接続する外部入出力信号用
導電パッド５に対応する。また、端子７ａ、７ｂ、７ｃ
は、それぞれ電子部品２１と２２の端子とを接続する第
２の配線路１１に接続する検査用導電パッド４に対応す
る。
【００１８】検査用導電パッド４と外部入出力信号用導
電パッド５に相対する位置に検査プローブを配置した検
査フィクスチャを使用することにより、電子部品２１と
２２の全ての端子を検査することが可能となり、電子部
品の全ての端子の接続状態及び電子部品２１と２２を接
続したときの各端子からの動作状態を検査することがで
きる。特に、検査用導電パッド４からは、配線基板１に
おける電子部品間の配線状態を検査することができる。
電パッド５に相対する位置に検査プローブを配置した検
査フィクスチャを使用することにより、電子部品２１と
２２の全ての端子を検査することが可能となり、電子部
品の全ての端子の接続状態及び電子部品２１と２２を接
続したときの各端子からの動作状態を検査することがで
きる。特に、検査用導電パッド４からは、配線基板１に
おける電子部品間の配線状態を検査することができる。
【００１９】具体的に検査方法を説明すると、端子６ａ
から６ｃと端子７ａから７ｃに検査フィクスチャの検査
プローブを当て、それら端子を使用して電子部品２１の
全ての端子の接続状態、動作状態を検査する。次に、端
子６ｄから６ｆと端子７ａから７ｃに検査フィクスチャ
の検査プローブを当て、それら端子を使用して電子部品
２２の全ての端子の接続状態、動作状態を検査する。こ
れにより、第１及び第２の配線路１０、１１の接続状態
を検査することができる。
から６ｃと端子７ａから７ｃに検査フィクスチャの検査
プローブを当て、それら端子を使用して電子部品２１の
全ての端子の接続状態、動作状態を検査する。次に、端
子６ｄから６ｆと端子７ａから７ｃに検査フィクスチャ
の検査プローブを当て、それら端子を使用して電子部品
２２の全ての端子の接続状態、動作状態を検査する。こ
れにより、第１及び第２の配線路１０、１１の接続状態
を検査することができる。
【００２０】図３（ａ）、（ｂ）は本発明のマルチチッ
プモジュールの第２の実施の形態を示し、（ａ）は断面
図、（ｂ）は配線基板の各導電パッド側からみた平面図
である。図において、第１の実施の形態との違いは、電
子部品２１、２２が、反対面側に実装されていること
と、外部入出力信号用導電パッド５及び検査用導電パッ
ド４の配列にある。そのほかは、図１（ａ）、（ｂ）と
同様である。この実施の形態の場合、電子部品２１、２
２が、外部入出力信号用導電パッド５及び検査用導電パ
ッド４と同一面上に実装されているので、導電パッドの
数が制限される。しかし、配線基板１の表面から電子部
品が見えないので、電子部品に埃等がつきにくい。
プモジュールの第２の実施の形態を示し、（ａ）は断面
図、（ｂ）は配線基板の各導電パッド側からみた平面図
である。図において、第１の実施の形態との違いは、電
子部品２１、２２が、反対面側に実装されていること
と、外部入出力信号用導電パッド５及び検査用導電パッ
ド４の配列にある。そのほかは、図１（ａ）、（ｂ）と
同様である。この実施の形態の場合、電子部品２１、２
２が、外部入出力信号用導電パッド５及び検査用導電パ
ッド４と同一面上に実装されているので、導電パッドの
数が制限される。しかし、配線基板１の表面から電子部
品が見えないので、電子部品に埃等がつきにくい。
【００２１】電子部品の実装は、以上の実施の形態に限
らず、例えば、配線基板１の中に埋め込まれても良い。
らず、例えば、配線基板１の中に埋め込まれても良い。
【００２２】
【実施例】次に本発明の実施例について図１（ａ）、
（ｂ）を参照して詳細に説明する。マルチチップモジュ
ールの配線基板１には、ガラスエポキシ基材に導配線パ
ターンを形成した基板をベースに、感光性絶縁樹脂上に
導配線パターンを形成したビルドアップ工法を用いたプ
リント配線基板を使用する。電子部品２１、２２は、半
導体集積回路ベアチップをフリップチップ実装で配線基
板１へ実装する。外部入出力信号端子３は、一般的な表
面実装部品と同様に、外部入出力信号用導電パッド５に
Ｓｎ−Ｐｂ共晶半田ペーストを印刷供給し、その上にＳ
ｎ−Ｐｂ共晶半田ボールを搭載し、リフロー方式により
溶融接合して形成する。外部入出力信号用導電パッド５
は、１格子エレメントあたり１．２７ｍｍの格子の外側
２列の枠上に配置される。検査用導電パッド４は、外部
入出力信号用導電パッド５の内側に２列の枠上に配置さ
れる。
（ｂ）を参照して詳細に説明する。マルチチップモジュ
ールの配線基板１には、ガラスエポキシ基材に導配線パ
ターンを形成した基板をベースに、感光性絶縁樹脂上に
導配線パターンを形成したビルドアップ工法を用いたプ
リント配線基板を使用する。電子部品２１、２２は、半
導体集積回路ベアチップをフリップチップ実装で配線基
板１へ実装する。外部入出力信号端子３は、一般的な表
面実装部品と同様に、外部入出力信号用導電パッド５に
Ｓｎ−Ｐｂ共晶半田ペーストを印刷供給し、その上にＳ
ｎ−Ｐｂ共晶半田ボールを搭載し、リフロー方式により
溶融接合して形成する。外部入出力信号用導電パッド５
は、１格子エレメントあたり１．２７ｍｍの格子の外側
２列の枠上に配置される。検査用導電パッド４は、外部
入出力信号用導電パッド５の内側に２列の枠上に配置さ
れる。
【００２３】
【発明の効果】第１の効果は、マルチチップモジュール
を構成する各電子部品の全ての端子の接続状態および各
電子部品の動作を検査することが可能となることであ
る。
を構成する各電子部品の全ての端子の接続状態および各
電子部品の動作を検査することが可能となることであ
る。
【００２４】その理由は、各電子部品間を接続する配線
路で、かつマルチチップモジュールの外部との接続が必
要のない第２の配線路に検査用導電端子を設けたからで
ある。
路で、かつマルチチップモジュールの外部との接続が必
要のない第２の配線路に検査用導電端子を設けたからで
ある。
【００２５】第２の効果は、検査フィクスチャの共通化
を図れることである。
を図れることである。
【００２６】その理由は、外部信号導電端子と検査用導
電端子を同一格子上に配置したからである。
電端子を同一格子上に配置したからである。
【図１】本発明のマルチチップモジュールの第１の実施
の形態を示し、（ａ）は断面図、（ｂ）は導電パッド側
からみた平面図である。
の形態を示し、（ａ）は断面図、（ｂ）は導電パッド側
からみた平面図である。
【図２】図１（ａ）、（ｂ）のマルチチップモジュール
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図３】本発明のマルチチップモジュールの第２の実施
の形態を示し、（ａ）は断面図、（ｂ）は導電パッド側
からみた平面図である。
の形態を示し、（ａ）は断面図、（ｂ）は導電パッド側
からみた平面図である。
【図４】従来のマルチチップモジュールを示し、（ａ）
は断面図、（ｂ）は導電パッド側からみた平面図であ
る。
は断面図、（ｂ）は導電パッド側からみた平面図であ
る。
１ 配線基板 ３ 外部入出力信号端子 ４ 検査用導電パッド ５ 外部入出力信号用導電パッド １０ 第１の配線路 １１ 第２の配線路 ２１ 電子部品 ２２ 電子部品
Claims (3)
- 【請求項１】 複数の電子部品と、これら電子部品が実
装され、表面の外部信号導電端子と前記電子部品の端子
とを接続する第１の配線路の他に前記電子部品の端子間
を直結し外部との接続の必要のない第２の配線路が形成
された配線基板とを有するマルチチップモジュールにお
いて、前記配線基板の表面に検査用導電端子を有し、前
記第２の配線路がその検査用導電端子に直結され、 前記検査用導電端子は、前記配線基板において前記外部
信号導電端子と同一平面上に形成され、前記外部信号導
電端子とともに同一格子上に配列されたことを特徴とす
る マルチチップモジュール。 - 【請求項２】 前記外部信号導電端子は、外部入出力信
号用導電パッドとそのパッドの上に形成された半田端子
とを有する請求項１記載のマルチチップモジュール。 - 【請求項３】 前記配線基板は、絶縁層と配線層とを積
層した積層配線基板であり、前記検査用導電端子は、前
記配線基板の内部で前記第２の配線路に接続することを
特徴とする請求項１記載のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164247A JP2907127B2 (ja) | 1996-06-25 | 1996-06-25 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164247A JP2907127B2 (ja) | 1996-06-25 | 1996-06-25 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012809A JPH1012809A (ja) | 1998-01-16 |
| JP2907127B2 true JP2907127B2 (ja) | 1999-06-21 |
Family
ID=15789479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164247A Expired - Fee Related JP2907127B2 (ja) | 1996-06-25 | 1996-06-25 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907127B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3871853B2 (ja) | 2000-05-26 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置及びその動作方法 |
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| US8077478B2 (en) | 2005-03-17 | 2011-12-13 | Panasonic Corporation | Module board |
| JP2006344824A (ja) * | 2005-06-09 | 2006-12-21 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| KR100843202B1 (ko) | 2006-09-06 | 2008-07-02 | 삼성전자주식회사 | 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법 |
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