JP3998399B2 - 映像信号変換装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、映像信号を表示装置に適合する映像信号に変換する映像信号変換装置に関し、特に、映像信号をマトリックス表示を行う表示装置に適合する映像信号に変換する映像信号変換装置に関するものである。
【０００２】
【従来の技術】
ドットマトリックス表示ディスプレイパネルとしては、ＰＤＰ（プラズマディスプレイパネル）および液晶パネル等があり、これらのディスプレイパネルに必要不可欠な信号処理技術としては、ＩＰ（インターレース／プログレッシブ）変換、走査線変換、水平画素変換および垂直周波数変換が挙げられる。
【０００３】
ＩＰ変換は、インターレース信号をプログレッシブ信号に変換する処理である。走査線変換は、表示画像の垂直方向の拡大および縮小を行う処理である。水平画素変換は、表示画像の水平方向の拡大および縮小を行う処理である。これらの各変換は、水平および垂直方向の画素数が決まっているドットマトリックス型表示装置に必要不可欠な技術である。
【０００４】
また、垂直周波数変換は、映像信号の垂直周波数を表示装置に適する垂直周波数に変換する処理であり、ＰＤＰでは階調表現手法の制限から、一方、液晶パネルでは階調表現手法およびその動作速度の制限から、垂直周波数は６０Ｈｚとするのが最も望ましい。したがって、映像信号の垂直周波数が６０Ｈｚよりも大きい場合、この垂直周波数を６０Ｈｚに変換する垂直周波数変換回路が非常に有用となる。
【０００５】
上記のＩＰ変換を行う従来の映像信号変換装置としては、例えば、特開平７−１２３３６７号公報に開示される走査線変換回路がある。図３５は、従来の走査線変換回路の構成を示す回路図であり、図３６は、図３５に示す走査線変換回路のフィルタ係数を示す図である。
【０００６】
図３５に示す走査線変換回路は、前後のフィールドのデータと現フィールドのデータとから現フィールドの補間ラインを合成するものである。まず、入力端子３３１に供給された輝度信号は、第１のハイパスフィルタ３３０に供給される。第１のハイパスフィルタ３３０は、１Ｈ（Ｈは水平走査期間）の遅延時間を有する縦続接続された一対の遅延手段３３２，３３３を有し、それらの入出力段の輝度信号は、対応する係数器３３４，３３５，３３６を経て加算器３３７で合成される。
【０００７】
係数器３３４〜３３６の各係数は、図３６に示す係数が用いられる。図３６では、その横方向がフィールドに対応し、縦方向がそのフィールドにおける垂直方向Ｖを示す。同一フィールドの各ラインに対しては図示のようなフィルタ係数が定められる。したがって、図３５に示す走査線変換回路では、実ラインに対応する係数器３３５の係数は６／２４であり、上下の係数器３３４，３３６はともに−３／２４である。係数器３３４〜３３６は、アンプを使用することができ、アンプを使用した場合、図示のように上下の係数器３３４，３３６はインバータ構成である。
【０００８】
２Ｈ遅延された輝度信号は、ほぼ１フィールド分の遅延時間を得るため、２６０Ｈの遅延手段３６０に供給され、入力端子３３１に供給された輝度信号がちょうど１フィールド分遅延されて出力される。１フィールド遅延したこの輝度信号は、ローパスフィルタ３４０に供給される。
【０００９】
ローパスフィルタ３４０は、図３６に示すように７ラインのデータに基づいてフィルタ特性を付与する。したがって、ローパスフィルタ３４０は、１Ｈの遅延時間を有する縦続接続された３個の遅延手段３４１〜３４３を有し、それぞれの入出力信号は対応する係数器３４４〜３４７によって所定の係数が乗算された後、加算器３４８で合成される。遅延手段３４１から出力された輝度信号は、現ラインでの輝度信号Ｌ１として使用され、これが切り換えスイッチ３６６に供給される。ローパスフィルタ３４０には、図３６に示すように第１ラインと第７ラインに対しては２／２４のフィルタ係数が選ばれ、第３ラインと第５ラインに対しては１０／２４のフィルタ係数が選ばれる。
【００１０】
ローパスフィルタ３４０によりさらに３Ｈ分遅延された輝度信号は、２６０Ｈの遅延手段３６２を介して第２のハイパスフィルタ３５０に供給される。遅延手段３６２を設けることによって入力端子３３１に供給された輝度信号は、２フィールド分遅延されることになる。２フィールド分遅延された輝度信号は、この第２のハイパスフィルタ３５０で所定のハイパス特性が付与され、その構成は第１のハイパスフィルタ３３０と同様である。
【００１１】
加算器３５６の出力は、さらに加算器３６４に供給され、各フィルタ出力が合成される。このようにして、後フィールドの第４ラインと前フィールドの第４ラインが現フィールドの第３ラインと第５ラインとの間にあるとき、この間の補間ラインは、前後フィールドのそれぞれ３ライン分のハイパスフィルタの出力と現フィールドの４ライン分のローパスフィルタの出力を加算器３６４により加算して得られる。
【００１２】
また、走査線変換および水平画素変換を行う従来の映像信号変換装置としては、例えば、特開平１０−１３４１７５号公報に開示される画像処理装置がある。図３７は、従来の画像処理装置の構成を示すブロック図である。
【００１３】
剰余回路３０１は、所定の装置から供給された位相変化分Ｐｄとレジスタ３０２の値の和の小数部をレジスタ３０２に出力する。近似回路３０３は、位相ｘがレジスタ３０２の値に最も近い位相に対応するフィルタ係数セットに対応するフィルタ信号Ｐｉを係数メモリ４００へ出力する。このようにして、所定の画素データの補間において、所定の数のフィルタ係数セットのうちの最適なフィルタ係数セットが選択される。そして、Ｃｕｂｉｃ近似法に従って、その４つのフィルタ係数セットと４つの画素データとの積和演算が乗算器４０５〜４０８と加算器４０９とにより行われ、画素の補間値が算出され、任意の変換比率の画像の拡大または縮小を行うことができる。
【００１４】
【発明が解決しようとする課題】
上記のように、従来の装置では、ＩＰ変換、走査線変換、水平画素変換等の個々の変換に関して詳細に開示されているが、ＩＰ変換、走査線変換、水平画素変換および垂直周波数変換をシステム的にまとめた装置については報告されておらず、一つの装置により上記各変換を行い、映像信号をマトリックス表示を行う表示装置に適する映像信号に変換することはできない。
【００１５】
本発明の目的は、一カ所に蓄えられた少ないデータ量の映像信号を用いて１つのシステムとして総合的に無駄なく、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行い、映像信号を表示装置に適する映像信号に変換することができる映像信号変換装置を提供することである。
【００１６】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号を記憶する記憶手段と、入力される映像信号を記憶手段に書き込むための書き込み制御信号および記憶手段に記憶されている映像信号を読み出すための読み出し制御信号を記憶手段へ出力し、記憶手段への映像信号の入出力を制御するとともに、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換処理手段と、垂直周波数変換処理手段から出力される映像信号がインターレース信号の場合、インターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換処理手段と、インターレース／プログレッシブ変換処理手段から出力される映像信号の走査線数を変換する走査線変換処理手段と、走査線変換処理手段から出力される映像信号の水平画素数を変換する水平画素変換処理手段と、垂直周波数変換処理手段、インターレース／プログレッシブ変換処理手段、走査線変換処理手段および水平画素変換処理手段の動作を制御するための同期制御信号を垂直周波数変換処理手段、インターレース／プログレッシブ変換処理手段、走査線変換処理手段および水平画素変換処理手段へ出力する同期制御手段とを備え、記憶手段は、フィールドメモリを含み、垂直周波数変換処理手段は、同期制御手段から出力される第１のクロックを基準に書き込み動作を行うとともに、同期制御手段から出力される第２のクロックを基準に読み出し動作を行い、同期制御手段から出力される第１の系統の水平同期信号に応じて映像信号の書き込みおよび読み出し動作を行う第１のラインメモリと、第２のクロックを基準に動作し、第１の系統の水平同期信号および同期制御手段から出力される第１の系統の垂直同期信号に応じて書き込み制御信号を出力するとともに、同期制御手段から出力される第２の系統の水平同期信号および第２の系統の垂直同期信号に応じて読み出し制御信号を出力し、第１のラインメモリから出力される映像信号の垂直周波数を第１の系統の垂直同期信号の周波数から第２の系統の垂直同期信号の周波数へ変換する垂直周波数変換手段とを含み、インターレース／プログレッシブ変換処理手段は、第２のクロックを基準に動作し、第２の系統の水平同期信号に応じて垂直周波数変換手段から出力される映像信号の書き込みおよび読み出し動作を行う第２のラインメモリと、第２のクロックを基準に動作し、第２の系統の水平同期信号に応じて、第２のラインメモリから出力される映像信号をインターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換手段とを含み、走査線変換処理手段は、第２のクロックを基準に動作し、第２の系統の水平同期信号に応じてインターレース／プログレッシブ変換手段から出力される映像信号の書き込み動作を行うとともに、同期制御手段から出力される第３の系統の水平同期信号に応じて、書き込まれた映像信号の読み出し動作を行う第３のラインメモリと、第２のクロックを基準に動作し、第３の系統の水平同期信号および第２の系統の垂直同期信号に応じて、第３のラインメモリから出力される映像信号の走査線数を変換する走査線変換手段とを含み、水平画素変換処理手段は、第２のクロックを基準に動作し、第３の系統の水平同期信号に応じて、走査線変換手段から出力される映像信号の水平画素数を圧縮する水平圧縮手段と、第２のクロックを基準に書き込み動作を行うとともに、同期制御手段から出力される第３のクロックを基準に読み出し動作を行い、第３の系統の水平同期信号に応じて、水平圧縮手段から出力される映像信号の書き込みおよび読み出し動作を行う第４のラインメモリと、第３のクロックを基準に動作し、第３の系統の水平同期信号に応じて、第４のラインメモリから出力される映像信号の水平画素数を拡大する水平拡大手段とを含むものである。
【００１７】
第１の発明に係る映像信号変換装置では、一つの記憶手段に記憶されている映像信号の垂直周波数を変換し、垂直周波数変換された映像信号がインターレース信号の場合にインターレース信号からプログレッシブ信号へ変換し、インターレース／プログレッシブ変換された映像信号の走査線数を変換し、走査線変換された映像信号の水平画素数を変換している。したがって、一カ所に蓄えられた少ないデータ量の映像信号を用いて１つのシステムとして総合的に無駄なく、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行い、映像信号を表示装置に適する映像信号に変換することができる。
【００１９】
また、第１のラインメモリにより入力側のクロックである第１のクロックから装置内部のクロックとなる第２のクロックへ乗せ換えることができるとともに、第４のラインメモリにより第２のクロックから出力側のクロックとなる第３のクロックへ乗せ換えることができる。また、垂直周波数変換手段により入力側の水平同期信号である第１の系統の水平同期信号から装置内部の水平同期信号となる第２の系統の水平同期信号へ乗せ換えることができるとともに、入力側の垂直同期信号である第１の系統の垂直同期信号から出力側の垂直同期信号となる第２の系統の垂直同期信号へ乗せ換えることができる。さらに、第３のラインメモリにより第２の系統の水平同期信号から出力側の水平同期信号となる第３の水平同期信号へ乗せ換えることができる。
【００２０】
したがって、インターレース／プログレッシブ変換および走査線変換に適した高い周波数で内部のクロックを出力することができ、また、フィールドメモリの前後で水平同期信号および垂直同期信号の乗せ換えを行うことができるとともに、走査線変換前に水平同期信号を乗せ換えることができる。この結果、垂直周波数変換、インターレース／プログレッシブ変換、走査線変換および水平画素変換を行う個別のブロック間で信号の受け渡しを適切なタイミングで行うことができ、マトリックス表示を行う表示装置に適した映像信号への変換に要求される信号処理を総合的かつに簡単に実現することができる。
【００２１】
（２）第２の発明
第２の発明に係る映像信号変換装置は、第１の発明に係る映像信号変換装置の構成において、記憶手段は、フィールドメモリを含み、インターレース／プログレッシブ変換処理手段は、複数のラインメモリを含み、インターレース／プログレッシブ変換前の水平同期信号に対して位相が遅れた遅延水平同期信号に応じてフィールドメモリから複数のラインメモリの少なくとも一つに映像信号を転送され、複数のラインメモリ間でのデータのローテーションを行うとともに、複数のラインメモリのデータを用いて補間ラインの合成を行い、水平同期信号に応じて複数のラインメモリのうち映像信号が転送されたラインメモリ以外の一つのラインメモリから現ラインのデータを読み出すものである。
【００２２】
この場合、インターレース／プログレッシブ変換を行う場合の信号の受け渡しおよびそのタイミングを明確にすることができ、マトリックス表示を行う表示装置に適した映像信号への変換に要求される信号処理を総合的かつに簡単に実現することができる。
【００２３】
（３）第３の発明
第３の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号を記憶する記憶手段と、入力される映像信号を記憶手段に書き込むための書き込み制御信号および記憶手段に記憶されている映像信号を読み出すための読み出し制御信号を記憶手段へ出力し、記憶手段への映像信号の入出力を制御するとともに、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換処理手段と、垂直周波数変換処理手段から出力される映像信号がインターレース信号の場合、インターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換処理手段と、インターレース／プログレッシブ変換処理手段から出力される映像信号の走査線数を変換する走査線変換処理手段と、走査線変換処理手段から出力される映像信号の水平画素数を変換する水平画素変換処理手段と、垂直周波数変換処理手段、インターレース／プログレッシブ変換処理手段、走査線変換処理手段および水平画素変換処理手段の動作を制御するための同期制御信号を垂直周波数変換処理手段、インターレース／プログレッシブ変換処理手段、走査線変換処理手段および水平画素変換処理手段へ出力する同期制御手段とを備え、記憶手段は、フィールドメモリを含み、垂直周波数変換処理手段は、フィールドメモリの読み出し開始アドレスとして、走査線変換処理手段により走査線数を増加させて垂直方向の拡大処理を行う場合にフィールドメモリの書き込み開始アドレスより大きい読み出し開始アドレスを発生させるとともに、走査線変換処理手段により走査線数を減少させて垂直方向の縮小処理を行う場合に負数の読み出し開始アドレスを発生させるアドレス発生手段と、アドレス発生手段により負数の読み出し開始アドレスが発生された場合、その負数の値だけ黒ラインのデータを挿入する黒ライン挿入手段とを含み、同期制御手段は、垂直方向の拡大処理を行う場合にフィールドメモリの読み出し時の水平同期信号の周波数を低下させ、垂直方向の縮小処理を行う場合にフィールドメモリの読み出し時の水平同期信号の周波数を高くする水平同期信号発生手段を含み、垂直周波数変換処理手段は、水平同期信号発生手段から出力される水平同期信号に応じてフィールドメモリの読み出し動作を制御するものである。
【００２４】
第３の発明に係る映像信号変換装置では、一つの記憶手段に記憶されている映像信号の垂直周波数を変換し、垂直周波数変換された映像信号がインターレース信号の場合にインターレース信号からプログレッシブ信号へ変換し、インターレース／プログレッシブ変換された映像信号の走査線数を変換し、走査線変換された映像信号の水平画素数を変換している。したがって、一カ所に蓄えられた少ないデータ量の映像信号を用いて１つのシステムとして総合的に無駄なく、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行い、映像信号を表示装置に適する映像信号に変換することができる。
この場合、フィールドメモリの前後で水平周波数の変換を行い、出力側の水平同期信号およびクロックの周波数の変動を抑制することができるので、次段の回路や表示装置をより安定に動作させることができるとともに、回路構成を簡略化することができる。
【００２５】
（４）第４の発明
第４の発明に係る映像信号変換装置は、第１〜第３のいずれかの発明に係る映像信号変換装置の構成において、記憶手段は、フィールドメモリを含み、同期制御手段は、垂直周波数変換処理手段へ入力される映像信号が奇数フィールドであるか偶数フィールドであるかを判別する判別手段を含み、垂直周波数変換処理手段は、判別手段により判別されたフィールド情報を垂直周波数変換前の垂直同期信号に応じて記憶し、垂直周波数変換後の垂直同期信号に応じてフィールドメモリに記憶されている映像信号とリンクさせて記憶したフィールド情報を読み出すフィールド情報記憶手段を含み、垂直周波数変換処理手段は、フィールド情報記憶手段により読み出されたフィールド情報に応じて映像信号をインターレース／プログレッシブ変換処理手段へ出力し、インターレース／プログレッシブ変換処理手段は、フィールド内補間により垂直周波数変換処理手段から出力される映像信号をインターレース信号からプログレッシブ信号へ変換するものである。
【００２６】
この場合、フィールド情報を映像信号にリンクさせて読み出すことにより、垂直周波数変換およびインターレース／プログレッシブ変換を両立することが可能となり、６０Ｈｚよりも高い垂直周波数のインタレース信号にも対応することができる。
【００２７】
（５）第５の発明
第５の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号を記憶する記憶手段と、入力される映像信号を記憶手段に書き込むための書き込み制御信号および記憶手段に記憶されている映像信号を読み出すための読み出し制御信号を記憶手段へ出力し、記憶手段への映像信号の入出力を制御するとともに、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換処理手段と、垂直周波数変換処理手段から出力される映像信号がインターレース信号の場合、インターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換処理手段と、インターレース／プログレッシブ変換処理手段から出力される映像信号の走査線数を変換する走査線変換処理手段と、走査線変換処理手段から出力される映像信号の水平画素数を変換する水平画素変換処理手段と、垂直周波数変換処理手段、インターレース／プログレッシブ変換処理手段、走査線変換処理手段および水平画素変換処理手段の動作を制御するための同期制御信号を垂直周波数変換処理手段、インターレース／プログレッシブ変換処理手段、走査線変換処理手段および水平画素変換処理手段へ出力する同期制御手段とを備え、同期制御手段は、垂直周波数変換処理手段の出力側および前記走査線変換処理手段の入力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第１の水平同期信号発生手段と、第１の水平同期信号発生手段から発生される水平同期信号を用いて垂直同期信号を発生させる垂直同期信号発生手段と、走査線変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第２の水平同期信号発生手段と、垂直周波数変換処理手段に入力される映像信号の垂直同期信号から作成された垂直同期信号および垂直同期信号発生手段から出力される垂直同期信号を受け、垂直周波数変換処理手段の出力側の基準となる垂直同期信号および走査線変換処理手段の出力側の基準となる垂直同期信号を作成するための垂直同期信号として、垂直周波数変換処理手段が垂直周波数変換を行う場合に垂直同期信号発生手段の垂直同期信号を選択して出力し、垂直周波数変換処理手段が垂直周波数変換を行わない場合に垂直周波数変換処理手段に入力される映像信号の垂直同期信号から作成された垂直同期信号を選択して出力する選択手段とを含み、第１および第２の水平同期信号発生手段は、選択手段から出力される垂直同期信号を基準にリセットされるものである。
【００２８】
第５の発明に係る映像信号変換装置では、一つの記憶手段に記憶されている映像信号の垂直周波数を変換し、垂直周波数変換された映像信号がインターレース信号の場合にインターレース信号からプログレッシブ信号へ変換し、インターレース／プログレッシブ変換された映像信号の走査線数を変換し、走査線変換された映像信号の水平画素数を変換している。したがって、一カ所に蓄えられた少ないデータ量の映像信号を用いて１つのシステムとして総合的に無駄なく、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行い、映像信号を表示装置に適する映像信号に変換することができる。
また、垂直周波数変換処理手段の後に走査線変換処理手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により垂直周波数変換処理手段の出力側および走査線変換処理手段の入力側の基準となる水平同期信号を作成するための水平同期信号を発生させ、第１の水平同期信号発生手段とは別の第２の水平同期信号発生手段により走査線変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させ、垂直周波数変換処理手段の出力側の基準となる垂直同期信号および走査線変換処理手段の出力側の基準となる垂直同期信号を作成するための垂直同期信号を基準に第１および第２の水平同期信号発生手段をリセットしている。したがって、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【００２９】
（６）第６の発明
第６の発明に係る映像信号変換装置は、第５の発明に係る映像信号変換装置の構成において、第１の水平同期信号発生手段は、垂直周波数変換処理手段の出力側の基準および前記走査線変換処理手段の入力側となる水平同期信号を作成するための水平同期信号を発生させる第１のカウンタを含み、垂直同期信号発生手段は、第１のカウンタから発生される水平同期信号を分周して垂直同期信号を発生させる第２のカウンタを含み、第２の水平同期信号発生手段は、走査線変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させるとともに、当該水平同期信号を所定のクロックを発生させるＰＬＬ回路の基準パルスとして出力する第３のカウンタと、ＰＬＬ回路の分周比を決定し、ＰＬＬ回路から出力されるクロックを分周して水平画素変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第４のカウンタとを含み、第１および第３のカウンタは、選択手段から出力される垂直同期信号を基準にリセットされるものである。
【００３０】
この場合、第１のカウンタにより垂直周波数変換処理手段の出力側および走査線変換処理手段の入力側の基準となる水平同期信号を作成するための水平同期信号を作り直し、第１のカウンタとは別の第３のカウンタにより走査線変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させるとともに、ＰＬＬ回路の基準パルスを作成し、垂直周波数変換処理手段の出力側の基準となる垂直同期信号および走査線変換処理手段の出力側の基準となる垂直同期信号を作成するための垂直同期信号を基準に第１および第３のカウンタをリセットしているので、走査線変換処理手段による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックをほぼ一定に保つことが可能となる。また、垂直周波数変換以降の各カウンタの設定は、入力される映像信号の周波数や画素数に関わらず、常に走査線変換での変換比のみで決定されるため、各カウンタの設定も容易となる。
【００３１】
（７）第７の発明
第７の発明に係る映像信号変換装置は、第６の発明に係る映像信号変換装置の構成において、第４のカウンタは、選択手段から出力される垂直同期信号を基準にリセットされる。
【００３２】
この場合、ＰＬＬ回路の基準パルスおよびフィードバックパルスを出力する第３および第４カウンタを同時にリセットすることができるので、当該ＰＬＬ回路の発振動作を安定にすることができる。
【００３３】
【発明の実施の形態】
以下、本発明の映像信号変換装置の各実施の形態について説明する。本発明による映像信号変換装置は、ＰＤＰ（プラズマディスプレイパネル）、液晶パネル等のドットマトリックス表示を行う表示装置に好適に用いられる映像信号を出力するものであり、マトリックス表示を行う表示装置であれば、ＣＲＴ（陰極線管）等にも用いることができる。
【００３４】
（第１の実施の形態）
まず、本発明の第１の実施の形態による映像信号変換装置について説明する。図１は、本発明の第１の実施の形態による映像信号変換装置の構成を示すブロック図である。
【００３５】
図１に示す映像信号変換装置は、画素変換装置１およびフィールドメモリ部７を備える。画素変換装置１は、メモリ制御処理部２、ＩＰ（インターレース／プログレッシブ）変換処理部３、走査線変換処理部４、水平画素変換処理部５および同期処理部６を含む。
【００３６】
メモリ制御処理部２は、装置外部のＡＤ（アナログ／デジタル）変換器（図示省略）によりデジタル化された映像信号ＤＶが入力され、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ部７へ出力し、フィールドメモリ部７との映像信号の受け渡しを行う。
【００３７】
ＩＰ変換処理部３は、メモリ制御処理部２から出力される映像信号がインターレース信号であった場合にプログレッシブ信号に変換し、逆にプログレッシブ信号の場合にそのままスルーして走査線変換処理部４へ出力する。
【００３８】
走査線変換処理部４は、ＩＰ変換処理部３から出力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。水平画素変換処理部５は、走査線変換処理部４から出力される映像信号の水平画素数を増減して水平方向の拡大処理および縮小処理を行い、変換された映像信号ＴＶを表示装置（図示省略）へ出力する。
【００３９】
同期処理部６は、外部から同期信号ＳＹが入力され、この同期信号ＳＹを基に、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４および水平画素変換処理部５の動作を適正に制御するため、所定のクロック、水平同期信号および垂直同期信号を各ブロックに与える。
【００４０】
本実施の形態では、フィールドメモリ部７が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換処理手段に相当し、ＩＰ変換処理部３がインターレース／プログレッシブ変換処理手段に相当し、走査線変換処理部４が走査線変換処理手段に相当し、水平画素変換処理部５が水平画素変換処理手段に相当し、同期処理部６が同期制御手段に相当する。
【００４１】
次に、上記のように構成された映像信号変換装置の動作について説明する。フィールドメモリ部７は、ＩＰ変換および走査線変換に必要とされるフィールドのデータを蓄え、フィールドメモリ部７に蓄えられたデータを用いて、メモリ制御処理部２により垂直周波数変換が行われ、ＩＰ変換処理部３によりＩＰ変換が行われ、走査線変換処理部４により走査線変換が行われ、水平画素変換処理部５により水平画素変換が行われる。なお、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換の各処理は、個別に行ってもよいし、このうちの２つまたは３つの処理のみを行ってもよい。
【００４２】
上記のように、フィールドメモリ部７は、垂直周波数変換が必要な映像信号に対しては垂直周波数変換用のメモリとして用いられ、ＩＰ変換が必要な映像信号に対してＩＰ変換用のメモリとして用いられ、走査線変換が必要な映像信号に対しては走査線変換用のメモリとして用いられる。
【００４３】
このように、本実施の形態では、映像信号を一か所のフィールドメモリ部７に一旦蓄え、フィールドメモリ部７に記憶したデータを用いて、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換の各処理を行うことにより、マトリックス表示を行う表示装置に必要な上記の４つの処理を統合して行うシステムを構築することができるとともに、各処理を分散して個々の回路により行うシステムに対して回路構成を格段に簡略化することができる。
【００４４】
また、水平画素変換処理部５を後段に配置することにより、ＡＤ（アナログ／デジタル）変換を行う時のサンプリング周波数を予め低く設定しておき、フィールドメモリ部７に取り込むデータ量を小さくし、最後に水平画素変換処理部５により水平方向の拡大処理を行うことにより、より少ないデータ量で上記の処理を行うことができる。
【００４５】
（第２の実施の形態）
垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行う映像信号変換装置を構成する場合、各ブロックの動作を適正に制御するために、同期信号として、複数のクロック、水平同期信号および垂直同期信号が必要となる。
【００４６】
まず、クロックについて説明する。映像信号変換装置の入力側のクロックは、デジタル化された映像信号に同期し、アナログの映像信号をデジタルの映像信号に変換する装置外部のＡＤ変換器のサンプリングクロックと同一のクロックとなる。このサンプリングクロックは、図２に示すように、水平方向に８５２個の画素を有するディスプレイパネルの場合、水平走査期間ｙおよび有効映像期間ｘからサンプリングクロックの分周比は、ｙ／ｘ×８５２となり、水平走査期間の大半が映像データにより埋まった映像期間となる。
【００４７】
ここで、図３の（ａ）に示すように、走査線変換により２本の走査線を３本の走査線に増やし、走査線変換前の２水平走査期間が走査線変換後の３水平走査期間に対応する２→３変換の場合、映像期間が走査線変換前の水平走査期間の２／３以上あった場合、映像期間が走査線変換後の水平走査期間を越えてしまい、全ての映像を写すことができなくなってしまう。
【００４８】
このため、図３の（ｂ）に示すように、走査線変換後のクロックの周波数を十分に高く設定しておく必要がある。また、ＩＰ変換の場合も上記と同様であり、ＩＰ変換では水平同期信号の周波数が倍になるため、入力側の水平同期信号の半分の周期で有効映像期間の全データが格納できるように、ＩＰ変換後のクロックの周波数も十分に速いものでなければならない。
【００４９】
一方、出力側のクロックの周波数は、次段の回路が要求するクロックの周波数に設定しなければならない。したがって、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行う映像信号変換装置のクロックとしては、サンプリングクロックと同じ入力側のクロックと、ＩＰ変換および走査線変換を考慮して周波数が十分に高くなるように設定された内部のクロック、および次段の回路で要求される出力側のクロックの３つのクロックを用いることが好ましい。
【００５０】
次に、上記の３種類のクロックの乗せ換えについて説明する。まず、入力側のクロックから内部のクロックへの乗せ換えについて説明する。
【００５１】
入出力のクロックを別々に設定できるデュアルポートのラインメモリやフィールドメモリといったメモリを用いる場合は、クロックの乗せ換えを容易に行うことができるが、フィールドメモリとして一般的に用いられているＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) やＳＧＲＡＭ（Synchronous Graphics Random Access Memory ）では、入出力のクロックを別々に設定することができない。このため、クロックを書き込み期間と読み出し期間とで時系列に分割する必要がある。
【００５２】
しかしながら、メモリの動作周波数が速くなると、このような回路を実現することは非常に困難であり、回路も複雑化してしまう。したがって、フィールドメモリは同一のクロックにより動作させることが好ましい。また、図３を用いて説明したように、ＩＰ変換を考慮すると、フィールドメモリの出力は十分に速い周波数であることが好ましい。したがって、入力側のクロックから内部のクロックへの乗せ換えは、フィールドメモリへ入力される前にラインメモリを挿入し、このラインメモリにより行うのが好ましい。
【００５３】
次に、内部のクロックから出力側のクロックへの乗せ換えについて図４を用いて説明する。走査線変換前の有効映像期間が水平走査期間の８０％で、走査線変換後の有効映像期間も８０％になるようにクロックを設定し、走査線変換用のラインメモリによりクロックの乗せ換えを同時に行う場合、図４の（ａ）に破線で示すように、ラインメモリの書き込みクロックよりも読み出しクロックが速いため、データの追い越しが発生する。具体的には、読み出し期間の領域Ａは直前の書き込み期間の領域Ａに対応するが、読み出し期間の領域Ｂは１ライン前の書き込み期間の領域Ｂに対応し、正確な走査線変換ができなくなってしまう。
【００５４】
一方、図４の（ｂ）に示すように、走査線変換後にラインメモリを用いてクロックを変化させた場合、追い越しまたは追い越されが発生しない。また、上記のように走査線変換による拡大処理を行う場合等を考慮すると、走査線変換では十分に速い周波数のクロックが必要となるため、内部のクロックから出力側のクロックへの乗せ換えは、走査線変換後の水平画素変換用のラインメモリにより行うことが適切である。
【００５５】
次に、垂直同期信号および水平同期信号の乗せ換えについて説明する。垂直同期信号の乗せ換えは、映像信号を蓄えるメモリがフィールドメモリしか存在しない場合、フィールドメモリを制御するメモリ制御処理部の前後で行い、それと同時に水平同期信号の乗せ換えを行う必要がある。なお、垂直周波数変換を行わない場合は、水平同期信号を乗せ換える必要はないように思われるが、後述するように、水平同期信号は、走査線変換時にも乗せ換える必要がある。したがって、垂直同期信号としては、入力側の垂直同期信号および出力側の垂直同期信号の２つの系統の垂直同期信号を用い、水平同期信号としては、入力側の水平同期信号、内部の水平同期信号および出力側の水平同期信号の３つの系統の水平同期信号を用いることが好ましい。
【００５６】
次に、本発明の第２の実施の形態による映像信号変換装置について説明する。図５は、本発明の第２の実施の形態による映像信号変換装置の構成を示すブロック図である。上記の検討に基づき、本実施の形態では、クロックとしては入力側のクロック、内部のクロックおよび出力側のクロックの３つのクロックを用い、垂直同期信号としては入力側の垂直同期信号および出力側の垂直同期信号の２つの系統の垂直同期信号を用い、水平同期信号としては入力側の水平同期信号、内部の水平同期信号および出力側の水平同期信号の３つの系統の水平同期信号を用い、それぞれの切り替えを後述するようにして行っている。
【００５７】
図５に示す映像信号変換装置は、水平フィルタ１１、ラインメモリ１２，３１，５１，８１、フィールドメモリ部７、メモリ制御部２１、ＩＰ変換部４１、走査線変換部６１、水平圧縮部７１、水平拡大部９１および同期処理部６を備える。
【００５８】
水平フィルタ１１は、所定のサンプリングクロックで外部のＡＤ変換器（図示省略）によりデジタル化された映像信号ＤＶを入力され、このサンプリングクロックと同一の入力側のクロックである第１のクロックＣＬＫ１によりエッジエンハンス処理、ＬＰＦ（ローパスフィルタ）処理等の水平方向の処理を行う。なお、水平フィルタ１１は必要に応じて付加されるものであり、省略することも可能である。
【００５９】
ラインメモリ１２は、デュアルポートのラインメモリであり、書き込みクロックとして第１のクロックＣＬＫ１が入力され、読み出しクロックとして内部のクロックとなる第２のクロックＣＬＫ２が入力され、入力側の水平同期信号である第１の系統の水平同期信号Ｈ１に応じて動作する。
【００６０】
メモリ制御部２１の入力側（書き込み制御側）には、第１の系統の水平同期信号Ｈ１および入力側の垂直同期信号である第１の系統の垂直同期信号Ｖ１が入力され、その出力側（読み出し制御側）には、内部の水平同期信号である第２の系統の水平同期信号Ｈ２および出力側の垂直同期信号である第２の系統の垂直同期信号Ｖ２が入力され、動作クロックは、第２のクロックＣＬＫ２である。メモリ制御部２１は、上記の各信号に従い、書き込みおよび読み出しアドレス等の制御信号を発生させ、フィールドメモリ部７に対して映像信号の入出力を行うとともに、映像信号の垂直周波数を第１の系統の垂直同期信号Ｖ１の周波数から第２の系統の垂直同期信号Ｖ２の周波数へ変換する。
【００６１】
ラインメモリ３１は、ＩＰ変換用のデータを蓄えるラインメモリであり、入出力ともに第２のクロックＣＬＫ２を基準にして第２の系統の水平同期信号Ｈ２に応じて動作する。ＩＰ変換部４１は、第２のクロックＣＬＫ２、第２の系統の水平同期信号Ｈ２および第２の系統の垂直同期信号Ｖ２により動作し、前段のラインメモリ３１から出力されるデータを用いてＩＰ変換のための所定の演算を行い、入力される映像信号がプログレッシブ信号の場合はスルーする。
【００６２】
ラインメモリ５１は、走査線変換用のデータを蓄えるラインメモリであり、第２の系統の水平同期信号Ｈ２から出力側の水平同期信号である第３の系統の水平同期信号Ｈ３への乗せ換えを行い、動作クロックは第２のクロックＣＬＫ２である。走査線変換部６１は、第２のクロックＣＬＫ２、第３の系統の水平同期信号Ｈ３および第２の系統の垂直同期信号Ｖ２により動作し、ラインメモリ５１に蓄えたデータを用いて走査線変換のための所定の演算を行う。
【００６３】
水平圧縮部７１は、第２のクロックＣＬＫ２および第３の系統の水平同期信号Ｈ３により動作し、走査線変換部６１から出力される映像信号に水平圧縮処理を行い、その演算結果をラインメモリ８１に格納する。ラインメモリ８１は、水平画素変換用のデータを蓄えるラインメモリであり、第２のクロックＣＬＫ２から出力側のクロックである第３のクロックＣＬＫ３への乗せ換えを行い、書き込み側のクロックは第２のクロックＣＬＫ２となり、読み出し側のクロックは第３のクロックＣＬＫ３となり、第３の系統の水平同期信号Ｈ３に応じて動作する。
【００６４】
水平拡大部９１は、第３のクロックＣＬＫ３を基準にして第３の系統の水平同期信号Ｈ３に応じて動作し、ラインメモリ８１に蓄えられたデータを用いて水平拡大処理を行う。同期処理部６は、外部から所定の同期信号ＳＹを受け、同期信号として各ブロックへ上記の第１ないし第３のクロックＣＬＫ１〜ＣＬＫ３、第１ないし第３の系統の水平同期信号Ｈ１〜Ｈ３ならびに第１および第２の系統の垂直同期信号Ｖ１，Ｖ２を出力する。
【００６５】
図６は、図５に示す映像信号変換装置の各同期信号を説明するためのタイミング図である。図６に示すように、第１のクロックＣＬＫ１系の同期信号には、入力側の水平同期信号である第１の水平同期信号Ｈ１１と、入力側の垂直同期信号である第１の垂直同期信号Ｖ１１とがある。
【００６６】
第２のクロックＣＬＫ２系の同期信号には、第１の水平同期信号Ｈ１１を第２のクロックＣＬＫ２でラッチし直した第１のラッチ水平同期信号Ｈ１２と、第１の垂直同期信号Ｖ１１を第２のクロックＣＬＫ２でラッチし直した第１のラッチ垂直同期信号Ｖ１２とがあり、また、第２の水平同期信号Ｈ２１と、第２の水平同期信号Ｈ２１を半位相遅らせた第２の遅延水平同期信号Ｈ２Ｄと、第２の水平同期信号Ｈ２１の倍周波数の第２の倍水平同期信号Ｈ２Ｈと、垂直周波数変換後（フィールドメモリ後）の第２の垂直同期信号Ｖ２１があり、また、走査線変換後には、第３の水平同期信号Ｈ３１と、第２の垂直同期信号Ｖ２１を第３の水平同期信号Ｈ３１で同期させた第２のラッチ垂直同期信号Ｖ２Ｐとがある。
【００６７】
第３のクロックＣＬＫ３系には、第３の水平同期信号Ｈ３１を第３のクロックＣＬＫ３でラッチし直した第３のラッチ水平同期信号Ｈ３３がある。
【００６８】
上記の同期信号のうち、第１の水平同期信号Ｈ１１および第１のラッチ水平同期信号Ｈ１２が第１の系統の水平同期信号Ｈ１となり、第１の垂直同期信号Ｖ１１および第１のラッチ垂直同期信号Ｖ１２が第１の系統の垂直同期信号Ｖ１となり、第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水平同期信号Ｈ２Ｈが第２の系統の水平同期信号Ｈ２となり、第２の垂直同期信号Ｖ２１および第２のラッチ垂直同期信号Ｖ２Ｐが第２の系統の垂直同期信号Ｖ２となり、第３の水平同期信号Ｈ３１および第３のラッチ水平同期信号Ｈ３３が第３の系統の水平同期信号Ｈ３となり、それぞれ同期制御部６から各ブロックへ出力される。
【００６９】
なお、ＩＰ変換時に水平同期信号および垂直同期信号が同位相である場合を奇数フィールドとし、半位相ずれている場合を偶数フィールドとする。また、ＩＰ変換をしない場合、第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水平同期信号Ｈ２Ｈは同じ信号となる。
【００７０】
上記の各同期信号がどのように供給されるかについてさらに詳細に説明する。図７ないし図９は、図５に示す映像信号変換装置の構成をさらに具体的に示すブロック図である。
【００７１】
図７に示すＡＤ変換器８は、図５に示す映像信号変換装置外部に配置され、アナログの映像信号ＡＶをデジタルの映像信号に変換して水平フィルタ１１へ出力する。水平フィルタ１１には、ＡＤ変換器８のサンプリングクロックと同一の第１のクロックＣＬＫ１が供給される。
【００７２】
ラインメモリ１２は、２本の並列に並んだラインメモリ１４ａ，１４ｂ、切り換え回路１３，１５を含む。ラインメモリ１２の書き込み側には第１のクロックＣＬＫ１および第１の水平同期信号Ｈ１１が供給され、その読み出し側には第２のクロックＣＬＫ２および第１のラッチ水平同期信号Ｈ１２が供給される。
【００７３】
フィールドメモリ部７は、フィールドメモリ７ａ，７ｂ，７ｃを含み、本実施の形態の場合、フィールドメモリ７ａ，７ｂ，７ｃには、３２ビット幅の１６Ｍビットの容量を有するＳＤＲＡＭが用いられている。
【００７４】
メモリ制御部２１は、書き込み制御部２２、読み出し制御部２３、ビット幅変換部２４およびビット幅逆変換部２５を含む。メモリ制御部２１は、３つのフィールドメモリ７ａ，７ｂ，７ｃを制御する。
【００７５】
書き込み制御部２２は、第２のクロックＣＬＫ２、第１のラッチ水平同期信号Ｈ１２および第１のラッチ垂直同期信号Ｖ１２を供給され、書き込みアドレスおよび制御信号を発生させ、フィールドメモリ７ａ，７ｂ，７ｃの書き込み動作を制御する。
【００７６】
読み出し制御部２３は、第２のクロックＣＬＫ２、第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２Ｈおよび第２の垂直同期信号Ｖ２１を供給され、読み出しアドレスおよび制御信号を発生させ、フィールドメモリ７ａ，７ｂ，７ｃの読み出し動作を制御する。
【００７７】
ビット幅変換部２４は、ラインメモリ１２から出力される映像信号のビット幅をフィールドメモリ７ａ，７ｂ，７ｃのビット幅である３２ビット幅に変換してフィールドメモリ７ａ，７ｂ，７ｃのうちの一つへ出力する。ビット幅逆変換部２５は、フィールドメモリ７ａ，７ｂ，７ｃから出力される３２ビット幅のデータを次段のラインメモリ３１が要求するビット幅に変換した信号Ｓ１〜Ｓ３を図８に示すラインメモリ３１へ出力する。
【００７８】
次に、図８に示すラインメモリ３１は、ラインメモリ３２ｂ，３２ｃ，３３ｂ，３３ｃ，３３ｄ，３４ｂ，３４ｃを含む。ラインメモリ３１は、ＩＰ変換用のデータを蓄えるラインメモリであり、その書き込み側には第２のクロックＣＬＫ２および第２の遅延水平同期信号Ｈ２Ｄが供給され、その読み出し側には第２のクロックＣＬＫ２、第２の水平同期信号Ｈ２１および第２の遅延水平同期信号Ｈ２Ｄが供給される。
【００７９】
ラインメモリ３２ｂ，３２ｃは直列に接続され、ラインメモリ３３ｂ，３３ｃ，３３ｄは直列に接続され、ラインメモリ３４ｂ，３４ｃは直列に接続され、それぞれ読み出しと次段の書き込みが同時に発生するように構成されている。
【００８０】
ラインメモリ３２ｂ，３２ｃは、Ｎ＋１フィールド（後フィールド）のデータを蓄えるラインメモリであり、フィールドメモリ部７からのスルー出力ＰＲＥＡ、ラインメモリ３２ｂの出力ＰＲＥＢ、ラインメモリ３２ｃの出力ＰＲＥＣの順に古いラインの出力となる。
【００８１】
ラインメモリ３３ｂ，３３ｃ，３３ｄは、Ｎフィールド（自フィールド）のデータを蓄えるラインメモリであり、フィールドメモリ部７からのスルー出力ＭＩＤＡ、ラインメモリ３３ｂの出力ＭＩＤＢ、ラインメモリ３３ｃの出力ＭＩＤＣ、ラインメモリ３３ｄの出力ＭＩＤＤの順に古いライン出力となる。
【００８２】
ラインメモリ３４ｂ，３４ｃは、Ｎ−１フィールド（前フィールド）のデータを蓄えるラインメモリであり、フィールドメモリ部７からのスルー出力ＰＯＳＡ、ラインメモリ３４ｂの出力ＰＯＳＢ、ラインメモリ３４ｃの出力ＰＯＳＣの順に古いラインの出力となる。
【００８３】
ＩＰ変換部４１は、ハイパスフィルタ４２ａ，４２ｂ、ローパスフィルタ４３、補間ライン合成部４４および切り換え回路４５を含む。ＩＰ変換部４１は、第２のクロックＣＬＫ２、第２の水平同期信号Ｈ２１および第２の倍水平同期信号Ｈ２Ｈにより動作する。
【００８４】
ハイパスフィルタ４２ａは、Ｎ＋１フィールドの３ライン分のハイパスフィルタであり、ローパスフィルタ４３は、Ｎフィールドの４ライン分のローパスフィルタであり、ハイパスフィルタ４２ｂは、Ｎ−１フィールドの３ライン分のハイパスフィルタである。
【００８５】
補間ライン合成部４４は、ハイパスフィルタ４２ａ，４２ｂおよびローパスフィルタ４３の出力から補間ラインを合成し、切り換え回路４５へ出力する。切り換え回路４５は、補間ラインの出力と現ラインの出力ＭＩＤＣとを切り換えて出力し、入力される信号がプログレッシブ信号である場合、常に現ライン側を選択する。なお、ラインメモリ３１およびＩＰ変換部４１として、図３５に示す走査線変換回路と同様のものを用いたが、この例に特に限定されず、他のＩＰ変換を行う回路を用いてもよい。
【００８６】
ラインメモリ５１は、ラインメモリ５２ａ〜５２ｄを含む。ラインメモリ５１は、走査線変換用のデータを蓄えるラインメモリであり、その書き込み側は第２のクロックＣＬＫ２および第２の倍水平同期信号Ｈ２Ｈにより制御され、読み出し側は第２のクロックＣＬＫ２および第３の水平同期信号Ｈ３１により制御される。ラインメモリ５２ａ〜５２ｄは、読み出しと次段の書き込みとが同時に発生するように構成され、出力ＰＡ〜ＰＤをそれぞれ出力する。
【００８７】
走査線変換部６１は、係数発生部６２、乗算器６３ａ〜６３ｄおよび加算器６４を含む。走査線変換部６１は、第２のクロックＣＬＫ２、第３の水平同期信号Ｈ３１および第２のラッチ垂直同期信号Ｖ２Ｐにより動作する。
【００８８】
乗算器６３ａ〜６３ｄは、ラインメモリ５１の出力ＰＡ〜ＰＤの各データと係数発生部６２により発生される係数とを掛け合わせる。加算器６４は、乗算器６３ａ〜６３ｄから出力されるデータを加算し、走査線変換後の映像データＳ４を図９に示す水平圧縮部７１へ出力する。なお、走査線変換部６１として、図３７に示す画像処理装置と同様のものを用いたが、この例に特に限定されず、他の走査線変換を行う回路を用いてもよい。
【００８９】
次に、図９に示す水平圧縮部７１は、第２のクロックＣＬＫ２により動作し、係数発生部７２、ラッチ回路７３、乗算器７４ａ，７４ｂおよび加算器７５を含む。乗算器７４ａは、係数発生部７２から出力される係数と走査線変換後の映像データＳ４とを乗算し、乗算器７４ｂは、係数発生部７２から出力される係数と走査線変換後の映像データＳ４をラッチ回路７３により１Ｔ（１クロック）でラッチしたデータとを乗算する。加算器７５は、乗算器７４ａの出力および乗算器７４ｂの出力を加算し、ラインメモリ８１へ出力する。
【００９０】
ラインメモリ８１は、水平画素変換用のデータを蓄えるラインメモリであり、その書き込み側は第２のクロックＣＬＫ２および第３の水平同期信号Ｈ３１により動作し、その読み出し側は第３のクロックＣＬＫ３および第３のラッチ水平同期信号Ｈ３３により動作する。
【００９１】
水平拡大部９１は、第３のクロックＣＬＫ３により動作し、係数発生部９２、ラッチ回路９３、乗算器９４ａ，９４ｂおよび加算器９５を含む。水平拡大部９１は、水平圧縮部７１と同様に構成され、係数発生部９２から出力される係数とラインメモリ８１から出力されるデータとを乗算し、変換後の映像信号ＴＶを出力する。
【００９２】
なお、本実施の形態では、例えば、映像信号のビット幅が８ビット幅でＲＧＢ方式の映像信号の場合、８ビット×３＝２４ビット幅に対応する回路が設けられ、また、ＹＵＶ方式の映像信号の場合、各ブロックをＹ系とＵＶ系とに分けて構成してもよい。
【００９３】
本実施の形態では、フィールドメモリ部７が記憶手段に相当し、ラインメモリ１２およびメモリ制御部２１が垂直周波数変換処理手段に相当し、ラインメモリ３１およびＩＰ変換部４１がインターレース／プログレッシブ変換処理手段に相当し、ラインメモリ５１および走査線変換部６１が走査線変換処理手段に相当し、水平圧縮部７１、ラインメモリ８１および水平拡大部９１が水平画素変換処理手段に相当し、同期処理部６が同期制御手段に相当する。また、ラインメモリ１２が第１のラインメモリに相当し、メモリ制御部２１が垂直周波数変換手段に相当し、ラインメモリ３１が第２のラインメモリに相当し、ＩＰ変換部４１がインターレース／プログレッシブ変換手段に相当し、ラインメモリ５１が第３のラインメモリに相当し、走査線変換部６１が走査線変換手段に相当し、水平圧縮部７１が水平圧縮手段に相当し、ラインメモリ８１が第４のラインメモリに相当し、水平拡大部９１が水平拡大手段に相当する。
【００９４】
以下、上記のように構成された映像信号変換装置の各ブロックの動作およびデータの受け渡しについて説明する。
【００９５】
まず、ラインメモリ１２について説明する。ラインメモリ１２は、クロックの乗せ換えすなわち第１のクロックＣＬＫ１から第２のクロックＣＬＫ２への乗せ換えを行うとともに、フィールドメモリ７ａ，７ｂ，７ｃへ書き込むデータのバッファ的役割を行う。ＩＰ変換を行う場合、３つのフィールドの情報が必要になるため、３つのフィールドメモリ７ａ，７ｂ，７ｃのすべてが読み出し動作を行う。この場合、読み出し動作と書き込み動作とが一致しないようにするためには、４つのフィールドメモリを持てばよいが、不経済となる。したがって、読み出し期間の間を縫って書き込み処理を行うことができるように、ラインメモリ１２が挿入される。
【００９６】
次に、メモリ制御部２１によるフィールドメモリ７ａ〜７ｃの書き込みおよび読み出し動作について説明する。図１０は、メモリ制御部２１によるフィールドメモリ７ａ〜７ｃの書き込みおよび読み出し動作を説明するためのタイミング図である。
【００９７】
図１０の（ａ）に示すように、ＩＰ変換および垂直周波数変換を行わない場合、フィールドメモリ７ａに書き込まれたデータは、次のフィールドで読み出される。このとき、フィールドメモリ７ｂが書き込み状態にあり、すなわち３つのフィールドメモリ７ａ〜７ｃのうちの１つが書き込み状態にあり、他の１つが読み出し状態にあり、残りの一つは何もしない状態にある。
【００９８】
図１０の（ｂ）に示すように、ＩＰ変換を行う場合、フィールドメモリ７ａ〜７ｃに書き込まれた各データは３フィールド間保持され、書き込まれた次のフィールドから３回読み出されることになる。例えば、フィールドメモリ７ａに書き込まれたデータは、２フィールド遅れて自フィールド（Ｎフィールド）のデータとして出力される。この場合、例えば、フィールドメモリ７ａに書き込みが発生している場合でも、フィールドメモリ７ａから読み出しが発生する。つまり、２つのフィールドメモリが書き込み状態と読み出し状態とを時分割に切り換え、残りの２つのフィールドメモリが読み出し状態にある。このとき、ＩＰ変換処理の都合上、読み出しを優先することになるため、以下に説明するように、フィールドメモリ７ａ〜７ｃの書き込みバッファ用のラインメモリ１２が必要になる。
【００９９】
図１０の（ｃ）に示すように、垂直周波数変換、例えば４→３変換すなわち垂直周波数を８０Ｈｚから６０Ｈｚへ変換する場合、４フィールドのデータを書き込んでもそのうち１回のデータは不要なデータとなる。したがって、垂直周波数変換を行うときは、この不要データを書き込まないように予め処理する。具体的には、読み出し側の１フィールド期間内に第１のラッチ垂直同期信号Ｖ１２（入力側の垂直同期信号）が２回入力されたフィールドの次のフィールドを書き込まないように制御する。この結果、読み出し時は３つのフィールドメモリ７ａ〜７ｃのデータがフィールドごとに順に読み出されることになる。このとき、３つのフィールドメモリ７ａ〜７ｃのうちの１つが書き込み状態にあり、他の１つが読み出し状態にあり、残りの一つは何もしない状態にある。
【０１００】
次に、ラインメモリ１２に２本のラインメモリ１４ａ，１４ｂを並列に用いている理由について説明する。これは、ＩＰ変換時に第１のラッチ水平同期信号Ｈ１２の周波数を第２の水平同期信号Ｈ２１の周波数へ変換する必要があるためである。その原理について、図１１を用いて説明する。
【０１０１】
フィールドメモリ部７への書き込みが第１のラッチ水平同期信号Ｈ１２により制御されるのに対し、図１１に示す第２の水平同期信号Ｈ２１によりフィールドメモリ部７から読み出しが行われている場合、ラインメモリ１４ａ，１４ｂでは、書き込みが優先され、書き込まれていない期間でフィールドメモリ部７へデータが読み出される。
【０１０２】
一方、図１０を用いて説明したように、ＩＰ変換時に、フィールドメモリ部７は、書き込まれている間に読み出しも同時に行わなければならない。この場合、フィールドメモリ部７では読み出しが優先されるので、読み出しが発生していない期間にラインメモリ１４ａ，１４ｂからのデータを受けなければならない。また、入力側の第１のクロックＣＬＫ１に対して内部の第２のクロックＣＬＫ２は十分に高い周波数であるため、ＩＰ変換時では、ラインメモリ１４ａ，１４ｂの書き込み期間に対して読み出し期間が短くなる。
【０１０３】
これらの条件を総合すると、図１１の（ａ）に示すように、１本のラインメモリでは、期間１７１のようにどうしても書き込みに対して読み出しの追い越しが発生してしまい、１ライン分の出力に対して、複数のラインの情報が混在してしまう。これを避けるために２本のラインメモリが用いられ、図１１の（ｂ）に示すように、ラインメモリ１４ａ，１４ｂに書き込まれたデータは、第１のラッチ水平同期信号Ｈ１２が次に入力されるまで保持され、次の第１のラッチ水平同期信号Ｈ１２が入力されかつフィールドメモリ部７が読み出し状態にない場合に、保持していたデータをフィールドメモリ部７へ書き込む。
【０１０４】
このようして、ＩＰ変換時のように１つのフィールドメモリに対して書き込みと読み出しとが混在する場合でも、データの追い越しを避け、第１のラッチ水平同期信号Ｈ１２を第２の水平同期信号Ｈ２１に変換することができる。
【０１０５】
次に、ＩＰ変換について説明する。図１２は、最適フィルタ補間、フィールド間補間およびフィールド内補間によるＩＰ変換の例を説明するための模式図である。なお、図中、白丸は補間処理に用いられるラインを示し、黒丸は補間ラインを示す。
【０１０６】
本実施の形態では、上記したように、図１２の（ａ）に示すように、ＩＰ変換用のラインメモリ３１からの出力を用いて最適フィルタ補間によりＩＰ変換を行っている。ＩＰ変換としては、その他にも図１２の（ｂ）に示すように、前フィールドのデータをそのままもってくるフィールド間補間、図１２の（ｃ）に示すように自フィールドの上下の２つのラインから平均をとるフィールド内補間があり、前者は静止画に適し、後者は動画に適する。また、フィールド間補間およびフィールド内補間を動き検出することにより段階的に切り換えている方法も一般的に広く用いられている。このように、ＩＰ変換は、上記の最適フィルタ補間による例に特に限定されず、上記のような他の種々のＩＰ変換を用いてもよい。
【０１０７】
次に、ＩＰ変換および走査線変換におけるデータの転送タイミングについて説明する。
【０１０８】
図１３は、ＩＰ変換を行う場合の走査線変換前後の各ラインを説明するための模式図である。図１３に示すラインＡ、ラインＣ、ラインＥ、ラインＧ、ラインＩ、ラインＫ、…は、入力される映像信号に実際にあるラインであり、ハッチングで示したラインＢ、ラインＤ、ラインＦ、ラインＨ、ラインＪ、…は、ＩＰ変換により補間されるラインである。
【０１０９】
また、図１３に示すように、ＩＰ変換後のラインに対して４→３変換の走査線変換を行い、奇数フィールドのラインＡの位置に変換後の始めのライン１が位置する場合、変換後のラインの位置は、ライン１、ライン２、ライン３、ライン４、ライン５、ライン６、ライン７、ライン８、…となる。一方、偶数フィールドの場合には、奇数フィールドと比較して各ラインが半ライン分遅れるため、奇数フィールドのラインＢの位置にラインＡが位置することになる。したがって、ライン４を作成する場合、奇数フィールドではラインＥのデータを最も強く反映させ、偶数フィールドではラインＤのデータを最も強く反映させるようにしなければならない。上記のように、ＩＰ変換および走査線変換を行う場合、各データは以下のタイミングで転送され処理される。
【０１１０】
図１４は、奇数フィールドの場合のＩＰ変換および走査線変換のデータの転送タイミングを説明するための図であり、図１５は、偶数フィールドの場合のＩＰ変換および走査線変換のデータの転送タイミングを説明するための図である。なお、図１４および図１５では、ＩＰ変換用のラインメモリ３２ｂ，３２ｃ，３３ｂ〜３３ｄ，３４ｂ，３４ｃを図１６に示すように模式的に表し、走査線変換用のラインメモリ５２ａ〜５２ｄを図１７に示すように模式的に表している。
【０１１１】
まず、図１４に示す奇数フィールドの場合について説明する。フィールドメモリ７ａ〜７ｃから出力される映像データは、第２の水平同期信号Ｈ２１に対して半位相ずれた第２の遅延水平同期信号Ｈ２Ｄに同期して転送される。
【０１１２】
例えば、第２の遅延水平同期信号Ｈ２Ｄを基準にして、ラインＡのデータを出力ＭＩＤＡとして転送すると同時にライン３３ｂに書き込みを行う。このとき、Ｎ−１およびＮ＋１フィールドのラインＡは偶数フィールドであるため、半位相遅れており、まだ転送されない。
【０１１３】
次の第２の遅延水平同期信号Ｈ２Ｄが入力されると、ラインＣのデータが出力ＭＩＤＡとして転送され、Ｎ＋１およびＮ−１フィールドのラインＡのデータが出力ＰＲＥＡ、ＰＯＳＡとして転送されると同時にラインメモリ３３ｂ，３２ｂ，３４ｂに書き込まれ、ラインメモリ３３ｂのデータが次段のラインメモリ３３ｃに書き込まれる。
【０１１４】
この結果、ラインメモリ３３ｃにはＮフィールドのラインＡのデータが、ラインメモリ３３ｂにはＮフィールドのラインＣのデータが、ラインメモリ３２ｂにはＮ＋１フィールドのラインＡのデータが、ラインメモリ３４ｂにはＮ−１フィールドのラインＡのデータがそれぞれ蓄えられることになる。
【０１１５】
次に、第２の水平同期信号Ｈ２１が入力されると、ラインメモリ３３ｃの出力ＭＩＤＣのみが出力され、このとき、他のラインメモリのデータは次段のラインメモリへは書き込まれない。
【０１１６】
次に、第２の遅延水平同期信号Ｈ２Ｄが入力されると、ＮフィールドのラインＥのデータならびにＮ−１およびＮ＋１フィールドのラインＣのデータがフィールドメモリ７ａ〜７ｃから転送され、補間ラインＢのデータが合成されるとともに、次段のラインメモリへの書き込みが発生する。
【０１１７】
このように、第２の遅延水平同期信号Ｈ２Ｄが入力されると、フィールドメモリ７ａ〜７ｃからデータが転送され、同時にラインメモリのデータが次段のラインメモリへ書き込まれてラインメモリ間でのデータのローテーションが行われ、、さらに補間ラインが合成される。また、第２の水平同期信号Ｈ２１が入力されると、ラインメモリ３３ｃの出力ＭＩＤＣのみが現ラインのデータとして出力される。
【０１１８】
次に、走査線変換用のラインメモリ５１には、ＩＰ変換部４１からデータが転送され、第２の倍水平同期信号Ｈ２Ｈに同期して新しいラインのデータが書き込まれ、同時に古いデータが消去されるように、次段のラインメモリへの転送が行われる。
【０１１９】
一方、ラインメモリ５１の読み出しは、第３の水平同期信号Ｈ３１に同期して行われ、同時に係数発生部６２からの出力に応じて演算が行われる。このとき、係数発生部６２から走査線変換前のラインと走査線変換後のラインとの位相によって適当な係数が発生される。例えば、ラインＡと同位相にあるライン１に対しては、係数１が発生され、ラインＡのデータそのものが転送される。
【０１２０】
また、ラインＢとラインＣとを１：２の割合で分割した位置にあるライン２を合成する場合、ラインＢに対して係数２／３が、ラインＣに対して係数１／３が、その他のラインに対して係数０がそれぞれ掛け合わされ、加算器６４により常にゲインが１となるように制御される。以降、図１４中に示された各係数により上記と同様に乗算が行われていく。
【０１２１】
このようにして合成されたデータが、水平圧縮部７１を介してラインメモリ８１へ書き込まれる。なお、図１４では走査線変換として４→３変換の場合を示し、４周期分の第２の倍水平同期信号Ｈ２Ｈに対して３周期分の第３の水平同期信号Ｈ３１が対応している。また、第２の倍水平同期信号Ｈ２Ｈと第３の水平同期信号Ｈ３１との位相関係も係数１となるライン１を合成するときに一致するように、第２の倍水平同期信号Ｈ２Ｈおよび第３の水平同期信号Ｈ３１が同期処理部６により作成される。
【０１２２】
次に、偶数フィールドの場合について説明する。図１５に示すように、偶数フィールドの場合、前後のフィールドのデータは、自フィールドのデータに対して半位相進んだ状態にある。したがって、フィールドメモリ７ａ〜７ｃからラインＡのデータが３フィールドともに同時に転送され、それぞれ出力ＰＲＥＡ，ＭＩＤＡ，ＰＯＳＡとして出力され、同時にラインメモリ３２ｂ，３３ｂ，３４ｂへ書き込まれる。その後、奇数フィールドと同様に、第２の遅延水平同期信号Ｈ２Ｄに同期してフィールドメモリ７ａ〜７ｃからの転送および次段のラインメモリへの書き込みが行われ、第２の水平同期信号Ｈ２１に同期して現ラインのデータが出力ＭＩＤＣとして転送される。
【０１２３】
次に、偶数フィールドの走査線変換について説明する。奇数フィールドの場合、ラインＣのデータを走査線変換用のラインメモリ５１へ転送した時点で、ライン１としてラインＡをラインメモリ５２ｃから読み出していた。一方、偶数フィールドの場合、ライン１の合成は、ラインＢのデータを転送した時点で行われ、ラインＡのさらに上にあるラインすなわち黒ラインのデータをラインメモリ５２ｃから読み出すことになる。以降、奇数フィールドと同様に、ライン２は、例えばラインＡのデータが２／３倍にされ、ラインＢのデータが１／３倍にされ、両者が加算されて合成され、水平圧縮部７１を介して水平画素変換用のラインメモリ８１へ書き込まれる。
【０１２４】
次に、ＩＰ変換を行わずに走査線変換を行う場合について説明する。図１８は、ＩＰ変換を行わずに走査線変換を行う場合のデータの転送タイミングを説明するための図であり、図１９は、ＩＰ変換を行わない場合の走査線変換前後の各ラインを説明するための模式図である。
【０１２５】
図１８および図１９に示すように、ＩＰ変換を行わない場合、第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２Ｈがすべて同じ信号となり、現ラインの処理のみとなる。したがって、第２の遅延水平同期信号Ｈ２Ｄが入力されると、自フィールドのデータのみがフィールドメモリ７ａ〜７ｃから転送され、同時に前段のラインメモリから次段のラインメモリへ順次データが書き込まれていくという手順をとる。また、走査線変換用のラインメモリ５１への転送では、第２の水平同期信号Ｈ２１（＝第２の遅延水平同期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２Ｈ）に同期して出力ＭＩＤＣのデータが転送される。なお、走査線変換部６１の動作は、図１４に示す奇数フィールドの場合と同様である。
【０１２６】
次に、ＩＰ変換時のデータ転送タイミングについてさらに詳細に説明する。図２０は、ＩＰ変換時のデータ転送タイミングを説明するための図であり、前述した図１４および図１５を書き直した図である。
【０１２７】
図２０の（ａ）に示すように、映像信号として、フィールドＡ，Ｂ，Ｃ，Ｄが順に入力され、その同期信号である第１の水平同期信号Ｈ１１および第１の垂直同期信号Ｖ１１の位相関係から、フィールドＡ，Ｃが偶数フィールドであり、フィールドＢ，Ｄが奇数フィールドであり、各フィールドのライン番号が垂直期間の始めから例えばフィールドＡではＡ１，Ａ２，Ａ３，…であり、また、有効映像期間として、フィールドメモリ７ａ〜７ｃに蓄えられるラインは５番目のラインＡ５，Ｂ５，Ｃ５，Ｄ５，…からであると仮定する。この場合のフィールドメモリ７ａ〜７ｃの出力シーケンスが図２０の（ｂ）および（ｃ）に示されている。
【０１２８】
まず、奇数フィールドの処理として、フィールドＢに対する補間ラインを作成する場合について考える。図２０の（ｂ）に示すように、第２の垂直同期信号Ｖ２１が入力されて２ライン目から転送が開始されると仮定すると、図１４に示す場合と同様に第２の遅延水平同期信号Ｈ２Ｄによりフィールドメモリ７ａ〜７ｃからの転送が発生し、まず、ＮフィールドのラインＢ５のデータが出力ＭＩＤＡとして転送されるとともに、同時にラインメモリ３３ｂに書き込まれる。このとき、Ｎ＋１フィールドの出力ＰＲＥＡ、Ｎ−１フィールドの出力ＰＯＳＡには出力は現れない。
【０１２９】
このようにして、第２の遅延水平同期信号Ｈ２Ｄを基準にして、例えば、出力ＭＩＤＡにラインＢ８のデータが出力された時は、出力ＭＩＤＢにはラインＢ７のデータが、出力ＭＩＤＣにはラインＢ６のデータが、出力ＭＩＤＤにはラインＢ５のデータが、出力ＰＯＳＡにはラインＡ７のデータが、出力ＰＯＳＢにはラインＡ６のデータが、出力ＰＯＳＣにはラインＡ５のデータが、出力ＰＲＥＡにはラインＣ７のデータが、出力ＰＲＥＢにはラインＣ６のデータが、出力ＰＲＥＣにはラインＣ５のデータがそれぞれ出力される。これらのすべてのデータまたは一部のデータを利用して、ラインＢ７とラインＢ６との間の補間ラインが合成され、同時に次段のラインメモリに順に各データが書き込まれ、データのローテーションがおこる。
【０１３０】
次の第２の水平同期信号Ｈ２１が入力された時は、出力ＭＩＤＣにはラインＢ７のデータが書き込まれているため、出力ＭＩＤＣのみから現ラインＢ７のデータが転送される。
【０１３１】
このように、ＩＰ変換を行う期間は、第２の遅延水平同期信号Ｈ２Ｄに同期してフィールドメモリ７ａ〜ｃからのデータの転送、次段のラインメモリへのデータのローテーションおよび補間ラインの合成を行う補間ライン合成期間１５１と、第２の水平同期信号Ｈ２１に同期して現ラインのデータを読み出す現ライン転送期間１５２とに分けられ、ＩＰ変換が行われる。
【０１３２】
最後に、水平画素変換について説明する。図２１は、水平画素変換の動作を説明するためのタイミング図である。上記したように、水平画素変換を行うブロックは、縮小処理を行う水平圧縮部７１と拡大処理を行う水平拡大部９１とに分けられている。
【０１３３】
水平圧縮部７１による縮小処理は、ラインメモリ８１への書き込み時に行われる。図２１の（ａ）は、水平画素変換として３→２変換を行う例を示しており、この場合、３→２変換であるため、第２のクロックＣＬＫ２の３クロックに１回はラインメモリ８１への書き込みが発生しないことになる。なお、水平圧縮部７１において、変換する画素の位置に応じた係数が係数発生部７２から供給されて演算される処理は、走査線変換部６１と基本的に同様である。
【０１３４】
水平拡大部９１による拡大処理は、ラインメモリ８１の読み出し時に行われる。図２１の（ｂ）では、水平画素変換として２→３変換を行う例を示しており、この場合、第３のクロックＣＬＫ３の３クロックに１回はラインメモリ８１から読み出しが発生しないことになる。なお、水平拡大部９１において、変換する画素の位置に応じた係数が係数発生部９２から供給されて演算される処理は、走査線変換部６１と基本的に同様である。
【０１３５】
ここで、上記の拡大処理および縮小処理を同時に行う場合の不都合について説明する。図２１の（ｃ）に示すように、ラインメモリ８１の書き込み時に拡大処理を行おうとすると、１クロック（１Ｔ）の期間中に２つのデータを同時に作らなければならない。このような回路は複雑になってしまい、拡大率が大きくなった場合には、同時に作成する画素数がさらに増加するため、あまり好ましくない。したがって、水平画素変換に関しては、本実施の形態のように、水平圧縮部７１と水平拡大部９１とを別々に使用し、その間に水平画素変換用のデータを蓄えるラインメモリ８１を配置し、さらにラインメモリ８１によりクロックの書き換えを行うことが好ましい。
【０１３６】
上記のように、本実施の形態では、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行う個別のブロック間で信号の受け渡しを適切なタイミングで行うことができ、また、ＩＰ変換を行う場合の信号の受け渡しおよびそのタイミングを明確にすることができ、マトリックス表示を行う表示装置に適した映像信号への変換に要求される信号処理を総合的かつに簡単に実現することができる。
【０１３７】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。本実施の形態では、垂直周波数変換およびフィールドメモリの前後で水平周波数の変換（第１のラッチ水平同期信号Ｈ１２の周波数から第２の水平同期信号Ｈ２１の周波数への変換）を行わない場合に走査線変換を行うものである。
【０１３８】
例えば、走査線変換として２→３変換の拡大処理を行う場合、走査線変換後の第３の水平同期信号Ｈ３１は、第１の水平同期信号Ｈ１１の１．５倍の周波数となる。この場合、単純に出力側のクロック周波数も１．５倍のものが必要となり、次段の回路には、高い周波数に対応可能な回路が要求される。一方、縮小処理として３→２変換を行う場合、例えば第１の水平同期信号Ｈ１１のライン数が５２５本であったとすると、変換後の第３の水平同期信号Ｈ３１のライン数は、５２５×２／３＝３５０ラインとなってしまう。このとき、垂直方向の画素数が４８０ラインであるディスプレイパネルに映像を出画する場合、１３０ライン分足りなくなってしまう。したがって、次段以降でこの不足分に対策しない限り、出力が不定となる。本実施の形態では、このような課題を解決するため、以下のように構成されている。
【０１３９】
図２２は、本発明の第３の実施の形態による映像信号変換装置の要部の構成を示すブロック図である。図２２に示す映像信号変換装置では、フィールドメモリ部７、メモリ制御部２１、同期処理部６を備える。メモリ制御部２１は、読み出し開始アドレス発生部１０１、黒ライン挿入部１０２を含む。同期処理部６は、読み出し水平同期信号発生部１０３を含む。
【０１４０】
読み出し開始アドレス発生部１０１は、図７に示すフィールドメモリ部７の読み出し動作を制御する読み出し制御部２３の一部であり、読み出し開始アドレスを発生させる。黒ライン挿入部１０２は、映像信号の特定期間に黒ラインのデータを挿入する。
【０１４１】
読み出し水平同期信号発生部１０３は、同期処理部６内にあり、フィールドメモリ部７の読み出し用の第２水平同期信号Ｈ２１を発生させる。なお、上記の各ブロック以外の構成は、第２の実施の形態と同様であるので詳細な説明を省略する。
【０１４２】
本実施の形態では、読み出し開始アドレス発生部１０１がアドレス発生手段に相当し、黒ライン挿入部１０２が黒ライン挿入手段に相当し、読み出し水平同期信号発生部１０３が水平同期信号発生手段に相当し、その他は第２の実施の形態と同様である。
【０１４３】
図２３は、走査線変換による拡大処理時の各水平同期信号のタイミング図であり、図２４は、走査線変換による拡大処理を説明するための表示画像を示す模式図であり、図２５は、拡大処理時のフィールドメモリ部７の書き込みおよび読み出しアドレスを説明するための模式図である。
【０１４４】
上記のような課題に対処するためには、拡大処理時には、入力される映像信号により表示される表示画像の上下のデータは不要であるため、フィールドメモリ部７の出力から上下のデータを切り落とし、同時にフィールドメモリ部７の読み出し用の水平同期信号である第２の水平同期信号Ｈ２１の周波数を下げ、走査線変換後の第３の水平同期信号Ｈ３１の周波数が走査線変換をしない場合と同等になるように操作すればよい。
【０１４５】
具体的には、図２３に示すように、２→３変換による拡大処理の場合、映像信号は、第１のラッチ水平同期信号Ｈ１２に同期してライン１のデータから順にフィールドメモリ部７に書き込まれる。読み出し水平同期信号発生部１０３から出力されるフィールドメモリ部７の出力側の水平同期信号である第２の水平同期信号Ｈ２１は、２→３変換することを見越して、その周期が予め１．５倍にされるとともに、不要な上下のデータが切り落とされる。図２３では、入力される映像信号に対してライン３から読み出される。
【０１４６】
すなわち、図２５に示すように、すべての映像信号を取り込むようにフィールドメモリ部７への書き込み動作が制御され、一方、書き込み先頭アドレスより大きい読み出し先頭アドレスを読み出し開始アドレス発生部１０１により発生させ、不必要な上のラインのデータを読み出さないように読み出し動作が制御される。その後、走査線変換後の水平同期信号である第３の水平同期信号Ｈ３１は、第１のラッチ水平同期信号Ｈ１２と同じ周期になっているが、拡大処理は完了している。上記の処理を表示画像により模式的に表すと、図２４に示すようになる。
【０１４７】
次に、縮小処理について図２６ないし図２８を用いて説明する。図２６は、走査線変換による縮小処理時の各水平同期信号のタイミング図であり、図２７は、走査線変換による縮小処理を説明するための表示画像を示す模式図であり、図２８は、縮小処理時のフィールドメモリ部７の書き込みおよび読み出しアドレスを説明するための模式図である。
【０１４８】
図２６に示すように、４→３変換による縮小処理の場合、フィールドメモリ部７の出力側の水平同期信号である第２の水平同期信号Ｈ２１の周期を予め０．７５倍にしておくことにより、走査線変換後の水平同期信号である第３の水平同期信号Ｈ３１を一定に保つことができる。
【０１４９】
しかしながら、縮小処理の場合、映像期間を表示画面の真ん中に持ってくるためには、その上下の期間に何らかのダミー信号を挿入しなければならない。このダミー信号として一般的には黒ラインのデータが用いられるため、本実施の形態では、フィールドメモリ部７からの読み出し時に、黒ライン挿入部１０２により黒ラインのデータを挿入した後に書き込まれたデータを出力し、さらに、書き込まれたデータの出力が終了した後も、必要に応じて黒ラインのデータを挿入している。上記の処理を表示画像により模式的に表すと、図２７に示すようになる。
【０１５０】
上記の場合、図２８に示すように、読み出し開始アドレス発生部１０１は、黒ラインを挿入するときに読み出し先頭アドレスとして負の値を設定し、この負の設定値をカウントアップし、このカウントアップ値が負数の場合に黒ライン挿入部１０２を制御して黒ラインのデータを挿入する。読み出し開始アドレス発生部１０１は、カウントアップ値が０になった時点で、もともとフィールドメモリ部７に書き込まれているデータを読み出すように動作し、また、書き込まれているデータが終了した時点で再び黒ラインのデータを挿入するように動作する。
【０１５１】
このようにして、縮小処理時でも、不定データが出力されることがなく、かつ出力周波数を一定に保つことができる。したがって、本実施の形態では、水平同期信号およびクロックの周波数の変動を抑えることができ、次段の回路やディスプレイパネルを安定して動作させることが可能となる。
【０１５２】
（第４の実施の形態）
次に、本発明の第４の実施の形態による映像信号変換装置について説明する。図２９は、本発明の第４の実施の形態による映像信号変換装置の要部の構成を示すブロック図である。
【０１５３】
図２９に示す映像信号変換装置は、フィールドメモリ部７、メモリ制御部２１および同期制御部６を備える。フィールドメモリ部７は、フィールドメモリ７ａ，７ｂ，７ｃを含み、同期制御部６は、フィールド判別部１１１を含み、メモリ制御部２１は、書き込み制御部１１２、読み出し制御部１１３、セレクタ１１４，１１６、およびレジスタ１１５ａ，１１５ｂ，１１５ｃを含む。
【０１５４】
フィールド判別部１１１は、第１の水平同期信号Ｈ１１および第１の垂直同期信号Ｖ１１を受け、フィールド判別情報として、入力された映像信号がインターレース信号の場合、奇数フィールドの時は０を、偶数フィールドの時は１をそれぞれ出力する。具体的には、図３０に示すように、第１の水平同期信号Ｈ１１に対してデューティー比５０％の窓関数を発生させて、窓関数がローレベルの期間に第１の垂直同期信号Ｖ１１のエッジがあった場合、フィールド判別信号として０（ローレベル）を出力し、逆に窓関数がハイレベルの期間に第１の垂直同期信号Ｖ１１のエッジがある場合、フィールド判別信号として１（ハイレベル）を出力する。
【０１５５】
書き込み制御部１１２は、フィールドメモリ７ａ〜７ｃの書き込み制御信号を発生するとともに、セレクタ１１４へどのフィールドメモリ７ａ〜７ｃに書き込みが行われているかを出力する。レジスタ１１５ａ〜１１５ｃは、各フィールドメモリ７ａ〜７ｃに対応して設けられ、セレクタ１１４は、書き込みが起こっているフィールドメモリ７ａ〜７ｃに対応したレジスタ１１５ａ〜１１５ｃにフィールド判別信号を出力する。レジスタ１１５ａ〜１１５ｃは、第１の垂直同期信号Ｖ１１の位相をずらした垂直同期信号（図示省略）により書き込みが起こっているフィールドのフィールド判別信号を取り込む。
【０１５６】
読み出し制御部１１３は、フィールドメモリ７ａ〜７ｃの読み出し制御信号を発生するとともに、セレクタ１１６へどのフィールドメモリ７ａ〜７ｃから読み出しが発生しているかを出力する。セレクタ１１６は、読み出しが起こっているフィールドメモリ７ａ〜７ｃに対応したレジスタ１１５ａ〜１１５ｃから、垂直周波数変換後の第２の垂直同期信号Ｖ２１と同じ周期の読み出し信号（図示省略）により、フィールドメモリ７ａ〜７ｃから読み出されているフィールドのフィールド判別信号を当該フィールドの映像信号にリンクさせて出力する。なお、上記の各ブロック以外の構成は、第２の実施の形態と同様であるので詳細な説明を省略する。
【０１５７】
本実施の形態では、フィールド判別部１１１が判別手段に相当し、書き込み制御部１１２、読み出し制御部１１３、セレクタ１１４，１１６、およびレジスタ１１５ａ，１１５ｂ，１１５ｃがフィールド情報記憶手段に相当し、その他は第２の実施の形態と同様である。
【０１５８】
次に、上記のように構成された映像信号変換装置の垂直周波数変換の動作について説明する。図３１は、図２９に示す映像信号変換装置の垂直周波数変換の動作を説明するためのタイミング図である。図３１では、垂直周波数変換として３→２変換（９０Ｈｚ→６０Ｈｚ）の場合を示している。
【０１５９】
フィールド判別信号は、入力側の垂直同期信号である第１のラッチ垂直同期信号Ｖ１２に対して図示のようになっており、垂直周波数変換後の第２の垂直同期信号Ｖ２１が図示のようになっているとする。この場合、図１０の（ｃ）の場合と同様に、第２の垂直同期信号Ｖ２１の周期の中に２回以上第１の垂直同期信号Ｖ１２が入ってしまうと、次のフィールドはフィールドメモリ７ａ〜７ｃに書き込まれない。このため、各フィールドが書き込まれるフィールドメモリは、フィールドメモリ７ｃ、×（書き込みなし）、フィールドメモリ７ａ、フィールドメモリ７ｂ、×、フィールドメモリ７ｃ、フィールドメモリ７ａ、×、…となる。
【０１６０】
例えば、フィールドメモリ７ａにフィールド期間１８１のデータが書き込まれた時は、奇数フィールドであるため、レジスタ１１５ａは、ローレベルの状態になる。したがって、次にフィールドメモリ７ａからデータが読み出される期間１８２では、レジスタ１１５ａからはローレベルの信号が読み出される。また、次にフィールドメモリ７ａに書き込みが発生した時のフィールドの状態も奇数フィールドであるから、レジスタ１１５ａの状態は変化しない。したがって、その次に読み出される時もフィールド判別信号はローレベルで読み出される。レジスタ５ｂ、１１５ｃについても上記と同様である。
【０１６１】
このようにして、フィールドメモリ７ａ〜７ｃから読み出されているフィールドのフィールド判別信号を当該フィールドの映像信号にリンクさせて出力し、このフィールド判別信号に応じて以降のＩＰ変換が行われる。なお、この場合のＩＰ変換は、前後のフィールドが抜けるか抜けないかわからないため、補間ラインは現フィールドのみで合成しなければならない。したがって、本実施の形態のＩＰ変換は、図１２の（ｃ）に示すフィールド内補間となる。
【０１６２】
このようして、本実施の形態では、フィールド判別信号も映像信号と同様に記憶することにより、ＩＰ変換と垂直周波数変換とを両立することが可能となる。なお、ＩＰ変換と垂直周波数変換とを両立する理由は、ビデオデッキの早送り時や巻戻し時に垂直周波数が６０Ｈｚよりも大きくなってしまうことがあったり、ＰＣ（パーソナルコンピュータ）信号の８５ＨｚのＸＧＡ（Extended Graphics Array)インターレースといった信号に対応するためである。
【０１６３】
（第５の実施の形態）
次に、本発明の第５の実施の形態による映像信号変換装置について説明する。図３２は、本発明の第５の実施の形態による映像信号変換装置の構成を示すブロック図である。
【０１６４】
図３２に示す映像信号変換装置は、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５、同期処理部６ａおよびフィールドメモリ部７を備える。
【０１６５】
メモリ制御処理部２は、例えば、図５に示すラインメモリ１２およびメモリ制御部２１から構成され、装置外部のＡＤ変換器（図示省略）によりデジタル化された映像信号ＤＶを受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ部７へ出力し、入力される映像信号をフィールドメモリ１に書き込んだり、フィールドメモリ部７に書き込まれたデータを読み出したりして、フィールドメモリ部７との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行う。
【０１６６】
ＩＰ変換処理部３は、例えば、図５に示すラインメモリ３１およびＩＰ変換部４１から構成され、メモリ制御処理部２から出力される映像信号がインターレース信号であった場合にプログレッシブ信号に変換し、逆にプログレッシブ信号の場合にそのままスルーして走査線変換処理部４へ出力する。
【０１６７】
走査線変換処理部４は、例えば、図５に示すラインメモリ５１および走査線変換部６１から構成され、ＩＰ変換処理部３の出力を受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。
【０１６８】
水平画素変換処理部５は、例えば、図５に示す水平圧縮部７１、ラインメモリ８１および水平拡大変換部９１から構成され、走査線変換処理部４から出力される映像信号の水平画素数を増減して水平方向の拡大処理および縮小処理を行い、変換された映像信号ＴＶを表示装置（図示省略）へ出力する。
【０１６９】
同期処理部６ａは、ＰＬＬ（Phase Locked Loop ）回路６０１，６０２、分周比カウンタ６０３，６０４、水晶発振子６０５、メモリ出力同期発生部６０６、Ｈカウンタ６０７、Ｖカウンタ６０８、セレクタ６０９、フィールド判定部６１０、クロック乗せ換え部６１１，６１２および位相制御部６１３〜６１７を含む。なお、同期処理部６ａは、以下に説明する各同期信号およびクロック以外に各ブロックに必要とされる各同期信号等を第２の実施の形態と同様に供給しているが、説明を容易にするため、図示を省略している。
【０１７０】
ＰＬＬ回路６０１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、入力側のクロックである第１のクロックＣＬＫ１を発生させる。分周比カウンタ６０３は、ＰＬＬ回路６０１の分周比を決定しすなわち第１のクロックＣＬＫ１を分周し、ＰＬＬ回路６０１へのフィードバックパルスを発生させるとともに、当該パルスを水平同期信号Ｈ１１’として位相制御部６１３およびクロック乗せ換え部６１１へ出力する。
【０１７１】
位相制御部６１３は、入力される水平同期信号Ｈ１１’および外部から入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳの位相を揃えるとともに両同期信号をメモリ制御処理部２が必要とする位相およびパルス幅に調整し、メモリ制御処理部２のラインメモリの入力側の基準パルス（装置全体の入力側の基準パルス）となる第１の水平同期信号Ｈ１１および第１の垂直同期信号Ｖ１１としてメモリ制御処理部２へ出力する。
【０１７２】
クロック乗せ換え部６１１は、入力される水平同期信号Ｈ１１’および外部から入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳを内部のクロックである第２のクロックＣＬＫ２によりラッチし直し、ラッチ水平同期信号Ｈ１２’およびラッチ垂直同期信号Ｖ１２’を位相制御部６１４へ出力する。
【０１７３】
位相制御部６１４は、入力されるラッチ水平同期信号Ｈ１２’およびラッチ垂直同期信号Ｖ１２’の位相を揃えるとともに両同期信号をメモリ制御処理部２が必要とする位相およびパルス幅に調整し、メモリ制御処理部２のラインメモリの出力側およびメモリ制御部の入力側の基準パルスとなる第１のラッチ水平同期信号Ｈ１２および第１のラッチ垂直同期信号Ｖ１２としてメモリ制御処理部２へ出力する。
【０１７４】
フィールド判別部６１０は、例えば、図２９に示すフィールド判別部１１１と同様に構成され、水平同期信号Ｈ１１’および垂直同期信号ＶＳを受け、図３０と同様に、水平同期信号Ｈ１１’に対してデューティー比５０％の窓関数を発生させて、窓関数がローレベルの期間に垂直同期信号ＶＳのエッジがあった場合すなわち奇数フィールドの場合、フィールド判別信号ＦＤとしてローレベルの信号を出力し、逆に窓関数がハイレベルの期間に垂直同期信号ＶＳのエッジがある場合すなわち偶数フィールドの場合、フィールド判別信号ＦＤとしてハイレベルの信号を出力する。
【０１７５】
水晶発振子６０５は、内部のクロックである第２のクロックＣＬＫ２を発生させる。メモリ出力同期発生部６０６は、第２のクロックＣＬＫ２およびフィールド判別信号ＦＤ等を受け、メモリ制御処理部２のメモリ制御部の出力側の基準パルスとなる第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄ、第２の倍水平同期信号Ｈ２Ｈおよび第２の垂直同期信号Ｖ２１の原型となる水平同期信号Ｈ２Ｖ、水平同期信号Ｈ２１’、遅延水平同期信号Ｈ２Ｄ’および倍水平同期信号Ｈ２Ｈ’を発生させ、水平同期信号Ｈ２ＶをＶカウンタ６０８へ出力し、水平同期信号Ｈ２１’、遅延水平同期信号Ｈ２Ｄ’および倍水平同期信号Ｈ２Ｈ’を位相制御部６１５へ出力する。Ｖカウンタ６０８は、メモリ出力同期発生部６０６から出力される水平同期信号Ｈ２Ｖを分周し、垂直同期信号Ｖ２’をセレクタ６０９へ出力する。
【０１７６】
セレクタ６０９は、位相制御部６１４から出力される第１のラッチ垂直同期信号Ｖ１２およびＶカウンタ６０８から出力される垂直同期信号Ｖ２’を受け、メモリ制御処理部２により垂直周波数変換を行う場合は垂直同期信号Ｖ２’を選択し、垂直周波数変換を行わない場合は第１のラッチ垂直同期信号Ｖ１２を選択し、垂直同期信号Ｖ２１’として位相制御部６１５へ出力する。
【０１７７】
位相制御部６１５は、入力される垂直同期信号Ｖ２１’、水平同期信号Ｈ２１’、遅延水平同期信号Ｈ２Ｄ’および倍水平同期信号Ｈ２Ｈ’の位相を揃えるとともに各同期信号をメモリ制御処理部２が必要とする位相およびパルス幅に調整し、メモリ制御処理部２のメモリ制御部の出力側の基準パルスとなる第２の垂直同期信号Ｖ２１、第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水平同期信号Ｈ２Ｈとしてメモリ制御処理部２へ出力するとともに、走査線変換処理部４の入力側の基準パルス（走査線変換前の基準パルス）となる第２の倍水平同期信号Ｈ２Ｈとして走査線変換処理部４へ出力し、さらに、第２の垂直同期信号Ｖ２１を位相制御部６１６へ出力する。
【０１７８】
Ｈカウンタ６０７は、第２のクロックＣＬＫ２を分周し、水平同期信号Ｈ３１’を位相制御部６１６へ出力するとともに、基準パルスとしてＰＬＬ回路６０２へ出力する。位相制御部６１６は、入力される垂直同期信号Ｖ２１および水平同期信号Ｈ３１’の位相を揃えるとともに両同期信号を走査線変換処理部４が必要とする位相およびパルス幅に調整し、走査線変換処理部４の出力側の基準パルス（走査線変換後の基準パルス）となる第３の水平同期信号Ｈ３１および第２のラッチ垂直同期信号Ｖ２Ｐとして走査線変換処理部４へ出力する。
【０１７９】
ＰＬＬ回路６０２は、Ｈカウンタ６０７から出力される水平同期信号Ｈ３１’を基準パルスとして入力され、第３のクロックＣＬＫ３を発生させる。分周比カウンタ６０４は、ＰＬＬ回路６０２の分周比を決定しすなわち第３のクロックＣＬＫ３を分周し、ＰＬＬ回路６０２へのフィードバックパルスを発生させるとともに、当該パルスを水平同期信号Ｈ３３’として位相制御部６１７へ出力する。
【０１８０】
位相制御部６１７は、入力される水平同期信号Ｈ３３’を水平画素変換処理部５が必要とする位相およびパルス幅に調整し、水平画素変換処理部５のラインメモリの出力側の基準パルス（装置全体の出力側の基準パルス）となる第３のラッチ水平同期信号Ｈ３３として走査線変換処理部４へ出力する。
【０１８１】
また、メモリ出力同期発生部６０６は、セレクタ６０９により選択された垂直同期信号Ｖ２１’（リセットパルスＲＳＴ）によりリセットされ、Ｈカウンタ６０７は、位相制御部６１５から出力される第２の垂直同期信号Ｖ２１（リセットパルスＲＳＴ）によりリセットされ、分周比カウンタ６０４は、クロック乗せ換え部６１２により第２の垂直同期信号Ｖ２１を出力側のクロックである第３のクロックＣＬＫ３によりラッチし直したラッチ垂直同期信号Ｖ２３（リセットパルスＲＳＴ）によってリセットされる。なお、Ｈカウンタ６０７および分周比カウンタ６０４のリセットパルスとして、メモリ出力同期発生部６０６と同様に、セレクタ６０９により選択された垂直同期信号Ｖ２１’を用いてもよい。
【０１８２】
ここで、垂直周波数変換時にセレクタ６０９がＶカウンタ６０８の出力Ｖ２’を選択するため、メモリ出力同期発生部６０６は、自分自身で作った水平同期信号Ｈ２Ｖを基準に作成された垂直同期信号Ｖ２’によりリセットされ、一見意味がないように思われる。
【０１８３】
しかしながら、例えば、図３２に示す映像信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同期運転するときに、他のＬＳＩから垂直周波数変換後の垂直同期信号が入力される場合を考えると、メモリ出力同期発生部６０６のリセット機能が重要となる。この場合、Ｖカウンタ６０８にもリセット機能が必要であることは言うまでもない。なお、図３２に示す映像信号変換装置をＬＳＩにより作成する場合、製造プロセスによる制約によりＰＬＬ回路６０１，６０２および水晶発振子６０５は集積化されず、別部品から作成され、ＬＳＩに外付けされる。
【０１８４】
次に、図３２に示すメモリ出力同期発生部６０６についてさらに詳細に説明する。図３３は、図３２に示すメモリ出力同期発生部６０６の一例の構成を示すブロック図である。
【０１８５】
図３３に示すように、メモリ出力同期発生部６０６は、Ｈカウンタ７０１、２分周矩形波発生部７０２、２分周回路７０３、マルチプレクサ７０４、セレクタ７０５，７０６およびＯＲゲート７０７を含む。
【０１８６】
Ｈカウンタ７０１は、第２のクロックＣＬＫ２を分周し、第２の水平同期信号Ｈ２１の倍周波数の倍水平同期信号ＨＰを２分周矩形波発生部７０２、２分周回路７０３、マルチプレクサ７０４およびセレクタ７０６の１側へ出力する。２分周矩形波発生部７０２は、倍水平同期信号ＨＰを２分周し、デューティー比５０％の矩形波である２分周矩形波ＤＴを発生する。また、２分周矩形波発生部７０２は、セレクタ６０８から出力される垂直同期信号Ｖ２’（リセットパルスＲＳＴ）によりリセットされ、リセットされたときにフィールド判別部６１０から出力されるフィールド判別信号ＦＤの値を初期値として２分周矩形波ＤＴをマルチプレクサ７０４へ出力する。
【０１８７】
マルチプレクサ７０４は、２分周矩形波ＤＴがローレベル（０）のときに倍水平同期信号ＨＰを０側に出力し、２分周矩形波ＤＴがハイレベル（１）のときに倍水平同期信号ＨＰを１側に出力する。
【０１８８】
したがって、フィールド判別信号ＦＤがローレベル（０）のときにマルチプレクサ７０４の０側の出力は、垂直同期信号ＶＳと同期し位相ずれのないパルスとなり、水平同期信号Ｈ２１’として位相制御部６１５、セレクタ７０５の１側およびＯＲゲート７０７へ出力され、マルチプレクサ７０４の１側の出力は、水平同期信号Ｈ２１’に対して半位相ずれたパルスとなり、セレクタ７０５の１側へ出力される。
【０１８９】
一方、フィールド判別信号ＦＤがハイレベル（１）のときにマルチプレクサ７０４の０側の出力は、半位相ずれたパルスとなり、水平同期信号Ｈ２１’として位相制御部６１５、セレクタ７０５の１側およびＯＲゲート７０７へ出力され、マルチプレクサ７０４の１側の出力は、位相ずれのないパルスとなり、セレクタ７０５の１側へ出力される。
【０１９０】
セレクタ７０５は、装置内部で発生されるＩＰ変換信号ＩＰＳに応じて選択動作を行い、ＩＰ変換を行う場合すなわちＩＰ変換信号ＩＰＳがハイレベル（１）のときにマルチプレクサ７０４の１側の出力を選択して遅延水平同期信号Ｈ２Ｄ’として位相制御部６１５およびＯＲゲート７０７へ出力する。
【０１９１】
また、セレクタ７０５は、ＩＰ変換を行わない場合すなわちＩＰ変換信号ＩＰＳがローレベル（０）のときにマルチプレクサ７０４の０側の出力を選択して遅延水平同期信号Ｈ２Ｄとして位相制御部６１５およびＯＲゲート７０７へ出力する。したがって、ＩＰ変換を行わない場合、上記のフィールド判別信号ＦＤがローレベルの場合と同じになるが、水平同期信号Ｈ２１’が遅延水平同期信号Ｈ２Ｄ’として出力され、図６に示すように、第２の遅延水平同期信号Ｈ２Ｄを第２の水平同期信号Ｈ２１と同じパルスにすることができる。
【０１９２】
ＯＲゲート７０７は、マルチプレクサ７０４から出力される水平同期信号Ｈ２１’とセレクタ７０５から出力される遅延水平同期信号Ｈ２Ｄ’とをＯＲ演算し、第２の水平同期信号Ｈ２１の倍周波数の倍水平同期信号Ｈ２Ｈ’を位相制御部６１５へ出力する。
【０１９３】
２分周回路７０３は、Ｈカウンタ７０１から出力される倍水平同期信号ＨＰを２分周し、セレクタ７０６の０側へ出力する。セレクタ７０６は、ＩＰ変換信号ＩＰＳに応じて選択動作を行い、ＩＰ変換を行う場合すなわちＩＰ変換信号ＩＰＳがハイレベル（１）のときにＨカウンタ７０１の出力を選択し、ＩＰ変換を行わない場合すなわちＩＰ変換信号ＩＰＳがローレベル（０）のときに２分周回路７０３の出力を選択し、水平同期信号Ｈ２ＶとしてＶカウンタ６０８へ出力する。
【０１９４】
このように、Ｖカウンタ６０８に入力される水平同期信号Ｈ２Ｖは、ＩＰ変換時はＨカウンタ７０１の出力がそのまま使用され、ＩＰ変換を行わないときには２分周回路７０３の出力が使用される。したがって、ＩＰ変換を行わない場合、Ｈカウンタ７０１の出力を２分周し、常に垂直同期信号と位相のあった水平同期信号から垂直同期信号が作成される。また、ＩＰ変換を行う場合、ＩＰ変換後の水平同期信号Ｈ２Ｈの原型となる水平同期信号ＨＰをカウントアップして垂直同期信号が作成され、ＩＰ変換の有無に関わらず垂直周波数変換に使用する垂直同期信号Ｖ２１を整合性よく作成することができる。
【０１９５】
また、Ｈカウンタ７０１、２分周矩形波発生部７０２および２分周回路７０３はいずれもセレクタ６０９により選択された垂直同期信号Ｖ２１’（リセットパルスＲＳＴ）によってリセットされる。
【０１９６】
なお、メモリ出力同期発生部６０６の構成は、上記の例に特に限定されず、メモリ制御処理部２の出力動作を制御する各同期信号Ｈ２１，Ｈ２Ｄ、Ｈ２Ｈ、Ｖ２１の原型となる同期信号を発生することができれば、他の構成の回路を用いてもよい。
【０１９７】
図３４は、図３３に示すメモリ出力同期発生部６０６の動作の一例を説明するためのタイミング図である。図３４に示すタイミング図は、奇数フィールドの映像信号をＩＰ変換する場合のタイミング図である。
【０１９８】
図３４に示すように、Ｈカウンタ７０１から倍水平同期信号ＨＰが出力されているときに、リセットパルスＲＳＴがＨカウンタ７０１に入力されると、倍水平同期信号ＨＰがリセットされる。このとき、映像信号が奇数フィールドであるため、フィールド判別信号ＦＤがローレベルで出力されており、リセットパルスＲＳＴにより２分周矩形波発生部７０２もリセットされると、２分周矩形波発生部７０２の２分周矩形波ＤＴがローレベルで出力され、以降デューティー比が５０％になるように２分周矩形波ＤＴはローレベルおよびハイレベルを繰り返す。
【０１９９】
このとき、ＩＰ変換を行うためにＩＰ変換信号ＩＰＳがハイレベルで出力されているため、マルチプレクサ７０４およびセレクタ７０５により、２分周矩形波ＤＴがローレベルの期間にある倍水平同期信号ＨＰのパルスが水平同期信号Ｈ２１’として出力され、最終的に第２の水平同期信号Ｈ２１が図示のように出力され、２分周矩形波ＤＴがハイレベルの期間にある倍水平同期信号ＨＰのパルスが遅延水平同期信号Ｈ２Ｄ’として出力され、最終的に第２の遅延水平同期信号Ｈ２Ｄが図示のように出力される。
【０２００】
また、ＯＲゲート７０７により水平同期信号Ｈ２１’と遅延水平同期信号Ｈ２Ｄ’がＯＲ演算され、倍水平同期信号ＨＰと同様のパルスが倍水平同期信号Ｈ２Ｈ’として出力され、最終的に第２の倍水平同期信号Ｈ２Ｈが図示のように出力される。
【０２０１】
また、セレクタ７０６により倍水平同期信号ＨＰが水平同期信号Ｈ２ＶとしてＶカウンタ６０８へ出力され、分周等された後、最終的に第２の垂直同期信号Ｖ２１が図示のように出力される。
【０２０２】
上記のようにして、メモリ出力同期発生部６０６により奇数フィールドの映像信号をＩＰ変換する場合のメモリ制御処理部２の出力側の基準パルスとなる第２の垂直同期信号Ｖ２１、第２の水平同期信号Ｈ２１、第２の遅延水平同期信号Ｈ２Ｄおよび第２の倍水平同期信号Ｈ２Ｈを作成することができる。また、上記と同様にして、図６に示す他の場合の各同期信号を作成することができる。
【０２０３】
本実施の形態では、フィールドメモリ部７が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換処理手段に相当し、ＩＰ変換処理部３がインターレース／プログレッシブ変換処理手段に相当し、走査線変換処理部４が走査線変換処理手段に相当し、水平画素変換処理部５が水平画素変換処理手段に相当し、同期処理部６ａが同期制御手段に相当し、メモリ出力同期発生部６０６が第１の水平同期信号発生手段に相当し、Ｖカウンタ６０８が垂直同期信号発生手段に相当し、Ｈカウンタ６０７および分周比カウンタ６０４が第２の水平同期信号発生手段に相当し、セレクタ６０９が選択手段に相当する。また、Ｈカウンタ７０１が第１のカウンタに相当し、Ｖカウンタ６０８が第２のカウンタに相当し、Ｈカウンタ６０７が第３のカウンタに相当し、分周比カウンタ６０４が第４のカウンタに相当する。
【０２０４】
次に、上記のように構成された映像信号変換装置の走査線変換処理について説明する。
【０２０５】
例えば、２→３変換（１．５倍）による拡大処理の場合、第３の実施の形態と同様に、図２４に示すように、メモリ制御処理部２の出力時点では、拡大処理によって不必要となる上下部分をカットした中央部のみを切り取り、走査線変換処理部４により中央部のみを拡大処理し、ディスプレイパネルが必要とするライン数に変換する。このとき、図２３と同様に、走査線変換処理部４の入力側の基準パルス（走査線変換前の水平同期信号）となる第２の倍水平同期信号Ｈ２Ｈの周波数を下げ、走査線変換処理部４の出力側の基準パルス（走査線変換後の水平同期信号）となる第３の水平同期信号Ｈ３１の周波数は、どのような信号が入力され、かつ、どのような変換を行う場合でも一定の周波数となるように操作する。
【０２０６】
上記の変換処理を行うためには、第１のラッチ水平同期信号Ｈ１２と独立した周期を有する他の水平同期信号が必要となり、メモリ出力同期発生部６０６および位相制御部６１５により第１のラッチ水平同期信号Ｈ１２と独立して第２の倍水平同期信号Ｈ２Ｈ等を発生させている。
【０２０７】
また、Ｈカウンタ６０７の設定値は、メモリ出力同期発生部６０６のＨカウンタ７０１の設定値と密接に関係している。例えば、１．５倍の拡大処理を行う場合、走査線変換前の第２の倍水平同期信号Ｈ２Ｈの２周期が走査線変換後の第３の水平同期信号Ｈ３１の３周期にならなければならない。つまり、Ｈカウンタ７０１，６０７の設定値は、ＩＰ変換を行う場合、一定期間内に含まれるライン数の逆数比である３：２に設定しなければならない。したがって、走査線変換処理部４がｍ：ｎの拡大処理を行う場合、ＩＰ変換時は、Ｈカウンタ７０１の設定値とＨカウンタ６０７の設定値との比は、ｎ：ｍの比にする必要がある。なお、ＩＰ変換を行わない場合も、Ｈカウンタ７０１から出力される倍水平同期信号ＨＰをマルチプレクサ７０４で２分周したパルスがＨ２Ｈ’となるため、Ｈカウンタ７０１の設定値とＨカウンタ６０７の設定値との比はｎ：ｍの比に保たれる。
【０２０８】
このようにして、フィールドメモリ部７からの映像データの読み出し速度を遅くすることができるとともに、映像データの不要部分を記憶しないため、フィールドメモリ部７の記憶容量を削減することができる。
【０２０９】
次に、例えば、４→３変換（０．７５倍）による縮小処理の場合、第３の実施の形態と同様に、図２７に示すように、メモリ制御処理部２の出力時点で上下にダミーの黒データを挿入し、ライン数をあらかじめ多めにしておいてから走査線変換処理部４により縮小処理を行う。このとき、図２６と同様に、走査線変換処理部４の入力側の基準パルス（走査線変換前の水平同期信号）となる第２の倍水平同期信号Ｈ２Ｈの周期を予め０．７５倍しておき、走査線変換後の第３の水平同期信号Ｈ３１の周波数は、どのような信号が入力され、かつ、どのような変換を行う場合でも一定の周波数となるように操作する。
【０２１０】
また、ＰＬＬ回路６０１から出力される第１のクロックＣＬＫ１がＡＤ変換器でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ６０３は、基本的には入力される映像信号のドットクロックと第１のクロックＣＬＫ１が同一の発振周波数となるように設定される。分周比カウンタ６０４は、出力される映像信号のすべての水平画素が１水平期間内に十分に入るように、また後段の回路が要求する１水平期間内のクロック数になるように設定される。Ｖカウンタ６０８は、垂直同期信号Ｖ２’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
【０２１１】
上記のように、後段の回路等が要求するライン数、クロック数および走査線変換の変換比から逆算してメモリ制御処理部２の出力側以降の各同期信号の周波数を定めることにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となり、これは入力される映像信号の周波数や画素数に関わらず、常に走査線変換での変換比のみで決定され、各カウンタの設定も容易となる。
【０２１２】
上記のように、本実施の形態では、メモリ制御処理部２の後に走査線変換処理部４を配置する場合において、垂直周波数変換の有無に関わらず、メモリ制御処理部２の出力側の基準パルスとなる第２の水平同期信号Ｈ２１をメモリ出力同期発生部６０６等により作り直し、メモリ出力同期発生部６０６とは別のＨカウンタ６０７により第３のクロックＣＬＫ３を発生させるＰＬＬ回路６０２の基準パルスを作成し、メモリ出力同期発生部６０６を第２の垂直同期信号Ｖ２１の原型となる垂直同期信号Ｖ２１’によりリセットし、Ｈカウンタ６０７を第２の垂直同期信号Ｖ２１によりリセットし、第２の垂直同期信号Ｖ２１を第３のクロックＣＬＫ３によりラッチし直したラッチ垂直同期信号Ｖ２３により分周比カウンタ６０４をリセットすることにより、各回路をメモリ制御処理部２の出力側以降の基準パルスとなる第２の系統の垂直同期信号によりリセットしている。したがって、走査線変換処理部４による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
【０２１３】
また、分周比カウンタ６０４にリセット機能がなくても、ＰＬＬ回路６０２の追従範囲であれば、クロックは発生する。しかし、ＰＬＬ回路６０２の基準パルスとフィードバックパルスの位相関係が大きくずれると、ＰＬＬ回路６０２がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ６０４にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、ＰＬＬ回路６０２の発振動作を安定にしている。
【０２１４】
なお、図３２に示す例では、第２のクロックＣＬＫ２を発生させるために水晶発振子６０５を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ部７のインターフェースやＩＰ変換等で速いクロックが要求される場合に、装置の入力側の第１のクロックＣＬＫ１および装置の出力側の第３のクロックＣＬＫ３よりも速い装置の内部の第２のクロックＣＬＫ２を用いるときのものである。したがって、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第１のクロックＣＬＫ１を第２のクロックＣＬＫ２の代わりとして用いてもよい。
【０２１５】
逆に、水晶発振子６０５を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
【０２１６】
また、上記の説明では、各同期信号の位相等を調整するために位相制御部６１３〜６１７を用いたが、各同期信号が各ブロックで直接使用できる場合は、位相制御部を省略してもよく、また、位相制御部の挿入位置も、上記の例に特に限定されず、例えば、Ｈカウンタ７０１の後に挿入する等の種々の変更が可能である。
【０２１７】
【発明の効果】
本発明によれば、一つの記憶手段に記憶されている映像信号の垂直周波数を変換し、垂直周波数変換された映像信号がインターレース信号の場合にインターレース信号からプログレッシブ信号へ変換し、インターレース／プログレッシブ変換された映像信号の走査線数を変換し、走査線変換された映像信号の水平画素数を変換しているので、一カ所に蓄えられた少ないデータ量の映像信号を用いて１つのシステムとして総合的に無駄なく、垂直周波数変換、ＩＰ変換、走査線変換および水平画素変換を行い、映像信号を表示装置に適する映像信号に変換することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による映像信号変換装置の構成を示すブロック図
【図２】水平走査期間と有効映像期間との関係を説明するための模式図
【図３】走査線変換前後の水平走査期間と映像期間との関係を説明するためのタイミング図
【図４】クロックを乗せ換えた場合の走査線変換前後の水平走査期間と映像期間との関係を説明するためのタイミング図
【図５】本発明の第２の実施の形態による映像信号変換装置の構成を示すブロック図
【図６】図５に示す映像信号変換装置の同期信号のタイミングを説明するための図
【図７】図５に示す映像信号変換装置の詳細な構成を示す第１のブロック図
【図８】図５に示す映像信号変換装置の詳細な構成を示す第２のブロック図
【図９】図５に示す映像信号変換装置の詳細な構成を示す第３のブロック図
【図１０】図７に示すメモリ制御部によるフィールドメモリの書き込みおよび読み出し動作を説明するためのタイミング図
【図１１】ラインメモリの動作を説明するためのタイミング図
【図１２】最適フィルタ補間、フィールド間補間およびフィールド内補間を説明するための模式図
【図１３】ＩＰ変換を行う場合の走査線変換前後の各ラインを説明するための模式図
【図１４】奇数フィールドの場合のＩＰ変換および走査線変換のデータの転送タイミングを説明するための図
【図１５】偶数フィールドの場合のＩＰ変換および走査線変換のデータの転送タイミングを説明するための図
【図１６】ＩＰ変換用のラインメモリを模式的に示す図
【図１７】走査線変換用のラインメモリを模式的に示す図
【図１８】ＩＰ変換を行わずに走査線変換を行う場合のデータの転送タイミングを説明するための図
【図１９】ＩＰ変換を行わない場合の走査線変換前後の各ラインを説明するための模式図
【図２０】ＩＰ変換のデータの転送タイミングを説明するための図
【図２１】水平画素変換の動作を説明するためのタイミング図
【図２２】本発明の第３の実施の形態による映像信号変換装置の要部の構成を示すブロック図
【図２３】走査線変換による拡大処理時の各水平同期信号のタイミング図
【図２４】走査線変換による拡大処理を説明するための表示画像を示す模式図
【図２５】拡大処理時のフィールドメモリの書き込みおよび読み出しアドレスを説明するための模式図
【図２６】走査線変換による縮小処理時の各水平同期信号のタイミング図
【図２７】走査線変換による縮小処理を説明するための表示画像を示す模式図
【図２８】縮小処理時のフィールドメモリの書き込みおよび読み出しアドレスを説明するための模式図
【図２９】本発明の第４の実施の形態による映像信号変換装置の要部の構成を示すブロック図
【図３０】フィールド判別動作を説明するためのタイミング図
【図３１】図３１に示す映像信号変換装置のＩＰ変換および垂直周波数変換を行う時の動作を説明するためのタイミング図
【図３２】本発明の第５の実施の形態による映像信号変換装置の構成を示すブロック図
【図３３】図３２に示すメモリ出力同期発生部の一例の構成を示すブロック図
【図３４】図３３に示すメモリ出力同期発生部の動作の一例を説明するためのタイミング図
【図３５】従来の走査線変換回路の構成を示すブロック図
【図３６】図３５に示す走査線変換回路のフィルタ係数を示す図
【図３７】従来の画像処理装置の構成を示すブロック図
【符号の説明】
１ 画素変換装置
２ メモリ制御処理部
３ ＩＰ変換処理部
４ 走査線変換処理部
５ 水平画素変換処理部
６，６ａ 同期処理部
７ フィールドメモリ部
７ａ〜７ｃ フィールドメモリ
１２，３１，５１，８１ ラインメモリ
２１ メモリ制御部
４１ ＩＰ変換部
６１ 走査線変換部
７１ 水平圧縮部
９１ 水平拡大部
１０１ 読み出し開始アドレス発生部
１０２ 黒ライン挿入部
１０３ 読み出し水平同期信号発生部
１１１，６１０ フィールド判別部
１１２ 書き込み制御部
１１３ 読み出し制御部
１１４，１１６ セレクタ
１１５ａ〜１１５ｄ レジスタ
６０１，６０２ ＰＬＬ回路
６０３，６０４ 分周比カウンタ
６０５ 水晶発振子
６０６ メモリ出力同期発生部
６０７，７０１ Ｈカウンタ
６０８ Ｖカウンタ
６０９，７０５，７０６ セレクタ
６１１，６１２ クロック乗せ換え部
６１３〜６１７ 位相制御部
７０２ ２分周矩形波発生部
７０３ ２分周回路
７０４ マルチプレクサ
７０７ ＯＲゲート

Claims (7)

1. 入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
   映像信号を記憶する記憶手段と、
   入力される映像信号を前記記憶手段に書き込むための書き込み制御信号および前記記憶手段に記憶されている映像信号を読み出すための読み出し制御信号を前記記憶手段へ出力し、前記記憶手段への映像信号の入出力を制御するとともに、前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換処理手段と、
   前記垂直周波数変換処理手段から出力される映像信号がインターレース信号の場合、インターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換処理手段と、
   前記インターレース／プログレッシブ変換処理手段から出力される映像信号の走査線数を変換する走査線変換処理手段と、
   前記走査線変換処理手段から出力される映像信号の水平画素数を変換する水平画素変換処理手段と、
   前記垂直周波数変換処理手段、前記インターレース／プログレッシブ変換処理手段、前記走査線変換処理手段および前記水平画素変換処理手段の動作を制御するための同期制御信号を前記垂直周波数変換処理手段、前記インターレース／プログレッシブ変換処理手段、前記走査線変換処理手段および前記水平画素変換処理手段へ出力する同期制御手段とを備え、
   前記記憶手段は、フィールドメモリを含み、
   前記垂直周波数変換処理手段は、
   前記同期制御手段から出力される第１のクロックを基準に書き込み動作を行うとともに、前記同期制御手段から出力される第２のクロックを基準に読み出し動作を行い、前記同期制御手段から出力される第１の系統の水平同期信号に応じて前記映像信号の書き込みおよび読み出し動作を行う第１のラインメモリと、
   前記第２のクロックを基準に動作し、前記第１の系統の水平同期信号および前記同期制御手段から出力される第１の系統の垂直同期信号に応じて前記書き込み制御信号を出力するとともに、前記同期制御手段から出力される第２の系統の水平同期信号および第２の系統の垂直同期信号に応じて前記読み出し制御信号を出力し、前記第１のラインメモリから出力される映像信号の垂直周波数を前記第１の系統の垂直同期信号の周波数から前記第２の系統の垂直同期信号の周波数へ変換する垂直周波数変換手段とを含み、
   前記インターレース／プログレッシブ変換処理手段は、
   前記第２のクロックを基準に動作し、前記第２の系統の水平同期信号に応じて前記垂直周波数変換手段から出力される映像信号の書き込みおよび読み出し動作を行う第２のラインメモリと、
   前記第２のクロックを基準に動作し、前記第２の系統の水平同期信号に応じて、前記第２のラインメモリから出力される映像信号をインターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換手段とを含み、
   前記走査線変換処理手段は、
   前記第２のクロックを基準に動作し、前記第２の系統の水平同期信号に応じて前記インターレース／プログレッシブ変換手段から出力される映像信号の書き込み動作を行うとともに、前記同期制御手段から出力される第３の系統の水平同期信号に応じて、書き込まれた映像信号の読み出し動作を行う第３のラインメモリと、
   前記第２のクロックを基準に動作し、前記第３の系統の水平同期信号および前記第２の系統の垂直同期信号に応じて、前記第３のラインメモリから出力される映像信号の走査線数を変換する走査線変換手段とを含み、
   前記水平画素変換処理手段は、
   前記第２のクロックを基準に動作し、前記第３の系統の水平同期信号に応じて、前記走査線変換手段から出力される映像信号の水平画素数を圧縮する水平圧縮手段と、
   前記第２のクロックを基準に書き込み動作を行うとともに、前記同期制御手段から出力される第３のクロックを基準に読み出し動作を行い、前記第３の系統の水平同期信号に応じて、前記水平圧縮手段から出力される映像信号の書き込みおよび読み出し動作を行う第４のラインメモリと、
   前記第３のクロックを基準に動作し、前記第３の系統の水平同期信号に応じて、前記第４のラインメモリから出力される映像信号の水平画素数を拡大する水平拡大手段とを含むことを特徴とする映像信号変換装置。
2. 前記記憶手段は、フィールドメモリを含み、
   前記インターレース／プログレッシブ変換処理手段は、複数のラインメモリを含み、インターレース／プログレッシブ変換前の水平同期信号に対して位相が遅れた遅延水平同期信号に応じて前記フィールドメモリから前記複数のラインメモリの少なくとも一つに映像信号を転送され、前記複数のラインメモリ間でのデータのローテーションを行うとともに、前記複数のラインメモリのデータを用いて補間ラインの合成を行い、前記水平同期信号に応じて前記複数のラインメモリのうち映像信号が転送されたラインメモリ以外の一つのラインメモリから現ラインのデータを読み出すことを特徴とする請求項１記載の映像信号変換装置。
3. 入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
   映像信号を記憶する記憶手段と、
   入力される映像信号を前記記憶手段に書き込むための書き込み制御信号および前記記憶手段に記憶されている映像信号を読み出すための読み出し制御信号を前記記憶手段へ出力し、前記記憶手段への映像信号の入出力を制御するとともに、前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換処理手段と、
   前記垂直周波数変換処理手段から出力される映像信号がインターレース信号の場合、インターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換処理手段と、
   前記インターレース／プログレッシブ変換処理手段から出力される映像信号の走査線数を変換する走査線変換処理手段と、
   前記走査線変換処理手段から出力される映像信号の水平画素数を変換する水平画素変換処理手段と、
   前記垂直周波数変換処理手段、前記インターレース／プログレッシブ変換処理手段、前記走査線変換処理手段および前記水平画素変換処理手段の動作を制御するための同期制御信号を前記垂直周波数変換処理手段、前記インターレース／プログレッシブ変換処理手段、前記走査線変換処理手段および前記水平画素変換処理手段へ出力する同期制御手段とを備え、
   前記記憶手段は、フィールドメモリを含み、
   前記垂直周波数変換処理手段は、
   前記フィールドメモリの読み出し開始アドレスとして、前記走査線変換処理手段により走査線数を増加させて垂直方向の拡大処理を行う場合に前記フィールドメモリの書き込み開始アドレスより大きい読み出し開始アドレスを発生させるとともに、前記走査線変換処理手段により走査線数を減少させて垂直方向の縮小処理を行う場合に負数の読み出し開始アドレスを発生させるアドレス発生手段と、
   前記アドレス発生手段により負数の読み出し開始アドレスが発生された場合、その負数の値だけ黒ラインのデータを挿入する黒ライン挿入手段とを含み、
   前記同期制御手段は、前記垂直方向の拡大処理を行う場合に前記フィールドメモリの読み出し時の水平同期信号の周波数を低下させ、前記垂直方向の縮小処理を行う場合に前記フィールドメモリの読み出し時の水平同期信号の周波数を高くする水平同期信号発生手段を含み、
   前記垂直周波数変換処理手段は、前記水平同期信号発生手段から出力される水平同期信号に応じて前記フィールドメモリの読み出し動作を制御することを特徴とする映像信号変換装置。
4. 前記記憶手段は、フィールドメモリを含み、
   前記同期制御手段は、前記垂直周波数変換処理手段へ入力される映像信号が奇数フィールドであるか偶数フィールドであるかを判別する判別手段を含み、
   前記垂直周波数変換処理手段は、前記判別手段により判別されたフィールド情報を垂直周波数変換前の垂直同期信号に応じて記憶し、垂直周波数変換後の垂直同期信号に応じて前記フィールドメモリに記憶されている映像信号とリンクさせて記憶したフィールド情報を読み出すフィールド情報記憶手段を含み、
   前記垂直周波数変換処理手段は、前記フィールド情報記憶手段により読み出されたフィールド情報に応じて映像信号を前記インターレース／プログレッシブ変換処理手段へ出力し、
   前記インターレース／プログレッシブ変換処理手段は、フィールド内補間により前記垂直周波数変換処理手段から出力される映像信号をインターレース信号からプログレッシブ信号へ変換することを特徴とする請求項１〜３のいずれかに記載の映像信号変換装置。
5. 入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
   映像信号を記憶する記憶手段と、
   入力される映像信号を前記記憶手段に書き込むための書き込み制御信号および前記記憶手段に記憶されている映像信号を読み出すための読み出し制御信号を前記記憶手段へ出力し、前記記憶手段への映像信号の入出力を制御するとともに、前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換処理手段と、
   前記垂直周波数変換処理手段から出力される映像信号がインターレース信号の場合、インターレース信号からプログレッシブ信号へ変換するインターレース／プログレッシブ変換処理手段と、
   前記インターレース／プログレッシブ変換処理手段から出力される映像信号の走査線数を変換する走査線変換処理手段と、
   前記走査線変換処理手段から出力される映像信号の水平画素数を変換する水平画素変換処理手段と、
   前記垂直周波数変換処理手段、前記インターレース／プログレッシブ変換処理手段、前記走査線変換処理手段および前記水平画素変換処理手段の動作を制御するための同期制御信号を前記垂直周波数変換処理手段、前記インターレース／プログレッシブ変換処理手段、前記走査線変換処理手段および前記水平画素変換処理手段へ出力する同期制御手段とを備え、
   前記同期制御手段は、
   前記垂直周波数変換処理手段の出力側および前記走査線変換処理手段の入力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第１の水平同期信号発生手段と、
   前記第１の水平同期信号発生手段から発生される水平同期信号を用いて垂直同期信号を発生させる垂直同期信号発生手段と、
   前記走査線変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第２の水平同期信号発生手段と、
   前記垂直周波数変換処理手段に入力される映像信号の垂直同期信号から作成された垂直同期信号および前記垂直同期信号発生手段から出力される垂直同期信号を受け、前記垂直周波数変換処理手段の出力側の基準となる垂直同期信号および前記走査線変換処理手段の出力側の基準となる垂直同期信号を作成するための垂直同期信号として、前記垂直周波数変換処理手段が垂直周波数変換を行う場合に前記垂直同期信号発生手段の垂直同期信号を選択して出力し、前記垂直周波数変換処理手段が垂直周波数変換を行わない場合に前記垂直周波数変換処理手段に入力される映像信号の垂直同期信号から作成された垂直同期信号を選択して出力する選択手段とを含み、
   前記第１および第２の水平同期信号発生手段は、前記選択手段から出力される垂直同期信号を基準にリセットされることを特徴とする映像信号変換装置。
6. 前記第１の水平同期信号発生手段は、前記垂直周波数変換処理手段の出力側および前記走査線変換処理手段の入力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第１のカウンタを含み、
   前記垂直同期信号発生手段は、前記第１のカウンタから発生される水平同期信号を分周して垂直同期信号を発生させる第２のカウンタを含み、
   前記第２の水平同期信号発生手段は、
   前記走査線変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させるとともに、当該水平同期信号を所定のクロックを発生させるＰＬＬ回路の基準パルスとして出力する第３のカウンタと、
   前記ＰＬＬ回路の分周比を決定し、前記ＰＬＬ回路から出力されるクロックを分周して前記水平画素変換処理手段の出力側の基準となる水平同期信号を作成するための水平同期信号を発生させる第４のカウンタとを含み、
   前記第１および第３のカウンタは、前記選択手段から出力される垂直同期信号を基準にリセットされることを特徴とする請求項５記載の映像信号変換装置。
7. 前記第４のカウンタは、前記選択手段から出力される垂直同期信号を基準にリセットされることを特徴とする請求項６記載の映像信号変換装置。

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