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JP3907845B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の構造に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、特開平９−２２３７５９号公報に開示されるものがあった。
【０００３】
図１１は従来の半導体装置の断面図である。
【０００４】
この図に示すように、半導体素子４１の上面中央部にはフィルム基板４２が両面接着フィルム４３を介して接着されている。半導体素子４１のバンプ４４には第２の接続電極４５が接続されている。第１の接続電極４６上には半田バンプ４７が形成されている。半田バンプ４７を形成する場合、半田ボールを第１の接続電極４６上に配置し、ウェットバックを行う。この場合、半田ボールを第１の接続電極４６上に直接接触させて配置することができ、ひいては半田バンプ４７を良好に形成することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体装置では、共通プレーンを形成できないため十分な特性が得られない。また、半導体素子の発熱は裏面からの放熱のため十分な放熱効果が得られないといった問題があった。
【０００６】
本発明は、上記問題点を除去し、良好な特性を得るとともに、放熱効果の向上を図ることができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体装置において、表面に複数の電極を有する半導体素子と、前記表面上に形成された第１の絶縁層と、この第１の絶縁層上に形成され、前記電極と接続された第１の配線パターンと、この第１の配線パターンの一部を露出する開口部を有し、前記第１の絶縁層および前記第１の配線パターン上に形成された第２の絶縁層と、この第２の絶縁層上に形成され、前記第１の配線パターンと接続される電極とは異なる前記電極と接続された第２の配線パターンと、を有するようにしたものである。
【０００８】
〔２〕上記〔１〕記載の半導体装置において、前記第１の配線パターンは実質的に前記第１の絶縁層全面を覆うようにしたものである。
【０００９】
〔３〕上記〔２〕記載の半導体装置において、前記第１の配線パターンは、電源またはグランドに接続されるようにしたものである。
【００１０】
〔４〕上記〔１〕記載の半導体装置において、前記第２の絶縁層および前記第２の配線パターンは、前記開口部および前記第２の配線パターンの一部を露出して、樹脂にて覆われるようにしたものである。
【００１１】
〔５〕上記〔１〕記載の半導体装置において、前記第１の配線パターンと接続された電極と前記第２の配線パターンと接続された電極とは、前記半導体素子上に千鳥状に形成されるようにしたものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、詳細に説明する。
【００１３】
図１は本発明の第１実施例を示す半導体装置の断面図、図２はその半導体装置の平面図であり、図２（ａ）はその第１の回路パターンの平面図、図２（ｂ）はその第２の回路パターンの平面図である。
【００１４】
これらの図において、１は半導体素子、２は第１の絶縁層（第１の絶縁膜）、３は第１の回路パターン、４は電極、５は第１の回路パターン用外部電極、６は第２の絶縁層（第２の絶縁膜）、７は第２の回路パターン、８は第２の回路パターン用外部電極、９は第１の外部電極導出用貫通穴、１０は封止樹脂である。
【００１５】
図１に示すように、半導体素子１上の回路形成面に、第１の絶縁層２が形成・接着され（絶縁層の両面は接着剤が塗布されている）、その上面に第１の回路パターン３が形成されている。ここで第２の絶縁層６には第１の外部電極導出用貫通穴９が形成されている。そして、第１の回路パターン３は半導体素子１上の電極４に接続され、他端部は第１の回路パターン用外部電極５に接続されている。
【００１６】
同様に、第１の絶縁膜２上には第１の回路パターン３を挟んで第２の絶縁層６が形成され、その上面に第２の回路パターン７が形成されている。第２の回路パターン７は半導体素子１上の電極４に接続され、他端部は第２の回路パターン用外部電極８に接続されている。
【００１７】
上記した半導体装置の製造方法は、例えば、ポリイミド等の絶縁材料を所定の形状に穴開け加工し、その全面に銅箔等の金属膜を接着剤を用いて貼り付ける。
【００１８】
その後、エッチングにより所定のパターンを形成し、このパターンにメッキを施す。
【００１９】
このパターンの形成された絶縁材料を半導体素子上に固定し、絶縁材料の端部から導出しているパターンを、半導体素子の電極にボンディングツールで押し当て、荷重、熱、超音波を加えて接合する。
【００２０】
以下、その具体的な半導体装置の製造方法について説明する。
【００２１】
（Ａ）まず、第１の回路パターン３の形成方法について図３を参照しながら説明する。
【００２２】
（１）図３（ａ）に示すように、ポリイミド等の絶縁層１０１を形成する。
【００２３】
（２）次に、図３（ｂ）に示すように、その絶縁層１０１に所定形状の穴開加工を施し、穴１０２を形成する。
【００２４】
（３）次に、図３（ｃ−１）や図３（ｃ−２）に示すように、その上に接着剤層１０３により、金属膜（銅箔、金箔など）１０４を貼り付ける。その後、必要に応じてめっきを施す。
【００２５】
（Ｂ）次に、第２の回路パターン７の形成方法について図４を参照しながら説明する。
【００２６】
（１）図４（ａ）に示すように、下地層（図示なし）上にポリイミド等の絶縁層２０１を形成する。
【００２７】
（２）次に、図４（ｂ）に示すように、その絶縁層２０１の表面を処理するために蒸着により蒸着膜２０２を形成する。
【００２８】
（３）次に、図４（ｃ）に示すように、その表面処理が実施された面上にレジスト膜２０３を形成する。
【００２９】
（４）次に、図４（ｄ）に示すように、そのレジスト膜２０３を所定のパターンに除去する。
【００３０】
（５）次に、図４（ｅ）に示すように、銅や金等の金属めっき２０４を行う。
【００３１】
（６）次いで、図４（ｆ）に示すように、不要なレジスト、蒸着膜、絶縁層をエッチングして所定のパターンを形成する。
【００３２】
（Ｃ）次に、半導体素子への接続方法について図５を参照しながら説明する。
【００３３】
（１）まず、図５（ａ）に示すように、半導体素子３０１上には電極３１１が形成されるとともに、上記した積層回路パターンが半導体素子３０１上に固定される。その積層回路パターンは、接着層３０２を介して、絶縁層３０３が形成され、更に、その絶縁層３０３上に接着層３０４を介して積層された回路パターン３０５が形成される。ここで、この積層された回路パターン３０５の端部は電極３１１にオーバーハングしている。
【００３４】
（２）そこで、図５（ｂ）に示すように、積層された回路パターン３０５の端部を半導体素子３０１の電極３１１にボンディングツール４０１で押し当て、荷重、熱、超音波を加え接合する。
【００３５】
上記のようにして得られた半導体装置の動作について説明すると、第１の回路パターン用外部電極５、第１の回路パターン３を介し半導体素子１上の電極４と電気的動作が行われる。また、第２の回路パターン用外部電極８、第２の回路パターン７を介し、半導体素子１上の電極４と電気的動作が行われる。
【００３６】
以上のように、第１実施例によれば、多層配線構造としたので、設計の自由度及び放熱効果が向上し、電気特性の向上が期待できるとともに、多ピン化が容易になる。
【００３７】
また、図２（ａ）に示すように、半導体素子１上の回路形成面に、第１の絶縁層２が形成・接着され、その上面に第１の回路パターン３が形成されている。ここで第２の絶縁層６には第１の外部電極導出用貫通穴９（図１参照）が形成されている。この第１の回路パターン３はプレーン状に形成され電源あるいはグランドの共通のパターンとなっている。第１の回路パターン３は半導体素子１上の電源あるいはグランド電極４に接続され、他端部は第１の回路パターン用外部電極５に接続されている。
【００３８】
同様に、第１の絶縁層２上には第１の回路パターン３を挟んで第２の絶縁層６が形成され、その上面に第２の回路パターン７が形成されている。第２の回路パターン７は半導体素子１上の電極４に接続され、他端部は第２の回路パターン用外部電極８に接続されている。
【００３９】
この半導体装置を動作させると、第１の回路パターン用外部電極５、第１の回路パターン３を介し、半導体素子１上の電極４と電気的動作が行われる。また、第２の回路パターン用外部電極８、第２の回路パターン７を介し半導体素子１上の電極４と電気的動作が行われる。
【００４０】
以上のように、第１実施例によれば、第１の回路パターン３をプレーン状に形成し共通の電源あるいはグランド面としたので電気特性の向上が期待できる。さらに、熱伝導の良いプレーンを形成してあるので放熱特性の向上が期待できる。
【００４１】
図６は本発明の第２実施例を示す半導体装置の断面図、図７はその半導体装置の平面図であり、図７（ａ）はその第１の回路パターンの平面図、図７（ｂ）はその第２の回路パターンの平面図である。
【００４２】
第１実施例と比較すると、第２実施例では第１の絶縁層を第２の絶縁層より小さくなるように形成している。
【００４３】
これらの図において、１１は半導体素子、１２は第１の絶縁層、１３は第１の回路パターン、１４Ａ，１４Ｂは電極、１５は第１の回路パターン用外部電極、１６は第２の絶縁層、１７は第２の回路パターン、１８は第２の回路パターン用外部電極、１９は第１の外部電極導出用貫通穴、２０は封止樹脂である。
【００４４】
これらの図に示すように、半導体素子１１上に電極１４Ａと１４Ｂが千鳥状に形成されており、第１の回路パターン１３は半導体素子１１の電極１４Ａ（半導体素子１１の内側に配置された電極）に接続し、第２の回路パターン１７は半導体素子１１の電極１４Ｂ（半導体素子１１の外側に配置された電極）に接続されている。
【００４５】
この半導体装置を動作させると、第１の回路パターン用外部電極１５、第１の回路パターン１３を介し、半導体素子１１上の電極１４Ａと電気的動作が行われる。また、第２の回路パターン用外部電極１８、第２の回路パターン１７を介し半導体素子１１上の電極１４Ｂと電気的動作が行われる。
【００４６】
以上のように、第２実施例によれば、第１の絶縁層１２を第２の絶縁層１６より小さく形成するようにしたので、特に、半導体素子上１１上の電極１４Ａ，１４Ｂが千鳥状に配置される場合に、回路パターンと電極の接続が容易になり、信頼性が向上する。
【００４７】
図８は本発明の第３実施例を示す半導体装置の断面図、図９はその半導体装置の上面図である。
【００４８】
これらの図において、２１は半導体素子、２２は第１の絶縁層、２３は第１の回路パターン、２４は電極、２５は第１の回路パターン用外部電極、２６は第２の絶縁層、２７は第２の回路パターン、２８は第２の回路パターン用外部電極、２９は第１の外部電極導出用貫通穴、３０は封止樹脂である。
【００４９】
半導体素子２１上の回路形成面に、第１の絶縁層２２が半導体素子２１の中央付近に設けられた電極２４を避けるように形成・接着され、その上面に第１の回路パターン２３が形成されている。ここで第２の絶縁層２６には第１の外部電極導出用貫通穴２９が形成されている。そして、第１の回路パターン２３は半導体素子２１上の電極２４に接続され、他端部は第１の回路パターン用外部電極２５に接続されている。
【００５０】
同様に、第１の絶縁層２２上には第１の回路パターン２３を挟んで第２の絶縁層２６が形成され、その上面に第２の回路パターン２７が形成されている。第２の回路パターン２７は半導体素子２１上の電極２４に接続され、他端部は第２の回路パターン用外部電極２８に接続されている。
【００５１】
上記構成の半導体装置を動作させると、第１の回路パターン用外部電極２５、第１の外部電極導出貫通穴２９、第１の回路パターン２３を介し半導体素子２１上の電極２４と電気的動作が行われる。また、第２の回路パターン用外部電極２８、第２の回路パターン２７を介し半導体素子２１上の電極２４と電気的動作が行われる。
【００５２】
以上のように、第３実施例によれば、半導体素子２１の中央部の絶縁層を除いてあり、かつ多層構造にできるので中央電極構造の半導体素子２１に対応でき、電気的特性の向上を図ることができる。
【００５３】
図１０は本発明の第４実施例を示す半導体装置の要部断面図である。
【００５４】
図１０（ａ）に示すように、予め第１の回路パターン３１、第１の絶縁膜３２、第２の回路パターン３３、第１の外部電極導出用貫通穴３４が形成された必要個所に半田ボール３５Ａ，３５Ｂを搭載し、熱を加えて半田ボール３５Ａ，３５Ｂを溶融し、半田ボール３５Ａを第１の回路パターン３１と、半田ボール３５Ｂを第２の回路パターン３３と接続することにより、図１０（ｂ）に示すように、第１の回路パターン用外部電極３６及び第２の回路パターン用外部電極３７を形成する。この際、第１の回路パターン用外部電極形成用の半田ボール３５Ａは、第２の回路パターン用外部電極形成用の半田ボール３５Ｂに比較し、大きいもの（３５Ａ＞３５Ｂ）を使用する。大きさは、第１の外部電極導出用貫通穴３４の体積とほぼ同等の分だけ大きくする。
【００５５】
そこで、半田ボール３５Ａ，３５Ｂを溶融し、外部電極を形成する際、第１の回路パターン用外部電極３６形成用の半田ボール３５Ａは第１の外部電極導出用貫通穴３４に入り込み、第１の回路パターン３１と接続され、第２の回路パターン用外部電極３７と同等の大きさとなる。
【００５６】
以上のように、第４実施例によれば、第１の回路パターン用外部電極形成用の半田ボール３５Ａは第２の回路パターン用外部電極形成用の半田ボール３５Ｂに比較し、第１の外部電極導出用貫通穴３４の体積とほぼ同等の分だけ大きくしたので、各外部電極の大きさを等しくすることができ、安定した半導体装置の半田付けを行うことができる。
【００５７】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から排除するものではない。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００５９】
（Ａ）多層配線構造としたので、設計の自由度及び放熱効果が向上し、電気特性の向上が期待できるとともに、多ピン化が容易になる。
【００６０】
（Ｂ）第１の回路パターンをプレーン状に形成し共通の電源あるいはグランド面としたので電気特性の向上が期待できる。さらに、熱伝導の良いプレーンを形成してあるので熱特性の向上が期待できる。
【００６１】
（Ｃ）第１の絶縁層を第２の絶縁層より小さく形成するようにしたので、特に、半導体素子上の電極が千鳥状に配置される場合に、回路パターンと電極の接続が容易になり、信頼性が向上する。
【００６２】
（Ｄ）半導体素子の中央部の絶縁層を除いてあり、かつ多層構造にできるので中央電極構造の半導体素子に対応でき、電気的特性の向上を図ることができる。
【００６３】
（Ｅ）第１の回路パターン用外部電極形成用の半田ボールは第２の回路パターン用外部電極形成用の半田ボールに比較し、第１の外部電極導出用貫通穴の体積とほぼ同等の分だけ大きくしたので、各外部電極の大きさを等しくすることができ、安定した半導体装置の半田付けを行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例を示す半導体装置の断面図である。
【図２】 本発明の第１実施例を示す半導体装置の平面図である。
【図３】 本発明の第１実施例を示す半導体装置の第１の回路パターンの形成方法を示す工程図である。
【図４】 本発明の第１実施例を示す半導体装置の第２の回路パターンの形成方法を示す工程図である。
【図５】 本発明の第１実施例を示す半導体装置の半導体素子への接続方法を示す工程図である。
【図６】 本発明の第２実施例を示す半導体装置の断面図である。
【図７】 本発明の第２実施例を示す半導体装置の平面図である。
【図８】 本発明の第３実施例を示す半導体装置の断面図である。
【図９】 本発明の第３実施例を示す半導体装置の上面図である。
【図１０】 本発明の第４実施例を示す半導体装置の要部断面図である。
【図１１】 従来の半導体装置の断面図である。
【符号の説明】
１，１１，２１ 半導体素子
２，１２，２２，３２ 第１の絶縁層（第１の絶縁膜）
３，１３，２３，３１ 第１の回路パターン
４，１４Ａ，１４Ｂ，２４ 電極
５，１５，２５，３６ 第１の回路パターン用外部電極
６，１６，２６ 第２の絶縁層（第２の絶縁膜）
７，１７，２７，３３ 第２の回路パターン
８，１８，２８，３７ 第２の回路パターン用外部電極
９，１９，２９，３４ 第１の外部電極導出用貫通穴
１０，２０，３０ 封止樹脂
３５Ａ，３５Ｂ 半田ボール

Claims (5)

  1. （ａ）表面に複数の電極を有する半導体素子と、
    （ｂ）前記表面上に形成された第１の絶縁層と、
    （ｃ）該第１の絶縁層上に形成され、前記電極と接続された第１の配線パターンと、
    （ｄ）該第１の配線パターンの一部を露出する開口部を有し、前記第１の絶縁層および前記第１の配線パターン上に形成された第２の絶縁層と、
    （ｅ）該第２の絶縁層上に形成され、前記第１の配線パターンと接続される電極とは異なる前記電極と接続された第２の配線パターンと、
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１の配線パターンは実質的に前記第１の絶縁層全面を覆っていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記第１の配線パターンは、電源またはグランドに接続されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第２の絶縁層および前記第２の配線パターンは、前記開口部および前記第２の配線パターンの一部を露出して、樹脂にて覆われることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記第１の配線パターンと接続された電極と前記第２の配線パターンと接続された電極とは、前記半導体素子上に千鳥状に形成されていることを特徴とする半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3578964B2 (ja) * 2000-03-21 2004-10-20 富士通株式会社 半導体装置及びその製造方法
KR100708044B1 (ko) * 2001-07-28 2007-04-16 앰코 테크놀로지 코리아 주식회사 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지
TW582100B (en) * 2002-05-30 2004-04-01 Fujitsu Ltd Semiconductor device having a heat spreader exposed from a seal resin
JP4010298B2 (ja) * 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7215031B2 (en) 2004-11-10 2007-05-08 Oki Electric Industry Co., Ltd. Multi chip package
US7576443B2 (en) * 2006-12-15 2009-08-18 General Electric Company Method and apparatus for generating electric power
US8350382B2 (en) * 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
USD930870S1 (en) 2019-02-26 2021-09-14 Julio Aguirre Flashlight attachment
TWI750838B (zh) * 2020-10-08 2021-12-21 友達光電股份有限公司 顯示面板及其製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
JPH06291216A (ja) * 1993-04-05 1994-10-18 Sony Corp 基板及びセラミックパッケージ
US5679978A (en) * 1993-12-06 1997-10-21 Fujitsu Limited Semiconductor device having resin gate hole through substrate for resin encapsulation
JP2531464B2 (ja) * 1993-12-10 1996-09-04 日本電気株式会社 半導体パッケ―ジ
JPH07335783A (ja) * 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH0846136A (ja) * 1994-07-26 1996-02-16 Fujitsu Ltd 半導体装置
JP2571024B2 (ja) * 1994-09-28 1997-01-16 日本電気株式会社 マルチチップモジュール
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
JP3743811B2 (ja) 1996-02-14 2006-02-08 カシオ計算機株式会社 半導体装置の製造方法
KR100231276B1 (ko) * 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US5976974A (en) * 1997-04-22 1999-11-02 W. L. Gore & Associates, Inc. Method of forming redundant signal traces and corresponding electronic components
US5973391A (en) * 1997-12-11 1999-10-26 Read-Rite Corporation Interposer with embedded circuitry and method for using the same to package microelectronic units
US6087203A (en) * 1997-12-19 2000-07-11 Texas Instruments Incorporated Method for adhering and sealing a silicon chip in an integrated circuit package

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