JP3875568B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 23
- 230000000694 effects Effects 0.000 claims description 22
- 230000005415 magnetization Effects 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 10
- 239000000470 constituent Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000005381 magnetic domain Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1655—Bit-line or column circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
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- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、太い配線幅の配線を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
多層配線構造の半導体装置では、図２２に示すように、大電流を流すために太い配線１１１、１１２が必要な場合がある。このような太い配線１１１、１１２間には、この太い配線１１１、１１２と非道通の配線、特にＶｉａ１１３等の縦型配線、が配置されていることがある。この場合、図２３に示すように、太い配線１１１、１１２の配線幅Ｘ、Ｖｉａ１１３の幅Ｙ、太い配線１１１、１１２とＶｉａ１１３との距離Ｚの合わせ余裕等が重なり、半導体装置の面積が増大してしまうという問題があった。
【０００３】
また、トンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）のような磁気記憶装置でも、太い配線が必要な箇所があり、上記半導体装置と同様の問題が生じる場合がある。
【０００４】
つまり、図２４に示すように、磁気記憶装置では、ビット線１２７とワード線１３６との交点に記憶素子であるＴＭＲ素子１３０が配置され、このＴＭＲ素子１３０にデータが書き込まれる。この書き込みの際、ビット線１２７とワード線１３６には大電流を流す必要がある。このため、ビット線１２７とワード線１３６の配線幅はある程度太くする必要がある。
【０００５】
また、図２５に示すように、一般的に、書き込み配線であるビット線１２７とワード線１３６は、ＴＭＲ素子１３０を覆う必要がある。ここで、ＴＭＲ素子１３０は、磁区の最適化を図るため、細長く形成されることが多い。従って、ＴＭＲ素子１３０がワード線１３６の延在方向（矢印方向）に細長く形成された場合は、このＴＭＲ素子１３０の幅Ｐにしたがって、ビット線１２７の配線幅Ｑを太くする必要がある。
【０００６】
このように、磁気記憶装置においても、ビット線１２７及びワード線１３６の配線幅が太いことにより、上記半導体装置と同様に、デバイスの面積が増大してしまうという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、デバイス面積の縮小が可能な半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００９】
本発明の第１の視点による半導体装置は、第１の貫通穴を有する第１の配線と、前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、前記第１の貫通穴内に前記第１の配線と離間して配置されたコンタクトフリンジとを具備する。
【００１０】
本発明の第２の視点による半導体装置の製造方法は、第１の貫通穴を有する第１の配線を形成する工程と、前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材を形成する工程と、前記第１の貫通穴内に前記第１の配線と離間するコンタクトフリンジを形成する工程とを含む。
【００１１】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施形態］
第１の実施形態は、太い配線に穴を設け、この穴に配線と非道通のコンタクトを通すものである。
【００１３】
図１は、本発明の第１の実施形態に係る多層構造の半導体装置の斜視図を示す。図２（ａ）は、本発明の第１の実施形態に係る配線の斜視図を示す。図２（ｂ）は、本発明の第１の実施形態に係る配線の平面図を示す。図２（ｃ）は、図２（ｂ）のIIＣ−IIＣ線に沿った配線の断面図を示す。図３（ａ）は、本発明の第１の実施形態に係る配線及びコンタクトの斜視図を示す。図３（ｂ）は、本発明の第１の実施形態に係る配線及びコンタクトの平面図を示す。図３（ｃ）は、図３（ｂ）のIIIＣ−IIIＣ線に沿った配線及びコンタクトの断面図を示す。以下に、第１の実施形態に係る半導体装置の構造について説明する。
【００１４】
図１に示すように、第１の実施形態に係る多層構造の半導体装置では、配線幅の太い第１乃至第３の配線１１ａ、１１ｂ、１１ｃと、これら第１乃至第３の配線１１ａ、１１ｂ、１１ｃと導通しないコンタクト１２のような縦配線とが存在する場合、第１乃至第３の配線１１ａ、１１ｂ、１１ｃに穴１３ａ、１３ｂ、１３ｃをそれぞれ設け、この穴１３ａ、１３ｂ、１３ｃにコンタクト１２を通している。
【００１５】
具体的には、図２（ａ）、（ｂ）、（ｃ）に示すように、例えば大電流を流す必要のある配線幅の太い配線１１に、複数の穴１３が設けられている。これらの穴１３は、配線１１を貫通し、例えば等間隔に離間している。また、穴１３の形状に限定はなく、例えば四角形や円形になっている。
【００１６】
そして、図３（ａ）、（ｂ）、（ｃ）に示すように、配線１１の穴１３には、コンタクト１２が通される。ここで、コンタクト１２は配線１１と非道通であるため、コンタクト１２と配線１１とは離間して配置されている。このコンタクト１２と配線１１間には、例えば絶縁膜（図示せず）が埋め込まれる。
【００１７】
尚、配線１１の幅は穴１３の部分で実質的に細くなるため、配線抵抗が高くなるおそれがある。従って、穴１３は、この配線抵抗の上昇が問題とならない大きさに設定することが必要となる。
【００１８】
このような本発明の第１の実施形態に係る半導体装置は、次のような方法で形成される。以下に、第１の実施形態に係る半導体装置の一部の製造方法について簡単に説明する。
【００１９】
まず、図２（ｃ）に示すように、配線１１用の配線材が形成され、この配線材が配線１１及び穴１３の形状に、例えばリソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いてパターニングされる。次に、穴１３内及び配線１１上に絶縁膜（図示せず）が形成される。その後、絶縁膜の一部が除去され、コンタクト１２用の溝が穴１３内に形成される。そして、この溝にコンタクト材が埋め込まれることにより、図３（ｃ）に示すように、穴１３を通過するコンタクト１２が形成される。
【００２０】
そして、上記の工程を繰り返すことにより多層配線が形成され、図１に示すように、第１乃至第３の配線１１ａ、１１ｂ、１１ｃ内の穴１３ａ、１３ｂ、１３ｃを通過するコンタクト１２が形成される。
【００２１】
上記第１の実施形態によれば、太い配線幅を必要とする多層配線を形成する場合、配線幅の太い配線１１内に穴１３を設け、この穴１３に配線１１と離間してコンタクト１２を通している。このため、デバイス面積は、配線１１の幅だけで決まり、デバイス面積の増大を最小限にすることができ、微細化に有利となる。
【００２２】
また、一般に、大電流を流す配線は、専有面積が増大するため、多層配線の下層部には配置されず、最上層部に配置されることが多い。しかし、第１の実施形態の構造を用いた場合は、占有面積を小さく抑えることができるため、多層配線の下層部にも大電流を流す配線１１を配置することが可能となる。
【００２３】
尚、第１の実施形態において、配線１１は上述したパターンに限定されず、種々変形することも可能である。例えば、図４に示すように、配線１１における隣り合う穴１３の間に、凹部１４を形成してもよい。この場合、上記第１の実施形態における効果だけでなく、さらに、電流経路を調整することが可能となる。
【００２４】
［第２の実施形態］
第２の実施形態は、第１の実施形態に係る配線において、穴内にコンタクトフリンジをさらに設けたものである。尚、第２の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００２５】
図５は、本発明の第２の実施形態に係る多層構造の半導体装置の斜視図を示す。図６（ａ）は、本発明の第２の実施形態に係る配線の斜視図を示す。図６（ｂ）は、本発明の第２の実施形態に係る配線の平面図を示す。図６（ｃ）は、図６（ｂ）のVIＣ−VIＣ線に沿った配線の断面図を示す。図７（ａ）は、本発明の第２の実施形態に係る配線及びコンタクトの斜視図を示す。図７（ｂ）は、本発明の第２の実施形態に係る配線及びコンタクトの平面図を示す。図７（ｃ）は、図７（ｂ）のVIIＣ−VIIＣ線に沿った配線及びコンタクトの断面図を示す。以下に、第２の実施形態に係る半導体装置の構造について説明する。
【００２６】
図５乃至図７に示すように、第１の実施形態と異なる点は、配線１１の穴１３内において、コンタクト１２にコンタクトフリンジ１５を設けた点である。このコンタクトフリンジ１５は、配線１１と同じ材料で形成され、配線１１と離間して設けられている。
【００２７】
このような本発明の第２の実施形態に係る半導体装置は、次のような方法で形成される。以下に、第２の実施形態に係る半導体装置の一部の製造方法について簡単に説明する。
【００２８】
まず、図６（ｃ）に示すように、配線１１用の配線材が形成され、この配線材が配線１１、穴１３及びコンタクトフリンジ１５の形状に、例えばリソグラフィ及びＲＩＥを用いてパターニングされる。次に、コンタクトフリンジ１５と配線１１間の隙間及び配線１１上に絶縁膜（図示せず）が形成される。その後、絶縁膜の一部が除去され、コンタクトフリンジ１５を露出するコンタクト１２用の溝が形成される。そして、この溝にコンタクト材が埋め込まれることにより、図７（ｃ）に示すように、コンタクトフリンジ１５に接続するコンタクト１２が形成される。
【００２９】
そして、上記の工程を繰り返すことにより多層配線が形成され、図５に示すように、第１乃至第３の配線１１ａ、１１ｂ、１１ｃ内の穴１３ａ、１３ｂ、１３ｃを通過し、コンタクトフリンジ１５を備えたコンタクト１２が形成される。
【００３０】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、以下のような効果をさらに得ることができる。
【００３１】
第１の実施形態では、コンタクト１２は穴１３を貫通するように形成するため、コンタクト１２用の溝の深さは、配線１１の厚さと上下の配線間の距離とを足し合わせたものとなっている。これに対し、第２の実施形態では、コンタクト１２はコンタクトフリンジ１５上に形成するため、コンタクト１２用の溝の深さは、上下の配線間の距離のみとなる。従って、第２の実施形態は、第１の実施形態のような深いコンタクト１２を形成する必要がなく、通常の配線間を接続するコンタクトと同じ深さで形成できる。このため、通常のコンタクトプロセスを用いることができる上に、深いコンタクトの形成で生じることのあるボイドの発生も防止できる。
【００３２】
尚、第２の実施形態において、配線１１は上述したパターンに限定されず、種々変形することも可能である。例えば、図８に示すように、配線１１における隣り合う穴１３の間に、凹部１４を形成してもよい。この場合、上記第２の実施形態における効果だけでなく、さらに、電流経路を調整することが可能となる。
【００３３】
［第３の実施形態］
第３の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものである。この磁気記憶装置は、例えばトンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）である。そして、第３の実施形態に係るＭＲＡＭの構造は、ＴＭＲ素子がビット線と書き込みワード線との交点に配置されたものである。
【００３４】
図９は、本発明の第３の実施形態に係る磁気記憶装置の斜視図を示す。図１０は、本発明の第３の実施形態に係る磁気記憶装置の断面図を示す。以下に、第３の実施形態に係る磁気記憶装置の構造について説明する。
【００３５】
図９、図１０に示すように、第３の実施形態に係る磁気記憶装置は、ビット線２７と書き込みワード線３６とが交差して配置され、これらビット線２７と書き込みワード線３６の交差部のビット線２７上にＴＭＲ素子３０が配置されている。ビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、ＴＭＲ素子３０に接続する上部配線３５はコンタクト３４に接続され、このコンタクト３４はコンタクトフリンジ２８に接続され、このコンタクトフリンジ２８はコンタクト２６に接続され、このコンタクト２６はＭＯＳトランジスタ２４のソース／ドレイン拡散層２３に接続されている。従って、ＴＭＲ素子３０は、ビット線２７の穴２９を通って、データ読み出し用のＭＯＳトランジスタ２４と接続されている。
【００３６】
このような本発明の第３の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第３の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００３７】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【００３８】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、ビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有するビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、ビット線２７とコンタクトフリンジ２８間は隙間が設けられ、ビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【００３９】
次に、ビット線２７上にＴＭＲ素子３０が形成される。このＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【００４０】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、コンタクト３４及びＴＭＲ素子３０上に上部配線３５が形成される。次に、上部配線３５と離間して、ＴＭＲ素子３０の上方に書き込みワード線３６が形成される。
【００４１】
以上のような本発明の第３の実施形態に係る磁気記憶装置は、次のような動作でデータの書き込み及び読み出しが行われる。以下に、第３の実施形態に係る磁気記憶装置の書き込み及び読み出し動作について簡単に説明する。
【００４２】
ＴＭＲ素子３０にデータを書き込む場合は、ビット線２７及び書き込みワード線３６を選択し、これらビット線２７及び書き込みワード線３６にそれぞれ電流を流し、電流磁界を発生させる。これにより、ビット線２７及び書き込みワード線３６のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子３０にかかり、ＴＭＲ素子３０に“１”又は“０”のデータが書き込まれる。
【００４３】
ＴＭＲ素子３０に書き込まれたデータを読み出す場合は、ＴＭＲ素子３０につながるＭＯＳトランジスタ２４をオンにし、ＴＭＲ素子３０〜上部配線３５〜コンタクト３４〜コンタクトフリンジ２８〜コンタクト２６〜ソース／ドレイン拡散層２３に電流を流す。これにより、ＴＭＲ素子３０の抵抗値を読みとり、“１”又は“０”のデータの判断が行われる。
【００４４】
上記第３の実施形態によれば、第１の実施形態と同様、デバイス面積を縮小することができ、微細化に有利となる。つまり、磁気記憶装置では、ＴＭＲ素子３０にデータを書き込む際に用いる書き込み配線（ビット線２７、ワード線３６）は、大電流を流すため太くなる。このような場合であっても、ビット線２７に穴２９を設け、この穴２９にビット線２７と離間してコンタクト３４、２６を通している。このため、コンタクト３４、２６の占有面積や合わせ余裕量等の分だけ、メモリセル部の占有面積を縮小することができる。
【００４５】
また、第２の実施形態と同様に、コンタクトフリンジ２８を設けているため、通常のコンタクトプロセスを用いることができる上に、深いコンタクトの形成で生じることのあるボイドの発生も防止できる。
【００４６】
さらに、第３の実施形態に係る磁気記憶装置では、書き込みワード線３６をＴＭＲ素子３０の上方に配置している。このため、書き込みワード線３６の周囲に他の配線やコンタクト等が位置する可能性が低い。従って、図２４に示す従来の構造に比べて、書き込みワード線３６の位置の制約が少なく、書き込みワード線３６をさらに太くすることができる。
【００４７】
尚、第３の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【００４８】
また、ビット線２７内に、電流の流れる方向に穴２９を複数個設けてもよい。この場合、ビット線２７の隣り合う穴２９間に、図４、図８に示すような凹部１４を設けてもよい。ここで、凹部１４は、ＴＭＲ素子３０直下以外の領域に設けることが好ましい。
【００４９】
［第４の実施形態］
第４の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、ＴＭＲ素子がコンタクトフリンジと書き込みワード線との交点に配置されたものである。
【００５０】
図１１は、本発明の第４の実施形態に係る磁気記憶装置の斜視図を示す。図１２は、本発明の第４の実施形態に係る磁気記憶装置の断面図を示す。以下に、第４の実施形態に係る磁気記憶装置の構造について説明する。
【００５１】
図１１、図１２に示すように、第４の実施形態に係る磁気記憶装置は、書き込みビット線２７ａには穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。このコンタクトフリンジ２８の上方に、書き込みビット線２７ａと交差する書き込みワード線３６が配置されている。そして、コンタクトフリンジ２８と書き込みワード線３６間にＴＭＲ素子３０が配置されている。また、コンタクトフリンジ２８にはコンタクト２６、３４がそれぞれ接続され、コンタクト２６はＭＯＳトランジスタのソース／ドレイン拡散層２３に接続される。また、コンタクト３４は、下部配線３７を介してＴＭＲ素子３０に接続され、このＴＭＲ素子３０上には読み出しビット線２７ｂが配置されている。従って、コンタクトフリンジ２８の上方に配置されたＴＭＲ素子３０は、書き込みビット線２７ａの穴２９を通って、ＭＯＳトランジスタ２４と接続されている。
【００５２】
このような本発明の第４の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第４の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００５３】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【００５４】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、書き込みビット線２７ａ及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有する書き込みビット線２７ａが形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、書き込みビット線２７ａとコンタクトフリンジ２８間は隙間が設けられ、書き込みビット線２７ａとコンタクトフリンジ２８は導通しない構造となる。
【００５５】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、このコンタクト３４上に下部配線３７が形成される。この下部配線３７上にＴＭＲ素子３０が形成され、このＴＭＲ素子３０上に読み出しビット線２７ｂが形成される。次に、読み出しビット線２７ｂと離間して、ＴＭＲ素子３０の上方に書き込みワード線３６が形成される。
【００５６】
以上のような本発明の第４の実施形態に係る磁気記憶装置は、次のような動作でデータの書き込み及び読み出しが行われる。以下に、第４の実施形態に係る磁気記憶装置の書き込み及び読み出し動作について簡単に説明する。
【００５７】
ＴＭＲ素子３０にデータを書き込む場合は、書き込みビット線２７ａ及び書き込みワード線３６を選択し、これら書き込みビット線２７ａ及び書き込みワード線３６にそれぞれ電流を流し、電流磁界を発生させる。これにより、書き込みビット線２７ａ及び書き込みワード線３６のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子３０にかかり、ＴＭＲ素子３０に“１”又は“０”のデータが書き込まれる。
【００５８】
ＴＭＲ素子３０に書き込まれたデータを読み出す場合は、ＴＭＲ素子３０につながるＭＯＳトランジスタ２４をオンにし、読み出しビット線２７ｂ〜ＴＭＲ素子３０〜下部配線３７〜コンタクト３４〜コンタクトフリンジ２８〜コンタクト２６〜ソース／ドレイン拡散層２３に電流を流す。これにより、ＴＭＲ素子３０の抵抗値を読みとり、“１”又は“０”のデータの判断が行われる。
【００５９】
尚、第４の実施形態では、ＴＭＲ素子３０は、書き込みビット線２７ａの穴２９の上方に配置されている。このため、ＴＭＲ素子３０にデータを書き込む際、書き込みビット線２７ａからの電流磁界が小さくなるとも考えられるが、書き込みビット線２７ａは書き込みワード線３６の延在方向に十分な太さの幅を有しており、穴２９の周囲の書き込みビット線２７ａから十分な大きさの電流磁界を発生させることができる。
【００６０】
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【００６１】
さらに、第４の実施形態では、ＴＭＲ素子３０をコンタクトフリンジ２８の上方に配置している。このため、第３の実施形態に比べて、メモリセル部の横方向の面積を縮小することができる。
【００６２】
尚、第４の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【００６３】
また、書き込みビット線２７ａ内に、電流の流れる方向に穴２９を複数個設けてもよい。この場合、書き込みビット線２７ａ内の隣り合う穴２９間に、図４、図８に示すような凹部１４を設けてもよい。
【００６４】
また、読み出しビット線２７ｂは、書き込みビット線２７ａのように引き延ばさずに、図１０の上部配線３５のように短くし、ＴＭＲ素子３０の脇で書き込みビット線２７ａに接続してもよい。
【００６５】
［第５の実施形態］
第５の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、複数のＴＭＲ素子を上下の配線で並列に接続し、いわゆる梯子型の構造になっているものである。
【００６６】
図１３は、本発明の第５の実施形態に係る磁気記憶装置の斜視図を示す。図１４は、本発明の第５の実施形態に係る磁気記憶装置の断面図を示す。以下に、第５の実施形態に係る磁気記憶装置の構造について説明する。
【００６７】
図１３、図１４に示すように、第５の実施形態に係る磁気記憶装置は、ビット線２７の上方に複数のＴＭＲ素子３０が並列に配置されている。各ＴＭＲ素子３０の磁気記録層３３は上部配線３５で接続され、各ＴＭＲ素子３０の磁化固着層３１は下部配線３７で接続され、いわゆる梯子型の構造となっている。そして、各ＴＭＲ素子３０の上方には、上部配線３５と離間して書き込みワード線３６が配置されている。また、ビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、下部配線３７に接続するコンタクト３４ａと上部配線３５に接続するコンタクト３４ｂとは、コンタクトフリンジ２８に接続されている。従って、梯子型の複数のＴＭＲ素子３０は、ビット線２７の穴２９を通って、コンタクト２６に接続されている。尚、コンタクト２６は、データ読み出し用のスイッチング素子である例えばＭＯＳトランジスタに接続されている。
【００６８】
このような本発明の第５の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第５の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００６９】
まず、半導体基板（図示せず）にＭＯＳトランジスタ（図示せず）が形成され、このＭＯＳトランジスタのソース／ドレイン拡散層（図示せず）に接続するコンタクト２６が形成される。
【００７０】
次に、ビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有するビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、ビット線２７とコンタクトフリンジ２８間は隙間が設けられ、ビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【００７１】
次に、コンタクトフリンジ２８に接続するコンタクト３４ａが形成される。次に、ビット線２７と離間して下部配線３７が形成され、この下部配線３７とコンタクト３４ａが接続される。そして、下部配線３７上に、複数のＴＭＲ素子３０が形成される。このＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【００７２】
次に、コンタクトフリンジ２８に接続するコンタクト３４ｂが形成される。次に、ＴＭＲ素子３０上に上部配線３５が形成され、この上部配線３５はコンタクト３４ｂに接続される。そして、上部配線３５と離間して、ＴＭＲ素子３０の上方に書き込みワード線３６が形成される。
【００７３】
以上のような本発明の第５の実施形態に係る磁気記憶装置は、次のような動作でデータの書き込み及び読み出しが行われる。以下に、第５の実施形態に係る磁気記憶装置の書き込み及び読み出し動作について簡単に説明する。
【００７４】
並列接続された複数のＴＭＲ素子３０のうち、任意のＴＭＲ素子３０にデータを書き込む場合は、ビット線２７及び書き込みワード線３６を選択し、これらビット線２７及び書き込みワード線３６にそれぞれ電流を流し、電流磁界を発生させる。これにより、ビット線２７及び書き込みワード線３６のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子３０にかかり、任意のＴＭＲ素子３０に“１”又は“０”のデータを書き込む。
【００７５】
任意のＴＭＲ素子３０に書き込まれたデータの読み出しは、次のように行われる。
【００７６】
第１のサイクルでは、並列接続された複数のＴＭＲ素子３０につながる読み出し用のＭＯＳトランジスタをオンにし、並列接続された複数のＴＭＲ素子３０に第１の読み出し電流を流す。そして、この時の第１の読み出し電流値をセンス回路で記憶する。その後、読み出し用のＭＯＳトランジスタをオフにし、この第１の読み出し電流をオフさせる。
【００７７】
次に、第２のサイクルでは、再び、ビット線２７及び書き込みワード線３６に電流を流し、任意のＴＭＲ素子３０に“１”又は“０”のデータを書き込む。その後、読み出し用のＭＯＳトランジスタをオフにし、この書き込み電流をオフさせる。
【００７８】
次に、第３のサイクルでは、再び、並列接続された複数のＴＭＲ素子３０につながる読み出し用のＭＯＳトランジスタをオンにし、並列接続された複数のＴＭＲ素子３０に第２の読み出し電流を流す。そして、この時の第２の読み出し電流値をセンス回路で記憶する。
【００７９】
その後、第１の読み出し電流値と第２の読み出し電流値とを比較する。ここで、書き込み時に期待値“１”の書き込みが行われた場合、第１及び第２の読み出し電流値が変わらなければ“１”が、第１及び第２の読み出し電流値が増加していれば“０”がもともと書き込まれていたことになる。一方、書き込み時に期待値“０”の書き込みが行われた場合、第１及び第２の読み出し電流値が変わらなければ“０”が、第１及び第２の読み出し電流値が増加していれば“１”がもともと書き込まれていたことになる。このようにして、もともとセルに書き込まれていたデータを読み出すことが可能になる。
【００８０】
最後に、第４のサイクルでは、イニシャル（初期）状態と同じデータが再び書き込まれるように、ビット線２７及びワード線３６に電流を流して、読み出し動作が終了する。
【００８１】
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【００８２】
さらに、第５の実施形態では、並列接続された複数のＴＭＲ素子３０毎に、読み出し用のＭＯＳトランジスタを設ければよい。従って、一つのＴＭＲ素子３０毎に読み出し用のＭＯＳトランジスタを設けている構造に比べて、メモリセル部の面積を縮小することができる。
【００８３】
尚、第５の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【００８４】
また、ビット線２７の隣り合う穴２９間に、図４、図８に示すような凹部１４を設けてもよい。この場合、凹部１４は、並列接続されたＴＭＲ素子３０の下方よりもＴＭＲ素子３０間の下方に設ける方が好ましい。
【００８５】
［第６の実施形態］
第６の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、複数のＴＭＲ素子を積層方向に積み上げて、これらのＴＭＲ素子を接続した構造である。
【００８６】
図１５は、本発明の第６の実施形態に係る磁気記憶装置の斜視図を示す。図１６は、本発明の第６の実施形態に係る磁気記憶装置の断面図を示す。以下に、第６の実施形態に係る磁気記憶装置の構造について説明する。
【００８７】
図１５、図１６に示すように、第６の実施形態に係る磁気記憶装置は、第１のビット線２７と第１の書き込みワード線３６とが交差して配置されている。第１のビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、第１のビット線２７と第１の書き込みワード線３６の交差部に、第１のビット線２７及び第１の書き込みワード線３６と離間して、第１のＴＭＲ素子３０が配置されている。この第１のＴＭＲ素子３０の磁化固着層３１には第１の下部配線３７が接続され、第１のＴＭＲ素子３０の磁気記録層３３には第１の上部配線３５が接続されている。
【００８８】
また、第１の書き込みワード線３６の上方には、第２のビット線２７’と第２の書き込みワード線３６’とが交差して配置されている。第２のビット線２７’には穴２９’が設けられ、この穴２９’内にコンタクトフリンジ２８’が設けられている。そして、第２のビット線２７’と第２の書き込みワード線３６’の交差部に、第２のビット線２７’及び第２の書き込みワード線３６’と離間して、第２のＴＭＲ素子３０’が配置されている。この第２のＴＭＲ素子３０’の磁化固着層３１’には第２の下部配線３７’が接続され、第２のＴＭＲ素子３０’の磁気記録層３３’には第２の上部配線３５’が接続されている。
【００８９】
第２の上部配線３５’は、コンタクト４０、コンタクトフリンジ２８’、コンタクト３９、第１の上部配線３５を介して、第１のＴＭＲ素子３０に接続されている。また、第２の下部配線３７’は、コンタクト３４’、コンタクトフリンジ２８’、コンタクト３８、第１の下部配線３７を介して、第１のＴＭＲ素子３０に接続されている。この第１のＴＭＲ素子３０は、第１の下部配線３７、コンタクト３４、コンタクトフリンジ２８、コンタクト２６を介して、ＭＯＳトランジスタ２４のソース／ドレイン拡散層２３に接続されている。このように、第１及び第２のＴＭＲ素子３０、３０’は第２のビット線２７’の穴２９’を通って接続されており、これら第１及び第２のＴＭＲ素子３０、３０’は第１のビット線２７の穴２９を通ってＭＯＳトランジスタ２４に接続されている。
【００９０】
このような本発明の第６の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第６の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００９１】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【００９２】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、第１のビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有する第１のビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、第１のビット線２７とコンタクトフリンジ２８間は隙間が設けられ、第１のビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【００９３】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、このコンタクト３４上に下部配線３７が形成される。この下部配線３７上に第１のＴＭＲ素子３０が形成される。この第１のＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【００９４】
次に、第１のＴＭＲ素子３０上に上部配線３５が形成され、この上部配線３５と離間して、第１のＴＭＲ素子３０の上方に第１の書き込みワード線３６が形成される。
【００９５】
次に、下部配線３７に接続するコンタクト３８と、上部配線３５に接続するコンタクト３９とが形成される。
【００９６】
次に、第２のビット線２７’及びコンタクトフリンジ２８’となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９’を有する第２のビット線２７’が形成されるとともに、穴２９’内にコンタクトフリンジ２８’が形成される。ここで、第２のビット線２７’とコンタクトフリンジ２８’間は隙間が設けられ、第２のビット線２７’とコンタクトフリンジ２８’は導通しない構造となる。
【００９７】
次に、コンタクトフリンジ２８’上にコンタクト３４’が形成され、このコンタクト３４’上に下部配線３７’が形成される。この下部配線３７’上に第２のＴＭＲ素子３０’が形成される。この第２のＴＭＲ素子３０’は、磁化固着層３１’と、磁気記録層３３’と、これら磁化固着層３１’及び磁気記録層３３’間のトンネル接合層３２’とからなる。
【００９８】
次に、コンタクトフリンジ２８’に接続するコンタクト４０が形成される。次に、コンタクト４０及び第２のＴＭＲ素子３０’上に上部配線３５’が形成され、この上部配線３５’と離間して、第２のＴＭＲ素子３０’の上方に第２の書き込みワード線３６’が形成される。
【００９９】
尚、以上のような本発明の第６の実施形態に係る磁気記憶装置は、第５の実施形態と同様の動作でデータの書き込み及び読み出しが行われる。
【０１００】
上記第６の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【０１０１】
さらに、第６の実施形態では、接続された複数のＴＭＲ素子３０、３０’毎に、読み出し用のＭＯＳトランジスタ２４を設ければよい。従って、第５の実施形態と同様、一つのＴＭＲ素子３０毎に読み出し用のＭＯＳトランジスタを設けている構造に比べて、メモリセル部の面積を縮小することができる。
【０１０２】
尚、第６の実施形態において、第１及び第２のＴＭＲ素子３０、３０’の接続は、上記構造に限定されない。例えば、図１７、図１８に示すように、第２のＴＭＲ素子３０’の上部配線３５’及び下部配線３７’は上記構造と同様にし、第１のＴＭＲ素子３０の上部配線３５及び下部配線３７のパターンを第２のＴＭＲ素子３０’の上部配線３５’及び下部配線３７’のパターンと反対にしてもよい。
【０１０３】
また、第６の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【０１０４】
また、第１のビット線２７の隣り合う穴２９間や、第２のビット線２７’の隣り合う穴２９’間に、図４、図８に示すような凹部１４を設けてもよい。この場合、凹部１４は、ＴＭＲ素子３０、３０’の下方以外の領域に設けることが好ましい。
【０１０５】
［第７の実施形態］
第７の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、複数のＴＭＲ素子を積層方向に積み上げて、これらのＴＭＲ素子を直列に接続した構造である。
【０１０６】
図１９は、本発明の第７の実施形態に係る磁気記憶装置の斜視図を示す。図２０は、本発明の第７の実施形態に係る磁気記憶装置の断面図を示す。以下に、第７の実施形態に係る磁気記憶装置の構造について説明する。
【０１０７】
図１９、図２０に示すように、第７の実施形態に係る磁気記憶装置は、第１のビット線２７と第１の書き込みワード線３６とが交差して配置されている。第１のビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、第１のビット線２７と第１の書き込みワード線３６の交差部に、第１のビット線２７及び第１の書き込みワード線３６と離間して、第１のＴＭＲ素子３０が配置されている。この第１のＴＭＲ素子３０の磁化固着層３１には第１の下部配線３７が接続され、第１のＴＭＲ素子３０の磁気記録層３３には第１の上部配線３５が接続されている。
【０１０８】
また、第１の書き込みワード線３６の上方には、第２のビット線２７’と第２の書き込みワード線３６’とが交差して配置されている。第２のビット線２７’には穴２９’が設けられ、この穴２９’内にコンタクトフリンジ２８’が設けられている。そして、第２のビット線２７’と第２の書き込みワード線３６’の交差部に、第２のビット線２７’及び第２の書き込みワード線３６’と離間して、第２のＴＭＲ素子３０’が配置されている。この第２のＴＭＲ素子３０’の磁化固着層３１’には第２の下部配線３７’が接続され、第２のＴＭＲ素子３０’の磁気記録層３３’には第２の上部配線３５’が接続されている。
【０１０９】
第２の下部配線３７’は、コンタクト３４’、コンタクトフリンジ２８’、コンタクト３９、第１の上部配線３５を介して、第１のＴＭＲ素子３０に接続されている。この第１のＴＭＲ素子３０は、第１の下部配線３７、コンタクト３４、コンタクトフリンジ２８、コンタクト２６を介して、ＭＯＳトランジスタ２４のソース／ドレイン拡散層２３に接続されている。このように、第１及び第２のＴＭＲ素子３０、３０’は第２のビット線２７’の穴２９’を通って直列に接続されており、これら第１及び第２のＴＭＲ素子３０、３０’は第１のビット線２７の穴２９を通ってＭＯＳトランジスタ２４に接続されている。
【０１１０】
このような本発明の第７の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第７の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【０１１１】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【０１１２】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、第１のビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有する第１のビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、第１のビット線２７とコンタクトフリンジ２８間は隙間が設けられ、第１のビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【０１１３】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、このコンタクト３４上に下部配線３７が形成される。この下部配線３７上に第１のＴＭＲ素子３０が形成される。この第１のＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【０１１４】
次に、第１のＴＭＲ素子３０上に上部配線３５が形成され、この上部配線３５と離間して、第１のＴＭＲ素子３０の上方に第１の書き込みワード線３６が形成される。次に、下部配線３７に接続するコンタクト３９が形成される。
【０１１５】
次に、第２のビット線２７’及びコンタクトフリンジ２８’となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９’を有する第２のビット線２７’が形成されるとともに、穴２９’内にコンタクトフリンジ２８’が形成される。ここで、第２のビット線２７’とコンタクトフリンジ２８’間は隙間が設けられ、第２のビット線２７’とコンタクトフリンジ２８’は導通しない構造となる。
【０１１６】
次に、コンタクトフリンジ２８’上にコンタクト３４’が形成され、このコンタクト３４’上に下部配線３７’が形成される。この下部配線３７’上に第２のＴＭＲ素子３０’が形成される。この第２のＴＭＲ素子３０’は、磁化固着層３１’と、磁気記録層３３’と、これら磁化固着層３１’及び磁気記録層３３’間のトンネル接合層３２’とからなる。
【０１１７】
次に、第２のＴＭＲ素子３０’上に上部配線３５’が形成され、この上部配線３５’と離間して、第２のＴＭＲ素子３０’の上方に第２の書き込みワード線３６’が形成される。
【０１１８】
尚、以上のような本発明の第７の実施形態に係る磁気記憶装置は、第５の実施形態と同様の動作でデータの書き込み及び読み出しが行われる。
【０１１９】
上記第７の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【０１２０】
さらに、第７の実施形態では、直列接続されたＴＭＲ素子３０、３０’毎に、読み出し用のＭＯＳトランジスタ２４を設ければよい。従って、第５及び第６の実施形態と同様、一つのＴＭＲ素子３０毎に読み出し用のＭＯＳトランジスタを設けている構造に比べて、メモリセル部の面積を縮小することができる。
【０１２１】
尚、第７の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【０１２２】
また、ビット線２７の隣り合う穴２９間やビット線２７’の隣り合う穴２９’間に、図４、図８に示すような凹部１４を設けてもよい。この場合、凹部１４は、ＴＭＲ素子３０、３０’の下方以外の領域に設けることが好ましい。
【０１２３】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【０１２４】
例えば、第２の実施形態に係る配線の構造を、図２１に示すように、例えばＤＲＡＭのような多層配線を備えた半導体装置に適用することも可能である。この場合も、各配線６６、７０、７４内に穴６８、７２、７６が設けられ、この穴６８、７２、７６内にコンタクトフリンジ６７、７１、７５を備えたコンタクト６５、６９、７３が通される。尚、各配線６６、７０、７４は、例えば大電流の流れる方向性を持った電流配線である。
【０１２５】
例えば、第３乃至第７の実施形態において、磁気記憶装置における記憶素子としてＴＭＲ素子を用いたが、このＴＭＲ素子の代わりに、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto Resistive）素子を用いることも可能である。
【０１２６】
例えば、第３乃至第７の実施形態において、記憶素子として、１層のトンネル接合層からなる１重接合構造のＴＭＲ素子を用いたが、２層のトンネル接合層からなる２重接合構造のＴＭＲ素子を用いてもよい。
【０１２７】
例えば、第３乃至第７の実施形態において、データ読み出し用のスイッチング素子としてＭＯＳトランジスタ２４を用いたがこれに限定されず、例えばダイオードを用いてもよい。
【０１２８】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２９】
【発明の効果】
以上説明したように本発明によれば、デバイス面積の縮小が可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる多層構造の半導体装置を示す斜視図。
【図２】本発明の第１の実施形態に係わる配線を示す斜視図、平面図、断面図。
【図３】本発明の第１の実施形態に係わる配線及びコンタクトを示す斜視図、平面図、断面図。
【図４】本発明の第１の実施形態に係わる凹部を設けた配線を示す平面図。
【図５】本発明の第２の実施形態に係わる多層構造の半導体装置を示す斜視図。
【図６】本発明の第２の実施形態に係わる配線を示す斜視図、平面図、断面図。
【図７】本発明の第２の実施形態に係わる配線及びコンタクトを示す斜視図、平面図、断面図。
【図８】本発明の第２の実施形態に係わる凹部を設けた配線を示す平面図。
【図９】本発明の第３の実施形態に係わる磁気記憶装置を示す斜視図。
【図１０】本発明の第３の実施形態に係わる磁気記憶装置を示す断面図。
【図１１】本発明の第４の実施形態に係わる磁気記憶装置を示す斜視図。
【図１２】本発明の第４の実施形態に係わる磁気記憶装置を示す断面図。
【図１３】本発明の第５の実施形態に係わる磁気記憶装置を示す斜視図。
【図１４】本発明の第５の実施形態に係わる磁気記憶装置を示す断面図。
【図１５】本発明の第６の実施形態に係わる磁気記憶装置を示す斜視図。
【図１６】本発明の第６の実施形態に係わる磁気記憶装置を示す断面図。
【図１７】本発明の第６の実施形態に係わる他の磁気記憶装置を示す斜視図。
【図１８】本発明の第６の実施形態に係わる他の磁気記憶装置を示す断面図。
【図１９】本発明の第７の実施形態に係わる磁気記憶装置を示す斜視図。
【図２０】本発明の第７の実施形態に係わる磁気記憶装置を示す断面図。
【図２１】本発明の他の実施形態に係わる多層配線構造の半導体装置を示す斜視図。
【図２２】従来技術による多層構造の太い配線を有する半導体装置を示す斜視図。
【図２３】従来技術による太い配線を有する半導体装置を示す平面図。
【図２４】従来技術による磁気記憶装置を示す断面図。
【図２５】従来技術による磁気記憶装置を示す平面図。
【符号の説明】
１１、１１ａ、１１ｂ、１１ｃ、６６、７０、７４…配線、
１２、２６、３４、３４ａ、３４ｂ、３４’、３９、３９’、４０、４０’、６５、６９、７３、…コンタクト、
１３、１３ａ、１３ｂ、１３ｃ、２９、２９’、６８、７２、７６…穴、
１４…凹部、
１５、２８、２８’、６７、７１、７５…コンタクトフリンジ、
２１、６１…半導体基板、
２２、６２…ゲート電極、
２３、６３…ソース／ドレイン拡散層、
２４、６４…ＭＯＳトランジスタ、
２５…絶縁膜、
２７、２７’…書き込み及び読み出しビット線、
２７ａ…書き込みビット線、
２７ｂ…読み出しビット線、
３０、３０’…ＴＭＲ素子、
３１、３１’…磁化固着層、
３２、３２’…トンネル接合層、
３３、３３’…磁気記録層、
３５、３５’…上部配線、
３６、３６’…書き込みワード線、
３７、３７’…下部配線。
【発明の属する技術分野】
本発明は、太い配線幅の配線を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
多層配線構造の半導体装置では、図２２に示すように、大電流を流すために太い配線１１１、１１２が必要な場合がある。このような太い配線１１１、１１２間には、この太い配線１１１、１１２と非道通の配線、特にＶｉａ１１３等の縦型配線、が配置されていることがある。この場合、図２３に示すように、太い配線１１１、１１２の配線幅Ｘ、Ｖｉａ１１３の幅Ｙ、太い配線１１１、１１２とＶｉａ１１３との距離Ｚの合わせ余裕等が重なり、半導体装置の面積が増大してしまうという問題があった。
【０００３】
また、トンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）のような磁気記憶装置でも、太い配線が必要な箇所があり、上記半導体装置と同様の問題が生じる場合がある。
【０００４】
つまり、図２４に示すように、磁気記憶装置では、ビット線１２７とワード線１３６との交点に記憶素子であるＴＭＲ素子１３０が配置され、このＴＭＲ素子１３０にデータが書き込まれる。この書き込みの際、ビット線１２７とワード線１３６には大電流を流す必要がある。このため、ビット線１２７とワード線１３６の配線幅はある程度太くする必要がある。
【０００５】
また、図２５に示すように、一般的に、書き込み配線であるビット線１２７とワード線１３６は、ＴＭＲ素子１３０を覆う必要がある。ここで、ＴＭＲ素子１３０は、磁区の最適化を図るため、細長く形成されることが多い。従って、ＴＭＲ素子１３０がワード線１３６の延在方向（矢印方向）に細長く形成された場合は、このＴＭＲ素子１３０の幅Ｐにしたがって、ビット線１２７の配線幅Ｑを太くする必要がある。
【０００６】
このように、磁気記憶装置においても、ビット線１２７及びワード線１３６の配線幅が太いことにより、上記半導体装置と同様に、デバイスの面積が増大してしまうという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、デバイス面積の縮小が可能な半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００９】
本発明の第１の視点による半導体装置は、第１の貫通穴を有する第１の配線と、前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、前記第１の貫通穴内に前記第１の配線と離間して配置されたコンタクトフリンジとを具備する。
【００１０】
本発明の第２の視点による半導体装置の製造方法は、第１の貫通穴を有する第１の配線を形成する工程と、前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材を形成する工程と、前記第１の貫通穴内に前記第１の配線と離間するコンタクトフリンジを形成する工程とを含む。
【００１１】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施形態］
第１の実施形態は、太い配線に穴を設け、この穴に配線と非道通のコンタクトを通すものである。
【００１３】
図１は、本発明の第１の実施形態に係る多層構造の半導体装置の斜視図を示す。図２（ａ）は、本発明の第１の実施形態に係る配線の斜視図を示す。図２（ｂ）は、本発明の第１の実施形態に係る配線の平面図を示す。図２（ｃ）は、図２（ｂ）のIIＣ−IIＣ線に沿った配線の断面図を示す。図３（ａ）は、本発明の第１の実施形態に係る配線及びコンタクトの斜視図を示す。図３（ｂ）は、本発明の第１の実施形態に係る配線及びコンタクトの平面図を示す。図３（ｃ）は、図３（ｂ）のIIIＣ−IIIＣ線に沿った配線及びコンタクトの断面図を示す。以下に、第１の実施形態に係る半導体装置の構造について説明する。
【００１４】
図１に示すように、第１の実施形態に係る多層構造の半導体装置では、配線幅の太い第１乃至第３の配線１１ａ、１１ｂ、１１ｃと、これら第１乃至第３の配線１１ａ、１１ｂ、１１ｃと導通しないコンタクト１２のような縦配線とが存在する場合、第１乃至第３の配線１１ａ、１１ｂ、１１ｃに穴１３ａ、１３ｂ、１３ｃをそれぞれ設け、この穴１３ａ、１３ｂ、１３ｃにコンタクト１２を通している。
【００１５】
具体的には、図２（ａ）、（ｂ）、（ｃ）に示すように、例えば大電流を流す必要のある配線幅の太い配線１１に、複数の穴１３が設けられている。これらの穴１３は、配線１１を貫通し、例えば等間隔に離間している。また、穴１３の形状に限定はなく、例えば四角形や円形になっている。
【００１６】
そして、図３（ａ）、（ｂ）、（ｃ）に示すように、配線１１の穴１３には、コンタクト１２が通される。ここで、コンタクト１２は配線１１と非道通であるため、コンタクト１２と配線１１とは離間して配置されている。このコンタクト１２と配線１１間には、例えば絶縁膜（図示せず）が埋め込まれる。
【００１７】
尚、配線１１の幅は穴１３の部分で実質的に細くなるため、配線抵抗が高くなるおそれがある。従って、穴１３は、この配線抵抗の上昇が問題とならない大きさに設定することが必要となる。
【００１８】
このような本発明の第１の実施形態に係る半導体装置は、次のような方法で形成される。以下に、第１の実施形態に係る半導体装置の一部の製造方法について簡単に説明する。
【００１９】
まず、図２（ｃ）に示すように、配線１１用の配線材が形成され、この配線材が配線１１及び穴１３の形状に、例えばリソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いてパターニングされる。次に、穴１３内及び配線１１上に絶縁膜（図示せず）が形成される。その後、絶縁膜の一部が除去され、コンタクト１２用の溝が穴１３内に形成される。そして、この溝にコンタクト材が埋め込まれることにより、図３（ｃ）に示すように、穴１３を通過するコンタクト１２が形成される。
【００２０】
そして、上記の工程を繰り返すことにより多層配線が形成され、図１に示すように、第１乃至第３の配線１１ａ、１１ｂ、１１ｃ内の穴１３ａ、１３ｂ、１３ｃを通過するコンタクト１２が形成される。
【００２１】
上記第１の実施形態によれば、太い配線幅を必要とする多層配線を形成する場合、配線幅の太い配線１１内に穴１３を設け、この穴１３に配線１１と離間してコンタクト１２を通している。このため、デバイス面積は、配線１１の幅だけで決まり、デバイス面積の増大を最小限にすることができ、微細化に有利となる。
【００２２】
また、一般に、大電流を流す配線は、専有面積が増大するため、多層配線の下層部には配置されず、最上層部に配置されることが多い。しかし、第１の実施形態の構造を用いた場合は、占有面積を小さく抑えることができるため、多層配線の下層部にも大電流を流す配線１１を配置することが可能となる。
【００２３】
尚、第１の実施形態において、配線１１は上述したパターンに限定されず、種々変形することも可能である。例えば、図４に示すように、配線１１における隣り合う穴１３の間に、凹部１４を形成してもよい。この場合、上記第１の実施形態における効果だけでなく、さらに、電流経路を調整することが可能となる。
【００２４】
［第２の実施形態］
第２の実施形態は、第１の実施形態に係る配線において、穴内にコンタクトフリンジをさらに設けたものである。尚、第２の実施形態では、第１の実施形態と異なる点についてのみ説明する。
【００２５】
図５は、本発明の第２の実施形態に係る多層構造の半導体装置の斜視図を示す。図６（ａ）は、本発明の第２の実施形態に係る配線の斜視図を示す。図６（ｂ）は、本発明の第２の実施形態に係る配線の平面図を示す。図６（ｃ）は、図６（ｂ）のVIＣ−VIＣ線に沿った配線の断面図を示す。図７（ａ）は、本発明の第２の実施形態に係る配線及びコンタクトの斜視図を示す。図７（ｂ）は、本発明の第２の実施形態に係る配線及びコンタクトの平面図を示す。図７（ｃ）は、図７（ｂ）のVIIＣ−VIIＣ線に沿った配線及びコンタクトの断面図を示す。以下に、第２の実施形態に係る半導体装置の構造について説明する。
【００２６】
図５乃至図７に示すように、第１の実施形態と異なる点は、配線１１の穴１３内において、コンタクト１２にコンタクトフリンジ１５を設けた点である。このコンタクトフリンジ１５は、配線１１と同じ材料で形成され、配線１１と離間して設けられている。
【００２７】
このような本発明の第２の実施形態に係る半導体装置は、次のような方法で形成される。以下に、第２の実施形態に係る半導体装置の一部の製造方法について簡単に説明する。
【００２８】
まず、図６（ｃ）に示すように、配線１１用の配線材が形成され、この配線材が配線１１、穴１３及びコンタクトフリンジ１５の形状に、例えばリソグラフィ及びＲＩＥを用いてパターニングされる。次に、コンタクトフリンジ１５と配線１１間の隙間及び配線１１上に絶縁膜（図示せず）が形成される。その後、絶縁膜の一部が除去され、コンタクトフリンジ１５を露出するコンタクト１２用の溝が形成される。そして、この溝にコンタクト材が埋め込まれることにより、図７（ｃ）に示すように、コンタクトフリンジ１５に接続するコンタクト１２が形成される。
【００２９】
そして、上記の工程を繰り返すことにより多層配線が形成され、図５に示すように、第１乃至第３の配線１１ａ、１１ｂ、１１ｃ内の穴１３ａ、１３ｂ、１３ｃを通過し、コンタクトフリンジ１５を備えたコンタクト１２が形成される。
【００３０】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、以下のような効果をさらに得ることができる。
【００３１】
第１の実施形態では、コンタクト１２は穴１３を貫通するように形成するため、コンタクト１２用の溝の深さは、配線１１の厚さと上下の配線間の距離とを足し合わせたものとなっている。これに対し、第２の実施形態では、コンタクト１２はコンタクトフリンジ１５上に形成するため、コンタクト１２用の溝の深さは、上下の配線間の距離のみとなる。従って、第２の実施形態は、第１の実施形態のような深いコンタクト１２を形成する必要がなく、通常の配線間を接続するコンタクトと同じ深さで形成できる。このため、通常のコンタクトプロセスを用いることができる上に、深いコンタクトの形成で生じることのあるボイドの発生も防止できる。
【００３２】
尚、第２の実施形態において、配線１１は上述したパターンに限定されず、種々変形することも可能である。例えば、図８に示すように、配線１１における隣り合う穴１３の間に、凹部１４を形成してもよい。この場合、上記第２の実施形態における効果だけでなく、さらに、電流経路を調整することが可能となる。
【００３３】
［第３の実施形態］
第３の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものである。この磁気記憶装置は、例えばトンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）である。そして、第３の実施形態に係るＭＲＡＭの構造は、ＴＭＲ素子がビット線と書き込みワード線との交点に配置されたものである。
【００３４】
図９は、本発明の第３の実施形態に係る磁気記憶装置の斜視図を示す。図１０は、本発明の第３の実施形態に係る磁気記憶装置の断面図を示す。以下に、第３の実施形態に係る磁気記憶装置の構造について説明する。
【００３５】
図９、図１０に示すように、第３の実施形態に係る磁気記憶装置は、ビット線２７と書き込みワード線３６とが交差して配置され、これらビット線２７と書き込みワード線３６の交差部のビット線２７上にＴＭＲ素子３０が配置されている。ビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、ＴＭＲ素子３０に接続する上部配線３５はコンタクト３４に接続され、このコンタクト３４はコンタクトフリンジ２８に接続され、このコンタクトフリンジ２８はコンタクト２６に接続され、このコンタクト２６はＭＯＳトランジスタ２４のソース／ドレイン拡散層２３に接続されている。従って、ＴＭＲ素子３０は、ビット線２７の穴２９を通って、データ読み出し用のＭＯＳトランジスタ２４と接続されている。
【００３６】
このような本発明の第３の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第３の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００３７】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【００３８】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、ビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有するビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、ビット線２７とコンタクトフリンジ２８間は隙間が設けられ、ビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【００３９】
次に、ビット線２７上にＴＭＲ素子３０が形成される。このＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【００４０】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、コンタクト３４及びＴＭＲ素子３０上に上部配線３５が形成される。次に、上部配線３５と離間して、ＴＭＲ素子３０の上方に書き込みワード線３６が形成される。
【００４１】
以上のような本発明の第３の実施形態に係る磁気記憶装置は、次のような動作でデータの書き込み及び読み出しが行われる。以下に、第３の実施形態に係る磁気記憶装置の書き込み及び読み出し動作について簡単に説明する。
【００４２】
ＴＭＲ素子３０にデータを書き込む場合は、ビット線２７及び書き込みワード線３６を選択し、これらビット線２７及び書き込みワード線３６にそれぞれ電流を流し、電流磁界を発生させる。これにより、ビット線２７及び書き込みワード線３６のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子３０にかかり、ＴＭＲ素子３０に“１”又は“０”のデータが書き込まれる。
【００４３】
ＴＭＲ素子３０に書き込まれたデータを読み出す場合は、ＴＭＲ素子３０につながるＭＯＳトランジスタ２４をオンにし、ＴＭＲ素子３０〜上部配線３５〜コンタクト３４〜コンタクトフリンジ２８〜コンタクト２６〜ソース／ドレイン拡散層２３に電流を流す。これにより、ＴＭＲ素子３０の抵抗値を読みとり、“１”又は“０”のデータの判断が行われる。
【００４４】
上記第３の実施形態によれば、第１の実施形態と同様、デバイス面積を縮小することができ、微細化に有利となる。つまり、磁気記憶装置では、ＴＭＲ素子３０にデータを書き込む際に用いる書き込み配線（ビット線２７、ワード線３６）は、大電流を流すため太くなる。このような場合であっても、ビット線２７に穴２９を設け、この穴２９にビット線２７と離間してコンタクト３４、２６を通している。このため、コンタクト３４、２６の占有面積や合わせ余裕量等の分だけ、メモリセル部の占有面積を縮小することができる。
【００４５】
また、第２の実施形態と同様に、コンタクトフリンジ２８を設けているため、通常のコンタクトプロセスを用いることができる上に、深いコンタクトの形成で生じることのあるボイドの発生も防止できる。
【００４６】
さらに、第３の実施形態に係る磁気記憶装置では、書き込みワード線３６をＴＭＲ素子３０の上方に配置している。このため、書き込みワード線３６の周囲に他の配線やコンタクト等が位置する可能性が低い。従って、図２４に示す従来の構造に比べて、書き込みワード線３６の位置の制約が少なく、書き込みワード線３６をさらに太くすることができる。
【００４７】
尚、第３の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【００４８】
また、ビット線２７内に、電流の流れる方向に穴２９を複数個設けてもよい。この場合、ビット線２７の隣り合う穴２９間に、図４、図８に示すような凹部１４を設けてもよい。ここで、凹部１４は、ＴＭＲ素子３０直下以外の領域に設けることが好ましい。
【００４９】
［第４の実施形態］
第４の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、ＴＭＲ素子がコンタクトフリンジと書き込みワード線との交点に配置されたものである。
【００５０】
図１１は、本発明の第４の実施形態に係る磁気記憶装置の斜視図を示す。図１２は、本発明の第４の実施形態に係る磁気記憶装置の断面図を示す。以下に、第４の実施形態に係る磁気記憶装置の構造について説明する。
【００５１】
図１１、図１２に示すように、第４の実施形態に係る磁気記憶装置は、書き込みビット線２７ａには穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。このコンタクトフリンジ２８の上方に、書き込みビット線２７ａと交差する書き込みワード線３６が配置されている。そして、コンタクトフリンジ２８と書き込みワード線３６間にＴＭＲ素子３０が配置されている。また、コンタクトフリンジ２８にはコンタクト２６、３４がそれぞれ接続され、コンタクト２６はＭＯＳトランジスタのソース／ドレイン拡散層２３に接続される。また、コンタクト３４は、下部配線３７を介してＴＭＲ素子３０に接続され、このＴＭＲ素子３０上には読み出しビット線２７ｂが配置されている。従って、コンタクトフリンジ２８の上方に配置されたＴＭＲ素子３０は、書き込みビット線２７ａの穴２９を通って、ＭＯＳトランジスタ２４と接続されている。
【００５２】
このような本発明の第４の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第４の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００５３】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【００５４】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、書き込みビット線２７ａ及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有する書き込みビット線２７ａが形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、書き込みビット線２７ａとコンタクトフリンジ２８間は隙間が設けられ、書き込みビット線２７ａとコンタクトフリンジ２８は導通しない構造となる。
【００５５】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、このコンタクト３４上に下部配線３７が形成される。この下部配線３７上にＴＭＲ素子３０が形成され、このＴＭＲ素子３０上に読み出しビット線２７ｂが形成される。次に、読み出しビット線２７ｂと離間して、ＴＭＲ素子３０の上方に書き込みワード線３６が形成される。
【００５６】
以上のような本発明の第４の実施形態に係る磁気記憶装置は、次のような動作でデータの書き込み及び読み出しが行われる。以下に、第４の実施形態に係る磁気記憶装置の書き込み及び読み出し動作について簡単に説明する。
【００５７】
ＴＭＲ素子３０にデータを書き込む場合は、書き込みビット線２７ａ及び書き込みワード線３６を選択し、これら書き込みビット線２７ａ及び書き込みワード線３６にそれぞれ電流を流し、電流磁界を発生させる。これにより、書き込みビット線２７ａ及び書き込みワード線３６のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子３０にかかり、ＴＭＲ素子３０に“１”又は“０”のデータが書き込まれる。
【００５８】
ＴＭＲ素子３０に書き込まれたデータを読み出す場合は、ＴＭＲ素子３０につながるＭＯＳトランジスタ２４をオンにし、読み出しビット線２７ｂ〜ＴＭＲ素子３０〜下部配線３７〜コンタクト３４〜コンタクトフリンジ２８〜コンタクト２６〜ソース／ドレイン拡散層２３に電流を流す。これにより、ＴＭＲ素子３０の抵抗値を読みとり、“１”又は“０”のデータの判断が行われる。
【００５９】
尚、第４の実施形態では、ＴＭＲ素子３０は、書き込みビット線２７ａの穴２９の上方に配置されている。このため、ＴＭＲ素子３０にデータを書き込む際、書き込みビット線２７ａからの電流磁界が小さくなるとも考えられるが、書き込みビット線２７ａは書き込みワード線３６の延在方向に十分な太さの幅を有しており、穴２９の周囲の書き込みビット線２７ａから十分な大きさの電流磁界を発生させることができる。
【００６０】
上記第４の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【００６１】
さらに、第４の実施形態では、ＴＭＲ素子３０をコンタクトフリンジ２８の上方に配置している。このため、第３の実施形態に比べて、メモリセル部の横方向の面積を縮小することができる。
【００６２】
尚、第４の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【００６３】
また、書き込みビット線２７ａ内に、電流の流れる方向に穴２９を複数個設けてもよい。この場合、書き込みビット線２７ａ内の隣り合う穴２９間に、図４、図８に示すような凹部１４を設けてもよい。
【００６４】
また、読み出しビット線２７ｂは、書き込みビット線２７ａのように引き延ばさずに、図１０の上部配線３５のように短くし、ＴＭＲ素子３０の脇で書き込みビット線２７ａに接続してもよい。
【００６５】
［第５の実施形態］
第５の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、複数のＴＭＲ素子を上下の配線で並列に接続し、いわゆる梯子型の構造になっているものである。
【００６６】
図１３は、本発明の第５の実施形態に係る磁気記憶装置の斜視図を示す。図１４は、本発明の第５の実施形態に係る磁気記憶装置の断面図を示す。以下に、第５の実施形態に係る磁気記憶装置の構造について説明する。
【００６７】
図１３、図１４に示すように、第５の実施形態に係る磁気記憶装置は、ビット線２７の上方に複数のＴＭＲ素子３０が並列に配置されている。各ＴＭＲ素子３０の磁気記録層３３は上部配線３５で接続され、各ＴＭＲ素子３０の磁化固着層３１は下部配線３７で接続され、いわゆる梯子型の構造となっている。そして、各ＴＭＲ素子３０の上方には、上部配線３５と離間して書き込みワード線３６が配置されている。また、ビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、下部配線３７に接続するコンタクト３４ａと上部配線３５に接続するコンタクト３４ｂとは、コンタクトフリンジ２８に接続されている。従って、梯子型の複数のＴＭＲ素子３０は、ビット線２７の穴２９を通って、コンタクト２６に接続されている。尚、コンタクト２６は、データ読み出し用のスイッチング素子である例えばＭＯＳトランジスタに接続されている。
【００６８】
このような本発明の第５の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第５の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００６９】
まず、半導体基板（図示せず）にＭＯＳトランジスタ（図示せず）が形成され、このＭＯＳトランジスタのソース／ドレイン拡散層（図示せず）に接続するコンタクト２６が形成される。
【００７０】
次に、ビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有するビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、ビット線２７とコンタクトフリンジ２８間は隙間が設けられ、ビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【００７１】
次に、コンタクトフリンジ２８に接続するコンタクト３４ａが形成される。次に、ビット線２７と離間して下部配線３７が形成され、この下部配線３７とコンタクト３４ａが接続される。そして、下部配線３７上に、複数のＴＭＲ素子３０が形成される。このＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【００７２】
次に、コンタクトフリンジ２８に接続するコンタクト３４ｂが形成される。次に、ＴＭＲ素子３０上に上部配線３５が形成され、この上部配線３５はコンタクト３４ｂに接続される。そして、上部配線３５と離間して、ＴＭＲ素子３０の上方に書き込みワード線３６が形成される。
【００７３】
以上のような本発明の第５の実施形態に係る磁気記憶装置は、次のような動作でデータの書き込み及び読み出しが行われる。以下に、第５の実施形態に係る磁気記憶装置の書き込み及び読み出し動作について簡単に説明する。
【００７４】
並列接続された複数のＴＭＲ素子３０のうち、任意のＴＭＲ素子３０にデータを書き込む場合は、ビット線２７及び書き込みワード線３６を選択し、これらビット線２７及び書き込みワード線３６にそれぞれ電流を流し、電流磁界を発生させる。これにより、ビット線２７及び書き込みワード線３６のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子３０にかかり、任意のＴＭＲ素子３０に“１”又は“０”のデータを書き込む。
【００７５】
任意のＴＭＲ素子３０に書き込まれたデータの読み出しは、次のように行われる。
【００７６】
第１のサイクルでは、並列接続された複数のＴＭＲ素子３０につながる読み出し用のＭＯＳトランジスタをオンにし、並列接続された複数のＴＭＲ素子３０に第１の読み出し電流を流す。そして、この時の第１の読み出し電流値をセンス回路で記憶する。その後、読み出し用のＭＯＳトランジスタをオフにし、この第１の読み出し電流をオフさせる。
【００７７】
次に、第２のサイクルでは、再び、ビット線２７及び書き込みワード線３６に電流を流し、任意のＴＭＲ素子３０に“１”又は“０”のデータを書き込む。その後、読み出し用のＭＯＳトランジスタをオフにし、この書き込み電流をオフさせる。
【００７８】
次に、第３のサイクルでは、再び、並列接続された複数のＴＭＲ素子３０につながる読み出し用のＭＯＳトランジスタをオンにし、並列接続された複数のＴＭＲ素子３０に第２の読み出し電流を流す。そして、この時の第２の読み出し電流値をセンス回路で記憶する。
【００７９】
その後、第１の読み出し電流値と第２の読み出し電流値とを比較する。ここで、書き込み時に期待値“１”の書き込みが行われた場合、第１及び第２の読み出し電流値が変わらなければ“１”が、第１及び第２の読み出し電流値が増加していれば“０”がもともと書き込まれていたことになる。一方、書き込み時に期待値“０”の書き込みが行われた場合、第１及び第２の読み出し電流値が変わらなければ“０”が、第１及び第２の読み出し電流値が増加していれば“１”がもともと書き込まれていたことになる。このようにして、もともとセルに書き込まれていたデータを読み出すことが可能になる。
【００８０】
最後に、第４のサイクルでは、イニシャル（初期）状態と同じデータが再び書き込まれるように、ビット線２７及びワード線３６に電流を流して、読み出し動作が終了する。
【００８１】
上記第５の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【００８２】
さらに、第５の実施形態では、並列接続された複数のＴＭＲ素子３０毎に、読み出し用のＭＯＳトランジスタを設ければよい。従って、一つのＴＭＲ素子３０毎に読み出し用のＭＯＳトランジスタを設けている構造に比べて、メモリセル部の面積を縮小することができる。
【００８３】
尚、第５の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【００８４】
また、ビット線２７の隣り合う穴２９間に、図４、図８に示すような凹部１４を設けてもよい。この場合、凹部１４は、並列接続されたＴＭＲ素子３０の下方よりもＴＭＲ素子３０間の下方に設ける方が好ましい。
【００８５】
［第６の実施形態］
第６の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、複数のＴＭＲ素子を積層方向に積み上げて、これらのＴＭＲ素子を接続した構造である。
【００８６】
図１５は、本発明の第６の実施形態に係る磁気記憶装置の斜視図を示す。図１６は、本発明の第６の実施形態に係る磁気記憶装置の断面図を示す。以下に、第６の実施形態に係る磁気記憶装置の構造について説明する。
【００８７】
図１５、図１６に示すように、第６の実施形態に係る磁気記憶装置は、第１のビット線２７と第１の書き込みワード線３６とが交差して配置されている。第１のビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、第１のビット線２７と第１の書き込みワード線３６の交差部に、第１のビット線２７及び第１の書き込みワード線３６と離間して、第１のＴＭＲ素子３０が配置されている。この第１のＴＭＲ素子３０の磁化固着層３１には第１の下部配線３７が接続され、第１のＴＭＲ素子３０の磁気記録層３３には第１の上部配線３５が接続されている。
【００８８】
また、第１の書き込みワード線３６の上方には、第２のビット線２７’と第２の書き込みワード線３６’とが交差して配置されている。第２のビット線２７’には穴２９’が設けられ、この穴２９’内にコンタクトフリンジ２８’が設けられている。そして、第２のビット線２７’と第２の書き込みワード線３６’の交差部に、第２のビット線２７’及び第２の書き込みワード線３６’と離間して、第２のＴＭＲ素子３０’が配置されている。この第２のＴＭＲ素子３０’の磁化固着層３１’には第２の下部配線３７’が接続され、第２のＴＭＲ素子３０’の磁気記録層３３’には第２の上部配線３５’が接続されている。
【００８９】
第２の上部配線３５’は、コンタクト４０、コンタクトフリンジ２８’、コンタクト３９、第１の上部配線３５を介して、第１のＴＭＲ素子３０に接続されている。また、第２の下部配線３７’は、コンタクト３４’、コンタクトフリンジ２８’、コンタクト３８、第１の下部配線３７を介して、第１のＴＭＲ素子３０に接続されている。この第１のＴＭＲ素子３０は、第１の下部配線３７、コンタクト３４、コンタクトフリンジ２８、コンタクト２６を介して、ＭＯＳトランジスタ２４のソース／ドレイン拡散層２３に接続されている。このように、第１及び第２のＴＭＲ素子３０、３０’は第２のビット線２７’の穴２９’を通って接続されており、これら第１及び第２のＴＭＲ素子３０、３０’は第１のビット線２７の穴２９を通ってＭＯＳトランジスタ２４に接続されている。
【００９０】
このような本発明の第６の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第６の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【００９１】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【００９２】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、第１のビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有する第１のビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、第１のビット線２７とコンタクトフリンジ２８間は隙間が設けられ、第１のビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【００９３】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、このコンタクト３４上に下部配線３７が形成される。この下部配線３７上に第１のＴＭＲ素子３０が形成される。この第１のＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【００９４】
次に、第１のＴＭＲ素子３０上に上部配線３５が形成され、この上部配線３５と離間して、第１のＴＭＲ素子３０の上方に第１の書き込みワード線３６が形成される。
【００９５】
次に、下部配線３７に接続するコンタクト３８と、上部配線３５に接続するコンタクト３９とが形成される。
【００９６】
次に、第２のビット線２７’及びコンタクトフリンジ２８’となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９’を有する第２のビット線２７’が形成されるとともに、穴２９’内にコンタクトフリンジ２８’が形成される。ここで、第２のビット線２７’とコンタクトフリンジ２８’間は隙間が設けられ、第２のビット線２７’とコンタクトフリンジ２８’は導通しない構造となる。
【００９７】
次に、コンタクトフリンジ２８’上にコンタクト３４’が形成され、このコンタクト３４’上に下部配線３７’が形成される。この下部配線３７’上に第２のＴＭＲ素子３０’が形成される。この第２のＴＭＲ素子３０’は、磁化固着層３１’と、磁気記録層３３’と、これら磁化固着層３１’及び磁気記録層３３’間のトンネル接合層３２’とからなる。
【００９８】
次に、コンタクトフリンジ２８’に接続するコンタクト４０が形成される。次に、コンタクト４０及び第２のＴＭＲ素子３０’上に上部配線３５’が形成され、この上部配線３５’と離間して、第２のＴＭＲ素子３０’の上方に第２の書き込みワード線３６’が形成される。
【００９９】
尚、以上のような本発明の第６の実施形態に係る磁気記憶装置は、第５の実施形態と同様の動作でデータの書き込み及び読み出しが行われる。
【０１００】
上記第６の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【０１０１】
さらに、第６の実施形態では、接続された複数のＴＭＲ素子３０、３０’毎に、読み出し用のＭＯＳトランジスタ２４を設ければよい。従って、第５の実施形態と同様、一つのＴＭＲ素子３０毎に読み出し用のＭＯＳトランジスタを設けている構造に比べて、メモリセル部の面積を縮小することができる。
【０１０２】
尚、第６の実施形態において、第１及び第２のＴＭＲ素子３０、３０’の接続は、上記構造に限定されない。例えば、図１７、図１８に示すように、第２のＴＭＲ素子３０’の上部配線３５’及び下部配線３７’は上記構造と同様にし、第１のＴＭＲ素子３０の上部配線３５及び下部配線３７のパターンを第２のＴＭＲ素子３０’の上部配線３５’及び下部配線３７’のパターンと反対にしてもよい。
【０１０３】
また、第６の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【０１０４】
また、第１のビット線２７の隣り合う穴２９間や、第２のビット線２７’の隣り合う穴２９’間に、図４、図８に示すような凹部１４を設けてもよい。この場合、凹部１４は、ＴＭＲ素子３０、３０’の下方以外の領域に設けることが好ましい。
【０１０５】
［第７の実施形態］
第７の実施形態は、第２の実施形態に係る半導体装置の構造を磁気記憶装置に適用したものであり、複数のＴＭＲ素子を積層方向に積み上げて、これらのＴＭＲ素子を直列に接続した構造である。
【０１０６】
図１９は、本発明の第７の実施形態に係る磁気記憶装置の斜視図を示す。図２０は、本発明の第７の実施形態に係る磁気記憶装置の断面図を示す。以下に、第７の実施形態に係る磁気記憶装置の構造について説明する。
【０１０７】
図１９、図２０に示すように、第７の実施形態に係る磁気記憶装置は、第１のビット線２７と第１の書き込みワード線３６とが交差して配置されている。第１のビット線２７には穴２９が設けられ、この穴２９内にコンタクトフリンジ２８が設けられている。そして、第１のビット線２７と第１の書き込みワード線３６の交差部に、第１のビット線２７及び第１の書き込みワード線３６と離間して、第１のＴＭＲ素子３０が配置されている。この第１のＴＭＲ素子３０の磁化固着層３１には第１の下部配線３７が接続され、第１のＴＭＲ素子３０の磁気記録層３３には第１の上部配線３５が接続されている。
【０１０８】
また、第１の書き込みワード線３６の上方には、第２のビット線２７’と第２の書き込みワード線３６’とが交差して配置されている。第２のビット線２７’には穴２９’が設けられ、この穴２９’内にコンタクトフリンジ２８’が設けられている。そして、第２のビット線２７’と第２の書き込みワード線３６’の交差部に、第２のビット線２７’及び第２の書き込みワード線３６’と離間して、第２のＴＭＲ素子３０’が配置されている。この第２のＴＭＲ素子３０’の磁化固着層３１’には第２の下部配線３７’が接続され、第２のＴＭＲ素子３０’の磁気記録層３３’には第２の上部配線３５’が接続されている。
【０１０９】
第２の下部配線３７’は、コンタクト３４’、コンタクトフリンジ２８’、コンタクト３９、第１の上部配線３５を介して、第１のＴＭＲ素子３０に接続されている。この第１のＴＭＲ素子３０は、第１の下部配線３７、コンタクト３４、コンタクトフリンジ２８、コンタクト２６を介して、ＭＯＳトランジスタ２４のソース／ドレイン拡散層２３に接続されている。このように、第１及び第２のＴＭＲ素子３０、３０’は第２のビット線２７’の穴２９’を通って直列に接続されており、これら第１及び第２のＴＭＲ素子３０、３０’は第１のビット線２７の穴２９を通ってＭＯＳトランジスタ２４に接続されている。
【０１１０】
このような本発明の第７の実施形態に係る磁気記憶装置は、次のような方法で形成される。以下に、第７の実施形態に係る磁気記憶装置の製造方法について簡単に説明する。
【０１１１】
まず、半導体基板２１上にゲート電極２２が選択的に形成され、このゲート電極２２の両側の半導体基板２１内にソース／ドレイン拡散層２３が形成される。これにより、ＭＯＳトランジスタ２４が形成される。このＭＯＳトランジスタ２４のゲート電極２２は、読み出しワード線となる。
【０１１２】
次に、絶縁膜２５内に、ソース／ドレイン拡散層２３に接続するコンタクト２６が形成される。次に、第１のビット線２７及びコンタクトフリンジ２８となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９を有する第１のビット線２７が形成されるとともに、穴２９内にコンタクトフリンジ２８が形成される。ここで、第１のビット線２７とコンタクトフリンジ２８間は隙間が設けられ、第１のビット線２７とコンタクトフリンジ２８は導通しない構造となる。
【０１１３】
次に、コンタクトフリンジ２８上にコンタクト３４が形成され、このコンタクト３４上に下部配線３７が形成される。この下部配線３７上に第１のＴＭＲ素子３０が形成される。この第１のＴＭＲ素子３０は、磁化固着層３１と、磁気記録層３３と、これら磁化固着層３１及び磁気記録層３３間のトンネル接合層３２とからなる。
【０１１４】
次に、第１のＴＭＲ素子３０上に上部配線３５が形成され、この上部配線３５と離間して、第１のＴＭＲ素子３０の上方に第１の書き込みワード線３６が形成される。次に、下部配線３７に接続するコンタクト３９が形成される。
【０１１５】
次に、第２のビット線２７’及びコンタクトフリンジ２８’となる配線材が形成され、この配線材がパターニングされる。これにより、穴２９’を有する第２のビット線２７’が形成されるとともに、穴２９’内にコンタクトフリンジ２８’が形成される。ここで、第２のビット線２７’とコンタクトフリンジ２８’間は隙間が設けられ、第２のビット線２７’とコンタクトフリンジ２８’は導通しない構造となる。
【０１１６】
次に、コンタクトフリンジ２８’上にコンタクト３４’が形成され、このコンタクト３４’上に下部配線３７’が形成される。この下部配線３７’上に第２のＴＭＲ素子３０’が形成される。この第２のＴＭＲ素子３０’は、磁化固着層３１’と、磁気記録層３３’と、これら磁化固着層３１’及び磁気記録層３３’間のトンネル接合層３２’とからなる。
【０１１７】
次に、第２のＴＭＲ素子３０’上に上部配線３５’が形成され、この上部配線３５’と離間して、第２のＴＭＲ素子３０’の上方に第２の書き込みワード線３６’が形成される。
【０１１８】
尚、以上のような本発明の第７の実施形態に係る磁気記憶装置は、第５の実施形態と同様の動作でデータの書き込み及び読み出しが行われる。
【０１１９】
上記第７の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【０１２０】
さらに、第７の実施形態では、直列接続されたＴＭＲ素子３０、３０’毎に、読み出し用のＭＯＳトランジスタ２４を設ければよい。従って、第５及び第６の実施形態と同様、一つのＴＭＲ素子３０毎に読み出し用のＭＯＳトランジスタを設けている構造に比べて、メモリセル部の面積を縮小することができる。
【０１２１】
尚、第７の実施形態は、第１の実施形態のようにコンタクトフリンジ２８のない構造に適用することも可能である。
【０１２２】
また、ビット線２７の隣り合う穴２９間やビット線２７’の隣り合う穴２９’間に、図４、図８に示すような凹部１４を設けてもよい。この場合、凹部１４は、ＴＭＲ素子３０、３０’の下方以外の領域に設けることが好ましい。
【０１２３】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【０１２４】
例えば、第２の実施形態に係る配線の構造を、図２１に示すように、例えばＤＲＡＭのような多層配線を備えた半導体装置に適用することも可能である。この場合も、各配線６６、７０、７４内に穴６８、７２、７６が設けられ、この穴６８、７２、７６内にコンタクトフリンジ６７、７１、７５を備えたコンタクト６５、６９、７３が通される。尚、各配線６６、７０、７４は、例えば大電流の流れる方向性を持った電流配線である。
【０１２５】
例えば、第３乃至第７の実施形態において、磁気記憶装置における記憶素子としてＴＭＲ素子を用いたが、このＴＭＲ素子の代わりに、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto Resistive）素子を用いることも可能である。
【０１２６】
例えば、第３乃至第７の実施形態において、記憶素子として、１層のトンネル接合層からなる１重接合構造のＴＭＲ素子を用いたが、２層のトンネル接合層からなる２重接合構造のＴＭＲ素子を用いてもよい。
【０１２７】
例えば、第３乃至第７の実施形態において、データ読み出し用のスイッチング素子としてＭＯＳトランジスタ２４を用いたがこれに限定されず、例えばダイオードを用いてもよい。
【０１２８】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２９】
【発明の効果】
以上説明したように本発明によれば、デバイス面積の縮小が可能な半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる多層構造の半導体装置を示す斜視図。
【図２】本発明の第１の実施形態に係わる配線を示す斜視図、平面図、断面図。
【図３】本発明の第１の実施形態に係わる配線及びコンタクトを示す斜視図、平面図、断面図。
【図４】本発明の第１の実施形態に係わる凹部を設けた配線を示す平面図。
【図５】本発明の第２の実施形態に係わる多層構造の半導体装置を示す斜視図。
【図６】本発明の第２の実施形態に係わる配線を示す斜視図、平面図、断面図。
【図７】本発明の第２の実施形態に係わる配線及びコンタクトを示す斜視図、平面図、断面図。
【図８】本発明の第２の実施形態に係わる凹部を設けた配線を示す平面図。
【図９】本発明の第３の実施形態に係わる磁気記憶装置を示す斜視図。
【図１０】本発明の第３の実施形態に係わる磁気記憶装置を示す断面図。
【図１１】本発明の第４の実施形態に係わる磁気記憶装置を示す斜視図。
【図１２】本発明の第４の実施形態に係わる磁気記憶装置を示す断面図。
【図１３】本発明の第５の実施形態に係わる磁気記憶装置を示す斜視図。
【図１４】本発明の第５の実施形態に係わる磁気記憶装置を示す断面図。
【図１５】本発明の第６の実施形態に係わる磁気記憶装置を示す斜視図。
【図１６】本発明の第６の実施形態に係わる磁気記憶装置を示す断面図。
【図１７】本発明の第６の実施形態に係わる他の磁気記憶装置を示す斜視図。
【図１８】本発明の第６の実施形態に係わる他の磁気記憶装置を示す断面図。
【図１９】本発明の第７の実施形態に係わる磁気記憶装置を示す斜視図。
【図２０】本発明の第７の実施形態に係わる磁気記憶装置を示す断面図。
【図２１】本発明の他の実施形態に係わる多層配線構造の半導体装置を示す斜視図。
【図２２】従来技術による多層構造の太い配線を有する半導体装置を示す斜視図。
【図２３】従来技術による太い配線を有する半導体装置を示す平面図。
【図２４】従来技術による磁気記憶装置を示す断面図。
【図２５】従来技術による磁気記憶装置を示す平面図。
【符号の説明】
１１、１１ａ、１１ｂ、１１ｃ、６６、７０、７４…配線、
１２、２６、３４、３４ａ、３４ｂ、３４’、３９、３９’、４０、４０’、６５、６９、７３、…コンタクト、
１３、１３ａ、１３ｂ、１３ｃ、２９、２９’、６８、７２、７６…穴、
１４…凹部、
１５、２８、２８’、６７、７１、７５…コンタクトフリンジ、
２１、６１…半導体基板、
２２、６２…ゲート電極、
２３、６３…ソース／ドレイン拡散層、
２４、６４…ＭＯＳトランジスタ、
２５…絶縁膜、
２７、２７’…書き込み及び読み出しビット線、
２７ａ…書き込みビット線、
２７ｂ…読み出しビット線、
３０、３０’…ＴＭＲ素子、
３１、３１’…磁化固着層、
３２、３２’…トンネル接合層、
３３、３３’…磁気記録層、
３５、３５’…上部配線、
３６、３６’…書き込みワード線、
３７、３７’…下部配線。
Claims (16)
- 第１の貫通穴を有する第１の配線と、
前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、
前記第１の貫通穴内に前記第１の配線と離間して配置されたコンタクトフリンジと
を具備することを特徴とする半導体装置。 - 前記コンタクトフリンジの厚みと前記第１の配線の厚みとは等しいことを特徴とする請求項１に記載の半導体装置。
- 前記第１の接続部材に接続された磁気抵抗効果素子をさらに具備することを特徴とする請求項１に記載の半導体装置。
- 前記コンタクトフリンジの厚みと前記第１の配線の厚みとは等しいことを特徴とする請求項３に記載の半導体装置。
- 第１の貫通穴を有する第１の配線と、
前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、
第１の方向に延在された前記第１の配線と離間して配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間に前記第１及び第２の配線と離間して配置された第３の配線と、
前記第１及び第３の配線間における前記第１及び第２の配線の交点に配置され、前記第３の配線及び前記第１の接続部材に接続された磁気抵抗効果素子と
を具備することを特徴とする半導体装置。 - 第１の貫通穴と第２の貫通穴とを有する第１の配線と、
前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、
第１の方向に延在された前記第１の配線と離間して配置され、前記第１の方向と異なる第２の方向に延在された複数の第２の配線と、
前記第１及び第２の配線間における前記第１及び第２の配線の交点にそれぞれ配置され、前記第１の配線に対向する一端部と前記第２の配線に対向する他端部とを有する複数の磁気抵抗効果素子と、
前記磁気抵抗効果素子の前記一端部にそれぞれ接続され、前記第１の配線と離間して配置され、前記第１の接続部材と接続された第３の配線と、
前記磁気抵抗効果素子の前記他端部にそれぞれ接続され、前記第２の配線と離間して配置された第４の配線と、
前記第４の配線と接続され、前記第１の配線と離間して前記第２の貫通穴を通る第２の接続部材と
を具備することを特徴とする半導体装置。 - 第１の貫通穴を有する第１の配線と、
前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、
第１の方向に延在された前記第１の配線と離間して配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間における前記第１及び第２の配線の交点に配置され、一端部と他端部とを有する第１の磁気抵抗効果素子と、
前記第１の磁気抵抗効果素子の前記一端部と前記第１の接続部材とに接続され、前記第１の配線と離間して配置された第３の配線と、
前記第１の磁気抵抗効果素子の前記他端部に接続され、前記第２の配線と離間して配置された第４の配線と、
前記２の配線と離間して配置され、前記第１の方向に延在され、第２及び第３の貫通穴を有する第５の配線と、
前記第５の配線と離間して配置され、前記第２の方向に延在された第６の配線と、
前記第５及び第６の配線間における前記第５及び第６の配線の交点に配置され、一端部と他端部とを有する第２の磁気抵抗効果素子と、
前記第２の磁気抵抗効果素子の前記一端部に接続され、前記第５の配線と離間して配置 された第７の配線と、
前記第２の磁気抵抗効果素子の前記他端部に接続され、前記第６の配線と離間して配置された第８の配線と、
前記第３及び第７の配線に接続され、前記第５の配線と離間して前記第２の貫通穴を通る第２の接続部材と、
前記第４及び第８の配線に接続され、前記第５の配線と離間して前記第３の貫通穴を通る第３の接続部材と
を具備することを特徴とする半導体装置。 - 第１の貫通穴を有する第１の配線と、
前記第１の配線と離間して前記第１の貫通穴を通る第１の接続部材と、
第１の方向に延在された前記第１の配線と離間して配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間における前記第１及び第２の配線の交点に配置され、一端部と他端部とを有する第１の磁気抵抗効果素子と、
前記第１の磁気抵抗効果素子の前記一端部と前記第１の接続部材とに接続され、前記第１の配線と離間して配置された第３の配線と、
前記第１の磁気抵抗効果素子の前記他端部に接続され、前記第２の配線と離間して配置された第４の配線と、
前記２の配線と離間して配置され、前記第１の方向に延在され、第２の貫通穴を有する第５の配線と、
前記第５の配線と離間して配置され、前記第２の方向に延在された第６の配線と、
前記第５及び第６の配線間における前記第５及び第６の配線の交点に配置され、一端部と他端部とを有する第２の磁気抵抗効果素子と、
前記第２の磁気抵抗効果素子の前記一端部に接続され、前記第５の配線と離間して配置された第７の配線と、
前記第２の磁気抵抗効果素子の前記他端部に接続され、前記第６の配線と離間して配置された第８の配線と、
前記第４及び第７の配線に接続され、前記第５の配線と離間して前記第２の貫通穴を通る第２の接続部材と
を具備することを特徴とする半導体装置。 - 第１の貫通穴を有する第１の配線を形成する工程と、
前記第１の配線と離間して前記第１の貫通穴に通された第１の接続部材を形成する工程と、
前記第１の貫通穴内に前記第１の配線と離間するコンタクトフリンジを形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記コンタクトフリンジと前記第１の配線とは同じ材料で形成することを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記第１の接続部材に接続された磁気抵抗効果素子を形成する工程をさらに具備することを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記コンタクトフリンジと前記第１の配線とは同じ材料で形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 第１の貫通穴を有する第１の配線を形成する工程と、
前記第１の配線と離間して前記第１の貫通穴に通された第１の接続部材を形成する工程と、
第１の方向に延在された前記第１の配線と離間して前記第１の方向と異なる第２の方向に延在された第２の配線を形成する工程と、
前記第１及び第２の配線間に前記第１及び第２の配線と離間して第３の配線を形成する工程と、
前記第１及び第３の配線間における前記第１及び第２の配線の交点に前記第３の配線及び前記第１の接続部材に接続された磁気抵抗効果素子を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 第１の貫通穴と第２の貫通穴とを有する第１の配線を形成する工程と、
前記第１の配線と離間して前記第１の貫通穴に通された第１の接続部材を形成する工程と、
第１の方向に延在された前記第１の配線と離間して前記第１の方向と異なる第２の方向に延在された複数の第２の配線を形成する工程と、
前記第１及び第２の配線間における前記第１及び第２の配線の交点に前記第１の配線に対向する一端部と前記第２の配線に対向する他端部とを有する複数の磁気抵抗効果素子をそれぞれ形成する工程と、
前記磁気抵抗効果素子の前記一端部と前記第１の接続部材とに接続された第３の配線を前記第１の配線と離間して形成する工程と、
前記磁気抵抗効果素子の前記他端部に接続された第４の配線を前記第２の配線と離間して形成する工程と、
前記第４の配線と接続された第２の接続部材を形成し、この第２の接続部材を前記第１の配線と離間して前記第２の貫通穴に通す工程と
を具備することを特徴とする半導体装置の製造方法。 - 第１の貫通穴を有する第１の配線を形成する工程と、
前記第１の配線と離間して前記第１の貫通穴に通された第１の接続部材を形成する工程と、
第１の方向に延在された前記第１の配線と離間して前記第１の方向と異なる第２の方向に延在された第２の配線を形成する工程と、
前記第１及び第２の配線間における前記第１及び第２の配線の交点に一端部と他端部とを有する第１の磁気抵抗効果素子を形成する工程と、
前記第１の磁気抵抗効果素子の前記一端部と前記第１の接続部材とに接続された第３の配線を前記第１の配線と離間して形成する工程と、
前記第１の磁気抵抗効果素子の前記他端部に接続された第４の配線を前記第２の配線と離間して形成する工程と、
前記２の配線と離間して前記第１の方向に延在し、かつ、第２及び第３の貫通穴を有する第５の配線を形成する工程と、
前記第５の配線と離間して前記第２の方向に延在された第６の配線を形成する工程と、
前記第５及び第６の配線間における前記第５及び第６の配線の交点に一端部と他端部とを有する第２の磁気抵抗効果素子を形成する工程と、
前記第２の磁気抵抗効果素子の前記一端部に接続された第７の配線を前記第５の配線と離間して形成する工程と、
前記第２の磁気抵抗効果素子の前記他端部に接続された第８の配線を前記第６の配線と離間して形成する工程と、
前記第３及び第７の配線に接続された第２の接続部材を形成し、この第２の接続部材を前記第５の配線と離間して前記第２の貫通穴に通す工程と、
前記第４及び第８の配線に接続された第３の接続部材を形成し、この第３の接続部材を前記第５の配線と離間して前記第３の貫通穴に通す工程と
を具備することを特徴とする半導体装置の製造方法。 - 第１の貫通穴を有する第１の配線を形成する工程と、
前記第１の配線と離間して前記第１の貫通穴に通された第１の接続部材を形成する工程と、
第１の方向に延在された前記第１の配線と離間して前記第１の方向と異なる第２の方向に延在された第２の配線を形成する工程と、
前記第１及び第２の配線間における前記第１及び第２の配線の交点に一端部と他端部とを有する第１の磁気抵抗効果素子を形成する工程と、
前記第１の磁気抵抗効果素子の前記一端部と前記第１の接続部材とに接続された第３の 配線を前記第１の配線と離間して形成する工程と、
前記第１の磁気抵抗効果素子の前記他端部に接続された第４の配線を前記第２の配線と離間して形成する工程と、
前記２の配線と離間して前記第１の方向に延在され、かつ、第２の貫通穴を有する第５の配線を形成する工程と、
前記第５の配線と離間して前記第２の方向に延在された第６の配線を形成する工程と、
前記第５及び第６の配線間における前記第５及び第６の配線の交点に一端部と他端部とを有する第２の磁気抵抗効果素子を形成する工程と、
前記第２の磁気抵抗効果素子の前記一端部に接続された第７の配線を前記第５の配線と離間して形成する工程と、
前記第２の磁気抵抗効果素子の前記他端部に接続された第８の配線を前記第６の配線と離間して形成する工程と、
前記第４及び第７の配線に接続された第２の接続部材を形成し、この第２の接続部材を前記第５の配線と離間して前記第２の貫通穴に通す工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028561A JP3875568B2 (ja) | 2002-02-05 | 2002-02-05 | 半導体装置及びその製造方法 |
| TW092102223A TWI224379B (en) | 2002-02-05 | 2003-01-30 | Semiconductor device having hole wiring and its manufacturing method |
| CNB031226671A CN100359683C (zh) | 2002-02-05 | 2003-01-30 | 配置具有孔的布线的半导体器件及其制造方法 |
| EP03002501A EP1333486A3 (en) | 2002-02-05 | 2003-02-04 | Semiconductor device having wiring line with hole, and manufacturing method thereof |
| US10/357,357 US6861752B2 (en) | 2002-02-05 | 2003-02-04 | Semiconductor device having wiring line with hole, and manufacturing method thereof |
| KR10-2003-0006732A KR100466561B1 (ko) | 2002-02-05 | 2003-02-04 | 구멍을 갖는 배선을 구비한 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028561A JP3875568B2 (ja) | 2002-02-05 | 2002-02-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229546A JP2003229546A (ja) | 2003-08-15 |
| JP3875568B2 true JP3875568B2 (ja) | 2007-01-31 |
Family
ID=19192439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002028561A Expired - Fee Related JP3875568B2 (ja) | 2002-02-05 | 2002-02-05 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6861752B2 (ja) |
| EP (1) | EP1333486A3 (ja) |
| JP (1) | JP3875568B2 (ja) |
| KR (1) | KR100466561B1 (ja) |
| CN (1) | CN100359683C (ja) |
| TW (1) | TWI224379B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW582032B (en) * | 2001-11-30 | 2004-04-01 | Toshiba Corp | Magnetic random access memory |
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| JP6576440B2 (ja) | 2014-10-03 | 2019-09-25 | クロッカス・テクノロジー・ソシエテ・アノニム | Ｍｒａｍに基づく磁気装置用の電気配線デバイス |
| US9871017B2 (en) * | 2016-01-04 | 2018-01-16 | Infineon Technologies Ag | Multi-level chip interconnect |
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| CN111742366B (zh) | 2018-06-14 | 2022-08-26 | 华为技术有限公司 | 存储器 |
| JP2021129071A (ja) * | 2020-02-17 | 2021-09-02 | キオクシア株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
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| JP2002230965A (ja) * | 2001-01-24 | 2002-08-16 | Internatl Business Mach Corp <Ibm> | 不揮発性メモリ装置 |
| JP2002252297A (ja) * | 2001-02-23 | 2002-09-06 | Hitachi Ltd | 多層回路基板を用いた電子回路装置 |
-
2002
- 2002-02-05 JP JP2002028561A patent/JP3875568B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-30 TW TW092102223A patent/TWI224379B/zh not_active IP Right Cessation
- 2003-01-30 CN CNB031226671A patent/CN100359683C/zh not_active Expired - Fee Related
- 2003-02-04 KR KR10-2003-0006732A patent/KR100466561B1/ko not_active IP Right Cessation
- 2003-02-04 US US10/357,357 patent/US6861752B2/en not_active Expired - Fee Related
- 2003-02-04 EP EP03002501A patent/EP1333486A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003229546A (ja) | 2003-08-15 |
| CN100359683C (zh) | 2008-01-02 |
| US20030146515A1 (en) | 2003-08-07 |
| TW200401399A (en) | 2004-01-16 |
| TWI224379B (en) | 2004-11-21 |
| EP1333486A2 (en) | 2003-08-06 |
| KR20030066446A (ko) | 2003-08-09 |
| CN1444274A (zh) | 2003-09-24 |
| US6861752B2 (en) | 2005-03-01 |
| KR100466561B1 (ko) | 2005-01-17 |
| EP1333486A3 (en) | 2008-02-20 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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