JP3869690B2

JP3869690B2 - Internal voltage level control circuit, semiconductor memory device, and control method thereof

Info

Publication number: JP3869690B2
Application number: JP2001223499A
Authority: JP
Inventors: 弘行高橋; 敦中川
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-07-25
Filing date: 2001-07-24
Publication date: 2007-01-17
Anticipated expiration: 2021-07-24
Also published as: JP2002124084A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧レベル制御回路およびその制御方法に関し、さらに半導体記憶装置やその他の電子回路において使用される内部電圧のレベルを制御する電圧レベル制御回路およびその制御方法並びにこの電圧レベル制御回路を使用した、半導体装置、特にメモリーセルをリフレッシュするためのリフレッシュ信号を内部で発生する擬似ＳＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、携帯電話等の各種携帯機器において、半導体メモリ等の半導体回路が広く使用されている。この携帯機器に使用される半導体回路においては、いかに消費電力を低減するかが大きな課題である。特開昭６３−２５５８９７号公報、特開平１１−１６３６８号公報に、消費電力低減に関する従来技術が開示されている。
【０００３】
図１１は、特開昭６３−２５５８９７号公報に開示されている半導体記憶装置（ＤＲＡＭ；ダイナミックラム）の要部の構成を示すブロック図である。半導体記憶装置は、ワード線駆動信号φWLを発生するφWL発生回路１５２を有する。φWL発生回路１５２は、外部から／ＲＡＳ信号（／は負論理の信号であることを示す、ＲＡＳはローアドレスストローブを示す）の入力を受け、この入力された／ＲＡＳ信号に従ってワード線駆動信号φWLを発生する。半導体記憶装置は、さらにローデコーダ１５５を有する。ローデコーダ１５５は、φWL発生回路１５２の出力側に接続され、φWL発生回路１５２から出力されたワード線駆動信号φWLの入力を受ける。さらに半導体記憶装置は、ワード線駆動信号φWLを昇圧するφWL昇圧回路１５３、並びにφWL比較回路１５４を有する。φWL比較回路１５４は、外部からの基準電圧Ｖｒｅｆの入力を受けると共に、φWL発生回路１５２の出力側に接続され、φWL発生回路１５２から出力されたワード線駆動信号φWLの入力を受けることで、ワード線駆動信号φWLと基準電圧Ｖｒｅｆとを比較し、この比較した結果を比較結果信号Ｓ４として出力する。更に、φWL昇圧回路１５３は、／ＲＡＳ信号の入力を受けると共に、φWL比較回路１５４の出力側に接続され、比較結果信号Ｓ４の入力を受け、／ＲＡＳ信号とφWL比較回路１５４の出力信号Ｓ４に基づいてワード線駆動信号φWLを昇圧する。ロウデコーダ１５５はワード線駆動信号φWLを、アドレス信号が指定するワード線ＷＬへ出力する。
【０００４】
前記回路の動作を図１２のタイミングチャートに基づき説明する。／ＲＡＳ信号が立ち下がると、この／ＲＡＳ信号を受けたφWL発生回路１５２が、ワード線駆動信号φWLを時刻ｔ1において電源電圧Ｖccレベルに立ち上げる。これと同時に、／ＲＡＳ信号を受けたφWL昇圧回路１５３が、ワード線駆動信号φWLを昇圧し、Ｖcc以上のハイレベルとする。その後、／ＲＡＳ信号が立ち上がる時刻ｔ2において、φWL比較回路１５４がワード線駆動信号φWLのレベルＶWLと基準電圧Ｖrefとを比較し、その結果を示す信号Ｓ４をφWL昇圧回路１５３へ出力する。ＶWL＜Ｖrefであった場合は、φWL昇圧回路１５３は、ワード線駆動信号φWLの昇圧を行う。ＶWL＞Ｖrefであった場合は、φWL昇圧回路１５３は、ワード線駆動信号φWLの昇圧を行わない。
このように、図１１の回路は、アクティブサイクルの終了時における昇圧を、必要な場合は自動的に行い、不必要な場合は行わないことによって回路の消費電力の節減を図っている。
【０００５】
また、図１３は、特開平１１−１６３６８号公報に開示されている半導体記憶装置（ＳＲＡＭ；スタティックラム）の要部の構成を示すブロック図である。図１４は同半導体記憶装置の動作を説明するためのタイミングチャートである。ＡＴＤ回路１１０は、アドレス信号Ａ0〜Ａnもしくはチップ選択信号ＣＥの変化を検知して、パルス信号φＯＳを発生させる。ＸＥ発生回路１１１は、ＡＴＤ回路１１０からのアドレス遷移検知を示すパルス信号φＯＳとチップ選択信号ＣＥを入力し、ワード線活性化信号ＸＥを出力する。このＸＥ発生回路１１１は、書込制御信号／ＷＥの制御を受けないので、書き込み、読み出しサイクルともに、信号ＸＥの動作は同じであり、次のサイクルのアドレス変化による信号φＯＳによってリセットされるまでハイレベルを出力し続ける。ロウデコーダ１０２は、ロウアドレス信号を入力し、ワード線を選択するロウ選択信号を出力する。
【０００６】
昇圧信号発生回路１１４は、ワード線活性化信号ＸＥと書込制御信号／ＷＥを入力として、昇圧を指示する昇圧信号／φＢＥＮを発生する。すなわち、この昇圧信号発生回路１１４は、書込制御信号／ＷＥがローレベルとなる書き込みサイクルにおいては、ワード線活性化信号ＸＥがローレベルとなるリセット期間を除きローレベルを出力し続ける。一方、書込制御信号／ＷＥがハイレベルとなる読み出しサイクルにおいては、一定時間だけローレベルを出力し、その後、ハイレベルに戻る。
【０００７】
昇圧電位発生回路１１５は、昇圧信号／φＢＥＮがローレベルの時作動し、昇圧電位ＶＢＳＴを発生し、ワードドライバ１０４へ出力する。ワードドライバ１０４は、昇圧電位ＶＢＳＴを電源とし、ワード線活性化信号ＸＥとロウ選択信号を入力してワード線を選択する。選択されたワード線は、昇圧電位ＶＢＳＴまで上昇し、メモリセルへの書き込みまたはメモリセルからの読み出しを行う。
センスアンプ活性信号発生回路１１２は、ワード線活性化信号ＸＥと書込制御信号／ＷＥを入力としてセンスアンプ活性信号φＳＥを出力する。信号φＳＥは読み出しサイクルでのみ発生し、ワード線上昇後、ある遅延時間の後ハイレベルとなる。このハイレベルは次サイクルのアドレス変化による信号φＯＳによってリセットされるまで維持され、センスアンプ１０６を活性状態に保ち続ける。センスアンプ１０６は、カラムデコーダ１０３の出力によりカラム選択スイッチ１０５で選択された相補デジット線ＤＧ、ＤＧＢの信号を入力とし、センスアンプ活性信号φＳＥがハイレベルの期間、メモリセルからのデータを増幅して出力する。
【０００８】
上述したように、図１３に示す回路は、読み出しサイクル期間の初期においてのみ昇圧電位回路１１５を動作させ、同読み出しサイクルの初期以外の期間において昇圧電位回路１１５を不動作とすることにより、昇圧電位回路１１５の消費電力の低減を図っている。
【０００９】
しかしながら、これら従来のものは、ワード線を駆動する電力を低減するという発想のものであり、それ以外の電力低減法については開示されていない。
他方、近年、疑似ＳＲＡＭが開発され実用化されている。この疑似ＳＲＡＭは、周知のように、ＤＲＡＭのもつ大容量の利点とＳＲＡＭのもつ使いやすさ、スタンバイ時の低消費電力等の利点を兼ね備えており、携帯機器等に広く利用されつつある。しかし、この疑似ＳＲＡＭは、携帯機器に用いられる関係上さらなる低消費電力化が望まれている。
【００１０】
図１５は従来の疑似ＳＲＡＭの要部の構成を示すブロック図である。図１６は同疑似ＳＲＡＭの動作を説明するためのタイミングチャートである。この疑似ＳＲＡＭは、電圧レベル制御回路１、メモリセルアレイ２、リングオッシレータ３、昇圧回路４、およびワードデコーダ５を有する。更に、疑似ＳＲＡＭは、ロウデコーダ６、リフレッシュタイミング発生回路７並びにロウイネーブル発生回路８を有する。
電圧レベル制御回路１は、メモリセルアレイ２のワード線へ印加するブースト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａを、基準電圧Ｖref1、Ｖref2に基づいて発生する。リングオッシレータ３の入力側は、電圧レベル制御回路１の出力側に接続され、内部電圧レベル制御信号Ａは、リングオッシレータ３へ入力される。リングオッシレータ３は、発振回路であり、インバータを奇数個リング状に直列接続して構成し得る。電圧レベル制御回路１から出力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リングオッシレータ３は、活性化され発振出力Ｂを出力する。
昇圧回路４の入力側は、リングオッシレータ３の出力側に接続され、この発振出力Ｂは昇圧回路４に入力される。昇圧回路４はチャージポンプ回路で構成し得る。昇圧回路４は、リングオッシレータ３の出力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、ワード線を駆動するブースト電圧Ｖbtとして出力する。昇圧回路４の出力側は、ワードデコーダ５に接続され、ブースト電圧Ｖbtはワードデコーダ５へ入力される。この場合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。ワードデコーダ５は、ロウデコーダ６の出力側に接続され、ロウデコーダ６からの出力によって選択されたワード線へブースト電圧Ｖbtを供給する。メモリセルアレイ２は、ＤＲＡＭのメモリセルアレイと同様の構成を有するメモリセルアレイである。
【００１１】
リフレッシュタイミング発生回路７は、一定時間間隔で、メモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。リフレッシュタイミング発生回路７の出力側は、ロウイネーブル発生回路８へ接続され、リフレッシュ信号をロウイネーブル発生回路８へ入力する。また、リフレッシュアドレスをロウデコーダ６へ入力する。
ロウイネーブル発生回路８は、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリセルアレイ２の読出／書込アドレスＡｄｄの入力を受け、アドレスＡｄｄが変化する毎に、ロウイネーブル信号ＬＴを発生する。また、このロウイネーブル発生回路８は、リフレッシュタイミング発生回路７がリフレッシュ信号を出力するタイミングで信号ＬＴを発生する。ロウイネーブル発生回路８の出力側は、ロウデコーダ６および電圧レベル制御回路１に接続され、ロウイネーブル信号ＬＴを電圧レベル制御回路１およびロウデコーダ６へ入力する。ロウデコーダ６は、ロウイネーブル信号ＬＴの入力を受けた時点で外部入力された読出／書込アドレスＡｄｄをデコードし、デコード結果をワードデコーダ５へ入力する。
【００１２】
図１５は、図１４に示した回路の動作を説明するためのタイミングチャートである。ライトイネーブル信号ＷＥが例えば”Ｌ”（ローレベル）となり、また、チップセレクト信号ＣＳが”Ｈ”となった後、アドレスＡｄｄが変化すると、ロウイネーブル発生回路８からロウイネーブル信号ＬＴが出力され、電圧レベル制御回路１へ入力される。電圧レベル制御回路１は、ブースト電圧Ｖbtと基準電圧Ｖref1とを比較し、ブースト電圧Ｖbtが基準電圧Ｖref1より低い場合は、時刻ｔ１において内部電圧レベル制御信号Ａを”Ｈ” （ハイレベル）とする。この内部電圧レベル制御信号Ａが”Ｈ”になると、リングオッシレータ３が発振を開始し、発信出力Ｂを出力する。出力された発信出力Ｂは、昇圧回路４へ入力される。昇圧回路４はこの発信出力Ｂを使用してブースト電圧Ｖbtを昇圧する。ブースト電圧Ｖbtが上昇し、基準電圧Ｖref2に達すると、電圧レベル制御回路１が内部電圧レベル制御信号Ａを時刻ｔ２で”Ｌ”（ローレベル）とする。これにより、リングオッシレータ３の発信が停止し、昇圧回路４による昇圧が停止する。
【００１３】
このように、従来の疑似ＳＲＡＭは、電圧レベル制御回路１がリングオッシレータ３および昇圧回路４を必要時にのみ活性化する一方、不必要時には非活性化状態とし、これによって、消費電力の節減を図っていた。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置にあっては、メモリセルアレイに印加する電圧を発生する回路の省電力化が図られていたが、メモリセルアレイに印加する電圧を制御する回路すなわち電圧レベル制御回路１の省電力化は全く考慮されていなかった。
通常のＤＲＡＭでは、リフレッシュタイミングがシステム側で制御され、デバイス側は常に昇圧レベルを保持する必要があり、したがって、メモリセルアレイに印加する電圧を制御する回路の省電力化は全く考慮する必要がなかった。また、スタンバイ時のパワー制限も比較的厳しくなかった。
これに対し、ＳＲＡＭ並の低消費電力化が求められる疑似ＳＲＡＭでは、電圧レベル制御回路に供給するパワーの可能な限りの低減が要求される。すなわち、疑似ＳＲＡＭにおいては、デバイス外部からリフレッシュ動作が見えない仕様、つまり消費電力の規格にリフレッシュ動作電流が考慮されない仕様になっており、一般的なＤＲＡＭよりさらに厳しい規格が要求される。
この発明は、前述の要求を満たすため開発されたものであり、その目的は、消費電力の可能な限りの低減を図った電圧レベル制御回路を提供することにある。
本発明の更なる目的は、消費電力の可能な限りの低減を図る電圧レベル制御方法を提供することにある。
本発明の更なる目的は、消費電力が低減された電圧レベル制御回路を有する半導体記憶装置を提供することにある。
本発明の更なる目的、構成並びに効果は、以下の説明により明らかにする。
【００１５】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、本発明は、外部電源電圧に基づき内部電圧レベルを発生する内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路において、
この電圧レベル制御回路は、
内部電圧レベル発生回路の出力側に接続され、前記内部電圧レベルを、少なくとも1つの基準電圧に基づき比較する比較手段と、
この比較手段に接続され、比較手段を活性状態又は非活性状態に制御する制御手段とを含むことを特徴とする電圧レベル制御回路を提供する。
制御手段は、内部電圧レベル発生回路を活性状態にするとき、制御手段は比較手段を活性状態にし、内部電圧レベル発生回路を非活性状態にするとき、制御手段は比較手段を非活性状態にすることが可能である。
【００１６】
内部電圧レベル発生回路は、昇圧回路又は降圧回路であることが可能である。
比較手段は、基準電圧の数と等しい数の比較回路からなり、この比較回路は、対応する各基準電圧に基づき内部電圧レベルを比較し、制御手段は、各比較回路に共通に接続される1つの制御回路からなり、各比較回路は、1つの制御回路により共通に、活性状態又は非活性状態が制御されることが可能である。
制御手段は、論理ゲート回路とラッチ回路とを含み、論理ゲート回路の出力がラッチ回路の入力と接続され、ラッチ回路の制御端子は、比較手段の出力側に接続され、論理ゲート回路の出力信号又は比較手段の出力信号に基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
【００１７】
比較手段は、カレントミラー差動増幅器を含むことが可能である。
電圧レベル制御回路は、更に分圧回路を含み、この分圧回路は内部電圧レベル発生回路の出力側とグランド端子との間に直列に接続され、分圧回路の出力は比較手段の入力に接続され、比較手段は、内部電圧レベルの分圧電圧を基準電圧と比較することが可能である。
比較手段の入力は、内部電圧レベル発生回路の出力側に直接接続され、比較手段は、内部電圧レベルを基準電圧と直接比較することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の下限を定めることで、内部電圧レベルが許容範囲の下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００１８】
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の上限を定めることで、内部電圧レベルが許容範囲の上限以上となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
前記少なくとも1つの基準電圧は、２つの基準電圧からなり、この２つの基準電圧に基づき内部電圧レベルの許容範囲の上限および下限を定めることで、内部電圧レベルが許容範囲の上限以上又は下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
制御手段は、論理ゲート回路からなり、論理ゲート回路の出力が比較手段に接続され、内部電圧レベル発生回路の活性状態及び非活性状態から独立して、論理ゲート回路の出力信号のみに基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
【００１９】
更に、本発明は、外部電源電圧に基づき内部電圧レベルを発生する内部電圧レベル発生回路の出力側に接続され、内部電圧レベルを検出して、外部から入力される少なくとも1つの基準電圧に基づき制御する電圧レベル制御回路において、
電圧レベル制御回路は、この電圧レベル制御回路を活性状態又は非活性状態に制御する制御手段を含むことを特徴とする電圧レベル制御回路を提供する。
【００２０】
電圧レベル制御回路は、さらに比較手段を含み、この比較手段の入力側を、内部電圧レベル発生回路の出力側に接続することで、前記内部電圧レベルを前記少なくとも1つの基準電圧に基づき比較し、内部電圧レベル発生回路を活性状態又は非活性状態に制御するための内部電圧レベル発生回路制御信号を、比較手段の出力側から出力し、
前記制御手段は、この比較手段に接続され、比較手段を活性状態又は非活性状態に制御することが可能である。
制御手段は、内部電圧レベル発生回路を活性状態にするとき、制御手段は比較手段を活性状態にし、内部電圧レベル発生回路を非活性状態にするとき、制御手段は比較手段を非活性状態にすることが可能である。
【００２１】
内部電圧レベル発生回路は、昇圧回路または降圧回路であることが可能である。
比較手段は、基準電圧の数と等しい数の比較回路からなり、この比較回路は、対応する各基準電圧に基づき内部電圧レベルを比較し、制御手段は、各比較回路に共通に接続される1つの制御回路からなり、各比較回路は、1つの制御回路により共通に、活性状態又は非活性状態が制御されることが可能である。
制御手段は、論理ゲート回路とラッチ回路とを含み、論理ゲート回路の出力がラッチ回路の入力と接続され、ラッチ回路の制御端子は、比較手段の出力側に接続されることが可能である。
【００２２】
比較手段は、カレントミラー差動増幅器を含むことが可能である。
電圧レベル制御回路は、更に分圧回路を含み、この分圧回路は内部電圧レベル発生回路の出力側とグランド端子との間に直列に接続され、分圧回路の出力は比較手段の入力に接続され、比較手段は、内部電圧レベルの分圧電圧を基準電圧と比較することが可能である。
比較手段の入力は、内部電圧レベル発生回路の出力側に直接接続され、比較手段は、内部電圧レベルを基準電圧と直接比較することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の下限を定めることで、内部電圧レベルが許容範囲の下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の上限を定めることで、内部電圧レベルが許容範囲の上限以上となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００２３】
前記少なくとも1つの基準電圧は、２つの基準電圧からなり、この２つの基準電圧に基づき内部電圧レベルの許容範囲の上限および下限を定めることで、内部電圧レベルが許容範囲の上限以上又は下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
制御手段は、論理ゲート回路からなり、論理ゲート回路の出力が比較手段に接続され、内部電圧レベル発生回路の活性状態及び非活性状態から独立して、論理ゲート回路の出力信号のみに基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
【００２４】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
更に前記電圧レベル制御回路は、前記電圧レベル制御回路
内部電圧レベル発生回路の出力側に接続され、前記内部電圧レベルを、少なくとも1つの基準電圧に基づき比較する比較手段と、
この比較手段に接続され、比較手段を活性状態又は非活性状態に制御する制御手段とを含むことを特徴とする半導体記憶装置を提供する。
【００２５】
前記半導体記憶装置は、メモリーセルのリフレッシュ動作を行うためのリフレッシュ信号を自発的に発生するリフレッシュ信号発生回路を更に含み、このリフレッシュ信号発生回路の出力側が、前記電圧レベル制御回路の制御手段に接続されることで、リフレッシュ信号の入力を受けて、前記電圧レベル制御回路の制御手段が、比較手段を非活性状態から活性状態にすることが可能である。
前記電圧レベル制御回路の制御手段は、論理ゲート回路を含み、この論理ゲート回路の複数の入力の第一の入力がリフレッシュ信号発生回路の出力側に接続されることが可能である。
【００２６】
前記半導体記憶装置は、リフレッシュ動作時以外にワード線を活性化するためのロウイネーブル信号を発生するロウイネーブル信号発生回路を更に含み、このロウイネーブル信号発生回路の出力が前記論理ゲート回路の第二の入力に接続され、前記リフレッシュ信号およびロウイネーブル信号の少なくともいずれか1つが論理ゲート回路に入力されたとき、制御手段が、比較手段を非活性状態から活性状態にすることが可能である。
ロウイネーブル信号発生回路は、ロウイネーブル信号を活性化するタイミングより一定時間だけ前に、パルス信号を発生し、このパルス信号を論理ゲート回路に入力することで、前記電圧レベル制御回路の制御手段が、比較手段を非活性状態から活性状態にすると共に、内部電圧レベル発生回路を非活性状態から活性状態にし、前記内部電圧レベルが、前記少なくとも1つの基準電圧に基づき与えられる許容電圧レベル範囲に達した後、前記電圧レベル制御回路の制御手段が、比較手段を活性状態から非活性状態にすることが可能である。
前記半導体記憶装置がアクティブ状態にあるとき、前記制御手段は常に比較手段を活性状態に維持し、前記半導体記憶装置がスタンバイ状態にあるとき、前記制御手段は、制御信号に基づき比較手段を活性状態又は非活性状態に制御することが可能である。
【００２７】
前記半導体記憶装置は、
内部電圧レベル発生回路の出力側に接続され、内部電圧レベルに基づきグランドレベルより低いレベルのバックバイアス電圧を発生し、半導体記憶装置の特定半導体領域にバックバイアス電圧を供給するバックバイアス発生回路と、
前記特定半導体領域に接続され、特定半導体領域の電位を判定するバックバイアスレベル判定回路とを更に含み、
バックバイアスレベル判定回路は、バックバイアス電圧のレベルが予め定められた許容範囲を超えた場合、バックバイアスレベル判定結果信号を活性化し、
バックバイアスレベル判定回路の出力が論理ゲート回路の第二の入力に接続されることで、前記リフレッシュ信号および活性化されたバックバイアスレベル判定結果信号の少なくともいずれか1つが論理ゲート回路に入力されたとき、制御手段が、比較手段を非活性状態から活性状態にすることが可能である。
【００２８】
前記電圧レベル制御回路の制御手段は、さらにラッチ回路を含み、ラッチ回路の入力は前記論理ゲート回路の出力に接続され、ラッチ回路の制御端子は前記電圧レベル制御回路の出力に接続されることが可能である。
制御手段は、内部電圧レベル発生回路を活性状態にするとき、制御手段は比較手段を活性状態にし、内部電圧レベル発生回路を非活性状態にするとき、制御手段は比較手段を非活性状態にすることが可能である。
内部電圧レベル発生回路は、昇圧回路または降圧回路であることが可能である。
【００２９】
比較手段は、基準電圧の数と等しい数の比較回路からなり、この比較回路は、対応する各基準電圧に基づき内部電圧レベルを比較し、制御手段は、各比較回路に共通に接続される1つの制御回路からなり、各比較回路は、1つの制御回路により共通に、活性状態又は非活性状態が制御されることが可能である。
制御手段は、論理ゲート回路とラッチ回路とを含み、論理ゲート回路の出力がラッチ回路の入力と接続され、ラッチ回路の制御端子は、比較手段の出力側に接続されることが可能である。
比較手段は、カレントミラー差動増幅器を含むことが可能である。
【００３０】
電圧レベル制御回路は、更に分圧回路を含み、この分圧回路は内部電圧レベル発生回路の出力側とグランド端子との間に直列に接続され、分圧回路の出力は比較手段の入力に接続され、比較手段は、内部電圧レベルの分圧電圧を基準電圧と比較することが可能である。
比較手段の入力は、内部電圧レベル発生回路の出力側に直接接続され、比較手段は、内部電圧レベルを基準電圧と直接比較することが可能である。
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の下限を定めることで、内部電圧レベルが許容範囲の下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００３１】
前記少なくとも1つの基準電圧は、単一の基準電圧からなり、この単一の基準電圧に基づき内部電圧レベルの許容範囲の上限を定めることで、内部電圧レベルが許容範囲の上限以上となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
前記少なくとも1つの基準電圧は、２つの基準電圧からなり、この２つの基準電圧に基づき内部電圧レベルの許容範囲の上限および下限を定めることで、内部電圧レベルが許容範囲の上限以上又は下限以下となった場合、電圧レベル制御回路の出力信号を活性状態にし、内部電圧レベル発生回路を活性化することが可能である。
【００３２】
制御手段は、論理ゲート回路からなり、論理ゲート回路の出力が比較手段に接続され、内部電圧レベル発生回路の活性状態及び非活性状態に関係なく、論理ゲート回路の出力信号のみに基づき比較手段の活性状態又は非活性状態が制御されることが可能である。
論理ゲート回路の出力信号は、予め定められたパルス幅を有するパルス信号であり、比較手段が活性状態になってから、パルス幅に相当する時間が経過した後、内部電圧レベル発生回路の活性状態及び非活性状態に関係なく、比較手段が非活性状態になることが可能である。
【００３３】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、この電圧レベル制御回路を活性状態又は非活性状態に制御する制御手段を含むことを特徴とする半導体記憶装置を提供する。
電圧レベル制御回路は、さらに比較手段を含み、この比較手段の入力側を、内部電圧レベル発生回路の出力側に接続することで、前記内部電圧レベルを前記少なくとも1つの基準電圧に基づき比較し、内部電圧レベル発生回路を活性状態又は非活性状態に制御するための内部電圧レベル発生回路制御信号を、比較手段の出力側から出力し、
前記制御手段は、この比較手段に接続され、比較手段を活性状態又は非活性状態に制御することが可能である。
【００３４】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記ワード線の活性化信号に応答して活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき非活性化することを特徴とする半導体記憶装置を提供する。
【００３５】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記ワード線の活性化信号の立ち上がり時点より所定時間前に活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき非活性化することを特徴とする半導体記憶装置を提供する。
【００３６】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記ワード線の活性化信号に応答して活性化し、所定の時間だけ経過したときに非活性化することを特徴とする半導体記憶装置を提供する。
【００３７】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
リフレッシュ動作を制御するリフレッシュ信号を発生するリフレッシュ信号発生回路と、
前記複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記電圧レベル制御回路は、前記リフレッシュ信号に応答して活性化および非活性化することを特徴とする半導体記憶装置を提供する。
【００３８】
更に、本発明は、複数のワード線を有するメモリーセルアレイ領域と、
この複数のワード線に接続され、外部電源電圧に基づき内部電圧レベルを発生し、この内部電圧レベルをワード線に供給する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体記憶装置において、
前記半導体記憶装置のスタンバイ状態において、前記電圧レベル制御回路は、前記ワード線の活性化信号に応答して活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき非活性化し、前記半導体記憶装置のアクティブ状態において常時活性化することを特徴とする半導体記憶装置を提供する。
許容電圧レベル範囲が、予め設定される第１の基準値と第２の基準値とで規定されることが可能である。
前記内部電圧レベル発生回路は昇圧回路であることが可能である。
前記内部電圧レベル発生回路は降圧回路であることが可能である。
【００３９】
更に、本発明は、外部電源電圧に基づき内部電圧レベルを発生する内部電圧レベル発生回路と、
この内部電圧レベル発生回路に接続され内部電圧レベルの供給を受ける内部回路と、
この内部電圧レベル発生回路に接続され、内部電圧レベルを検出して制御する電圧レベル制御回路とを含む半導体装置において、
前記電圧レベル制御回路は、前記内部回路の活性化信号の立ち上がりに応答して活性化し、前記内部回路に供給される内部電圧レベルが許容電圧レベルに達し、かつ、前記内部回路の活性化信号がオフとなったとき非活性化することを特徴とする半導体装置を提供する。
前記電圧レベル制御回路は、前記電圧レベルを予め設定される基準値に等しくなるように制御することが可能である。
前記内部電圧レベル発生回路は昇圧回路であることが可能である。
前記内部電圧レベル発生回路は降圧回路であることが可能である。
【００４０】
更に、本発明は、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
電圧レベル制御回路を活性化した後、前記内部電圧レベルが許容電圧レベル範囲に到達したときに前記内部電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
前記許容電圧レベル範囲は、予め設定される第１の基準値と第２の基準値とで規定されることが可能である。
前記内部電圧レベルは外部電源電圧を昇圧した電圧レベルであることが可能である。
前記内部電圧レベルは外部電源電圧を降圧した電圧レベルであることが可能である。
前記内部電圧レベルは半導体記憶装置のワード線に供給される電圧レベルであり、前記制御信号は前記ワード線の活性化信号であることが可能である。
前記半導体記憶装置はリフレッシュ動作を必要とするメモリセルを有する半導体記憶装置であって、前記ワード線の活性化信号は、半導体記憶装置のメモリセルをリフレッシュするリフレッシュ動作を制御する信号であり、前記内部電圧レベルが前記許容電圧レベル範囲の上限値以上となったとき前記内部電圧レベル制御回路を非活性化することが可能である。
【００４１】
更に、本発明は、外部電源電圧から発生されワード線に供給される電圧レベルを検出して制御する電圧レベル制御回路を有する半導体記憶装置の電圧レベル制御方法において、
前記ワード線の活性化信号に応答して前記電圧レベル制御回路を活性化し、前記ワード線に供給される電圧レベルが許容電圧レベル範囲に達したとき前記電圧レベル制御回路を非活性化することを特徴とする半導体記憶装置の電圧レベル制御方法を提供する。
【００４２】
更に、本発明は、半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
前記ワード線の活性化信号の活性化のタイミングより所定時間前に前記内部電圧レベル制御回路を活性化し、前記ワード線に供給される内部電圧レベルが許容電圧レベル範囲に達したとき前記電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
【００４３】
更に、本発明は、半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
前記ワード線の活性化信号に応答して前記内部電圧レベル制御回路を活性化し、所定の時間だけ経過したときに前記電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
【００４４】
更に、本発明は、リフレッシュ動作を必要とするメモルセルを有する半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
リフレッシュ動作を制御する信号に応答して前記電圧レベル制御回路の活性化および非活性化を行うことを特徴とする制御方法を提供する。
【００４５】
更に、本発明は、半導体記憶装置のワード線に供給するため、外部電源電圧に基づき発生される内部電圧レベルを検出して制御する内部電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
半導体記憶装置のスタンバイ状態において、前記ワード線の活性化信号に応答して前記電圧レベル制御回路を活性化し、前記ワード線に供給される電圧レベルが許容電圧レベル範囲に達したとき前記電圧レベル制御回路を非活性化し、
半導体記憶装置のアクティブ状態において、前記電圧レベル制御回路を常時活性状態に維持することを特徴とする制御方法を提供する。
前記許容電圧レベル範囲は、予め設定される第１の基準値と第２の基準値とで規定されることが可能である。
前記内部電圧レベルは外部電源電圧を昇圧した電圧レベルであることが可能である。
前記内部電圧レベルは外部電源電圧を降圧した電圧レベルであることが可能である。
【００４６】
更に、本発明は、内部回路に供給するため外部電源電圧に基づき発生される内部電圧レベルを検出して制御する電圧レベル制御回路の活性状態及び非活性状態を制御信号に基づき制御する方法において、
前記内部回路を活性化する活性化信号に応答して前記電圧レベル制御回路を活性化し、前記内部回路に供給される内部電圧レベルが許容電圧レベル範囲に達し、かつ、前記内部回路の活性化信号がオフとなったとき、前記電圧レベル制御回路を非活性化することを特徴とする制御方法を提供する。
前記電圧レベル制御回路は、前記内部電圧レベルを予め設定される基準値に等しくなるように制御することが可能である。
前記内部電圧レベルは、外部電源電圧を昇圧した電圧レベルであることが可能である。
前記内部電圧レベルは、外部電源電圧を降圧した電圧レベルであることが可能である。
【００４７】
【発明の実施の形態】
以下、図面を参照し本発明の実施の形態について説明する。図１は本発明の第１の実施形態による電圧レベル制御回路の構成を示す回路図である。図２は図１に示す電圧レベル制御回路を有する疑似ＳＲＡＭの要部の構成を示すブロック図である。図３は図１に示す電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【００４８】
図２に示す本発明の回路が図１５に示す従来技術の回路と異なる点は、論理ゲートが設けられたことと、電圧レベル制御回路の構成である。デバイスの電源投入時、デバイスのスタンバイ状態におけるリフレッシュ時、デバイスのアクティブ状態におけるリフレッシュ時、およびデバイスのアクティブ状態における書込／読出時において、デバイスに組込まれた電圧レベル制御回路１０の各回路構成部がアクティブ状態になるが、それ以外のとき、すなわちデバイスのスタンバイ状態における非リフレッシュ時およびデバイスのアクティブ状態における非リフレッシュ時、非書込／読出時においては、電圧レベル制御回路１０の各回路構成部がインアクティブ状態とされる。これにより、電圧レベル制御回路１０で消費される電力の節減を図っている。
【００４９】
本発明に係る疑似ＳＲＡＭは、電圧レベル制御回路１０、メモリセルアレイ２、リングオッシレータ３、昇圧回路４、およびワードデコーダ５、ロウデコーダ６、リフレッシュタイミング発生回路７並びにロウイネーブル発生回路８に加えオアゲート９を有する。このオアゲート９は、デバイスの電源投入時に電圧レベル制御回路１０の各回路構成部をアクティブ状態にするため設けられる。
【００５０】
電圧レベル制御回路１０は、メモリセルアレイ２のワード線へ印加する内部電圧としてのブースト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａを、基準電圧Ｖref1、Ｖref2に基づいて発生する。リングオッシレータ３の入力側は、電圧レベル制御回路１０の出力側に接続され、内部電圧レベル制御信号Ａは、リングオッシレータ３へ入力される。リングオッシレータ３は、発振回路であり、インバータを奇数個リング状に直列接続して構成し得る。電圧レベル制御回路１から出力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リングオッシレータ３は、アクティブ状態になり、発振出力Ｂを出力する。
【００５１】
昇圧回路４の入力側は、リングオッシレータ３の出力側に接続され、この発振出力Ｂは昇圧回路４に入力される。昇圧回路４はチャージポンプ回路で構成し得る。昇圧回路４は、リングオッシレータ３の出力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、ワード線を駆動するブースト電圧Ｖbtとして出力する。昇圧回路４の出力側は、ワードデコーダ５に接続され、ブースト電圧Ｖbtはワードデコーダ５へ入力される。この場合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。ワードデコーダ５は、ロウデコーダ６の出力側に接続され、ロウデコーダ６からの出力によって選択されたワード線へブースト電圧Ｖbtを供給する。メモリセルアレイ２は、ＤＲＡＭのメモリセルアレイと同様の構成を有するメモリセルアレイである。
【００５２】
リフレッシュタイミング発生回路７は、一定時間間隔で、メモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。この一定時間間隔は、データ保持が保証される期間内に定められる。尚、リフレッシュ信号を発生する時間間隔は、データ保持が保証される期間内であれば常に一定でなくとも良い。リフレッシュタイミング発生回路７の出力側は、ロウイネーブル発生回路８へ接続され、リフレッシュ信号をロウイネーブル発生回路８へ入力する。また、リフレッシュアドレスをロウデコーダ６へ入力する。
【００５３】
ロウイネーブル発生回路８は、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリセルアレイ２の読出／書込アドレスＡｄｄの入力を受け、アドレスＡｄｄが変化する毎に、ロウイネーブル信号ＬＴを発生する。また、このロウイネーブル発生回路８は、リフレッシュタイミング発生回路７がリフレッシュ信号を出力するタイミングで信号ＬＴを発生する。ロウイネーブル発生回路８の出力側は、ロウデコーダ６に接続され、ロウイネーブル信号ＬＴをロウデコーダ６へ入力する。ロウデコーダ６は、ロウイネーブル信号ＬＴの入力を受けた時点で外部入力された読出／書込アドレスＡｄｄをデコードし、デコード結果をワードデコーダ５へ入力する。
【００５４】
オアゲート９は、第一及び第二の入力を有する。第一の入力には、電源投入時に外部からパワーオンリセット信号ＰＯＲが入力される。第二の入力は、ロウイネーブル発生回路８の出力側に接続され、ロウイネーブル信号ＬＴの入力を受ける。更に、オアゲート９の出力は、電圧レベル制御回路１０に接続される。オアゲート９は、パワーオンリセット信号ＰＯＲとロウイネーブル信号ＬＴとの論理和（オア）をとり、その結果を論理和信号ＰＬとして出力し、この論理和信号ＰＬを電圧レベル制御回路１０へ入力する。ここで、パワーオンリセット信号ＰＯＲは、電源投入時に一定期間”Ｈ”（ハイレベル）となり、ブースト電圧Ｖbtを所定のレベルまで昇圧することで、パワーオンして間もない期間におけるリフレッシュ、データ読出し、データ書込み動作を保証する。また、ロウイネーブル信号ＬＴは、外部入力される読出／書込アドレスＡｄｄが変化するタイミングおよびリフレッシュタイミング発生回路７からリフレッシュ信号が出力されるタイミングでロウイネーブル発生回路８から出力される。
【００５５】
電圧レベル制御回路１０は、昇圧回路４の出力側に接続され、昇圧回路４から出力されたブースト電圧Ｖbtが、ワードデコーダ５へ入力されるとともに、電圧レベル制御回路１０へフィードバックされる。更に、電圧レベル制御回路１０は、第一及び第二の基準電圧Ｖｒｅｆ1およびＶｒｅｆ2の入力を受ける。第一の基準電圧Ｖｒｅｆ1は、ブースト電圧Ｖbtの許容電圧レベル範囲の下限を定めるものであり、一方、第二の基準電圧Ｖｒｅｆ2は、ブースト電圧Ｖbtの許容電圧レベル範囲の上限を定めるものである。すなわち、第一の基準電圧Ｖｒｅｆ1は、ブースト電圧Ｖbtが許容電圧レベル範囲の下限以下になったことを電圧レベル制御回路１０が検出するための基準電圧である。第二の基準電圧Ｖｒｅｆ2は、ブースト電圧Ｖbtが許容電圧レベル範囲の上限以上になったことを電圧レベル制御回路１０が検出するための基準電圧である。許容電圧レベル範囲の下限を定める第一の基準電圧Ｖｒｅｆ1は、メモリセルの読み出し又は書き込みを正しく行うために必要な電圧範囲の最小値に基づき定められる。許容電圧レベル範囲の上限を定める第二の基準電圧Ｖｒｅｆ2は、電圧レベル制御回路１０を使用する半導体装置の耐電圧規格に基づき定められる。
【００５６】
電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2に基づき定まる許容電圧レベル範囲内にブースト電圧Ｖbtを維持するよう、内部電圧レベル制御信号Ａを出力する。前述したように、デバイスの電源投入時、デバイスのスタンバイ状態におけるリフレッシュ時、デバイスのアクティブ状態におけるリフレッシュ時、およびデバイスのアクティブ状態における書込／読出時において、電圧レベル制御回路１０の各回路構成部がアクティブ状態になる。デバイスのスタンバイ状態における非リフレッシュ時およびデバイスのアクティブ状態における非リフレッシュ時、非書込／読出時においては、電圧レベル制御回路１０の各回路構成部がインアクティブ状態になる。
【００５７】
昇圧回路４の出力側からフィードバックされたブースト電圧Ｖbtが、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、電圧レベル制御回路１０は、アクティブ状態になる。そして内部電圧レベル制御信号Ａをアクティブ状態にして昇圧回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。ブースト電圧Ｖbtの電圧レベルが、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内にあるとき、電圧レベル制御回路１０は、アクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し続ける。
【００５８】
ブースト電圧Ｖbtの電圧レベルが、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限以上となったとき、電圧レベル制御回路１０は、アクティブ状態からインアクティブ状態になり、内部電圧レベル制御信号Ａをアクティブ状態からインアクティブ状態にして、昇圧回路４をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルの上昇を停止させる。昇圧回路４をインアクティブ状態にすると、ブースト電圧Ｖbtの電圧レベルは、時間経過と共に徐々に低下する。従って、ブースト電圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっくり低下し、徐々に第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限に近づく。この間、電圧レベル制御回路１０は、インアクティブ状態にあり、内部電圧レベル制御信号Ａをインアクティブ状態に維持する。例えば、デバイスがスタンバイ状態にあるとき、リフレッシュ動作の間は、電圧レベル制御回路１０がインアクティブ状態にあるため、電圧レベル制御回路１０で消費される電力が節減される。
【００５９】
やがて、ブースト電圧Ｖbtの電圧レベルが、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、再び電圧レベル制御回路１０は、インアクティブ状態からアクティブ状態になり、内部電圧レベル制御信号Ａをインアクティブ状態からアクティブ状態にする。これにより、昇圧回路をインアクティブ状態からアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。
【００６０】
電圧レベル制御回路１０は、以下の回路動作をするように回路を構成する。
すなわち、電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2が入力される第一及び第二の入力と、昇圧回路４の出力側と接続され、昇圧回路４から出力されたブースト電圧Ｖbtが入力される第三の入力と、前記オアゲート９の出力と接続され、オアゲート９から出力された論理和信号ＰＬが入力される第四の入力とを有する。電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtを第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2と比較する。電圧レベル制御回路１０は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内に維持する。
更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となる。そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となる。しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成を有する。
【００６１】
上述の説明では、電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方に基づきブースト電圧Ｖbtの電圧レベルを制御した。すなわち、電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtの電圧レベルを、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2に基づき定める許容電圧レベル範囲に維持するよう制御する。
しかしながら、電圧レベル制御回路１０を組込む擬似ＳＲＡＭの動作条件によっては、必ずしも第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方が必要となるとは限らない。例えば、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の少なくとも1方に基づきブースト電圧Ｖbtの電圧レベルを制御することも可能である。
【００６２】
例えば、第一の基準電圧Ｖｒｅｆ1のみを利用してブースト電圧Ｖbtの電圧レベルを制御する場合、電圧レベル制御回路１０は以下のように動作する。
昇圧回路４の出力側からフィードバックされたブースト電圧Ｖbtが、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、電圧レベル制御回路１０は、アクティブ状態になる。そして内部電圧レベル制御信号Ａをアクティブ状態にして昇圧回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。電圧レベル制御回路１０がアクティブ状態となってから、予め定められた一定時間を経過するまで、電圧レベル制御回路１０は、アクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し続ける。
【００６３】
電圧レベル制御回路１０がアクティブ状態となってから、予め定められた一定時間を経過した後、電圧レベル制御回路１０は、アクティブ状態からインアクティブ状態になり、内部電圧レベル制御信号Ａをアクティブ状態からインアクティブ状態にして、昇圧回路４をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルの上昇を停止させる。昇圧回路４をインアクティブ状態にすると、ブースト電圧Ｖbtの電圧レベルは、その後時間経過と共に徐々に低下する。従って、ブースト電圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっくり低下し、徐々に第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限に近づく。この間、電圧レベル制御回路１０は、インアクティブ状態にあり、内部電圧レベル制御信号Ａをインアクティブ状態に維持する。例えば、デバイスがスタンバイ状態にあるとき、リフレッシュ動作の間は、電圧レベル制御回路１０がインアクティブ状態にあるため、電圧レベル制御回路１０で消費される電力が節減される。
やがて、ブースト電圧Ｖbtの電圧レベルが、再び第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以下となったとき、再び電圧レベル制御回路１０は、インアクティブ状態からアクティブ状態になり、内部電圧レベル制御信号Ａをインアクティブ状態からアクティブ状態にする。これにより、昇圧回路をインアクティブ状態からアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。
【００６４】
第一の基準電圧Ｖｒｅｆ1に基づきブースト電圧Ｖbtの電圧レベルを制御する場合においても、電圧レベル制御回路１０は、以下のように構成し得る。
電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1が入力される第一入力と、昇圧回路４の出力側と接続され、昇圧回路４から出力されたブースト電圧Ｖbtが入力される第二の入力と、前記オアゲート９の出力と接続され、オアゲート９から出力された論理和信号ＰＬが入力される第三の入力とを有する。電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtを第一の基準電圧Ｖｒｅｆ1と比較する。電圧レベル制御回路１０は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲の下限以上に維持する。
更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となる。そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となる。しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成を有する。
【００６５】
例えば、第二の基準電圧Ｖｒｅｆ２のみを利用してブースト電圧Ｖbtの電圧レベルを制御する場合、電圧レベル制御回路１０は以下のように動作する。
電圧レベル制御回路１０がアクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態にして昇圧回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。ブースト電圧Ｖbtの電圧レベルが、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限より低い場合、電圧レベル制御回路１０は、アクティブ状態にあり、内部電圧レベル制御信号Ａをアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し続ける。
【００６６】
ブースト電圧Ｖbtの電圧レベルが、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限以上となったとき、電圧レベル制御回路１０は、アクティブ状態からインアクティブ状態になり、内部電圧レベル制御信号Ａをアクティブ状態からインアクティブ状態にして、昇圧回路４をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルの上昇を停止させる。昇圧回路４をインアクティブ状態にすると、ブースト電圧Ｖbtの電圧レベルは、時間経過と共に徐々に低下する。従って、ブースト電圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっくり低下する。電圧レベル制御回路１０がアクティブ状態からインアクティブ状態になって予め定められた一定期間中は、電圧レベル制御回路１０は、インアクティブ状態にあり、内部電圧レベル制御信号Ａをインアクティブ状態に維持する。例えば、デバイスがスタンバイ状態にあるとき、リフレッシュ動作の間は、電圧レベル制御回路１０がインアクティブ状態にあるため、電圧レベル制御回路１０で消費される電力が節減される。
【００６７】
やがて、電圧レベル制御回路１０がアクティブ状態からインアクティブ状態になって予め定められた一定期間が経過すると、再び電圧レベル制御回路１０は、インアクティブ状態からアクティブ状態になり、内部電圧レベル制御信号Ａをインアクティブ状態からアクティブ状態にする。これにより、昇圧回路をインアクティブ状態からアクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを上昇させる。
【００６８】
第二の基準電圧Ｖｒｅｆ2の1方に基づきブースト電圧Ｖbtの電圧レベルを制御する場合においても、電圧レベル制御回路１０は、以下のように構成し得る。
電圧レベル制御回路１０は、第二の基準電圧Ｖｒｅｆ2が入力される第一入力と、昇圧回路４の出力側と接続され、昇圧回路４から出力されたブースト電圧Ｖbtが入力される第二の入力と、前記オアゲート９の出力と接続され、オアゲート９から出力された論理和信号ＰＬが入力される第三の入力とを有する。電圧レベル制御回路１０は、昇圧回路４から出力されたブースト電圧Ｖbtを第二の基準電圧Ｖｒｅｆ2と比較する。電圧レベル制御回路１０は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル範囲の上限以下に維持する。
更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となる。そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となる。しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成を有する。
【００６９】
次に、本発明に係る新規な電圧レベル制御回路１０の回路構成の1例について、図１を参照して詳述する。図１に示す回路構成はあくまで図２に示す本発明に係る新規な電圧レベル制御回路１０を具体的に実現するための好適な１例であって、この回路構成に限るものではない。電圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方に基づきブースト電圧Ｖbtの電圧レベルを制御するものとする。すなわち、以下の回路構成は、内部電圧レベル制御信号Ａをアクティブ状態およびインアクティブ状態に切り替えることで、昇圧回路４をアクティブ状態およびインアクティブ状態に切り替えて、昇圧回路４から出力されるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内に維持することに加え、更に、内部電圧レベル制御信号Ａがアクティブ状態にあるとき、電圧レベル制御回路１０はアクティブ状態となり、そして、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれかにおいて、電圧レベル制御回路１０はアクティブ状態となるが、しかし、内部電圧レベル制御信号Ａがインアクティブ状態であって、電源投入時、リフレッシュ動作時、或いは書込／読出時のいずれでもない時、電圧レベル制御回路１０はインアクティブ状態となる回路構成である。
【００７０】
図１に示すように、電圧レベル制御回路１０は、ラッチ回路１１、ブースト電圧Ｖbtを分圧する分圧抵抗１２、１３、ＮチャンネルＭＯＳフィールドエフェクトトランジスタからなる第一のスイッチングトランジスタ１４、第一及び第二のカレントミラー差動増幅器２０、２７、ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる第二及び第三のスイッチングトランジスタ３０、３１、第一及び第二のトランスファゲート３４、３５、並びに第一及び第二のインバータ３６、３７からなる。
【００７１】
ラッチ回路１１の入力は、オアゲート９の出力に接続され、論理和信号ＰＬの入力を受ける。ラッチ回路１１の制御端子は、電圧レベル制御回路１０の出力に接続され、電圧レベル制御回路１０の出力から出力された内部電圧レベル制御信号Ａは、ラッチ回路１１の制御端子にフィードバックされる。ラッチ回路１１の出力はノードＮ１に接続される。
内部電圧レベル制御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティブ状態にある場合、入力信号ＰＬをラッチする。すなわち、ラッチ回路１１の出力には、入力信号ＰＬは現れない。このときラッチ信号Ｌａはハイレベル“Ｈ”となる。
一方、内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態にある場合、入力信号ＰＬをラッチせずスルーさせる。すなわち、ラッチ回路１１の出力には、ラッチ回路１１をスルーした入力信号ＰＬがラッチ信号Ｌａとして現れる。
【００７２】
入力信号ＰＬは、デバイスの電力投入時、デバイスのスタンバイ状態及びアクティブ状態におけるリフレッシュ動作時、およびデバイスのアクティブ状態における書込み/読出し時にハイレベル“Ｈ”になる。一方、非リフレッシュ動作時および非書込み/読出し時にはロウレベル“Ｌ”となる。
よって内部電圧レベル制御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティブ状態にある場合、或いは内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であってもデバイスの電力投入時、デバイスのスタンバイ状態及びアクティブ状態におけるリフレッシュ動作時、およびデバイスのアクティブ状態における書込み/読出し時には、ラッチ信号Ｌａはハイレベル“Ｈ”となる。
一方、内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であって非リフレッシュ動作時および非書込み/読出し時には、ラッチ信号Ｌａはロウレベル“Ｌ”となる。
【００７３】
ブースト電圧Ｖbtを分圧する分圧抵抗１２、１３および第一のスイッチングトランジスタ１４は、昇圧回路４の出力とグランド端子との間に直列に接続され、分圧回路を形成する。分圧抵抗１２は、昇圧回路４の出力と分圧回路の出力との間に接続される。分圧抵抗１３は、分圧回路の出力と第一のスイッチングトランジスタ１４との間に接続される。第一のスイッチングトランジスタ１４は、分圧抵抗１３グランド端子との間に直列に接続される。分圧回路の出力には分圧電圧ＶＢが現れる。分圧回路の出力は、ノードＮ２に接続される。第一のスイッチングトランジスタ１４のゲート電極は、ノードＮ１に接続され、ラッチ信号Ｌａの入力を受ける。
第一のスイッチングトランジスタ１４は、ＮチャンネルＭＯＳフィールドエフェクトトランジスタなので、ラッチ信号Ｌａがハイレベル“Ｈ”のときオンし、ラッチ信号Ｌａがロウレベル“Ｌ”のときオフする。
【００７４】
内部電圧レベル制御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティブ状態にある場合、或いは内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であってもデバイスの電力投入時、デバイスのスタンバイ状態及びアクティブ状態におけるリフレッシュ動作時、およびデバイスのアクティブ状態における書込み/読出し時には、ラッチ信号Ｌａはハイレベル“Ｈ”となるので、第一のスイッチングトランジスタ１４はオンし、分圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２のポテンシャルが分圧電圧ＶＢと等しくなる。このとき分圧回路はアクティブ状態にある。
【００７５】
一方、内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがインアクティブ状態であって非リフレッシュ動作時および非書込み/読出し時には、ラッチ信号Ｌａはロウレベル“Ｌ”となるので、第一のスイッチングトランジスタ１４はオフし、分圧回路に電流は流れない。このとき分圧回路はインアクティブ状態にある。
【００７６】
第一のカレントミラー差動増幅器２０は、３つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５，１６、１７と２つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ１８、１９とからなる。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５，１７と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ１８は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６，１７と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ１９は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。
【００７７】
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５のゲート電極は、ノードＮ２に接続され、分圧電圧ＶＢが印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７のゲート電極は、ノードＮ１に接続され、ラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィールドエフェクトトランジスタ１８、１９のゲート電極は、互いに接続されると共に、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５のドレインに接続される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６のゲート電極には、第一の基準電圧Ｖref1が印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６のドレインは、第一のカレントミラー差動増幅器２０の出力に接続され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１６のドレイン電圧が、第一のカレントミラー差動増幅器２０の出力に出力電圧Ｖ１として現れる。
【００７８】
ラッチ信号Ｌａがハイレベル“Ｈ”になると、第一のスイッチングトランジスタ１４がオンし、分圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２のポテンシャルがこの分圧電圧ＶＢと等しくなる。このとき分圧回路はアクティブ状態にある。そして、この分圧電圧ＶＢがＮチャンネルＭＯＳフィールドエフェクトトランジスタ１５のゲート電極に印加される。さらにＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７のゲート電極にも、ハイレベル“Ｈ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７がオンすることで、第一のカレントミラー差動増幅器２０がアクティブ状態になり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７に電流ｉ１が流れる。すなわち、ラッチ信号Ｌａがハイレベル“Ｈ”になると、第一のカレントミラー差動増幅器２０がアクティブ状態になる。
【００７９】
分圧電圧ＶＢが第一の基準電圧Ｖref1より大きいとき、第一のカレントミラー差動増幅器２０の出力電圧Ｖ１は、ハイレベル“Ｈ”になる。分圧電圧ＶＢが第一の基準電圧Ｖref1より小さいとき、第一のカレントミラー差動増幅器２０の出力電圧Ｖ１は、ロウレベル“Ｌ”になる。従って、第一のカレントミラー差動増幅器２０は、その出力電圧Ｖ１に基づき、分圧電圧ＶＢが第一の基準電圧Ｖref1より大きいか小さいかを検出する。
【００８０】
ラッチ信号Ｌａがロウレベル“Ｌ”になると、第一のスイッチングトランジスタ１４がオフし、分圧回路には電流が流れず、分圧回路はインアクティブ状態になる。さらに、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７のゲート電極にも、ロウレベル“Ｌ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１７がオフすることで、第一のカレントミラー差動増幅器２０がインアクティブ状態になる。すなわち、ラッチ信号Ｌａがロウレベル“Ｌ”になると、第一のカレントミラー差動増幅器２０がインアクティブ状態になる。
【００８１】
第二のカレントミラー差動増幅器２７は、３つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２，２３、２４と２つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ２５、２６とからなる。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２，２４と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ２５は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３，２４と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ２６は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。
【００８２】
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２のゲート電極は、ノードＮ２に接続され、分圧電圧ＶＢが印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４のゲート電極は、ノードＮ１に接続され、ラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィールドエフェクトトランジスタ２５、２６のゲート電極は、互いに接続されると共に、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２のドレインに接続される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３のゲート電極には、第二の基準電圧Ｖｒｅｆ２が印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３のドレインは、第二のカレントミラー差動増幅器２７の出力に接続され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２３のドレイン電圧が、第二のカレントミラー差動増幅器２７の出力に出力電圧Ｖ２として現れる。
【００８３】
ラッチ信号Ｌａがハイレベル“Ｈ”になると、第二のスイッチングトランジスタ１４がオンし、分圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２のポテンシャルがこの分圧電圧ＶＢと等しくなる。このとき分圧回路はアクティブ状態にある。そして、この分圧電圧ＶＢがＮチャンネルＭＯＳフィールドエフェクトトランジスタ２２のゲート電極に印加される。さらにＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４のゲート電極にも、ハイレベル“Ｈ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４がオンすることで、第二のカレントミラー差動増幅器２７がアクティブ状態になり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４に電流ｉ２が流れる。すなわち、ラッチ信号Ｌａがハイレベル“Ｈ”になると、第二のカレントミラー差動増幅器２７がアクティブ状態になる。
【００８４】
分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２より大きいとき、第二のカレントミラー差動増幅器２７の出力電圧Ｖ２は、ハイレベル“Ｈ”になる。分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２より小さいとき、第二のカレントミラー差動増幅器２７の出力電圧Ｖ２は、ロウレベル“Ｌ”になる。従って、第二のカレントミラー差動増幅器２７は、その出力電圧Ｖ１に基づき、分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２より大きいか小さいかを検出する。
【００８５】
ラッチ信号Ｌａがロウレベル“Ｌ”になると、第二のスイッチングトランジスタ１４がオフし、分圧回路には電流が流れず、分圧回路はインアクティブ状態になる。さらに、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４のゲート電極にも、ロウレベル“Ｌ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ２４がオフすることで、第二のカレントミラー差動増幅器２７がインアクティブ状態になる。すなわち、ラッチ信号Ｌａがロウレベル“Ｌ”になると、第二のカレントミラー差動増幅器２７がインアクティブ状態になる。
【００８６】
すなわち、ラッチ信号Ｌａがハイレベル“Ｈ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、アクティブ状態になり、分圧回路には電流ｉ３が流れ、第一のカレントミラー差動増幅器２０には電流ｉ１が流れ、第二のカレントミラー差動増幅器２７には電流ｉ２が流れることで、電力を消費する。
一方、ラッチ信号Ｌａがロウレベル“Ｌ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、インアクティブ状態になり、電流が流れないため、電力を消費しない。
【００８７】
ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる第二のスイッチングトランジスタ３０は、第一のカレントミラー差動増幅器２０の出力と電源電圧との間に接続される。第二のスイッチングトランジスタ３０のゲート電極は、ノードＮ１と接続され、ラッチ信号Ｌａが印加される。
ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる第三のスイッチングトランジスタ３１は、第二のカレントミラー差動増幅器２７の出力と電源電圧との間に接続される。第三のスイッチングトランジスタ３１のゲート電極は、ノードＮ１と接続され、ラッチ信号Ｌａが印加される。
【００８８】
ラッチ信号Ｌａがハイレベル“Ｈ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、アクティブ状態になるが、このとき第二及び第三のスイッチングトランジスタ３０、３１はオフし、第一及び第二のカレントミラー差動増幅器２０、２７の出力は、電源電圧ＶDDから切離される。ラッチ信号Ｌａがロウレベル“Ｌ”になると、分圧回路、並びに第一及び第二のカレントミラー差動増幅器２０、２７は、インアクティブ状態になるが、このとき第二及び第三のスイッチングトランジスタ３０、３１はオンし、第一及び第二のカレントミラー差動増幅器２０、２７の出力は、外部電圧としての電源電圧ＶDDと導通することで、第一及び第二のカレントミラー差動増幅器２０、２７の出力電圧が、電源電圧ＶDDまで強制的に引き上げられる。
【００８９】
第一のトランスファゲート３４は、第一のカレントミラー差動増幅器２０の出力と第二のインバータ３７の入力との間に並列接続された、一組のＮチャンネルＭＯＳフィールドエフェクトトランジスタ及びＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる。
第二のトランスファゲート３５は、第二のカレントミラー差動増幅器２７の出力と第二のインバータ３７の入力との間に並列接続された、一組のＮチャンネルＭＯＳフィールドエフェクトトランジスタ及びＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる。
第一のトランスファゲート３４のＮチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極は、第二のトランスファゲート３５のＰチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極と接続されると共に、これらゲート電極は、第一のインバータ３６の出力と接続される。
第一のトランスファゲート３４のＰチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極は、第二のトランスファゲート３５のＮチャンネルＭＯＳフィールドエフェクトトランジスタのゲート電極と接続されると共に、これらゲート電極は、第一のインバータ３６の入力と接続される。
第二のインバータ３７の出力は、電圧レベル制御回路１０の出力と接続されると共に、ラッチ回路１１の制御端子に接続される。
【００９０】
第二のインバータ３７の出力がハイレベル“Ｈ”になると、第一のトランスファゲート３４は、オフする。第二のインバータ３７の出力がロウレベル“Ｌ”になると、第一のトランスファゲート３４は、オンする。
第二のインバータ３７の出力がハイレベル“Ｈ”になると、第二のトランスファゲート３５は、オンする。第二のインバータ３７の出力がロウレベル“Ｌ”になると、第二のトランスファゲート３５は、オフする。
【００９１】
次に、上述した回路の動作を図３に示すタイミングチャートを参照して説明する。
まず、電源投入時においては、ラッチ回路１１の初期リセットによってラッチ信号Ｌａが”Ｌ”となり、したがって、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１が共にオン状態となる。これにより、トランスファゲート３４，３５のいずれがオン状態にあっても、レベル制御回路１の出力信号Ａが”Ｌ”となる。信号Ａが”Ｌ”となると、トランスファゲート３４がオン、３５がオフとなる。またこの時、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４はいずれもオフ状態にある。
【００９２】
このような状態において、パワーオンリセット信号ＰＯＲがオアゲート９へ印加されると、オアゲート９の出力信号ＰＬが”Ｈ”となる。この時、信号Ａは”Ｌ”であり、ラッチ回路１１はスルー状態にあり、したがって、ラッチ信号Ｌａが”Ｈ”となる。ラッチ信号Ｌａが”Ｈ”となると、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１が共にオフとなる一方、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオンとなり、抵抗１２，１３による分圧回路、カレントミラー差動増幅器２０，２７が各々アクティブ状態となる。そして、この時、まだ、リングオッシレータ３および昇圧回路４が共に動作を開始していないことから、ブースト電圧Ｖbtが低レベルにあり、したがって、電圧ＶBが基準電圧Ｖref1より小であり、カレントミラー差動増幅器２０の出力電圧Ｖ１が”Ｌ”となり、レベル制御回路１の出力信号Ａが”Ｈ”となる。信号Ａが”Ｈ”になると、トランスファゲート３４がオフ、３５がオンとなり、以後、電圧Ｖ２（この時点で”Ｌ”）がトランスファゲート３５を介してインバータ３７へ供給される。また、信号Ａが”Ｈ”になると、ラッチ回路１１がその時の信号ＰＬの値”Ｈ”をラッチする。
【００９３】
信号Ａが”Ｈ”となり、この”Ｈ”信号がリングオッシレータ３へ供給されると、リングオッシレータ３が発振動作を開始し、発振信号Ｂが昇圧回路４へ出力される。昇圧回路４はこの発振信号Ｂを利用してブースト電圧Ｖbtを階段状に昇圧し、ワードデコーダ５へ出力すると共に、電圧レベル制御回路１０へフィードバックする。
【００９４】
ブースト電圧Ｖbtが徐々に上昇し、基準電圧Ｖref1より大になると、電圧Ｖ１が”Ｈ”となるが、この時、トランスファゲート３４はオフであり、したがって、回路動作に影響はない。ブースト電圧Ｖbtがさらに上昇し、基準電圧Ｖref2より大になると、電圧Ｖ２が”Ｈ”となる。これにより、信号Ａが”Ｌ”となり、リングオッシレータ３，昇圧回路４の動作が停止する。また、信号Ａが”Ｌ”になると、ラッチ回路１１がスルー状態となる。この時点で、パワーオンリセット信号ＰＯＲがすでに”Ｌ”になっていると、ラッチ信号Ｌａが”Ｌ”となり、これにより、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１がオン、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオフとなる。
【００９５】
このように、電源投入時において、ブースト電圧Ｖbtの昇圧動作が行われ、ブースト電圧Ｖbtを分圧した電圧ＶBが基準電圧Ｖref2に達すると、昇圧動作が終了する。以後、スタンバイ状態の場合は、約１６μsec毎にリフレッシュタイミング発生回路７からリフレッシュ信号が出力され、ロウイネーブル発生回路８へ供給される。ロウイネーブル発生回路８は該リフレッシュ信号を受け、信号ＬＴを発生し、オアゲート９およびロウデコーダ６へ出力する。また、リフレッシュタイミング発生回路７は、リフレッシュ信号と同時にリフレッシュアドレスを発生し、ロウデコーダ６へ出力する。ロウデコーダ６はそのリフレッシュアドレスをデコードし、その結果をワードデコーダ５へ出力する。
【００９６】
以下、上述したスタンバイ状態における電圧レベル制御回路１０の動作を図３を参照しながら説明する。いま、時刻ｔ１において、信号ＬＴ（”Ｈ”）がオアゲート９へ供給されると、オアゲート９の出力信号ＰＬが”Ｈ”となり、したがって、ラッチ信号Ｌａが”Ｈ”となる。ラッチ信号Ｌａが”Ｈ”になると、前述したように、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１が共にオフとなる一方、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオンとなり、抵抗１２，１３による分圧回路、第一及び第二のカレントミラー差動増幅器２０，２７が各々アクティブ状態となる。
【００９７】
この時点で、電圧ＶBが第一及び第二の基準電圧Ｖref1とＶref2の間にあったとすると、電圧Ｖ１は”Ｈ”の状態を続け、一方、電圧Ｖ２は”Ｌ”となる。この時、トランスファゲート３５がオフ状態にあり、したがって、電圧Ｖ２の変化は回路動作に影響を与えず、信号Ａは”Ｌ”の状態を続ける。なお、時刻ｔ１において、電圧ＶBが第一の基準電圧Ｖref1以下であった場合は、時刻ｔ１において電圧Ｖ１も”Ｌ”となる。
【００９８】
信号ＬＴの立ち上がりにおいてリフレッシュが開始されると、ブースト電圧Ｖbtの電力消費が大きくなり、同電圧Ｖbtが徐々に低下する。そして、時刻ｔ２において、電圧ＶBが第一の基準電圧Ｖref1より小になると、電圧Ｖ１が”Ｌ”となり、これにより、信号Ａが”Ｈ”となる。信号Ａが”Ｈ”になると、リングオッシレータ３，昇圧回路４の動作が開始され、以後ブースト電圧Ｖbtが順次上昇する。また、信号Ａが”Ｈ”になると、ラッチ回路１１が、この時”Ｈ”状態にある信号ＰＬをラッチし、また、トランスファゲート３４がオフ、３５がオンとなる。そして、トランスファゲート３５がオンになると、以後、電圧Ｖ２（この時点で”Ｌ”）がインバータ３７へ供給される。
【００９９】
次に、ブースト電圧Ｖbtが上昇し、時刻ｔ３において、電圧ＶBが第二の基準電圧Ｖref2より大になると、電圧Ｖ２が”Ｈ”となり、したがって、信号Ａが”Ｌ”となる。信号Ａが”Ｌ”になると、リングオッシレータ３，昇圧回路４の動作が停止する。また、信号Ａが”Ｌ”になると、トランスファーゲート３４がオン、３５がオフとなる。また、信号Ａが”Ｌ”になると、ラッチ回路１１がスルー状態となり、この時点で、信号ＰＬがすでに”Ｌ”になっていることから、ラッチ信号Ｌａが”Ｌ”となる。これにより、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ３０，３１がオン、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオフとなる。
以後、リフレッシュタイミング発生回路７からリフレッシュ信号が出力される毎に上記の動作が繰り返される。そして、例えば、時刻ｔ４において、疑似ＳＲＡＭがスタンバイ状態からアクティブ状態に移行し、時刻ｔ５においてチップセレクト信号ＣＳが立ち上がり、次いで、外部アドレスＡｄｄが変化すると、ロウイネーブル発生回路８がこの変化を検出し、信号ＬＴを出力する。以後、上記と同様の過程によってブースト電圧Ｖbtの昇圧が行われる。
【０１００】
このように、図１の回路は、信号ＬＴが立ち上がると、ラッチ信号Ｌａが”Ｈ”となり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４がオンとなり、抵抗１２，１３の直列回路、カレントミラー差動増幅器２０、２７がアクティブ状態となる。これにより、抵抗１２，１３の直列回路、カレントミラー差動増幅器２０、２７に各々電流ｉ３、ｉ１、ｉ２が流れる。そして、ブースト電圧Ｖbtが基準電圧Ｖref2まで上昇した時点でラッチ信号Ｌａを”Ｌ”とし、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ１４，１７，２４をオフとすることによって、抵抗１２，１３の直列回路、カレントミラー差動増幅器２０、２７に流れる電流ｉ３、ｉ１、ｉ２をいずれもオフとする。
【０１０１】
上述したように、第１の実施形態においては、メモリセルアレイ２がアクセスされる時、すなわち、電源投入時、スタンバイ状態におけるリフレッシュ時、アクティブ状態におけるリフレッシュ時、およびアクティブ状態における書込／読出時において、電圧レベル制御回路１０の各部がアクティブ状態とされ、それ以外のタイミングにおいては、電圧レベル制御回路１０の各部がインアクティブ状態とされる。これにより、レベル制御回路１０で消費される電力の節減を図っている。
一般的なＤＲＡＭにおいてはリフレッシュタイミングがシステム側で制御されるため、不規則なリフレッシュタイミングが発生することになり、長いリフレッシュ間隔が存在する。このとき電圧レベル制御回路をパワーオフしてしまうと、放電によって、データ保持が保証されるレベル以下までワードレベルが低下する可能性がある。つまり、ＤＲＡＭでは、ワードレベルを保持するために常に昇圧する必要があるため、電圧レベル制御回路も常にパワーオンとするのが一般的である。
【０１０２】
これに対し、上述した疑似ＳＲＡＭは、デバイス外部からはリフレッシュ動作が見えない仕様となっており、デバイス内部で、規則的なリフレッシュタイミングを自動的に発生する。この場合は、データ保持が保証される範囲で次のリフレッシュタイミングが発生される。つまり、電圧レベル制御回路１０をパワーオフしても、データが破壊するレベルまでのワードレベルが低下することがなく、したがって、データ保持の保証と電流削減とを両立することができる。
【０１０３】
次に本発明の第２の実施形態について図４を参照しながら説明する。この実施形態が上述した第１の実施形態と異なる点は、ロウイネーブル発生回路８において、図４に示すように、信号ＬＴの立ち上がりから一定時間Ｔだけ前に立ち上がるパルス信号ＲＰを形成し、信号ＬＴに変えてオアゲート９へ供給する点である。また、この場合、基準電圧Ｖref1を高いレベルに設定しておく。このような構成によれば、パルス信号ＲＰが立ち上がり、したがって信号ＰＬが立ち上がり、これによりラッチ１１の出力Ｌａが立ち上がると、電圧レベル制御回路１０がアクティブ状態となると共に、信号Ａが立ち上がり、これによりブースト電圧Ｖbtの昇圧が開始される。そして、電圧ＶBが基準電圧Ｖref2に達すると、信号Ａが立ち下がり、したがって、ラッチ回路１１の出力Ｌａが立ち下がり、電圧レベル制御回路１０がインアクティブ状態となる。この時点のわずか後に信号ＬＴが立ち上がり、メモリセルアレイ２のアクセスが行われる。この場合、ブースト電圧Ｖbtは既に充分にレベルアップされており、したがって、アクセス途中において電圧Ｖbtのブースト処理は必要ない。
このように、上記第２の実施形態では、信号ＬＴが立ち上がるわずか前にブースト電圧Ｖbtを基準電圧Ｖref2の高さまで上げてしまう。このような構成によっても、上記第１の実施形態と同様な効果を得ることができる。
【０１０４】
次に、本発明の第３の実施形態について図５を参照しながら説明する。この第３の実施形態においては、信号ＬＴのパルス幅を、図５に示すように、ブースト電圧Ｖbtの昇圧に必要となる時間よりわずかに大としておく。また、図１におけるラッチ回路１１を設けず、オアゲート９の出力を直接ノードＮ１に接続する。更に、第二のインバータ３７の出力を第一のインバータの入力に接続するが、ラッチ回路１１を設けないので、第二のインバータ３７の出力からの出力信号がノードＮ１にフィードバックされない。そして、オアゲート９の出力から出力された信号ＰＬを直接ノードＮ１に供給する。
【０１０５】
このような構成によれば、信号ＬＴが立ち上がると同時に、電圧レベル制御回路１０がアクティブ状態となり、電流ｉ１〜ｉ３が流れる。そして、電圧ＶBが基準電圧Ｖref1より小になるとブースト電圧Ｖbtの昇圧が開始される。また、電圧ＶBが基準電圧Ｖref2に達するとブースト電圧Ｖbtの昇圧が停止される。なお、この時点で電圧レベル制御回路１０がインアクティブ状態になることはない。次いで、信号ＬＴが立ち下がると、電流ｉ１〜ｉ３もオフとなり、電圧レベル制御回路１０がインアクティブ状態となる。
すなわち、電圧レベル制御回路１０のアクティブ状態及びインアクティブ状態は、出力信号Ａの活性状態及び非活性状態に依存せず、オアゲート９からの出力信号ＰＬのみにしたがって制御される。したがって、オアゲート９からの出力信号ＰＬにより、電圧レベル制御回路１０がインアクティブ状態になることで、電圧レベル制御回路１０で消費される電力を節減できる。
【０１０６】
次に、本発明の第４の実施形態について図６を参照しながら説明する。この第４の実施形態においては、図６に示すように、電圧レベル制御回路１０が適用されるデバイス、例えば擬似ＳＲＡＭのアクティブ状態において、オアゲート９からの出力信号ＰＬをハイレベル”Ｈ”に固定する。これにより、ラッチ回路１１の出力信号Ｌａもハイレベル”Ｈ”に固定され、したがって、擬似ＳＲＡＭのアクティブ状態にあるとき、電圧レベル制御回路１０は、常時アクティブ状態に維持され、ブースト電圧Ｖbtと基準電圧Ｖref1、Ｖref2との大小関係のみでリングオッシレータ３および昇圧回路４の動作が制御される。
そして、擬似ＳＲＡＭがスタンバイ状態に戻ると、オアゲート９からの出力信号ＰＬのハイレベル”Ｈ”固定から解除され、これにより、ラッチ回路１１の出力信号Ｌａもハイレベル”Ｈ” 固定から解除される。したがって、電圧レベル制御回路１０は、前記第１の実施形態と同様の制御を受ける。したがって、擬似ＳＲＡＭがスタンバイ状態にある時、電圧レベル制御回路１０で消費される電力を節減できる。
【０１０７】
次に、本発明の第５の実施形態について図７を参照しながら説明する。図７は同実施形態の構成を示す回路図であり、この図に示す回路は、ＤＲＡＭ、疑似ＳＲＡＭ等の内部回路４５へ供給する電圧ＶＩＮＴのレベルを制御する内部電圧レベル制御回路である。ここで、電圧ＶＩＮＴは、電源電圧ＶDDをＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６によって降圧した電圧であり、この回路は、通常、内部降圧回路といわれる。
【０１０８】
すなわち、本実施形態に係る回路は、オアゲート４８、ラッチ回路４９、カレントミラー差動増幅器５８、第一及び第二のスイッチングトランジスタ４６，６０、第一のインバータ６２、及び内部電圧レベルを供給する内部回路４５とからなる。
オアゲート４８の第一の入力には、信号ＰＬが入力される。この信号ＰＬは図２に示す信号ＰＬと同じ信号であり、パワーオンリセット信号ＰＯＲおよび信号ＬＴのオアをとった信号である。信号ＣＳはチップセレクト信号である。ラッチ回路４９の入力は、オアゲート４８の出力に接続され、オアゲート４８から出力された論理和信号の入力を受ける。ラッチ回路４９の制御端子は、インバータ６２の出力と接続され、インバータ６２からの出力信号を受ける。ラッチ回路４９は、インバータ６２からの出力信号がハイレベル”Ｈ”の時、入力された論理和信号をラッチする。一方、インバータ６２からの出力信号がロウレベル”Ｌ”の時、入力された論理和信号をスルーさせる。
【０１０９】
カレントミラー差動増幅器５８は、３つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１，５２，５３及び２つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ５４、５５とからなる。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１，５３と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ５４は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。２つのＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２，５３と１つのＰチャンネルＭＯＳフィールドエフェクトトランジスタ５５は、外部電圧としての電源電圧ＶDDとグランド線との間に直列接続される。
【０１１０】
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１のゲート電極は、内部電圧ＶＩＮＴに接続され、内部電圧ＶＩＮＴが印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３のゲート電極は、ノードＮ１に接続され、ラッチ回路から出力されたラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィールドエフェクトトランジスタ５４、５５のゲート電極は、互いに接続されると共に、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５１のドレインに接続される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２のゲート電極には、第一の基準電圧Ｖref1が印加される。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２のドレインは、カレントミラー差動増幅器５８の出力に接続され、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５２のドレイン電圧が、カレントミラー差動増幅器５８の出力に出力電圧Ｖaとして現れる。
【０１１１】
第一及び第二のスイッチングトランジスタ４６、６０は、ＰチャンネルＭＯＳフィールドエフェクトトランジスタからなる。第二のスイッチングトランジスタ６０は、電源電圧ＶDDとノードＮ２との間に接続される。第二のスイッチングトランジスタ６０のゲート電極は、ノードＮ１に接続され、ラッチ回路４９から出力されたラッチ信号Ｌａが印加される。第一のスイッチングトランジスタ４６は、電源電圧ＶDDと内部電圧ＶＩＮＴとの間に接続され、電源電圧ＶDDから内部電圧ＶＩＮＴの電圧レベルを降圧する降圧回路を形成する。第一のスイッチングトランジスタ４６のゲート電極は、ノードＮ２を介しカレントミラー差動増幅器５８の出力に接続される。更に、第一のスイッチングトランジスタ４６のゲート電極は、インバータ６２を介して、ラッチ回路４９の制御端子に接続される。
したがって、降圧回路を形成する第一のスイッチングトランジスタ４６は、カレントミラー差動増幅器５８からの出力信号Ｖａにしたがって、そのアクティブ状態及びインアクティブ状態が制御される。
【０１１２】
ラッチ回路４９から出力されたラッチ信号Ｌａが、ハイレベル“Ｈ”のとき、カレントミラー差動増幅器５８は、アクティブ状態になり、カレントミラー差動増幅器５８出力が接続されるノードＮ２は、電源電圧ＶDDから切離され、カレントミラー差動増幅器５８の出力信号Ｖａが降圧回路を形成する第一のスイッチングトランジスタ４６のゲート電極に印加されると共に、インバータ６２を介してラッチ回路４９の制御端子にも印加される。
降圧回路を形成する第一のスイッチングトランジスタ４６がオン状態にあるとき、すなわち降圧回路がアクティブ状態にあるとき、カレントミラー差動増幅器５８の出力信号Ｖａは、ロウレベル“Ｌ”であるので、このロウレベル“Ｌ”はインバータ６２で反転され、ハイレベル“Ｈ”信号がラッチ回路４９の制御端子に印加される。よって、ラッチ回路４９の出力信号Ｌａ１は、ハイレベル“Ｈ”となり、カレントミラー差動増幅器５８は、アクティブ状態になる。つまり降圧回路がアクティブ状態にあるとき、カレントミラー差動増幅器５８もアクティブ状態になる。
【０１１３】
一方、降圧回路を形成する第一のスイッチングトランジスタ４６がオフ状態にあるとき、すなわち降圧回路がインアクティブ状態にあるとき、カレントミラー差動増幅器５８の出力信号Ｖａは、ハイレベル“Ｈ”であるので、このハイレベル“Ｈ”はインバータ６２で反転され、ロウレベル“Ｌ”信号がラッチ回路４９の制御端子に印加される。よって、ラッチ回路４９の出力信号Ｌａ１は、オアゲート９からの論理和信号をスルーし、ノードＮ１に供給する。すなわち、カレントミラー差動増幅器５８は、論理和信号がハイレベル“Ｈ”のときアクティブ状態になり、論理和信号がロウレベル“Ｌ”のときインアクティブ状態になる。つまり降圧回路がインアクティブ状態にあるときは、カレントミラー差動増幅器５８は、オアゲート９からの論理和信号にしたがってそのアクティブ状態及びインアクティブ状態が制御される。論理和信号がロウレベル“Ｌ”のとき、カレントミラー差動増幅器５８は、インアクティブ状態になるので、回路での電力消費を節減できる。
【０１１４】
次に、上記構成によるレベル制御回路の動作を図８に示すタイミングチャートを参照して更に説明する。
まず、初期状態において、ラッチ回路４９の出力信号Ｌａ１は”Ｌ”となり、この結果、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオフ、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオンとなる。ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオフになると、カレントミラー差動増幅器５８がインアクティブ状態となる。また、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオンになると、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６がオフとなり、内部回路４５へ電圧供給が行われない。
【０１１５】
次に、信号ＰＬが”Ｈ”となるか、または、チップセレクト信号ＣＳが”Ｈ”になると、ラッチ４９の出力信号Ｌａ１が”Ｈ”となる。信号Ｌａ１が”Ｈ”になると、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオンとなり、カレントミラー差動増幅器５８がアクティブ状態となる。また、信号Ｌａ１が”Ｈ”になると、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオフとなる。これにより、電圧Ｖａが低下し、インバータ６２の出力が”Ｈ”となってラッチ４９がオアゲート４８の出力”Ｈ”をラッチする。
【０１１６】
以後、カレントミラー差動増幅器５８が、電圧ＶＩＮＴと基準電圧Ｖrefとを比較し、その比較結果によってＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６を制御する。すなわち、電圧ＶＩＮＴが基準電圧Ｖrefより低くなると、電圧Ｖａが低くなって、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６がオンとなり、内部回路４５に電流を供給しながら出力を充電し始める。あるレベルまで充電し、電圧ＶＩＮＴが基準電圧Ｖrefより高くなると、電圧Ｖａが上昇し、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ４６がオフとなり、充電が停止する。また、電圧Ｖａが一定値以上に上昇すると、インバータ６２の出力が”Ｌ”となり、ラッチ４９がスルーとなる。これにより、信号ＬＴが”Ｌ”となり、あるいは、チップセレクト信号ＣＳが”Ｌ”となった時点で信号Ｌａ１が”Ｌ”となり、ＮチャンネルＭＯＳフィールドエフェクトトランジスタ５３がオフ、ＰチャンネルＭＯＳフィールドエフェクトトランジスタ６０がオンとなる。
【０１１７】
このように、上記第５の実施形態によれば、電圧ＶＩＮＴが基準電圧Ｖrefより大となった後、信号ＬＴまたはチップセレクト信号ＣＳが”Ｌ”になると、Ｎ・ＦＥＴ５３がオフとなり、カレントミラー差動増幅器５８に流れる電流ｉが０となる。これにより、回路電力の節減を図ることができる。
【０１１８】
なお、上記第１〜第５の実施形態はそれぞれ、本発明を疑似ＳＲＡＭ、ＤＲＡＭ等の昇圧回路、内部降圧回路に適用した場合であるが、この発明は、例えば、基板電圧レベル発生回路あるいは基板バックバイアス発生回路（ＢＢＧ回路）等にも適用することができる。
【０１１９】
次に、本発明の第６の実施形態について図9を参照しながら説明する。図9は本発明を基板バックバイアス発生回路（ＢＢＧ回路）に適用した際の回路構成の一例を示す図である。
基板バックバイアス発生回路は、外部電源電圧ＶDDとグランドレベル（ＧＮＤ）との間の電圧を用いてグランドレベルよりも低い電圧、例えば−１Ｖを内部基準電圧として発生する回路である。
【０１２０】
本発明に係る回路は、電圧レベル制御回路２０、リングオッシレータ３、昇圧回路４、リフレッシュタイミング発生回路７、バックバイアス発生回路１８、レベル判定回路１９及びオアゲート９を有する。このオアゲート９は、リフレッシュ動作時及びバックバイアス発生回路１８をアクティブ状態にする時に電圧レベル制御回路２０の各回路構成部をアクティブ状態にするため設けられる。
【０１２１】
電圧レベル制御回路２０は、回路の内部電圧としてのブースト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａを、第一及び第二の基準電圧Ｖref1、Ｖref2に基づいて発生する。リングオッシレータ３の入力側は、電圧レベル制御回路２０の出力側に接続され、内部電圧レベル制御信号Ａは、リングオッシレータ３へ入力される。リングオッシレータ３は、発振回路であり、インバータを奇数個リング状に直列接続して構成し得る。電圧レベル制御回路２０から出力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リングオッシレータ３は、アクティブ状態になり、発振出力Ｂを出力する。
【０１２２】
昇圧回路４の入力側は、リングオッシレータ３の出力側に接続され、この発振出力Ｂは昇圧回路４に入力される。昇圧回路４はチャージポンプ回路で構成し得る。昇圧回路４は、リングオッシレータ３の出力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、回路の内部電圧としてブースト電圧Ｖbtを出力する。
この回路を擬似ＳＲＡＭに適用する場合、昇圧回路４の出力側は、擬似ＳＲＡＭのワードデコーダに接続され、ブースト電圧Ｖbtはワードデコーダへ入力される。この場合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。昇圧回路４の出力は、さらに電圧レベル制御回路２０にフィードバックされる。
【０１２３】
リフレッシュタイミング発生回路７は、一定時間間隔で、メモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。この一定時間間隔は、データ保持が保証される期間内に定められる。尚、リフレッシュ信号を発生する時間間隔は、データ保持が保証される期間内であれば常に一定でなくとも良い。リフレッシュタイミング発生回路７の出力側は、オアゲート９の第一の入力に接続され、リフレッシュ信号ＳＲが第一の入力に入力される。
【０１２４】
バックバイアス発生回路１８は、第一及び第二の入力を有する。第一の入力は、昇圧回路４の出力に接続され、ブースト電圧Ｖbtの入力を受け、このブースト電圧Ｖbtを利用してグランドレベルより低いバックバイアス電圧ＶBBGを発生する。バックバイアス電圧ＶBBGは、例えばＧＮＤ−１Ｖであってもよい。バックバイアス発生回路１８の出力は、バックバイアス電圧ＶBBGを印加したい領域、例えば半導体基板に接続され、半導体基板をグランドレベルより低いバックバイアス電圧ＶBBGにする。
【０１２５】
レベル判定回路１９の入力は、バックバイアス発生回路１８の出力が接続される領域、例えば半導体基板と接続され、半導体基板の電位を検出する。レベル判定回路１９の出力は、バックバイアス発生回路１８の第二の入力に接続される。レベル判定回路１９の出力は、オアゲート９の第二の入力に接続される。
半導体基板の電位は、グランドレベルより低いバックバイアス電圧ＶBBGなので、リークにより時間変化する。すなわち半導体基板の電位は、徐々に上昇する。よって、レベル判定回路１９は、一定時間間隔で、アクティブ状態になり、半導体基板の電位を検出し、グランドレベルより低い予め決められた許容電位範囲の上限を上回った場合、判定結果Ｃをバックバイアス発生回路１８に入力し、バックバイアス発生回路１８に、半導体基板の電位を下げさせる。この判定結果Ｃは、同時にオアゲート９の第二の入力にも入力され、オアゲート９は、レベル判定回路１９からの判定結果Ｃとリフレッシュタイミング発生回路７からのリフレッシュ信号との論理和（オア）をとり、その結果を論理和信号ＰＬとして出力し、この論理和信号ＰＬを電圧レベル制御回路２０へ入力する。
【０１２６】
したがって、リフレッシュ動作が必要な時又はバックバイアス発生回路１８をアクティブ状態にする必要がある時に、電圧レベル制御回路１０がアクティブ状態になり電圧レベル制御回路２０で電力を消費するが、デバイスがスタンバイ状態にあり、かつリフレッシュ動作を行わないとき、かつバックバイアス発生回路１８がインアクティブ状態にあるとき、電圧レベル制御回路２０がインアクティブ状態になり電圧レベル制御回路２０での電力消費を抑制する。
【０１２７】
電圧レベル制御回路２０の回路構成として、図１に開示の回路構成を適用できる。すなわち、電源投入時、読出し/書込み時、並びにデバイスのアクティブ時およびスタンバイ時におけるリフレッシュ動作時のみ昇圧回路４をアクティブ状態にする。その他の場合、すなわち、スタンバイ時における非リフレッシュ動作時には、昇圧回路４をインアクティブ状態にする。この動作は、前述した通りである。
レベル判定回路１９は、既知の回路構成を適用し得る。
【０１２８】
バックバイアス発生回路１８は、1例として、図１０に示す回路構成で実現し得るが、これに限定されるものではない。
バックバイアス発生回路１８は、トランスファトランジスタのゲートを駆動する回路を、昇圧電圧で駆動するよう構成する。具体的には、バックバイアス発生回路１８は、プリチャージトランジスタＰＴ、トランスファトランジスタＴＴ、制御論理ブロックＣＬＢ、第一の電流経路Ｐ１を形成する第一の出力駆動回路Ｄ１および第一の容量Ｃ１と、第二の電流経路Ｐ２を形成する第二の出力駆動回路Ｄ２および第二の容量Ｃ２とから構成し得る。
【０１２９】
トランスファトランジスタＴＴは、ｐチャンネルＭＯＳトランジスタで構成し得る。トランスファトランジスタＴＴは、第二の電流経路Ｐ２とバックバイアス発生回路１８の出力との間に直列に接続される。トランスファトランジスタＴＴのゲートは、第一の電流経路Ｐ１を介して制御論理ブロックＣＬＢに接続される。そして、トランスファトランジスタＴＴは、ノードＧに現れる電位により、そのオン・オフ動作が制御される。
プリチャージトランジスタＰＴは、ｐチャンネルＭＯＳトランジスタで構成し得る。プリチャージトランジスタＰＴは、グランドとノードＡとの間に接続される。ノードＡは、第二の電流経路Ｐ２とトランスファトランジスタＴＴとの接点とする。プリチャージトランジスタＰＴのゲートは、制御論理ブロックＣＬＢに接続される。
【０１３０】
ここで、第一の出力駆動回路Ｄ１は、昇圧回路に接続され昇圧電圧Ｖｂｔで駆動される。一方、第二の出力駆動回路Ｄ２は、電源電圧ＶＤＤで駆動される。尚、第二の出力駆動回路Ｄ２を、電源電圧ＶＤＤに代え昇圧電圧Ｖｂｔで駆動することも場合によって可能である。すなわち第一の出力駆動回路Ｄ１の駆動電圧は、電源電圧ＶＤＤより高く、かつ第二の出力駆動回路Ｄ２の駆動電圧は、第一の出力駆動回路Ｄ１の駆動電圧を超えない範囲で、設計変更が可能である。
【０１３１】
電源電圧ＶＤＤが、低く設定された場合、例えば１.８Ｖ程度の低電源電圧を場合を例にとり、バックバイアス発生回路１８の動作を以下説明する。
プリチャージトランジスタＰＴで、ノードＡをグランドレベルすなわち０Ｖにプリチャージする。その後、第二の出力駆動回路Ｄ２を駆動し、第二の容量Ｃ２によりノードＡの電位をマイナスの電位まで下げる。具体的には−１.８Ｖ程度まで下げる。ここの時点では、ノードＧの電位は、ハイレベルにあり、トランスファトランジスタＴＴはオフ状態にある。
次に、ノードＧの電位を下げ、トランスファトランジスタＴＴをオンにして、ノードＡの負の電荷をトランスファトランジスタＴＴを介しバックバイアス発生回路１８の出力ＶＢＢＧに伝える。すなわち、出力ＶＢＢＧの電位をマイナスの電位に引き下げる。ここで、負の電荷を十分に出力ＶＢＢＧへトランスファするためには、トランスファトランジスタＴＴを十分にオンすることが重要となる。もし、トランスファトランジスタＴＴが十分にオンされない場合、ノードＡの負の電荷が、十分に出力ＶＢＢＧへトランスファされない。低電源電圧を使用する場合、トランスファトランジスタＴＴのオン能力が急激に低下し、上記問題を引起こす。この問題は、１.８Ｖ程度の低電源電圧により第一の出力駆動回路Ｄ１及び第一の容量Ｃ１を駆動しノードＧの電位を下げた場合に発生する。
【０１３２】
しかしながら、前述したように、第一の出力駆動回路Ｄ１及び第一の容量Ｃ１は、昇圧電圧により駆動されるため、トランスファトランジスタＴＴのオン能力が高まり、トランスファトランジスタＴＴは十分にオンし、よってノードＡの負の電荷が、出力ＶＢＢＧへ十分にトランスファされる。具体的には、昇圧回路により低電源電圧ＶＤＤ＝１.８Ｖを１.７Ｖだけ昇圧し、３.５Ｖの昇圧電圧で第一の出力駆動回路Ｄ１及び第一の容量Ｃ１を駆動することで、ノードＧの電位−３.５Ｖ付近まで下げることができる。
従って、トランスファトランジスタＴＴのゲートを駆動する回路を、昇圧電圧で駆動することによりトランスファトランジスタＴＴのオン能力を高め、バックバイアス発生回路１８の正常動作が可能となる。
【０１３３】
リフレッシュ動作の周期は、半導体基板の電位が、バックバイアス発生回路１８によりバックバイアス電圧ＶBBGまで下げられてから、グランドレベルより低いバックバイアス電圧ＶBBG許容電位範囲の上限を上回るまでの時間間隔に比較して、そのオーダーが異なる程非常に短い。
更に、レベル判定回路１９がアクティブ状態となる期間および昇圧回路４がアクティブ状態となる期間は、リフレッシュ動作の周期に比較して、そのオーダーが異なる程非常に短い。
したがって、本回路構成を適用することによる基板に流れる基板電流の増加は、ほぼゼロに近く無視できるほどである。
【０１３４】
また、上記実施形態はいずれも半導体記憶装置に関する実施形態であるが、本発明は半導体記憶装置に限らず、外部電圧から内部電圧生成し、その内部電圧を制御する各種の電子回路に適用可能である。
また、本発明は、上記各実施形態の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、外部電源電圧から発生される内部電圧レベルを検出して制御する電圧レベル制御回路を、必要時のみ活性化し、それ以外の時には非活性にするので、電圧レベル制御回路での消費電力を低減することができる。
また、従来の半導体記憶装置より消費電力を低減することができ、特に、疑似ＳＲＡＭに適用した場合に好適である。
すなわち、システム側からの制御を受けずに、半導体記憶装置の内部で能動的にリフレッシュを行う半導体記憶装置において、特に、リフレッシュのみが行われるスタンバイ状態における電圧レベル制御回路での消費電力を節減することができる。したがって、疑似ＳＲＡＭ等、内部リフレッシュが行われる半導体記憶装置に用いると好適である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による電圧レベル制御回路の構成を示す回路図である。
【図２】同電圧レベル制御回路を用いた疑似ＳＲＡＭの要部の構成を示すブロック図である。
【図３】同実施形態の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態による電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施形態による電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第４の実施形態による電圧レベル制御回路の動作を説明するためのタイミングチャートである。
【図７】本発明の第５の実施形態による電圧レベル制御回路の構成を示す回路図である。
【図８】同実施形態の動作を説明するためのタイミングチャートである。
【図９】本発明の第６の実施形態による電圧レベル制御回路をバックバイアス発生回路とともに用いる場合の回路構成を示すブロック図である。
【図１０】本発明の第６の実施形態による電圧レベル制御回路で使用するバックバイアス発生回路の回路図である。
【図１１】従来のＤＲＡＭの要部の構成を示すブロック図である。
【図１２】同ＤＲＡＭの動作を説明するためのタイミングチャートである。
【図１３】従来のＳＲＡＭの要部の構成を示すブロック図である。
【図１４】同ＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１５】従来の疑似ＳＲＡＭの要部の構成を示すブロック図である。
【図１６】同疑似ＳＲＡＭの動作を説明するためのタイミングチャートである。
【符号の説明】
２メモリセルアレイ
３リングオッシレータ
４昇圧回路
５ワードデコーダ
６ロウデコーダ
７リフレッシュタイミング発生回路
８ロウイネーブル発生回路
９オアゲート
１０電圧レベル制御回路
１１ラッチ
１２、１３抵抗
１７、２４ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
１８バックバイアス発生回路
１９レベル判定回路
２０、２７カレントミラー差動増幅器
４８オアゲート
４９ラッチ
５３ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
５８カレントミラー差動増幅器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a voltage level control circuit and a control method thereof, and further relates to a voltage level control circuit and a control method for controlling the level of an internal voltage used in a semiconductor memory device and other electronic circuits, and uses the voltage level control circuit. More particularly, the present invention relates to a semiconductor memory device such as a pseudo SRAM that internally generates a refresh signal for refreshing a memory cell.
[0002]
[Prior art]
Conventionally, semiconductor circuits such as semiconductor memories have been widely used in various portable devices such as mobile phones. In a semiconductor circuit used for this portable device, how to reduce power consumption is a big problem. Japanese Patent Application Laid-Open Nos. 63-255897 and 11-16368 disclose conventional techniques relating to power consumption reduction.
[0003]
FIG. 11 is a block diagram showing a configuration of a main part of a semiconductor memory device (DRAM; dynamic ram) disclosed in Japanese Patent Laid-Open No. 63-255897. The semiconductor memory device has a φWL generation circuit 152 that generates a word line drive signal φWL. φWL generation circuit 152 receives an external / RAS signal (/ indicates that it is a negative logic signal, RAS indicates a row address strobe), and word line drive signal φWL according to the input / RAS signal. Is generated. The semiconductor memory device further includes a row decoder 155. Row decoder 155 is connected to the output side of φWL generation circuit 152 and receives word line drive signal φWL output from φWL generation circuit 152. The semiconductor memory device further includes a φWL booster circuit 153 that boosts the word line drive signal φWL and a φWL comparator circuit 154. The φWL comparison circuit 154 receives an external reference voltage Vref, is connected to the output side of the φWL generation circuit 152, and receives the word line drive signal φWL output from the φWL generation circuit 152. The line drive signal φWL and the reference voltage Vref are compared, and the comparison result is output as a comparison result signal S4. Further, the φWL booster circuit 153 receives the input of the / RAS signal and is connected to the output side of the φWL comparison circuit 154, receives the input of the comparison result signal S4, and receives the / RAS signal and the output signal S4 of the φWL comparison circuit 154. Based on this, the word line drive signal φWL is boosted. Row decoder 155 outputs word line drive signal φWL to word line WL specified by the address signal.
[0004]
The operation of the circuit will be described based on the timing chart of FIG. When / RAS signal falls, φWL generation circuit 152 receiving this / RAS signal raises word line drive signal φWL to the level of power supply voltage Vcc at time t1. At the same time, the φWL booster circuit 153 that receives the / RAS signal boosts the word line drive signal φWL to a high level equal to or higher than Vcc. Thereafter, at time t2 when the / RAS signal rises, the φWL comparison circuit 154 compares the level VWL of the word line drive signal φWL with the reference voltage Vref, and outputs a signal S4 indicating the result to the φWL booster circuit 153. When VWL <Vref, the φWL booster circuit 153 boosts the word line drive signal φWL. When VWL> Vref, the φWL booster circuit 153 does not boost the word line drive signal φWL.
In this way, the circuit of FIG. 11 saves power consumption by automatically boosting at the end of the active cycle when necessary and not when unnecessary.
[0005]
FIG. 13 is a block diagram showing a configuration of a main part of a semiconductor memory device (SRAM; static ram) disclosed in Japanese Patent Laid-Open No. 11-16368. FIG. 14 is a timing chart for explaining the operation of the semiconductor memory device. The ATD circuit 110 detects a change in the address signals A0 to An or the chip selection signal CE and generates a pulse signal φOS. The XE generation circuit 111 receives the pulse signal φOS indicating the address transition detection from the ATD circuit 110 and the chip selection signal CE, and outputs the word line activation signal XE. Since the XE generation circuit 111 is not controlled by the write control signal / WE, the operation of the signal XE is the same in both the write and read cycles and remains high until reset by the signal φOS due to the address change in the next cycle. Continue to output level. The row decoder 102 receives a row address signal and outputs a row selection signal for selecting a word line.
[0006]
Boost signal generation circuit 114 receives word line activation signal XE and write control signal / WE, and generates boost signal / φBEN instructing boosting. That is, this boost signal generation circuit 114 continues to output a low level in a write cycle in which the write control signal / WE is at a low level except during a reset period in which the word line activation signal XE is at a low level. On the other hand, in the read cycle in which the write control signal / WE is at the high level, the low level is output for a predetermined time, and then returns to the high level.
[0007]
Boosted potential generating circuit 115 operates when boosted signal / φBEN is at a low level, generates boosted potential VBST, and outputs it to word driver 104. The word driver 104 uses the boosted potential VBST as a power source and inputs a word line activation signal XE and a row selection signal to select a word line. The selected word line rises to the boosted potential VBST and performs writing to the memory cell or reading from the memory cell.
Sense amplifier activation signal generating circuit 112 receives word line activation signal XE and write control signal / WE, and outputs sense amplifier activation signal φSE. The signal φSE is generated only in the read cycle, and goes high after a certain delay time after the word line rises. This high level is maintained until it is reset by the signal φOS due to the address change in the next cycle, and the sense amplifier 106 is kept in the active state. The sense amplifier 106 receives the signals of the complementary digit lines DG and DGB selected by the column selection switch 105 based on the output of the column decoder 103, and amplifies data from the memory cell while the sense amplifier activation signal φSE is at a high level. Output.
[0008]
As described above, the circuit shown in FIG. 13 operates the boosted potential circuit 115 only in the initial stage of the read cycle period and deactivates the boosted potential circuit 115 in a period other than the initial stage of the read cycle, thereby The power consumption of the circuit 115 is reduced.
[0009]
However, these conventional ones are based on the idea of reducing the power for driving the word lines, and other power reduction methods are not disclosed.
On the other hand, in recent years, pseudo SRAM has been developed and put into practical use. As is well known, this pseudo SRAM combines the advantages of the large capacity of DRAM, the ease of use of SRAM, and the low power consumption during standby, and is being widely used in portable devices and the like. However, this pseudo SRAM is desired to further reduce power consumption because it is used in portable devices.
[0010]
FIG. 15 is a block diagram showing a configuration of a main part of a conventional pseudo SRAM. FIG. 16 is a timing chart for explaining the operation of the pseudo SRAM. This pseudo SRAM has a voltage level control circuit 1, a memory cell array 2, a ring oscillator 3, a booster circuit 4, and a word decoder 5. The pseudo SRAM further includes a row decoder 6, a refresh timing generation circuit 7, and a row enable generation circuit 8.
The voltage level control circuit 1 generates an internal voltage level control signal A for controlling the level of the boost voltage Vbt applied to the word line of the memory cell array 2 based on the reference voltages Vref1 and Vref2. The input side of the ring oscillator 3 is connected to the output side of the voltage level control circuit 1, and the internal voltage level control signal A is input to the ring oscillator 3. The ring oscillator 3 is an oscillation circuit, and can be configured by connecting an odd number of inverters in series in a ring shape. When the internal voltage level control signal A output from the voltage level control circuit 1 is “H” (high level), the ring oscillator 3 is activated and outputs an oscillation output B.
The input side of the booster circuit 4 is connected to the output side of the ring oscillator 3, and the oscillation output B is input to the booster circuit 4. The booster circuit 4 can be constituted by a charge pump circuit. The booster circuit 4 boosts the power supply voltage VDD stepwise using the output B of the ring oscillator 3 and outputs it as a boost voltage Vbt for driving the word line. The output side of the booster circuit 4 is connected to the word decoder 5, and the boost voltage Vbt is input to the word decoder 5. In this case, the boost voltage Vbt is a voltage level higher than the power supply voltage VDD, for example, (VDD + 1.5V) or (VDD + 2V). The word decoder 5 is connected to the output side of the row decoder 6 and supplies the boost voltage Vbt to the word line selected by the output from the row decoder 6. The memory cell array 2 is a memory cell array having a configuration similar to that of a DRAM memory cell array.
[0011]
The refresh timing generation circuit 7 generates a refresh signal for refreshing the memory cells in the memory cell array 2 and a refresh address for designating the address of the memory cell to be refreshed at a constant time interval. The output side of the refresh timing generation circuit 7 is connected to the row enable generation circuit 8 and inputs a refresh signal to the row enable generation circuit 8. In addition, the refresh address is input to the row decoder 6.
The row enable generation circuit 8 receives the write enable signal WE, the chip select signal CS and the read / write address Add of the memory cell array 2, and generates a row enable signal LT every time the address Add changes. The row enable generation circuit 8 generates a signal LT at a timing when the refresh timing generation circuit 7 outputs a refresh signal. The output side of the row enable generation circuit 8 is connected to the row decoder 6 and the voltage level control circuit 1, and inputs the row enable signal LT to the voltage level control circuit 1 and the row decoder 6. The row decoder 6 decodes the externally input read / write address Add when receiving the input of the row enable signal LT, and inputs the decoding result to the word decoder 5.
[0012]
FIG. 15 is a timing chart for explaining the operation of the circuit shown in FIG. For example, when the address Add is changed after the write enable signal WE becomes “L” (low level) and the chip select signal CS becomes “H”, the row enable signal LT is output from the row enable generation circuit 8. Input to the voltage level control circuit 1. The voltage level control circuit 1 compares the boost voltage Vbt with the reference voltage Vref1, and when the boost voltage Vbt is lower than the reference voltage Vref1, the internal voltage level control signal A is set to “H” (high level) at time t1. . When the internal voltage level control signal A becomes “H”, the ring oscillator 3 starts oscillating and outputs a transmission output B. The output transmission output B is input to the booster circuit 4. The booster circuit 4 boosts the boost voltage Vbt using this transmission output B. When the boost voltage Vbt rises and reaches the reference voltage Vref2, the voltage level control circuit 1 sets the internal voltage level control signal A to “L” (low level) at time t2. Thereby, the transmission of the ring oscillator 3 is stopped, and the boosting by the booster circuit 4 is stopped.
[0013]
As described above, in the conventional pseudo SRAM, the voltage level control circuit 1 activates the ring oscillator 3 and the booster circuit 4 only when necessary, and deactivates them when not necessary, thereby reducing power consumption. I was planning.
[0014]
[Problems to be solved by the invention]
However, in the conventional semiconductor memory device, power saving of a circuit for generating a voltage to be applied to the memory cell array has been achieved. However, a circuit for controlling the voltage to be applied to the memory cell array, that is, the voltage level control circuit 1 Power saving was not considered at all.
In a normal DRAM, the refresh timing is controlled on the system side, and the device side must always maintain the boost level. Therefore, there is no need to consider power saving of the circuit that controls the voltage applied to the memory cell array. It was. Also, the power limit during standby was not relatively strict.
On the other hand, in a pseudo SRAM that requires low power consumption comparable to that of an SRAM, it is required to reduce the power supplied to the voltage level control circuit as much as possible. That is, the pseudo SRAM has a specification in which the refresh operation cannot be seen from the outside of the device, that is, a specification in which the refresh operation current is not considered in the power consumption standard, and a stricter standard than that of a general DRAM is required.
The present invention has been developed to satisfy the above-described requirements, and an object of the present invention is to provide a voltage level control circuit in which power consumption is reduced as much as possible.
It is a further object of the present invention to provide a voltage level control method for reducing power consumption as much as possible.
A further object of the present invention is to provide a semiconductor memory device having a voltage level control circuit with reduced power consumption.
Further objects, configurations, and effects of the present invention will become apparent from the following description.
[0015]
[Means for Solving the Problems]
The present invention has been made to solve the above problems, and the present invention is connected to an internal voltage level generation circuit for generating an internal voltage level based on an external power supply voltage, and detects and controls the internal voltage level. In the control circuit,
This voltage level control circuit
Comparison means connected to the output side of the internal voltage level generation circuit for comparing the internal voltage level based on at least one reference voltage;
There is provided a voltage level control circuit including control means connected to the comparison means and controlling the comparison means to an active state or an inactive state.
When the control means activates the internal voltage level generation circuit, the control means activates the comparison means. When the control means deactivates the internal voltage level generation circuit, the control means deactivates the comparison means. It is possible.
[0016]
The internal voltage level generation circuit can be a step-up circuit or a step-down circuit.
The comparison means comprises a number of comparison circuits equal to the number of reference voltages. The comparison circuit compares the internal voltage levels based on the corresponding reference voltages, and the control means is connected in common to each comparison circuit. Each comparison circuit can be controlled in an active state or an inactive state by one control circuit in common.
The control means includes a logic gate circuit and a latch circuit, the output of the logic gate circuit is connected to the input of the latch circuit, the control terminal of the latch circuit is connected to the output side of the comparison means, and the output signal of the logic gate circuit Alternatively, the active state or inactive state of the comparison means can be controlled based on the output signal of the comparison means.
[0017]
The comparison means can include a current mirror differential amplifier.
The voltage level control circuit further includes a voltage dividing circuit, which is connected in series between the output side of the internal voltage level generating circuit and the ground terminal, and the output of the voltage dividing circuit is connected to the input of the comparison means. Then, the comparison means can compare the divided voltage of the internal voltage level with the reference voltage.
The input of the comparison means is directly connected to the output side of the internal voltage level generation circuit, and the comparison means can directly compare the internal voltage level with the reference voltage.
The at least one reference voltage is composed of a single reference voltage, and the internal voltage level falls below the lower limit of the allowable range by setting the lower limit of the allowable range of the internal voltage level based on the single reference voltage. The output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
[0018]
The at least one reference voltage is composed of a single reference voltage, and the internal voltage level exceeds the upper limit of the allowable range by setting the upper limit of the allowable range of the internal voltage level based on the single reference voltage. The output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
The at least one reference voltage includes two reference voltages, and the upper limit and the lower limit of the allowable range of the internal voltage level are determined based on the two reference voltages, so that the internal voltage level is equal to or higher than the upper limit or lower limit of the allowable range. When this happens, the output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
The control means comprises a logic gate circuit, the output of the logic gate circuit is connected to the comparison means, and the comparison means is based on only the output signal of the logic gate circuit independently of the active state and inactive state of the internal voltage level generation circuit. The active state or the inactive state can be controlled.
[0019]
Furthermore, the present invention is connected to the output side of an internal voltage level generation circuit that generates an internal voltage level based on an external power supply voltage, detects the internal voltage level, and controls based on at least one reference voltage input from the outside. In the voltage level control circuit to
The voltage level control circuit provides a voltage level control circuit including control means for controlling the voltage level control circuit to an active state or an inactive state.
[0020]
The voltage level control circuit further includes comparison means, and by connecting the input side of the comparison means to the output side of the internal voltage level generation circuit, the internal voltage level is compared based on the at least one reference voltage, An internal voltage level generation circuit control signal for controlling the internal voltage level generation circuit to an active state or an inactive state is output from the output side of the comparison means,
The control means is connected to the comparison means and can control the comparison means in an active state or an inactive state.
When the control means activates the internal voltage level generation circuit, the control means activates the comparison means. When the control means deactivates the internal voltage level generation circuit, the control means deactivates the comparison means. It is possible.
[0021]
The internal voltage level generation circuit can be a step-up circuit or a step-down circuit.
The comparison means comprises a number of comparison circuits equal to the number of reference voltages. The comparison circuit compares the internal voltage levels based on the corresponding reference voltages, and the control means is connected in common to each comparison circuit. Each comparison circuit can be controlled in an active state or an inactive state by one control circuit in common.
The control means includes a logic gate circuit and a latch circuit, the output of the logic gate circuit is connected to the input of the latch circuit, and the control terminal of the latch circuit can be connected to the output side of the comparison means.
[0022]
The comparison means can include a current mirror differential amplifier.
The voltage level control circuit further includes a voltage dividing circuit, which is connected in series between the output side of the internal voltage level generating circuit and the ground terminal, and the output of the voltage dividing circuit is connected to the input of the comparison means. Then, the comparison means can compare the divided voltage of the internal voltage level with the reference voltage.
The input of the comparison means is directly connected to the output side of the internal voltage level generation circuit, and the comparison means can directly compare the internal voltage level with the reference voltage.
The at least one reference voltage is composed of a single reference voltage, and the internal voltage level falls below the lower limit of the allowable range by setting the lower limit of the allowable range of the internal voltage level based on the single reference voltage. The output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
The at least one reference voltage is composed of a single reference voltage, and the internal voltage level exceeds the upper limit of the allowable range by setting the upper limit of the allowable range of the internal voltage level based on the single reference voltage. The output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
[0023]
The at least one reference voltage includes two reference voltages, and the upper limit and the lower limit of the allowable range of the internal voltage level are determined based on the two reference voltages, so that the internal voltage level is equal to or higher than the upper limit or lower limit of the allowable range. When this happens, the output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
The control means comprises a logic gate circuit, the output of the logic gate circuit is connected to the comparison means, and the comparison means is based on only the output signal of the logic gate circuit independently of the active state and inactive state of the internal voltage level generation circuit. The active state or the inactive state can be controlled.
[0024]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
An internal voltage level generating circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
Further, the voltage level control circuit includes the voltage level control circuit.
Comparison means connected to the output side of the internal voltage level generation circuit for comparing the internal voltage level based on at least one reference voltage;
There is provided a semiconductor memory device including control means connected to the comparison means and controlling the comparison means to an active state or an inactive state.
[0025]
The semiconductor memory device further includes a refresh signal generation circuit that spontaneously generates a refresh signal for performing a refresh operation of the memory cell, and an output side of the refresh signal generation circuit is connected to control means of the voltage level control circuit Thus, upon receiving a refresh signal, the control means of the voltage level control circuit can change the comparison means from the inactive state to the active state.
The control means of the voltage level control circuit includes a logic gate circuit, and the first input of the plurality of inputs of the logic gate circuit can be connected to the output side of the refresh signal generation circuit.
[0026]
The semiconductor memory device further includes a row enable signal generation circuit that generates a row enable signal for activating the word line except during the refresh operation, and the output of the row enable signal generation circuit is the second of the logic gate circuit. When at least one of the refresh signal and the row enable signal is input to the logic gate circuit, the control means can change the comparison means from the inactive state to the active state.
The row enable signal generation circuit generates a pulse signal a predetermined time before the timing for activating the row enable signal, and inputs the pulse signal to the logic gate circuit so that the control means of the voltage level control circuit The comparator is changed from the inactive state to the active state, and the internal voltage level generating circuit is changed from the inactive state to the active state, and the internal voltage level reaches an allowable voltage level range given based on the at least one reference voltage. After that, the control means of the voltage level control circuit can change the comparison means from the active state to the inactive state.
When the semiconductor memory device is in an active state, the control means always maintains the comparison means in an active state, and when the semiconductor memory device is in a standby state, the control means activates the comparison means based on a control signal. Alternatively, it can be controlled to an inactive state.
[0027]
The semiconductor memory device
A back bias generation circuit that is connected to the output side of the internal voltage level generation circuit, generates a back bias voltage lower than the ground level based on the internal voltage level, and supplies the back bias voltage to a specific semiconductor region of the semiconductor memory device;
A back bias level determination circuit that is connected to the specific semiconductor region and determines a potential of the specific semiconductor region;
The back bias level determination circuit activates the back bias level determination result signal when the level of the back bias voltage exceeds a predetermined allowable range,
By connecting the output of the back bias level determination circuit to the second input of the logic gate circuit, at least one of the refresh signal and the activated back bias level determination result signal is input to the logic gate circuit. In some cases, the control means can change the comparison means from the inactive state to the active state.
[0028]
The control means of the voltage level control circuit further includes a latch circuit, the input of the latch circuit is connected to the output of the logic gate circuit, and the control terminal of the latch circuit is connected to the output of the voltage level control circuit. Is possible.
When the control means activates the internal voltage level generation circuit, the control means activates the comparison means. When the control means deactivates the internal voltage level generation circuit, the control means deactivates the comparison means. It is possible.
The internal voltage level generation circuit can be a step-up circuit or a step-down circuit.
[0029]
The comparison means comprises a number of comparison circuits equal to the number of reference voltages. The comparison circuit compares the internal voltage levels based on the corresponding reference voltages, and the control means is connected in common to each comparison circuit. Each comparison circuit can be controlled in an active state or an inactive state by one control circuit in common.
The control means includes a logic gate circuit and a latch circuit, the output of the logic gate circuit is connected to the input of the latch circuit, and the control terminal of the latch circuit can be connected to the output side of the comparison means.
The comparison means can include a current mirror differential amplifier.
[0030]
The voltage level control circuit further includes a voltage dividing circuit, which is connected in series between the output side of the internal voltage level generating circuit and the ground terminal, and the output of the voltage dividing circuit is connected to the input of the comparison means. Then, the comparison means can compare the divided voltage of the internal voltage level with the reference voltage.
The input of the comparison means is directly connected to the output side of the internal voltage level generation circuit, and the comparison means can directly compare the internal voltage level with the reference voltage.
The at least one reference voltage is composed of a single reference voltage, and the internal voltage level falls below the lower limit of the allowable range by setting the lower limit of the allowable range of the internal voltage level based on the single reference voltage. The output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
[0031]
The at least one reference voltage is composed of a single reference voltage, and the internal voltage level exceeds the upper limit of the allowable range by setting the upper limit of the allowable range of the internal voltage level based on the single reference voltage. The output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
The at least one reference voltage includes two reference voltages, and the upper limit and the lower limit of the allowable range of the internal voltage level are determined based on the two reference voltages, so that the internal voltage level is equal to or higher than the upper limit or lower limit of the allowable range. When this happens, the output signal of the voltage level control circuit can be activated to activate the internal voltage level generation circuit.
[0032]
The control means comprises a logic gate circuit, the output of the logic gate circuit is connected to the comparison means, and the comparison means is based only on the output signal of the logic gate circuit regardless of the active state and inactive state of the internal voltage level generation circuit. An active state or an inactive state can be controlled.
The output signal of the logic gate circuit is a pulse signal having a predetermined pulse width, and after the time corresponding to the pulse width has elapsed after the comparison means is activated, the active state of the internal voltage level generation circuit It is possible for the comparison means to be in an inactive state regardless of the inactive state.
[0033]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
An internal voltage level generating circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
The voltage level control circuit provides a semiconductor memory device including control means for controlling the voltage level control circuit to an active state or an inactive state.
The voltage level control circuit further includes comparison means, and by connecting the input side of the comparison means to the output side of the internal voltage level generation circuit, the internal voltage level is compared based on the at least one reference voltage, An internal voltage level generation circuit control signal for controlling the internal voltage level generation circuit to an active state or an inactive state is output from the output side of the comparison means,
The control means is connected to the comparison means and can control the comparison means in an active state or an inactive state.
[0034]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
An internal voltage level generating circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
The voltage level control circuit is activated in response to an activation signal of the word line, and deactivated when an internal voltage level supplied to the word line reaches an allowable voltage level range. A storage device is provided.
[0035]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
An internal voltage level generating circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
The voltage level control circuit is activated a predetermined time before the rising time of the activation signal of the word line, and deactivated when the internal voltage level supplied to the word line reaches an allowable voltage level range. A featured semiconductor memory device is provided.
[0036]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
An internal voltage level generating circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
The voltage level control circuit is activated in response to an activation signal of the word line, and deactivated when a predetermined time elapses.
[0037]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
A refresh signal generation circuit for generating a refresh signal for controlling the refresh operation;
An internal voltage level generation circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
The voltage level control circuit is activated and deactivated in response to the refresh signal, and provides a semiconductor memory device.
[0038]
Furthermore, the present invention provides a memory cell array region having a plurality of word lines;
An internal voltage level generating circuit connected to the plurality of word lines, generating an internal voltage level based on an external power supply voltage, and supplying the internal voltage level to the word line;
In a semiconductor memory device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
In the standby state of the semiconductor memory device, the voltage level control circuit is activated in response to an activation signal of the word line, and is turned off when the internal voltage level supplied to the word line reaches an allowable voltage level range. A semiconductor memory device is provided which is activated and is always activated in an active state of the semiconductor memory device.
The allowable voltage level range can be defined by a first reference value and a second reference value that are set in advance.
The internal voltage level generation circuit may be a booster circuit.
The internal voltage level generation circuit may be a step-down circuit.
[0039]
The present invention further includes an internal voltage level generation circuit for generating an internal voltage level based on an external power supply voltage;
An internal circuit connected to the internal voltage level generating circuit and receiving the supply of the internal voltage level;
In a semiconductor device including a voltage level control circuit connected to the internal voltage level generation circuit and detecting and controlling the internal voltage level,
The voltage level control circuit is activated in response to a rising edge of an activation signal of the internal circuit, an internal voltage level supplied to the internal circuit reaches an allowable voltage level, and an activation signal of the internal circuit is Provided is a semiconductor device which is deactivated when turned off.
The voltage level control circuit can control the voltage level to be equal to a preset reference value.
The internal voltage level generation circuit may be a booster circuit.
The internal voltage level generation circuit may be a step-down circuit.
[0040]
Furthermore, the present invention provides a method for controlling an active state and an inactive state of an internal voltage level control circuit for detecting and controlling an internal voltage level generated based on an external power supply voltage based on a control signal.
There is provided a control method characterized in that after activating a voltage level control circuit, the internal voltage level control circuit is deactivated when the internal voltage level reaches an allowable voltage level range.
The allowable voltage level range may be defined by a first reference value and a second reference value that are set in advance.
The internal voltage level may be a voltage level obtained by boosting an external power supply voltage.
The internal voltage level may be a voltage level obtained by stepping down an external power supply voltage.
The internal voltage level may be a voltage level supplied to a word line of the semiconductor memory device, and the control signal may be an activation signal for the word line.
The semiconductor memory device has a memory cell that requires a refresh operation, and the word line activation signal is a signal that controls a refresh operation for refreshing the memory cell of the semiconductor memory device, and The internal voltage level control circuit can be deactivated when the internal voltage level becomes equal to or higher than the upper limit value of the allowable voltage level range.
[0041]
Furthermore, the present invention provides a voltage level control method for a semiconductor memory device having a voltage level control circuit for detecting and controlling a voltage level generated from an external power supply voltage and supplied to a word line.
The voltage level control circuit is activated in response to the word line activation signal, and the voltage level control circuit is deactivated when the voltage level supplied to the word line reaches an allowable voltage level range. A voltage level control method for a semiconductor memory device is provided.
[0042]
Further, according to the present invention, an active state and an inactive state of an internal voltage level control circuit that detects and controls an internal voltage level generated based on an external power supply voltage to supply to a word line of a semiconductor memory device is used as a control signal. In the control method based on
The internal voltage level control circuit is activated a predetermined time before the activation timing of the word line activation signal, and the voltage level control is performed when the internal voltage level supplied to the word line reaches an allowable voltage level range. A control method characterized by deactivating a circuit is provided.
[0043]
Further, according to the present invention, an active state and an inactive state of an internal voltage level control circuit that detects and controls an internal voltage level generated based on an external power supply voltage to supply to a word line of a semiconductor memory device is used as a control signal. In the control method based on
A control method is provided in which the internal voltage level control circuit is activated in response to an activation signal of the word line, and the voltage level control circuit is deactivated when a predetermined time elapses.
[0044]
Further, the present invention provides an activation of an internal voltage level control circuit for detecting and controlling an internal voltage level generated based on an external power supply voltage in order to supply to a word line of a semiconductor memory device having a memory cell requiring a refresh operation. In a method for controlling a state and an inactive state based on a control signal,
There is provided a control method characterized by activating and deactivating the voltage level control circuit in response to a signal for controlling a refresh operation.
[0045]
Further, according to the present invention, an active state and an inactive state of an internal voltage level control circuit that detects and controls an internal voltage level generated based on an external power supply voltage to supply to a word line of a semiconductor memory device is used as a control signal. In the control method based on
In a standby state of the semiconductor memory device, the voltage level control circuit is activated in response to an activation signal of the word line, and the voltage level control is performed when the voltage level supplied to the word line reaches an allowable voltage level range. Deactivate the circuit,
There is provided a control method characterized in that the voltage level control circuit is always maintained in an active state in an active state of a semiconductor memory device.
The allowable voltage level range may be defined by a first reference value and a second reference value that are set in advance.
The internal voltage level may be a voltage level obtained by boosting an external power supply voltage.
The internal voltage level may be a voltage level obtained by stepping down an external power supply voltage.
[0046]
Furthermore, the present invention provides a method for controlling an active state and an inactive state of a voltage level control circuit for detecting and controlling an internal voltage level generated based on an external power supply voltage to be supplied to an internal circuit based on a control signal.
The voltage level control circuit is activated in response to an activation signal for activating the internal circuit, the internal voltage level supplied to the internal circuit reaches an allowable voltage level range, and the activation signal of the internal circuit A control method is provided wherein the voltage level control circuit is deactivated when is turned off.
The voltage level control circuit can control the internal voltage level to be equal to a preset reference value.
The internal voltage level may be a voltage level obtained by boosting an external power supply voltage.
The internal voltage level may be a voltage level obtained by stepping down an external power supply voltage.
[0047]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a voltage level control circuit according to a first embodiment of the present invention. FIG. 2 is a block diagram showing a configuration of a main part of the pseudo SRAM having the voltage level control circuit shown in FIG. FIG. 3 is a timing chart for explaining the operation of the voltage level control circuit shown in FIG.
[0048]
The circuit of the present invention shown in FIG. 2 is different from the prior art circuit shown in FIG. 15 in that a logic gate is provided and a voltage level control circuit is configured. Circuit components of the voltage level control circuit 10 incorporated in the device when the device is turned on, when the device is refreshed in the standby state, when the device is refreshed in the active state, and when the device is in the active state In other cases, that is, at the time of non-refreshing in the standby state of the device, at the time of non-refreshing in the active state of the device, and at the time of non-writing / reading, each circuit component of the voltage level control circuit 10 Is made inactive. This saves power consumed by the voltage level control circuit 10.
[0049]
The pseudo SRAM according to the present invention includes an OR gate in addition to the voltage level control circuit 10, the memory cell array 2, the ring oscillator 3, the booster circuit 4, the word decoder 5, the row decoder 6, the refresh timing generation circuit 7, and the row enable generation circuit 8. 9 The OR gate 9 is provided to activate each circuit component of the voltage level control circuit 10 when the device is powered on.
[0050]
The voltage level control circuit 10 generates an internal voltage level control signal A for controlling the level of the boost voltage Vbt as an internal voltage applied to the word line of the memory cell array 2 based on the reference voltages Vref1 and Vref2. The input side of the ring oscillator 3 is connected to the output side of the voltage level control circuit 10, and the internal voltage level control signal A is input to the ring oscillator 3. The ring oscillator 3 is an oscillation circuit, and can be configured by connecting an odd number of inverters in series in a ring shape. When the internal voltage level control signal A output from the voltage level control circuit 1 is “H” (high level), the ring oscillator 3 becomes active and outputs the oscillation output B.
[0051]
The input side of the booster circuit 4 is connected to the output side of the ring oscillator 3, and the oscillation output B is input to the booster circuit 4. The booster circuit 4 can be constituted by a charge pump circuit. The booster circuit 4 boosts the power supply voltage VDD stepwise using the output B of the ring oscillator 3 and outputs it as a boost voltage Vbt for driving the word line. The output side of the booster circuit 4 is connected to the word decoder 5, and the boost voltage Vbt is input to the word decoder 5. In this case, the boost voltage Vbt is a voltage level higher than the power supply voltage VDD, for example, (VDD + 1.5V) or (VDD + 2V). The word decoder 5 is connected to the output side of the row decoder 6 and supplies the boost voltage Vbt to the word line selected by the output from the row decoder 6. The memory cell array 2 is a memory cell array having a configuration similar to that of a DRAM memory cell array.
[0052]
The refresh timing generation circuit 7 generates a refresh signal for refreshing the memory cells in the memory cell array 2 and a refresh address for designating the address of the memory cell to be refreshed at a constant time interval. This fixed time interval is determined within a period during which data retention is guaranteed. The time interval for generating the refresh signal may not always be constant as long as the data retention is guaranteed. The output side of the refresh timing generation circuit 7 is connected to the row enable generation circuit 8 and inputs a refresh signal to the row enable generation circuit 8. In addition, the refresh address is input to the row decoder 6.
[0053]
The row enable generation circuit 8 receives the write enable signal WE, the chip select signal CS and the read / write address Add of the memory cell array 2, and generates a row enable signal LT every time the address Add changes. The row enable generation circuit 8 generates a signal LT at a timing when the refresh timing generation circuit 7 outputs a refresh signal. The output side of the row enable generation circuit 8 is connected to the row decoder 6 and inputs the row enable signal LT to the row decoder 6. The row decoder 6 decodes the externally input read / write address Add when receiving the input of the row enable signal LT, and inputs the decoding result to the word decoder 5.
[0054]
The OR gate 9 has first and second inputs. A power-on reset signal POR is input to the first input from the outside when the power is turned on. The second input is connected to the output side of the row enable generation circuit 8 and receives the input of the row enable signal LT. Further, the output of the OR gate 9 is connected to the voltage level control circuit 10. The OR gate 9 takes a logical sum (OR) of the power-on reset signal POR and the row enable signal LT, outputs the result as a logical sum signal PL, and inputs the logical sum signal PL to the voltage level control circuit 10. Here, the power-on reset signal POR becomes “H” (high level) for a certain period when the power is turned on, and the boost voltage Vbt is boosted to a predetermined level to refresh and read data in a period immediately after power-on. Assures data write operation. The row enable signal LT is output from the row enable generation circuit 8 at the timing when the externally input read / write address Add changes and at the timing when the refresh signal is output from the refresh timing generation circuit 7.
[0055]
The voltage level control circuit 10 is connected to the output side of the booster circuit 4, and the boost voltage Vbt output from the booster circuit 4 is input to the word decoder 5 and fed back to the voltage level control circuit 10. Further, the voltage level control circuit 10 receives first and second reference voltages Vref1 and Vref2. The first reference voltage Vref1 determines the lower limit of the allowable voltage level range of the boost voltage Vbt, while the second reference voltage Vref2 determines the upper limit of the allowable voltage level range of the boost voltage Vbt. That is, the first reference voltage Vref1 is a reference voltage for the voltage level control circuit 10 to detect that the boost voltage Vbt is equal to or lower than the lower limit of the allowable voltage level range. The second reference voltage Vref2 is a reference voltage for the voltage level control circuit 10 to detect that the boost voltage Vbt is equal to or higher than the upper limit of the allowable voltage level range. The first reference voltage Vref1 that defines the lower limit of the allowable voltage level range is determined based on the minimum value of the voltage range necessary for correctly reading or writing the memory cell. The second reference voltage Vref2 that defines the upper limit of the allowable voltage level range is determined based on the withstand voltage standard of the semiconductor device using the voltage level control circuit 10.
[0056]
The voltage level control circuit 10 outputs an internal voltage level control signal A so as to maintain the boost voltage Vbt within an allowable voltage level range determined based on the first reference voltage Vref1 and the second reference voltage Vref2. As described above, each circuit component of the voltage level control circuit 10 when the device is powered on, when the device is refreshed in the standby state, when the device is refreshed in the active state, and when it is written / read in the device active state Becomes active. At the time of non-refreshing in the standby state of the device, at the time of non-refreshing in the active state of the device, and at the time of non-writing / reading, each circuit component of the voltage level control circuit 10 becomes inactive.
[0057]
When the boost voltage Vbt fed back from the output side of the booster circuit 4 falls below the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1, the voltage level control circuit 10 enters an active state. Then, the internal voltage level control signal A is activated to activate the booster circuit 4 to increase the voltage level of the boost voltage Vbt. When the voltage level of the boost voltage Vbt is within an allowable voltage level range determined by the first reference voltage Vref1 and the second reference voltage Vref2, the voltage level control circuit 10 is in an active state and the internal voltage level control signal A Is maintained in the active state, and the boost voltage Vbt continues to rise.
[0058]
When the voltage level of the boost voltage Vbt exceeds the upper limit of the allowable voltage level range determined based on the second reference voltage Vref2, the voltage level control circuit 10 changes from the active state to the inactive state, and the internal voltage level control The signal A is changed from the active state to the inactive state, the booster circuit 4 is changed to the inactive state, and the increase in the voltage level of the boost voltage Vbt is stopped. When the booster circuit 4 is brought into an inactive state, the voltage level of the boost voltage Vbt gradually decreases with time. Accordingly, the voltage level of the boost voltage Vbt slowly decreases within the allowable voltage level range and gradually approaches the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1. During this time, voltage level control circuit 10 is in an inactive state, and maintains internal voltage level control signal A in an inactive state. For example, when the device is in the standby state, the voltage level control circuit 10 is in the inactive state during the refresh operation, so that the power consumed by the voltage level control circuit 10 is saved.
[0059]
Eventually, when the voltage level of the boost voltage Vbt falls below the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1, the voltage level control circuit 10 changes from the inactive state to the active state again. The voltage level control signal A is changed from the inactive state to the active state. Thereby, the booster circuit is changed from the inactive state to the active state, and the voltage level of the boost voltage Vbt is increased.
[0060]
The voltage level control circuit 10 configures the circuit so as to perform the following circuit operation.
That is, the voltage level control circuit 10 is connected to the first and second inputs to which the first reference voltage Vref 1 and the second reference voltage Vref 2 are input and the output side of the booster circuit 4, and is output from the booster circuit 4. A third input to which the boosted voltage Vbt is input, and a fourth input connected to the output of the OR gate 9 and to which the logical sum signal PL output from the OR gate 9 is input. The voltage level control circuit 10 compares the boost voltage Vbt output from the booster circuit 4 with the first reference voltage Vref1 and the second reference voltage Vref2. The voltage level control circuit 10 switches the booster circuit 4 between the active state and the inactive state by switching the internal voltage level control signal A between the active state and the inactive state, and generates the boost voltage Vbt output from the booster circuit 4. The voltage is maintained within an allowable voltage level range determined by the first reference voltage Vref1 and the second reference voltage Vref2.
Further, when the internal voltage level control signal A is in an active state, the voltage level control circuit 10 is in an active state. The internal voltage level control signal A is in an inactive state, and the voltage level control circuit 10 is in an active state when the power is turned on, at the time of refresh operation, or at the time of writing / reading. However, when the internal voltage level control signal A is in an inactive state and is not at the time of power-on, refresh operation, or writing / reading, the voltage level control circuit 10 has a circuit configuration that is in an inactive state. Have.
[0061]
In the above description, the voltage level control circuit 10 controls the voltage level of the boost voltage Vbt based on both the first reference voltage Vref1 and the second reference voltage Vref2. That is, the voltage level control circuit 10 performs control so that the voltage level of the boost voltage Vbt output from the booster circuit 4 is maintained within an allowable voltage level range determined based on the first reference voltage Vref1 and the second reference voltage Vref2. .
However, depending on the operating conditions of the pseudo SRAM incorporating the voltage level control circuit 10, both the first reference voltage Vref1 and the second reference voltage Vref2 are not necessarily required. For example, the voltage level of the boost voltage Vbt can be controlled based on at least one of the first reference voltage Vref1 and the second reference voltage Vref2.
[0062]
For example, when the voltage level of the boost voltage Vbt is controlled using only the first reference voltage Vref1, the voltage level control circuit 10 operates as follows.
When the boost voltage Vbt fed back from the output side of the booster circuit 4 falls below the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1, the voltage level control circuit 10 enters an active state. Then, the internal voltage level control signal A is activated to activate the booster circuit 4 to increase the voltage level of the boost voltage Vbt. The voltage level control circuit 10 is in the active state until the predetermined time elapses after the voltage level control circuit 10 enters the active state, maintains the internal voltage level control signal A in the active state, and boosts. The voltage Vbt continues to rise.
[0063]
After a predetermined time has elapsed since the voltage level control circuit 10 is in the active state, the voltage level control circuit 10 is changed from the active state to the inactive state, and the internal voltage level control signal A is changed from the active state. An inactive state is set, the booster circuit 4 is set in an inactive state, and the increase in the voltage level of the boost voltage Vbt is stopped. When the booster circuit 4 is brought into an inactive state, the voltage level of the boost voltage Vbt gradually decreases with time thereafter. Accordingly, the voltage level of the boost voltage Vbt slowly decreases within the allowable voltage level range and gradually approaches the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1. During this time, voltage level control circuit 10 is in an inactive state, and maintains internal voltage level control signal A in an inactive state. For example, when the device is in a standby state, the power consumed by the voltage level control circuit 10 is saved because the voltage level control circuit 10 is in an inactive state during the refresh operation.
Eventually, when the voltage level of the boost voltage Vbt again falls below the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1, the voltage level control circuit 10 changes from the inactive state to the active state again. The internal voltage level control signal A is changed from the inactive state to the active state. Thereby, the booster circuit is changed from the inactive state to the active state, and the voltage level of the boost voltage Vbt is increased.
[0064]
Even when the voltage level of the boost voltage Vbt is controlled based on the first reference voltage Vref1, the voltage level control circuit 10 can be configured as follows.
The voltage level control circuit 10 is connected to the first input to which the first reference voltage Vref1 is input, and to the output side of the booster circuit 4, and the second input to which the boost voltage Vbt output from the booster circuit 4 is input. And a third input connected to the output of the OR gate 9 and to which the logical sum signal PL output from the OR gate 9 is input. The voltage level control circuit 10 compares the boost voltage Vbt output from the booster circuit 4 with the first reference voltage Vref1. The voltage level control circuit 10 switches the booster circuit 4 between the active state and the inactive state by switching the internal voltage level control signal A between the active state and the inactive state, and generates the boost voltage Vbt output from the booster circuit 4. The voltage is maintained at or above the lower limit of the allowable voltage level range determined based on the first reference voltage Vref1.
Further, when the internal voltage level control signal A is in an active state, the voltage level control circuit 10 is in an active state. The internal voltage level control signal A is in an inactive state, and the voltage level control circuit 10 is in an active state when the power is turned on, at the time of refresh operation, or at the time of writing / reading. However, when the internal voltage level control signal A is in an inactive state and is not at the time of power-on, refresh operation, or writing / reading, the voltage level control circuit 10 has a circuit configuration that is in an inactive state. Have.
[0065]
For example, when the voltage level of the boost voltage Vbt is controlled using only the second reference voltage Vref2, the voltage level control circuit 10 operates as follows.
The voltage level control circuit 10 is in an active state, the internal voltage level control signal A is activated, the booster circuit 4 is activated, and the voltage level of the boost voltage Vbt is increased. When the voltage level of the boost voltage Vbt is lower than the upper limit of the allowable voltage level range determined based on the second reference voltage Vref2, the voltage level control circuit 10 is in the active state, and the internal voltage level control signal A is set in the active state. The boost voltage Vbt continues to rise.
[0066]
When the voltage level of the boost voltage Vbt exceeds the upper limit of the allowable voltage level range determined based on the second reference voltage Vref2, the voltage level control circuit 10 changes from the active state to the inactive state, and the internal voltage level control The signal A is changed from the active state to the inactive state, the booster circuit 4 is changed to the inactive state, and the increase in the voltage level of the boost voltage Vbt is stopped. When the booster circuit 4 is brought into an inactive state, the voltage level of the boost voltage Vbt gradually decreases with time. Therefore, the voltage level of the boost voltage Vbt slowly decreases within the allowable voltage level range. The voltage level control circuit 10 is in an inactive state and maintains the internal voltage level control signal A in an inactive state during a predetermined period after the voltage level control circuit 10 changes from the active state to the inactive state. . For example, when the device is in a standby state, the power consumed by the voltage level control circuit 10 is saved because the voltage level control circuit 10 is in an inactive state during the refresh operation.
[0067]
Eventually, when the voltage level control circuit 10 changes from the active state to the inactive state and a predetermined time period elapses, the voltage level control circuit 10 changes from the inactive state to the active state again, and the internal voltage level control signal A From inactive to active. Thereby, the booster circuit is changed from the inactive state to the active state, and the voltage level of the boost voltage Vbt is increased.
[0068]
Even when the voltage level of the boost voltage Vbt is controlled based on one of the second reference voltages Vref2, the voltage level control circuit 10 can be configured as follows.
The voltage level control circuit 10 is connected to the first input to which the second reference voltage Vref2 is input, and to the output side of the booster circuit 4, and the second input to which the boost voltage Vbt output from the booster circuit 4 is input. And a third input connected to the output of the OR gate 9 and to which the logical sum signal PL output from the OR gate 9 is input. The voltage level control circuit 10 compares the boost voltage Vbt output from the booster circuit 4 with the second reference voltage Vref2. The voltage level control circuit 10 switches the booster circuit 4 between the active state and the inactive state by switching the internal voltage level control signal A between the active state and the inactive state, and generates the boost voltage Vbt output from the booster circuit 4. The upper limit of the allowable voltage level range determined based on the second reference voltage Vref2 is maintained.
Further, when the internal voltage level control signal A is in an active state, the voltage level control circuit 10 is in an active state. The internal voltage level control signal A is in an inactive state, and the voltage level control circuit 10 is in an active state when the power is turned on, at the time of refresh operation, or at the time of writing / reading. However, when the internal voltage level control signal A is in an inactive state and is not at the time of power-on, refresh operation, or writing / reading, the voltage level control circuit 10 has a circuit configuration that is in an inactive state. Have.
[0069]
Next, an example of the circuit configuration of the novel voltage level control circuit 10 according to the present invention will be described in detail with reference to FIG. The circuit configuration shown in FIG. 1 is merely a preferred example for concretely realizing the novel voltage level control circuit 10 according to the present invention shown in FIG. 2 and is not limited to this circuit configuration. The voltage level control circuit 10 controls the voltage level of the boost voltage Vbt based on both the first reference voltage Vref1 and the second reference voltage Vref2. That is, in the following circuit configuration, the boost voltage Vbt output from the booster circuit 4 is switched by switching the booster circuit 4 between the active state and the inactive state by switching the internal voltage level control signal A between the active state and the inactive state. Is maintained within the allowable voltage level range determined by the first reference voltage Vref1 and the second reference voltage Vref2, and when the internal voltage level control signal A is in the active state, the voltage level control circuit 10 The internal voltage level control signal A is in an inactive state, and the voltage level control circuit 10 is in an active state when the power is turned on, at the time of refresh operation, or at the time of writing / reading. However, the internal voltage level control signal A is in an inactive state, The voltage level control circuit 10 has a circuit configuration in which it is in an inactive state when it is not turned on, refreshed, or written / readed.
[0070]
As shown in FIG. 1, the voltage level control circuit 10 includes a latch circuit 11, voltage dividing resistors 12 and 13 for dividing the boost voltage Vbt, a first switching transistor 14 including an N-channel MOS field effect transistor, a first and a first switching transistor. Two current mirror differential amplifiers 20, 27, second and third switching transistors 30, 31, comprising P-channel MOS field effect transistors, first and second transfer gates 34, 35, and first and second It consists of inverters 36 and 37.
[0071]
The input of the latch circuit 11 is connected to the output of the OR gate 9 and receives the input of the logical sum signal PL. The control terminal of the latch circuit 11 is connected to the output of the voltage level control circuit 10, and the internal voltage level control signal A output from the output of the voltage level control circuit 10 is fed back to the control terminal of the latch circuit 11. The output of the latch circuit 11 is connected to the node N1.
When the internal voltage level control signal A is at the high level “H”, that is, when the internal voltage level control signal A is in the active state, the input signal PL is latched. That is, the input signal PL does not appear at the output of the latch circuit 11. At this time, the latch signal La becomes high level “H”.
On the other hand, when the internal voltage level control signal A is at the low level “L”, that is, when the internal voltage level control signal A is in an inactive state, the input signal PL is passed through without being latched. In other words, the input signal PL that has passed through the latch circuit 11 appears as the latch signal La at the output of the latch circuit 11.
[0072]
The input signal PL becomes high level “H” when the device is powered on, during the refresh operation in the standby state and the active state of the device, and during writing / reading in the active state of the device. On the other hand, at the time of non-refresh operation and non-write / read, it becomes low level “L”.
Therefore, when the internal voltage level control signal A is high level “H”, that is, when the internal voltage level control signal A is in an active state, or when the internal voltage level control signal A is low level, that is, the internal voltage level control signal A is inactive. Even in the active state, the latch signal La is at the high level “H” when the device is powered on, during the refresh operation in the standby state and the active state of the device, and during writing / reading in the active state of the device.
On the other hand, when the internal voltage level control signal A is at the low level “L”, that is, when the internal voltage level control signal A is in the inactive state and the non-refresh operation and non-write / read operation, the latch signal La becomes the low level “L”.
[0073]
The voltage dividing resistors 12 and 13 that divide the boost voltage Vbt and the first switching transistor 14 are connected in series between the output of the booster circuit 4 and the ground terminal to form a voltage divider circuit. The voltage dividing resistor 12 is connected between the output of the booster circuit 4 and the output of the voltage divider circuit. The voltage dividing resistor 13 is connected between the output of the voltage dividing circuit and the first switching transistor 14. The first switching transistor 14 is connected in series between the voltage dividing resistor 13 and the ground terminal. A divided voltage VB appears at the output of the voltage dividing circuit. The output of the voltage dividing circuit is connected to the node N2. The gate electrode of the first switching transistor 14 is connected to the node N1 and receives the latch signal La.
Since the first switching transistor 14 is an N-channel MOS field effect transistor, it is turned on when the latch signal La is at the high level “H” and turned off when the latch signal La is at the low level “L”.
[0074]
When the internal voltage level control signal A is high level “H”, that is, when the internal voltage level control signal A is in an active state, or when the internal voltage level control signal A is low level, that is, the internal voltage level control signal A is inactive. Even when the device is in the power state, the latch signal La is at the high level “H” when the device is turned on, at the time of refresh operation in the standby state and the active state of the device, and at the time of writing / reading in the active state of the device. The switching transistor 14 is turned on, and a current i3 flows through the voltage dividing circuit. As a result, the divided voltage VB of the boost voltage Vbt appears at the output of the voltage dividing circuit, and the potential of the node N2 becomes equal to the divided voltage VB. At this time, the voltage dividing circuit is in an active state.
[0075]
On the other hand, when the internal voltage level control signal A is at the low level “L”, that is, when the internal voltage level control signal A is in an inactive state and the non-refresh operation and non-write / read operation, the latch signal La becomes the low level “L”. The first switching transistor 14 is turned off and no current flows through the voltage dividing circuit. At this time, the voltage dividing circuit is in an inactive state.
[0076]
The first current mirror differential amplifier 20 includes three N-channel MOS field effect transistors 15, 16 and 17 and two P-channel MOS field effect transistors 18 and 19. Two N channel MOS field effect transistors 15 and 17 and one P channel MOS field effect transistor 18 are connected in series between a power supply voltage VDD as an external voltage and a ground line. Two N channel MOS field effect transistors 16 and 17 and one P channel MOS field effect transistor 19 are connected in series between a power supply voltage VDD as an external voltage and a ground line.
[0077]
The gate electrode of the N channel MOS field effect transistor 15 is connected to the node N2, and the divided voltage VB is applied. The gate electrode of the N-channel MOS field effect transistor 17 is connected to the node N1, and the latch signal La is applied. The gate electrodes of the P channel MOS field effect transistors 18 and 19 are connected to each other and to the drain of the N channel MOS field effect transistor 15. A first reference voltage Vref1 is applied to the gate electrode of the N-channel MOS field effect transistor 16. The drain of the N channel MOS field effect transistor 16 is connected to the output of the first current mirror differential amplifier 20, and the drain voltage of the N channel MOS field effect transistor 16 is connected to the output of the first current mirror differential amplifier 20. Appears as output voltage V1.
[0078]
When the latch signal La becomes the high level “H”, the first switching transistor 14 is turned on, and the current i3 flows through the voltage dividing circuit. As a result, the divided voltage VB of the boost voltage Vbt appears at the output of the voltage dividing circuit, and the potential of the node N2 becomes equal to the divided voltage VB. At this time, the voltage dividing circuit is in an active state. The divided voltage VB is applied to the gate electrode of the N channel MOS field effect transistor 15. Further, a high level “H” latch signal La is also applied to the gate electrode of the N-channel MOS field effect transistor 17 and the N-channel MOS field effect transistor 17 is turned on, so that the first current mirror differential amplifier 20 is turned on. The active state is entered, and current i 1 flows through N channel MOS field effect transistor 17. That is, when the latch signal La becomes high level “H”, the first current mirror differential amplifier 20 becomes active.
[0079]
When the divided voltage VB is higher than the first reference voltage Vref1, the output voltage V1 of the first current mirror differential amplifier 20 becomes high level “H”. When the divided voltage VB is smaller than the first reference voltage Vref1, the output voltage V1 of the first current mirror differential amplifier 20 becomes low level “L”. Therefore, the first current mirror differential amplifier 20 detects whether the divided voltage VB is larger or smaller than the first reference voltage Vref1 based on the output voltage V1.
[0080]
When the latch signal La becomes low level “L”, the first switching transistor 14 is turned off, no current flows through the voltage dividing circuit, and the voltage dividing circuit becomes inactive. Further, a low level “L” latch signal La is also applied to the gate electrode of the N-channel MOS field effect transistor 17 and the N-channel MOS field effect transistor 17 is turned off, so that the first current mirror differential amplifier 20 is It becomes inactive. That is, when the latch signal La becomes the low level “L”, the first current mirror differential amplifier 20 becomes inactive.
[0081]
The second current mirror differential amplifier 27 includes three N-channel MOS field effect transistors 22, 23 and 24 and two P-channel MOS field effect transistors 25 and 26. Two N-channel MOS field effect transistors 22 and 24 and one P-channel MOS field effect transistor 25 are connected in series between a power supply voltage VDD as an external voltage and a ground line. Two N-channel MOS field effect transistors 23 and 24 and one P-channel MOS field effect transistor 26 are connected in series between a power supply voltage VDD as an external voltage and a ground line.
[0082]
The gate electrode of the N channel MOS field effect transistor 22 is connected to the node N2, and the divided voltage VB is applied. The gate electrode of the N channel MOS field effect transistor 24 is connected to the node N1, and the latch signal La is applied thereto. The gate electrodes of P channel MOS field effect transistors 25 and 26 are connected to each other and to the drain of N channel MOS field effect transistor 22. A second reference voltage Vref <b> 2 is applied to the gate electrode of the N-channel MOS field effect transistor 23. The drain of the N channel MOS field effect transistor 23 is connected to the output of the second current mirror differential amplifier 27, and the drain voltage of the N channel MOS field effect transistor 23 is connected to the output of the second current mirror differential amplifier 27. Appears as output voltage V2.
[0083]
When the latch signal La becomes the high level “H”, the second switching transistor 14 is turned on, and the current i3 flows through the voltage dividing circuit. As a result, the divided voltage VB of the boost voltage Vbt appears at the output of the voltage dividing circuit, and the potential of the node N2 becomes equal to the divided voltage VB. At this time, the voltage dividing circuit is in an active state. The divided voltage VB is applied to the gate electrode of the N-channel MOS field effect transistor 22. Further, a high level “H” latch signal La is also applied to the gate electrode of the N-channel MOS field effect transistor 24, and the N-channel MOS field effect transistor 24 is turned on. The active state is entered, and current i2 flows through N channel MOS field effect transistor 24. That is, when the latch signal La becomes high level “H”, the second current mirror differential amplifier 27 becomes active.
[0084]
When the divided voltage VB is higher than the second reference voltage Vref2, the output voltage V2 of the second current mirror differential amplifier 27 becomes high level “H”. When the divided voltage VB is smaller than the second reference voltage Vref2, the output voltage V2 of the second current mirror differential amplifier 27 becomes low level “L”. Therefore, the second current mirror differential amplifier 27 detects whether the divided voltage VB is larger or smaller than the second reference voltage Vref2 based on the output voltage V1.
[0085]
When the latch signal La becomes low level “L”, the second switching transistor 14 is turned off, no current flows through the voltage dividing circuit, and the voltage dividing circuit becomes inactive. Further, a low level “L” latch signal La is also applied to the gate electrode of the N-channel MOS field effect transistor 24, and the N-channel MOS field effect transistor 24 is turned off. It becomes inactive. That is, when the latch signal La becomes low level “L”, the second current mirror differential amplifier 27 becomes inactive.
[0086]
That is, when the latch signal La becomes the high level “H”, the voltage dividing circuit and the first and second current mirror differential amplifiers 20 and 27 are activated, and the current i3 flows through the voltage dividing circuit. The current i1 flows through the first current mirror differential amplifier 20, and the current i2 flows through the second current mirror differential amplifier 27, thereby consuming electric power.
On the other hand, when the latch signal La becomes the low level “L”, the voltage dividing circuit and the first and second current mirror differential amplifiers 20 and 27 are in an inactive state and no current flows, so that no power is consumed. .
[0087]
A second switching transistor 30 composed of a P-channel MOS field effect transistor is connected between the output of the first current mirror differential amplifier 20 and the power supply voltage. The gate electrode of the second switching transistor 30 is connected to the node N1, and the latch signal La is applied.
A third switching transistor 31 composed of a P-channel MOS field effect transistor is connected between the output of the second current mirror differential amplifier 27 and the power supply voltage. The gate electrode of the third switching transistor 31 is connected to the node N1, and the latch signal La is applied.
[0088]
When the latch signal La is at the high level “H”, the voltage dividing circuit and the first and second current mirror differential amplifiers 20 and 27 are in the active state. At this time, the second and third switching transistors 30 are used. , 31 are turned off, and the outputs of the first and second current mirror differential amplifiers 20, 27 are disconnected from the power supply voltage VDD. When the latch signal La becomes the low level “L”, the voltage dividing circuit and the first and second current mirror differential amplifiers 20 and 27 are in an inactive state. At this time, the second and third switching transistors 30 are inactive. , 31 are turned on, and the outputs of the first and second current mirror differential amplifiers 20, 27 are brought into conduction with the power supply voltage VDD as an external voltage, whereby the first and second current mirror differential amplifiers 20, The output voltage of 27 is forcibly raised to the power supply voltage VDD.
[0089]
The first transfer gate 34 is a set of an N channel MOS field effect transistor and a P channel MOS field connected in parallel between the output of the first current mirror differential amplifier 20 and the input of the second inverter 37. It consists of an effect transistor.
The second transfer gate 35 is a set of an N channel MOS field effect transistor and a P channel MOS field connected in parallel between the output of the second current mirror differential amplifier 27 and the input of the second inverter 37. It consists of an effect transistor.
The gate electrode of the N-channel MOS field effect transistor of the first transfer gate 34 is connected to the gate electrode of the P-channel MOS field effect transistor of the second transfer gate 35, and these gate electrodes are connected to the first inverter 36. Connected with the output of.
The gate electrode of the P-channel MOS field effect transistor of the first transfer gate 34 is connected to the gate electrode of the N-channel MOS field effect transistor of the second transfer gate 35, and these gate electrodes are connected to the first inverter 36. Connected to the input.
The output of the second inverter 37 is connected to the output of the voltage level control circuit 10 and to the control terminal of the latch circuit 11.
[0090]
When the output of the second inverter 37 becomes high level “H”, the first transfer gate 34 is turned off. When the output of the second inverter 37 becomes low level “L”, the first transfer gate 34 is turned on.
When the output of the second inverter 37 becomes high level “H”, the second transfer gate 35 is turned on. When the output of the second inverter 37 becomes low level “L”, the second transfer gate 35 is turned off.
[0091]
Next, the operation of the above-described circuit will be described with reference to the timing chart shown in FIG.
First, when the power is turned on, the latch signal La is set to “L” by the initial reset of the latch circuit 11, so that both the P-channel MOS field effect transistors 30 and 31 are turned on. As a result, the output signal A of the level control circuit 1 becomes “L” regardless of which of the transfer gates 34 and 35 is on. When the signal A becomes “L”, the transfer gate 34 is turned on and 35 is turned off. At this time, all the N-channel MOS field effect transistors 14, 17, and 24 are in the off state.
[0092]
In this state, when the power-on reset signal POR is applied to the OR gate 9, the output signal PL of the OR gate 9 becomes “H”. At this time, the signal A is “L”, the latch circuit 11 is in the through state, and therefore the latch signal La becomes “H”. When the latch signal La becomes “H”, both the P-channel MOS field effect transistors 30 and 31 are turned off, while the N-channel MOS field effect transistors 14, 17 and 24 are turned on. Each of the current mirror differential amplifiers 20 and 27 becomes active. At this time, since both the ring oscillator 3 and the booster circuit 4 have not yet started operation, the boost voltage Vbt is at a low level. Therefore, the voltage VB is lower than the reference voltage Vref1, and the current mirror The output voltage V1 of the differential amplifier 20 becomes “L”, and the output signal A of the level control circuit 1 becomes “H”. When the signal A becomes “H”, the transfer gate 34 is turned off and 35 is turned on. Thereafter, the voltage V 2 (“L” at this time) is supplied to the inverter 37 via the transfer gate 35. When the signal A becomes “H”, the latch circuit 11 latches the value “H” of the signal PL at that time.
[0093]
When the signal A becomes “H” and this “H” signal is supplied to the ring oscillator 3, the ring oscillator 3 starts an oscillation operation, and the oscillation signal B is output to the booster circuit 4. The booster circuit 4 uses this oscillation signal B to step up the boost voltage Vbt, outputs it to the word decoder 5 and feeds it back to the voltage level control circuit 10.
[0094]
When the boost voltage Vbt gradually rises and becomes larger than the reference voltage Vref1, the voltage V1 becomes “H”. At this time, the transfer gate 34 is off, and therefore the circuit operation is not affected. When the boost voltage Vbt further rises and becomes larger than the reference voltage Vref2, the voltage V2 becomes “H”. As a result, the signal A becomes “L”, and the operations of the ring oscillator 3 and the booster circuit 4 are stopped. Further, when the signal A becomes “L”, the latch circuit 11 enters a through state. At this time, if the power-on reset signal POR is already at “L”, the latch signal La becomes “L”, whereby the P-channel MOS field effect transistors 30 and 31 are turned on and the N-channel MOS field effect transistor is turned on. 14, 17, 24 are turned off.
[0095]
As described above, when the power is turned on, the boosting operation of the boost voltage Vbt is performed. When the voltage VB obtained by dividing the boost voltage Vbt reaches the reference voltage Vref2, the boosting operation ends. Thereafter, in the standby state, a refresh signal is output from the refresh timing generation circuit 7 and supplied to the row enable generation circuit 8 approximately every 16 μsec. The row enable generation circuit 8 receives the refresh signal, generates a signal LT, and outputs it to the OR gate 9 and the row decoder 6. The refresh timing generation circuit 7 generates a refresh address simultaneously with the refresh signal and outputs it to the row decoder 6. The row decoder 6 decodes the refresh address and outputs the result to the word decoder 5.
[0096]
Hereinafter, the operation of the voltage level control circuit 10 in the above-described standby state will be described with reference to FIG. Now, when the signal LT (“H”) is supplied to the OR gate 9 at time t1, the output signal PL of the OR gate 9 becomes “H”, and therefore the latch signal La becomes “H”. When the latch signal La becomes “H”, as described above, both the P-channel MOS field effect transistors 30 and 31 are turned off, while the N-channel MOS field effect transistors 14, 17 and 24 are turned on and the resistors 12 and 13 are turned on. The voltage dividing circuit and the first and second current mirror differential amplifiers 20 and 27 are activated.
[0097]
At this time, if the voltage VB is between the first and second reference voltages Vref1 and Vref2, the voltage V1 continues to be in the “H” state, while the voltage V2 becomes “L”. At this time, the transfer gate 35 is in the OFF state, and therefore, the change in the voltage V2 does not affect the circuit operation, and the signal A continues to be in the “L” state. If the voltage VB is equal to or lower than the first reference voltage Vref1 at time t1, the voltage V1 also becomes “L” at time t1.
[0098]
When refresh is started at the rising edge of the signal LT, the power consumption of the boost voltage Vbt increases and the voltage Vbt gradually decreases. At time t2, when the voltage VB becomes smaller than the first reference voltage Vref1, the voltage V1 becomes “L”, and thereby the signal A becomes “H”. When the signal A becomes “H”, the operations of the ring oscillator 3 and the booster circuit 4 are started, and thereafter the boost voltage Vbt rises sequentially. When the signal A becomes “H”, the latch circuit 11 latches the signal PL in the “H” state at this time, the transfer gate 34 is turned off, and the 35 is turned on. When the transfer gate 35 is turned on, the voltage V2 (“L” at this time) is supplied to the inverter 37 thereafter.
[0099]
Next, when the boost voltage Vbt rises and the voltage VB becomes higher than the second reference voltage Vref2 at time t3, the voltage V2 becomes “H”, and therefore the signal A becomes “L”. When the signal A becomes “L”, the operations of the ring oscillator 3 and the booster circuit 4 are stopped. When the signal A becomes “L”, the transfer gate 34 is turned on and 35 is turned off. Further, when the signal A becomes “L”, the latch circuit 11 enters the through state. At this time, since the signal PL is already “L”, the latch signal La becomes “L”. As a result, the P-channel MOS field effect transistors 30 and 31 are turned on, and the N-channel MOS field effect transistors 14, 17, and 24 are turned off.
Thereafter, the above operation is repeated every time a refresh signal is output from the refresh timing generation circuit 7. For example, when the pseudo SRAM shifts from the standby state to the active state at time t4, the chip select signal CS rises at time t5, and then the external address Add changes, the row enable generation circuit 8 detects this change. , Signal LT is output. Thereafter, the boost voltage Vbt is boosted by the same process as described above.
[0100]
Thus, in the circuit of FIG. 1, when the signal LT rises, the latch signal La becomes “H”, the N-channel MOS field effect transistors 14, 17, 24 are turned on, the series circuit of the resistors 12, 13, the current mirror The differential amplifiers 20 and 27 are activated. As a result, currents i3, i1, and i2 flow in the series circuit of the resistors 12 and 13 and the current mirror differential amplifiers 20 and 27, respectively. When the boost voltage Vbt rises to the reference voltage Vref2, the latch signal La is set to “L” and the N-channel MOS field effect transistors 14, 17, and 24 are turned off. All of the currents i3, i1, and i2 flowing through the mirror differential amplifiers 20 and 27 are turned off.
[0101]
As described above, in the first embodiment, when the memory cell array 2 is accessed, that is, when the power is turned on, when refreshing in the standby state, when refreshing in the active state, and when writing / reading in the active state Each part of the voltage level control circuit 10 is in an active state, and at other timings, each part of the voltage level control circuit 10 is in an inactive state. Thereby, the power consumed by the level control circuit 10 is reduced.
In a general DRAM, since the refresh timing is controlled by the system side, irregular refresh timing occurs, and a long refresh interval exists. If the voltage level control circuit is powered off at this time, there is a possibility that the word level will drop to a level below which data retention is guaranteed due to discharge. That is, in a DRAM, since it is necessary to always increase the voltage in order to maintain the word level, the voltage level control circuit is generally always powered on.
[0102]
On the other hand, the above-described pseudo SRAM has a specification that the refresh operation cannot be seen from the outside of the device, and automatically generates a regular refresh timing inside the device. In this case, the next refresh timing is generated within a range in which data retention is guaranteed. That is, even if the voltage level control circuit 10 is powered off, the word level up to the level at which the data is destroyed does not decrease, and therefore it is possible to ensure both data retention and current reduction.
[0103]
Next, a second embodiment of the present invention will be described with reference to FIG. This embodiment differs from the first embodiment described above in that the row enable generation circuit 8 forms a pulse signal RP that rises a predetermined time T before the rise of the signal LT, as shown in FIG. The point is that it is supplied to the OR gate 9 instead of LT. In this case, the reference voltage Vref1 is set to a high level. According to such a configuration, when the pulse signal RP rises, and thus the signal PL rises, and thereby the output La of the latch 11 rises, the voltage level control circuit 10 becomes active and the signal A rises. Boosting of the boost voltage Vbt is started. When the voltage VB reaches the reference voltage Vref2, the signal A falls, so the output La of the latch circuit 11 falls and the voltage level control circuit 10 becomes inactive. Just after this point in time, the signal LT rises and the memory cell array 2 is accessed. In this case, the boost voltage Vbt has already been sufficiently leveled up, and therefore boost processing of the voltage Vbt is not necessary during access.
Thus, in the second embodiment, the boost voltage Vbt is raised to the level of the reference voltage Vref2 slightly before the signal LT rises. Even with such a configuration, the same effects as those of the first embodiment can be obtained.
[0104]
Next, a third embodiment of the present invention will be described with reference to FIG. In the third embodiment, the pulse width of the signal LT is set slightly longer than the time required for boosting the boost voltage Vbt, as shown in FIG. Also, the latch circuit 11 in FIG. 1 is not provided, and the output of the OR gate 9 is directly connected to the node N1. Further, the output of the second inverter 37 is connected to the input of the first inverter. However, since the latch circuit 11 is not provided, the output signal from the output of the second inverter 37 is not fed back to the node N1. Then, the signal PL output from the output of the OR gate 9 is supplied directly to the node N1.
[0105]
According to such a configuration, the voltage level control circuit 10 becomes active at the same time as the signal LT rises, and currents i1 to i3 flow. When the voltage VB becomes smaller than the reference voltage Vref1, boosting of the boost voltage Vbt is started. When the voltage VB reaches the reference voltage Vref2, boosting of the boost voltage Vbt is stopped. At this time, the voltage level control circuit 10 is not in an inactive state. Next, when the signal LT falls, the currents i1 to i3 are also turned off, and the voltage level control circuit 10 becomes inactive.
That is, the active state and the inactive state of the voltage level control circuit 10 do not depend on the active state and inactive state of the output signal A, and are controlled only according to the output signal PL from the OR gate 9. Therefore, the voltage level control circuit 10 is brought into an inactive state by the output signal PL from the OR gate 9, whereby the power consumed by the voltage level control circuit 10 can be reduced.
[0106]
Next, a fourth embodiment of the present invention will be described with reference to FIG. In the fourth embodiment, as shown in FIG. 6, the output signal PL from the OR gate 9 is fixed to the high level “H” in the active state of the device to which the voltage level control circuit 10 is applied, for example, the pseudo SRAM. To do. As a result, the output signal La of the latch circuit 11 is also fixed to the high level “H”. Therefore, when the pseudo SRAM is in the active state, the voltage level control circuit 10 is always maintained in the active state, and the boost voltage Vbt and the reference The operations of the ring oscillator 3 and the booster circuit 4 are controlled only by the magnitude relationship with the voltages Vref1 and Vref2.
When the pseudo SRAM returns to the standby state, the output signal PL from the OR gate 9 is released from being fixed at the high level “H”, whereby the output signal La of the latch circuit 11 is also released from being fixed at the high level “H”. . Therefore, the voltage level control circuit 10 receives the same control as that of the first embodiment. Therefore, when the pseudo SRAM is in the standby state, the power consumed by the voltage level control circuit 10 can be saved.
[0107]
Next, a fifth embodiment of the present invention will be described with reference to FIG. FIG. 7 is a circuit diagram showing the configuration of this embodiment, and the circuit shown in this figure is an internal voltage level control circuit for controlling the level of the voltage VINT supplied to the internal circuit 45 such as DRAM or pseudo SRAM. Here, the voltage VINT is a voltage obtained by stepping down the power supply voltage VDD by the P-channel MOS field effect transistor 46, and this circuit is usually called an internal step-down circuit.
[0108]
That is, the circuit according to the present embodiment includes an OR gate 48, a latch circuit 49, a current mirror differential amplifier 58, first and second switching transistors 46 and 60, a first inverter 62, and an internal voltage level supply source. Circuit 45.
A signal PL is input to the first input of the OR gate 48. This signal PL is the same signal as the signal PL shown in FIG. 2, and is an OR of the power-on reset signal POR and the signal LT. The signal CS is a chip select signal. The input of the latch circuit 49 is connected to the output of the OR gate 48 and receives the input of the logical sum signal output from the OR gate 48. The control terminal of latch circuit 49 is connected to the output of inverter 62 and receives an output signal from inverter 62. The latch circuit 49 latches the input logical sum signal when the output signal from the inverter 62 is at the high level “H”. On the other hand, when the output signal from the inverter 62 is at the low level “L”, the input logical sum signal is passed.
[0109]
The current mirror differential amplifier 58 includes three N-channel MOS field effect transistors 51, 52, 53 and two P-channel MOS field effect transistors 54, 55. Two N channel MOS field effect transistors 51 and 53 and one P channel MOS field effect transistor 54 are connected in series between a power supply voltage VDD as an external voltage and a ground line. Two N-channel MOS field effect transistors 52 and 53 and one P-channel MOS field effect transistor 55 are connected in series between a power supply voltage VDD as an external voltage and a ground line.
[0110]
The gate electrode of the N channel MOS field effect transistor 51 is connected to the internal voltage VINT, and the internal voltage VINT is applied. The gate electrode of the N channel MOS field effect transistor 53 is connected to the node N1, and the latch signal La output from the latch circuit is applied. The gate electrodes of P channel MOS field effect transistors 54 and 55 are connected to each other and to the drain of N channel MOS field effect transistor 51. The first reference voltage Vref1 is applied to the gate electrode of the N-channel MOS field effect transistor 52. The drain of the N channel MOS field effect transistor 52 is connected to the output of the current mirror differential amplifier 58, and the drain voltage of the N channel MOS field effect transistor 52 appears as the output voltage Va at the output of the current mirror differential amplifier 58.
[0111]
The first and second switching transistors 46 and 60 are P-channel MOS field effect transistors. The second switching transistor 60 is connected between the power supply voltage VDD and the node N2. The gate electrode of the second switching transistor 60 is connected to the node N1, and the latch signal La output from the latch circuit 49 is applied. The first switching transistor 46 is connected between the power supply voltage VDD and the internal voltage VINT, and forms a step-down circuit that steps down the voltage level of the internal voltage VINT from the power supply voltage VDD. The gate electrode of the first switching transistor 46 is connected to the output of the current mirror differential amplifier 58 via the node N2. Further, the gate electrode of the first switching transistor 46 is connected to the control terminal of the latch circuit 49 via the inverter 62.
Therefore, the active state and the inactive state of the first switching transistor 46 forming the step-down circuit are controlled according to the output signal Va from the current mirror differential amplifier 58.
[0112]
When the latch signal La output from the latch circuit 49 is at the high level “H”, the current mirror differential amplifier 58 is in an active state, and the node N2 to which the output of the current mirror differential amplifier 58 is connected is connected to the power supply voltage. The output signal Va of the current mirror differential amplifier 58 is applied to the gate electrode of the first switching transistor 46 forming the step-down circuit, and is also connected to the control terminal of the latch circuit 49 via the inverter 62. Applied.
When the first switching transistor 46 forming the step-down circuit is in the on state, that is, when the step-down circuit is in the active state, the output signal Va of the current mirror differential amplifier 58 is at the low level “L”. “L” is inverted by the inverter 62, and a high level “H” signal is applied to the control terminal of the latch circuit 49. Therefore, the output signal La1 of the latch circuit 49 becomes the high level “H”, and the current mirror differential amplifier 58 becomes active. That is, when the step-down circuit is in the active state, the current mirror differential amplifier 58 is also in the active state.
[0113]
On the other hand, when the first switching transistor 46 forming the step-down circuit is in the OFF state, that is, when the step-down circuit is in the inactive state, the output signal Va of the current mirror differential amplifier 58 is at the high level “H”. Therefore, the high level “H” is inverted by the inverter 62, and the low level “L” signal is applied to the control terminal of the latch circuit 49. Therefore, the output signal La1 of the latch circuit 49 passes through the logical sum signal from the OR gate 9 and supplies it to the node N1. That is, the current mirror differential amplifier 58 is in an active state when the logical sum signal is at a high level “H”, and in an inactive state when the logical sum signal is at a low level “L”. That is, when the step-down circuit is in an inactive state, the current mirror differential amplifier 58 is controlled in its active state and inactive state in accordance with a logical sum signal from the OR gate 9. When the logical sum signal is at the low level “L”, the current mirror differential amplifier 58 is in an inactive state, so that power consumption in the circuit can be reduced.
[0114]
Next, the operation of the level control circuit configured as described above will be further described with reference to the timing chart shown in FIG.
First, in an initial state, the output signal La1 of the latch circuit 49 becomes “L”, and as a result, the N-channel MOS field effect transistor 53 is turned off and the P-channel MOS field effect transistor 60 is turned on. When the N channel MOS field effect transistor 53 is turned off, the current mirror differential amplifier 58 becomes inactive. When the P channel MOS field effect transistor 60 is turned on, the P channel MOS field effect transistor 46 is turned off and no voltage is supplied to the internal circuit 45.
[0115]
Next, when the signal PL becomes “H” or the chip select signal CS becomes “H”, the output signal La1 of the latch 49 becomes “H”. When the signal La1 becomes “H”, the N-channel MOS field effect transistor 53 is turned on, and the current mirror differential amplifier 58 is activated. When the signal La1 becomes “H”, the P-channel MOS field effect transistor 60 is turned off. As a result, the voltage Va decreases, the output of the inverter 62 becomes “H”, and the latch 49 latches the output “H” of the OR gate 48.
[0116]
Thereafter, the current mirror differential amplifier 58 compares the voltage VINT with the reference voltage Vref, and controls the P-channel MOS field effect transistor 46 according to the comparison result. That is, when the voltage VINT becomes lower than the reference voltage Vref, the voltage Va becomes lower, the P channel MOS field effect transistor 46 is turned on, and charging of the output is started while supplying current to the internal circuit 45. When the battery is charged to a certain level and the voltage VINT becomes higher than the reference voltage Vref, the voltage Va rises, the P channel MOS field effect transistor 46 is turned off, and charging is stopped. Further, when the voltage Va rises above a certain value, the output of the inverter 62 becomes “L”, and the latch 49 becomes through. As a result, when the signal LT becomes “L” or the chip select signal CS becomes “L”, the signal La1 becomes “L”, the N-channel MOS field effect transistor 53 is turned off, and the P-channel MOS field effect transistor is turned off. 60 is turned on.
[0117]
As described above, according to the fifth embodiment, when the signal LT or the chip select signal CS becomes “L” after the voltage VINT becomes larger than the reference voltage Vref, the N · FET 53 is turned off and the current mirror is turned on. The current i flowing through the differential amplifier 58 becomes zero. Thereby, circuit power can be saved.
[0118]
Each of the first to fifth embodiments is a case where the present invention is applied to a booster circuit such as a pseudo SRAM and a DRAM, and an internal voltage down converter. However, the present invention is not limited to a substrate voltage level generation circuit or a substrate, for example. The present invention can also be applied to a back bias generation circuit (BBG circuit).
[0119]
Next, a sixth embodiment of the present invention will be described with reference to FIG. FIG. 9 is a diagram showing an example of a circuit configuration when the present invention is applied to a substrate back bias generation circuit (BBG circuit).
The substrate back bias generation circuit is a circuit that generates a voltage lower than the ground level, for example, −1 V, as an internal reference voltage by using a voltage between the external power supply voltage VDD and the ground level (GND).
[0120]
The circuit according to the present invention includes a voltage level control circuit 20, a ring oscillator 3, a booster circuit 4, a refresh timing generation circuit 7, a back bias generation circuit 18, a level determination circuit 19, and an OR gate 9. The OR gate 9 is provided to activate each circuit component of the voltage level control circuit 20 during the refresh operation and when the back bias generation circuit 18 is activated.
[0121]
The voltage level control circuit 20 generates an internal voltage level control signal A for controlling the level of the boost voltage Vbt as the internal voltage of the circuit based on the first and second reference voltages Vref1 and Vref2. The input side of the ring oscillator 3 is connected to the output side of the voltage level control circuit 20, and the internal voltage level control signal A is input to the ring oscillator 3. The ring oscillator 3 is an oscillation circuit, and can be configured by connecting an odd number of inverters in series in a ring shape. When the internal voltage level control signal A output from the voltage level control circuit 20 is “H” (high level), the ring oscillator 3 enters an active state and outputs an oscillation output B.
[0122]
The input side of the booster circuit 4 is connected to the output side of the ring oscillator 3, and the oscillation output B is input to the booster circuit 4. The booster circuit 4 can be constituted by a charge pump circuit. The booster circuit 4 boosts the power supply voltage VDD step by step using the output B of the ring oscillator 3, and outputs a boost voltage Vbt as an internal voltage of the circuit.
When this circuit is applied to the pseudo SRAM, the output side of the booster circuit 4 is connected to the word decoder of the pseudo SRAM, and the boost voltage Vbt is input to the word decoder. In this case, the boost voltage Vbt is a voltage level higher than the power supply voltage VDD, for example, (VDD + 1.5V) or (VDD + 2V). The output of the booster circuit 4 is further fed back to the voltage level control circuit 20.
[0123]
The refresh timing generation circuit 7 generates a refresh signal for refreshing the memory cells in the memory cell array 2 and a refresh address for designating the address of the memory cell to be refreshed at a constant time interval. This fixed time interval is determined within a period during which data retention is guaranteed. The time interval for generating the refresh signal may not always be constant as long as the data retention is guaranteed. The output side of the refresh timing generation circuit 7 is connected to the first input of the OR gate 9, and the refresh signal SR is input to the first input.
[0124]
The back bias generation circuit 18 has first and second inputs. The first input is connected to the output of the booster circuit 4, receives the boost voltage Vbt, and generates the back bias voltage VBBG lower than the ground level using the boost voltage Vbt. The back bias voltage VBBG may be, for example, GND-1V. The output of the back bias generation circuit 18 is connected to a region to which the back bias voltage VBBG is to be applied, for example, a semiconductor substrate, and the semiconductor substrate is set to a back bias voltage VBBG lower than the ground level.
[0125]
The input of the level determination circuit 19 is connected to a region to which the output of the back bias generation circuit 18 is connected, for example, a semiconductor substrate, and detects the potential of the semiconductor substrate. The output of the level determination circuit 19 is connected to the second input of the back bias generation circuit 18. The output of the level determination circuit 19 is connected to the second input of the OR gate 9.
Since the potential of the semiconductor substrate is the back bias voltage VBBG lower than the ground level, it changes with time due to leakage. That is, the potential of the semiconductor substrate gradually increases. Therefore, the level determination circuit 19 becomes active at regular time intervals, detects the potential of the semiconductor substrate, and if the upper limit of a predetermined allowable potential range lower than the ground level is exceeded, the determination result C is back-biased. The signal is input to the generation circuit 18, and the back bias generation circuit 18 lowers the potential of the semiconductor substrate. This determination result C is simultaneously input to the second input of the OR gate 9, and the OR gate 9 calculates the logical sum (OR) of the determination result C from the level determination circuit 19 and the refresh signal from the refresh timing generation circuit 7. The result is output as a logical sum signal PL, and this logical sum signal PL is input to the voltage level control circuit 20.
[0126]
Therefore, when the refresh operation is required or when the back bias generation circuit 18 needs to be in the active state, the voltage level control circuit 10 becomes active and consumes power in the voltage level control circuit 20, but the device is in the standby state. When the refresh operation is not performed and the back bias generation circuit 18 is in an inactive state, the voltage level control circuit 20 is in an inactive state and power consumption in the voltage level control circuit 20 is suppressed.
[0127]
As the circuit configuration of the voltage level control circuit 20, the circuit configuration disclosed in FIG. 1 can be applied. In other words, the booster circuit 4 is made active only at the time of power-on, reading / writing, and refresh operation at the time of device activation and standby. In other cases, that is, in the non-refresh operation during standby, the booster circuit 4 is brought into an inactive state. This operation is as described above.
A known circuit configuration can be applied to the level determination circuit 19.
[0128]
The back bias generation circuit 18 can be realized by the circuit configuration shown in FIG. 10 as an example, but is not limited to this.
The back bias generation circuit 18 is configured to drive a circuit that drives the gate of the transfer transistor with a boosted voltage. Specifically, the back bias generation circuit 18 includes a precharge transistor PT, a transfer transistor TT, a control logic block CLB, a first output drive circuit D1 that forms a first current path P1, and a first capacitor C1, The second output drive circuit D2 and the second capacitor C2 that form the second current path P2 may be used.
[0129]
The transfer transistor TT may be a p-channel MOS transistor. The transfer transistor TT is connected in series between the second current path P2 and the output of the back bias generation circuit 18. The gate of the transfer transistor TT is connected to the control logic block CLB via the first current path P1. The on / off operation of the transfer transistor TT is controlled by the potential appearing at the node G.
The precharge transistor PT can be composed of a p-channel MOS transistor. The precharge transistor PT is connected between the ground and the node A. The node A is a contact point between the second current path P2 and the transfer transistor TT. The gate of the precharge transistor PT is connected to the control logic block CLB.
[0130]
Here, the first output drive circuit D1 is connected to the booster circuit and driven by the boosted voltage Vbt. On the other hand, the second output drive circuit D2 is driven by the power supply voltage VDD. Note that it is possible in some cases to drive the second output drive circuit D2 with the boosted voltage Vbt instead of the power supply voltage VDD. That is, the drive voltage of the first output drive circuit D1 is higher than the power supply voltage VDD, and the drive voltage of the second output drive circuit D2 is changed within a range not exceeding the drive voltage of the first output drive circuit D1. Is possible.
[0131]
When the power supply voltage VDD is set low, the operation of the back bias generation circuit 18 will be described below, taking as an example a low power supply voltage of about 1.8 V, for example.
The precharge transistor PT precharges the node A to the ground level, that is, 0V. Thereafter, the second output drive circuit D2 is driven, and the potential of the node A is lowered to a negative potential by the second capacitor C2. Specifically, it is lowered to about -1.8V. At this point, the potential of the node G is at a high level, and the transfer transistor TT is in an off state.
Next, the potential of the node G is lowered, the transfer transistor TT is turned on, and the negative charge of the node A is transmitted to the output VBBG of the back bias generation circuit 18 via the transfer transistor TT. That is, the potential of the output VBBG is lowered to a negative potential. Here, in order to sufficiently transfer the negative charge to the output VBBG, it is important to sufficiently turn on the transfer transistor TT. If the transfer transistor TT is not sufficiently turned on, the negative charge at the node A is not sufficiently transferred to the output VBBG. When a low power supply voltage is used, the ON capability of the transfer transistor TT is abruptly reduced, causing the above problem. This problem occurs when the first output drive circuit D1 and the first capacitor C1 are driven by a low power supply voltage of about 1.8 V to lower the potential of the node G.
[0132]
However, as described above, since the first output drive circuit D1 and the first capacitor C1 are driven by the boosted voltage, the ON capability of the transfer transistor TT is enhanced, and the transfer transistor TT is sufficiently turned ON, and thus the node The negative charge of A is fully transferred to the output VBBG. Specifically, the booster circuit boosts the low power supply voltage VDD = 1.8V by 1.7V, and drives the first output drive circuit D1 and the first capacitor C1 with the boosted voltage of 3.5V. The potential of the node G can be lowered to around -3.5V.
Accordingly, by driving the circuit that drives the gate of the transfer transistor TT with the boosted voltage, the ON capability of the transfer transistor TT is enhanced, and the back bias generation circuit 18 can operate normally.
[0133]
The cycle of the refresh operation is compared with the time interval from when the potential of the semiconductor substrate is lowered to the back bias voltage VBBG by the back bias generation circuit 18 until it exceeds the upper limit of the back bias voltage VBBG allowable potential range lower than the ground level. The order is very short.
Furthermore, the period in which the level determination circuit 19 is in the active state and the period in which the booster circuit 4 is in the active state are very short as the order differs compared to the cycle of the refresh operation.
Therefore, the increase in the substrate current flowing through the substrate by applying this circuit configuration is almost zero and can be ignored.
[0134]
The above embodiments are all embodiments related to a semiconductor memory device. However, the present invention is not limited to a semiconductor memory device, but can be applied to various electronic circuits that generate an internal voltage from an external voltage and control the internal voltage. is there.
The present invention is not limited to the configuration of each of the embodiments described above, and various modifications can be made without departing from the gist of the present invention.
[0135]
【The invention's effect】
As described above, according to the present invention, the voltage level control circuit that detects and controls the internal voltage level generated from the external power supply voltage is activated only when necessary, and deactivated at other times. The power consumption in the voltage level control circuit can be reduced.
Further, the power consumption can be reduced as compared with the conventional semiconductor memory device, which is particularly suitable when applied to a pseudo SRAM.
That is, in a semiconductor memory device that is actively refreshed inside the semiconductor memory device without receiving control from the system side, particularly in the standby state where only refresh is performed, power consumption in the voltage level control circuit is reduced. be able to. Therefore, it is suitable for use in a semiconductor memory device in which internal refresh is performed, such as a pseudo SRAM.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a voltage level control circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a main part of a pseudo SRAM using the same voltage level control circuit.
FIG. 3 is a timing chart for explaining the operation of the embodiment;
FIG. 4 is a timing chart for explaining the operation of the voltage level control circuit according to the second embodiment of the present invention;
FIG. 5 is a timing chart for explaining the operation of the voltage level control circuit according to the third embodiment of the present invention;
FIG. 6 is a timing chart for explaining the operation of the voltage level control circuit according to the fourth embodiment of the present invention;
FIG. 7 is a circuit diagram showing a configuration of a voltage level control circuit according to a fifth embodiment of the present invention.
FIG. 8 is a timing chart for explaining the operation of the embodiment;
FIG. 9 is a block diagram showing a circuit configuration when a voltage level control circuit according to a sixth embodiment of the present invention is used together with a back bias generation circuit.
FIG. 10 is a circuit diagram of a back bias generation circuit used in a voltage level control circuit according to a sixth embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of a main part of a conventional DRAM.
FIG. 12 is a timing chart for explaining the operation of the DRAM;
FIG. 13 is a block diagram showing a configuration of a main part of a conventional SRAM.
FIG. 14 is a timing chart for explaining the operation of the SRAM;
FIG. 15 is a block diagram showing a configuration of a main part of a conventional pseudo SRAM.
FIG. 16 is a timing chart for explaining the operation of the pseudo SRAM;
[Explanation of symbols]
2 Memory cell array
3 Ring oscillator
4 Booster circuit
5 word decoder
6 Row decoder
7 Refresh timing generator
8 Row enable generator
9 or gate
10 Voltage level control circuit
11 Latch
12, 13 resistance
17, 24 N-channel MOS field effect transistor
18 Back bias generation circuit
19 Level judgment circuit
20, 27 Current mirror differential amplifier
48 or gate
49 Latch
53 N-channel MOS field effect transistor
58 Current mirror differential amplifier

Claims

A semiconductor memory device comprising a pseudo SRAM that automatically generates a refresh signal for refreshing a memory cell at regular refresh timing,
An internal voltage generation circuit for generating an internal voltage from an external power supply voltage;
An internal voltage level control circuit that performs a comparison operation between a predetermined voltage level and the internal voltage level, and controls activation or inactivation of the internal voltage generation circuit based on the comparison result;
The internal voltage level control circuit includes:
In the standby state, when the internal voltage level reaches the predetermined voltage level, the internal voltage generation circuit is deactivated and the comparison operation is stopped.
In the active state, it is fixed to the activated state, and when the internal voltage level reaches the predetermined voltage level, the internal voltage generation circuit is deactivated,
The internal voltage level control circuit has a comparison circuit that performs the comparison operation, and in a standby state, when the internal voltage level reaches the predetermined voltage level, the supply of current to the comparison circuit is stopped,
When the refresh control signal is activated, a comparison operation by the comparison circuit is performed, and the activation level of the refresh control signal is latched along with the execution, and the internal voltage level reaches the predetermined voltage level In some cases, the activation level latch is released and the comparison operation is stopped based on the deactivation of the refresh control signal.

A semiconductor memory device comprising a pseudo SRAM that automatically generates a refresh signal for refreshing a memory cell at regular refresh timing,
A voltage level control circuit that outputs a control signal for controlling the level of a voltage for driving the word line;
The voltage level control circuit includes a first differential amplifier that outputs the control signal. When the refresh signal is in a first state, the voltage level control circuit cuts off a current that flows through the first differential amplifier. The differential amplification operation of the first differential amplifier is prohibited, and when the refresh signal is in the second state, a current is passed through the first differential amplifier to enable the differential amplification operation;
The voltage level control circuit includes a second differential amplifier, and cuts off a current flowing through the second differential amplifier when the refresh signal is in the first state. The differential amplification operation is prohibited, and when the refresh signal is in the second state, a current is passed through the second differential amplifier so that the second differential amplification operation can be performed. A semiconductor memory device.

A semiconductor memory device comprising a pseudo SRAM composed of memory cells that require refreshing,
A refresh timing generation circuit for generating a refresh signal for refreshing the memory cells at a predetermined time interval;
A row enable generation circuit for receiving a write enable signal, a chip select signal, an address and the refresh signal, and generating a row enable signal in response to at least the refresh signal;
A voltage level control circuit that receives the row enable signal and includes a first differential amplifier;
When the row enable signal is in the first state, the current flowing through the first differential amplifier is interrupted to inhibit the differential amplification operation of the first differential amplifier, and the row enable signal is When the current is in the state, a current is passed through the first differential amplifier to enable the differential amplification operation,
Further, the semiconductor memory device is in the second state based on a power-on reset signal that is activated for a certain period when power is turned on.

A semiconductor memory device comprising a pseudo SRAM composed of memory cells that require refreshing,
A refresh timing generation circuit for generating a refresh signal for refreshing the memory cells at a predetermined time interval;
A row enable generation circuit for receiving a write enable signal, a chip select signal, an address and the refresh signal, and generating a row enable signal in response to at least the refresh signal;
A voltage level control circuit that receives the row enable signal and includes a first differential amplifier;
When the row enable signal is in the first state, the current flowing through the first differential amplifier is interrupted to inhibit the differential amplification operation of the first differential amplifier, and the row enable signal is When the current is in the state, a current is passed through the first differential amplifier to enable the differential amplification operation,
The voltage level control circuit includes a second differential amplifier, and when the row enable signal is in the first state, the current flowing through the second differential amplifier is cut off to cut the second differential amplifier. A differential amplifying operation of the amplifier is prohibited, and when the row enable signal is in the second state, a current is passed through the second differential amplifier so that the second differential amplifying operation can be performed. A semiconductor memory device.