JP3851893B2 - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 239000000758 substrate Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims 6
- 230000005684 electric field Effects 0.000 claims 1
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration） 等の半導体集積回路装置に関し、特にＥＳＤ（Electrostatic Discharge；静電気放電）から内部の回路を保護するＥＳＤ保護回路を有した半導体集積回路に関する。
【０００２】
【従来の技術】
一般にＥＳＤは、半導体集積回路を人間若しくは機械が運搬する場合等に生じる。ＥＳＤが発生すると、数百Ｖ〜数千Ｖ程度の高電圧が極短時間に半導体集積回路に印加され、半導体集積回路が破壊されることがある。そのため、ＩＣやＬＳＩ等の半導体集積回路をＥＳＤから保護するために、種々のＥＳＤ保護回路が提案されている（例えば、特許文献１、特許文献２、及び非特許文献１参照）。ＥＳＤ保護回路を、半導体集積回路装置に搭載することでＥＳＤにより内部の回路に印加された高電圧が放電され、半導体集積回路の破壊を防止するようにしている。
【０００３】
以下、図７又は図８を用いて従来のＥＳＤ保護回路について説明する。
【０００４】
図７は、従来のＥＳＤ保護回路を示す回路図である。図７に示すように、保護すべき内部回路（半導体集積回路）１０に、パッド１１及びパッド１２が接続される。さらに、ＥＳＤ保護回路は、過大なＥＳＤ電流を流すためのサイリスタ（ＳＣＲ）回路１３と、サイリスタ回路１３のオン／オフを制御する制御回路１５から構成される。
【０００５】
上記サイリスタ回路１３は、パッド１１にアノードが接続され、パッド１２にカソードに接続される。さらにサイリスタ回路１３は、ＰＮＰ型バイポーラトランジスタ１６、ＮＰＮ型バイポーラトランジスタ１７、及び抵抗素子１８から構成される。ＰＮＰ型バイポーラトランジスタ１６のエミッタはパッド１１に接続され、ベースはＮＰＮ型バイポーラトランジスタ１７のコレクタに接続され、コレクタは制御回路１５に接続される。ＮＰＮ型バイポーラトランジスタ１７のベースは制御回路１５に接続され、エミッタはパッド１２に接続される。抵抗素子１８の一端は制御回路１５に接続され、他端はパッド１２に接続される。
【０００６】
上記制御回路１５は、ＧＧＮＭＯＳトランジスタ１９及び抵抗素子２０から構成される。ＧＧＮＭＯＳトランジスタ１９のドレインはパッド１１に接続され、ゲート及びドレインはサイリスタ回路１３に接続される。抵抗素子２０の一端はＮＭＯＳトランジスタ１９のゲート及びソースに接続され、他端はパッド１２に接続される。
【０００７】
次に、その動作について図８を用いて説明する。図８は、図７に示すＧＧＮＭＯＳトランジスタ１５の電圧−電流特性を示す図である。図７の横軸はＧＧＮＭＯＳトランジスタ１９のドレインとソース及びゲートとの間に印加される電圧Ｖ１を示し、縦軸はＧＧＮＭＯＳトランジスタ１９のドレインとソース及びゲートとの間に流れる電流とサイリスタ回路１３に流れる電流Ｉ１を示す。
【０００８】
パッド１１とパッド１２との間にＥＳＤによる高電圧が印加されると、ＧＧＮＭＯＳ１９のドレインにＥＳＤによる高電圧が印加される。すると、図８に示すように、一旦トリガ電圧Ｖｔ１に達した後、スナップバック特性により電圧がホールド電圧Ｖｈまで降下する。その後、ＧＧＮＭＯＳトランジスタ１９のドレインと基板の間でブレイクダウンを起こして、ＧＧＮＭＯＳトランジスタ１９の寄生ＮＰＮ型バイポーラトランジスタが動作することにより、急激に電流を流せるようになる。そのため、サイリスタ回路１３のＮＰＮ型バイポーラトランジスタ１７のベースにベース電流が供給され、サイリスタ回路１３がオンし、サイリスタ回路１３のアノードとカソードの間にＥＳＤによる大電流が流れる。以上の動作により、パッド１１とパッド１２に印加されたＥＳＤ電圧はサイリスタ回路１３により放電されるためＥＳＤ電圧は内部回路１０に印加されず、内部回路１０は保護される。
【０００９】
ここで図８に示すように、サイリスタ回路１３によって大電流を流すためには、内部回路のＧａｔｅ破壊電圧Ｖｇを超える前に、十分に大きな電流を流す必要がある。しかし、内部回路１０であるＬＳＩ等の微細化に伴って、上記ＬＳＩ内のＭＯＳトランジスタのＧａｔｅ酸化膜の膜厚も薄くなっている。そのため、Ｇａｔｅ破壊電圧Ｖｇはますます小さくなっている。
【００１０】
一方、サイリスタ回路１３はＰＮＰ型、ＮＰＮ型バイポーラトランジスタ１６、１７で構成されているため、動作時のオン抵抗の値は大きい。そのため、十分な大電流を流す前にＧａｔｅ破壊電圧Ｖｇを超えてしまうという事情がある。さらに、Ｇａｔｅ破壊電圧Ｖｇを超える前に充分な電流を流すためには、上記バイポーラトランジスタ１６、１７のサイズを増大させオン抵抗を低くする必要があるが、チップサイズが増大し、製造コストが上昇してしまう。
【００１１】
【特許文献１】
特開平７−２４０５１０号公報 明細書
【００１２】
【特許文献２】
米国特許 ６，２４９，４１４号 明細書
【００１３】
【非特許文献１】
EOS/ESD SYMPOSIUM 2001 1A.3 “GGSCRs: GGNMOS Triggered Silicon Controlled Rectifiers for ESD Protection in Deep Sub-Micron CMOS Processes”
【００１４】
【発明が解決しようとする課題】
従来のＥＳＤ保護回路には、オン抵抗を低減し、且つチップサイズを縮小することは困難である、という事情があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、オン抵抗を低減し、且つチップサイズを低減する、ＥＳＤ保護回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、半導体チップ中に形成される半導体集積回路と、前記半導体チップ中に形成され、電流経路の一端及び他端が前記半導体集積回路に接続されるスイッチング素子と、前記半導体チップ中に形成され、前記電流経路の両端の電圧が前記所定の電圧を超えたことを検知してトリガ信号を出力するトリガ回路と、前記トリガ信号に基づいて制御信号を出力するサイリスタ回路とを備える制御回路とを具備し、前記電流経路の両端の電圧が所定の電圧値を超えたとき、前記スイッチング素子は、前記制御回路からの前記制御信号を受け、前記電流経路の一端から他端に向けて、バイポーラ動作により電流を流し、前記電流経路の両端の電圧が前記所定の電圧値を超えないとき、前記制御回路は、前記スイッチング素子の電流経路を非導通状態とする。
【００１７】
上記のような構成によれば、上記スイッチング素子がバイポーラ動作によりＥＳＤ電圧を放電するため、例えばサイリスタ動作に比較して、オン抵抗を低減することが出来る。さらに、スイッチング素子は、１個でもＥＳＤ電圧を放電することが可能である。また、上記制御回路はＥＳＤ電圧を検知してスイッチング素子を導通可能状態とする制御信号を出力すればよいので、充分な電流を流すようにサイズを大きくする必要もない。そのため、スイッチング素子及び制御回路のサイズの縮小が可能となり、半導体集積回路装置全体のサイズの縮小することが可能となる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１９】
まず、図１及び図２を用いてこの発明に係るＥＳＤ保護回路の概略を説明する。図１は、この発明に係るＥＳＤ保護回路の一例を概略的に説明するためのもので、ＥＳＤ保護回路の一例を模式的に示す回路図である。
【００２０】
図１に示すように、半導体チップ中には保護すべき内部回路（半導体集積回路）２３が形成されている。上記内部回路２３には、例えば外部接続端子としての第１パッド２１及び第２パッド２２が接続されている。第１パッド２１と第２パッド２２との間にＥＳＤ保護回路２４が接続されている。
【００２１】
ＥＳＤ保護回路２４は、制御回路２５及びスイッチング素子２６を含む。制御回路２５の一端は第１パッド２１に接続され、他端は第２パッド２２に接続されている。スイッチング素子２６は、電流経路を有し、その一端２７は第１パッド２１に接続され、その他端２８は第２パッド２２に接続されている。スイッチング素子２６は制御回路２５から供給される制御信号により、その電流経路の導通可能状態／非導通状態が制御される。
【００２２】
次に、図２を用いて図１に示すＥＳＤ保護回路の動作を説明する。図２は、図１に示すＥＳＤ保護回路２４の電圧−電流特性図である。図２において、横軸はＥＳＤ保護回路２４に印加される電圧値Ｖを示し、縦軸はＥＳＤ保護回路２４に流れる電流値Ｉを示している。さらに、図２中の実線３０は図１に示すＥＳＤ保護回路２４の電圧−電流特性であり、破線３１は図７に示したＥＳＤ保護回路の電圧−電流特性である。
【００２３】
まず、第１パッド２１と第２パッド２２との間に、ＥＳＤによる高電圧が印加されない場合は、ＥＳＤ保護回路２４は動作しない。このため、ＥＳＤ保護回路２４の動作は、内部回路２３の動作に影響を与えない。
【００２４】
一方、第１パッド２１と第２パッド２２との間に、ＥＳＤによる高電圧が印加され、所定の電圧値Ｖｔ１に達すると、制御回路２５が電圧値Ｖｔ１に達したことを検知し、ＥＳＤ保護回路２４が動作しだす。
【００２５】
電圧値Ｖｔ１は、ＥＳＤ保護回路２４が動作しだすトリガ電圧であり、本例では制御回路２５が、印加されたＥＳＤ電圧を検知する。制御回路２５は、トリガ電圧Ｖｔ１に達した後、一旦スナップバック特性により第１パッド２１と第２パッド２２との間の電圧をホールド電圧Ｖｈまで降下させる。その後、スイッチング素子２６の電流経路を導通可能状態とする制御信号をスイッチング素子２６に出力する。
【００２６】
続いて、上記制御信号によりスイッチング素子２６の電流経路が導通可能状態となる。この導通可能状態において、ＥＳＤによる高い電位がスイッチング素子２６の一端２７及び他端２８のどちらか印加されるとスイッチング素子２６は完全に導通状態となり、第１パッド２１と第２パッド２２との間にバイポーラ動作による電流を流し、ＥＳＤによる高い電位を第１パッド２１、第２パッド２２のいずれかに放電する。
【００２７】
以上の動作によって、ＥＳＤによって生じた高電圧は内部回路２３に印加されずに済む。また、スイッチング素子２６は、その電流経路にバイポーラ動作によって電流を流す。これにより、第１、第２パッド２１、２２のいずれかに、速やかに放電することができる。その結果、ＥＳＤによって生じた高電圧から内部回路２３を保護することが出来る。
【００２８】
上記のように、ＥＳＤによって生じた高電圧はスイッチング素子２６のバイポーラ動作による電流を利用することにより放電される。そのため、ＥＳＤ保護回路２４のオン抵抗を低減することが出来る。この結果、図２に示すようにＧａｔｅ破壊電圧Ｖｇを超えることなく、大電流を流すことが出来る。従って、微細化された内部回路２３であっても、内部回路２３中のトランジスタのゲート絶縁膜が破壊されることはない。
【００２９】
さらに、このＥＳＤ保護回路２４は単一のスイッチング素子２６により構成することが出来る。そのため、ＥＳＤ保護回路２４のチップサイズを縮小することが出来る。
【００３０】
また、制御回路２５はＥＳＤ電圧を検知し、スイッチング素子２６を導通可能状態とする電流値の低い制御信号を出力するだけでよい。そのため、制御回路２５のチップサイズを低減できるため、ＥＳＤ保護回路２４の全体のチップサイズを低減することが出来る。尚、上記制御信号の電流値は、例えば数ｍＡ（ミリアンペア）程度である。
【００３１】
[第１の実施形態]
次に、図３を用いてこの発明の第１の実施形態について説明する。以下の実施形態の説明において、上記の説明と重複する部分の説明を省略し、相違する部分について詳しく説明する。
【００３２】
図３は、第１の実施形態に係るＥＳＤ保護回路の一例を示す回路図である。図３に示すように、ＥＳＤ保護回路２４は、スイッチング素子２６及び制御回路２５とで構成されている。
【００３３】
スイッチング素子２６として、ＮＰＮ型バイポーラトランジスタ３６が適用されている。ＮＰＮ型バイポーラトランジスタ３６のベースは制御回路２５に接続され、エミッタは第２パッド２２に接続され、コレクタは第１パッド２１に接続される。
【００３４】
制御回路２５は、ＮＰＮ型バイポーラトランジスタ３６のベース電流を制御するサイリスタ回路４０と、サイリスタ回路４０を動作させる為のトリガ回路４１とで構成されている。
【００３５】
上記サイリスタ回路４０はさらに、ＰＮＰ型バイポーラトランジスタ３０、ＮＰＮ型バイポーラトランジスタ３１、及び抵抗素子３４とで構成されている。ＰＮＰ型バイポーラトランジスタ３０のベースはＮＰＮ型トランジスタ３１のコレクタに接続され、トランジスタ３１のベースは、トランジスタ３０のコレクタに接続されている。トランジスタ３０のエミッタは、第１パッド２１に接続され、トランジスタ３１のエミッタは第２パッド２２に接続されている。トランジスタ３０のベースとトランジスタ３１のコレクタとノード３７は、トリガ回路４１を介して第２パッド２２に接続され、トランジスタ３１のベースとトランジスタ３０のコレクタとのノード３３は、抵抗素子３４を介して第２パッド２２に接続されている。ノード３３は、スイッチング素子２６であるトランジスタ３６のベースにも接続されている。
【００３６】
上記トリガ回路４１の一例は、ノード３７と第２パッド２２との間に直列に接続された第１ダイオード３５−１及び第２ダイオード３５−２により構成される。第１ダイオード３５−１のアノードはノード３７に接続され、カソードは第２ダイオード３５−２のアノードに接続される。第２ダイオード３５−２のカソードは第２パッド２２に接続される。
【００３７】
次に、図３に示すＥＳＤ保護回路の動作について説明する。尚、以下の動作の説明においてＥＳＤ保護回路の電圧−電流特性については、図２と同様であるためその説明を省略する。
【００３８】
まず、第１パッド２１と第２のパッド２２との間にＥＳＤ電圧が印加されない場合は、ＥＳＤ保護回路２４は動作しない。
【００３９】
一方、第１パッド２１にＥＳＤによる高い電位が印加され、第１パッドを高電位、第２パッドを低電位とした大きな電圧が発生すると、これをトリガ回路４１が検知する。トリガ回路４１が大きな電圧の発生を検知すると、第２パッド２２に向けてフォア−ド電流を流す。フォア−ド電流は、サイリスタ回路４０を動作させるためのトリガ信号（電流）である。トリガ信号をサイリスタ回路４０が検知すると、サイリスタ回路４０がオンする。
【００４０】
サイリスタ回路４０がオンすると、制御信号、本例では制御電流を発生する。制御信号は、ノード３３からトランジスタ３６のベースに供給される。これがベース電流となり、ＮＰＮ型バイポーラトランジスタ３６は導通可能状態となる。尚、サイリスタ回路４０が発生させる制御信号の電流値は、トランジスタ３６のベース電流であるから、例えば、数ｍＡ程度の低電流でもよい。
【００４１】
続いて、ＮＰＮ型バイポーラトランジスタ３６が導通可能状態の場合にコレクタ／エミッタ間にＥＳＤ電圧が印加されると、ＮＰＮ型バイポーラトランジスタ３６のコレクタとエミッタとの間は完全に導通状態となる。従って、ＮＰＮ型バイポーラトランジスタ３６のコレクタ〜エミッタ間に電流が流れ、第１パッド２１に印加された高電位は、第２バッド２２に放電される。
【００４２】
以上の動作により、内部回路２３をＥＳＤ電圧から保護することができる。
【００４３】
上記のように、単一のＮＰＮ型バイポーラトランジスタ３６によって、ＥＳＤ電圧を放電するため、ＥＳＤ保護回路２４のサイズを小さくでき、半導体集積回路装置の製造コストを低減することが出来る。
【００４４】
さらに、バイポーラトランジスタ３６のコレクタ〜エミッタ間に流れる電流を利用してＥＳＤにより印加された高電位を放電するため、サイリスタに比較してオン抵抗を低減することが出来る。従って、Ｇａｔｅ破壊電圧Ｖｇを超えるような事情も改善することが出来る。
【００４５】
また、サイリスタ回路４０は、ＮＰＮ型バイポーラトランジスタ３６を導通可能状態とするためのベース電流を供給する。サイリスタ回路４０は、それ自体が放電能力を有していても良いが、主たる放電はトランジスタ３６が行う。このため、サイリスタ回路４０はベース電流を供給するだけでも良く、電流値を大きくする必要がない。このため、サイリスタ回路４０のチップ面積を低減でき、チップサイズの増大抑制に有利である。制御信号をゲートに出力するために用いられる。その結果、電力値の大きな制御信号を出力する必要がないため、サイリスタ回路４０のチップサイズ及び製造コストを低減することが出来る。
【００４６】
尚、上記実施形態においては、トリガ回路４１として第１、第２ダイオード３５−１、３５−２を用いた例を示した。しかし、トリガ回路４１の実施形態はこれに限らず、例えば、サイリスタ回路４０に接続されるドレインと、第２パッド２２に接続されるゲート及びソースとを有するダイオード接続されたＮチャンネル型ＭＯＳトランジスタ等であっても実施可能である。
【００４７】
[第２の実施形態]
次にこの発明の第２の実施形態について図４を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明を省略し相違する部分について詳しく説明する。
【００４８】
図４は、第２の実施形態に係るＥＳＤ保護回路の一例を示す回路図である。図４に示すように、本例は、スイッチング素子２６として、Ｎチャネル型ＭＯＳトランジスタ内の寄生バイポーラトランジスタ３６´を利用したものである。上記ＭＯＳトランジスタ４５のドレインは第１パッド２１に接続され、ゲート及びソースは第２パッド２２に接続され、バックゲートがノード３３に接続されている。
【００４９】
さらに、本例では、サイリスタ回路４０のＮＰＮ型バイポーラトランジスタ３１にも、Ｎチャネル型ＭＯＳトランジスタ４６内の寄生バイポーラトランジスタ３１´を利用するようにしている。上記ＭＯＳトランジスタ４６のゲート及びソースは第２パッド２２に接続され、バックゲートはノード３３に接続され、ドレインはノード３７に接続されている。
【００５０】
第２の実施形態に係るＥＳＤ保護回路２４の動作については、第１の実施形態に係るＥＳＤ保護回路２４と同様であるので省略する。
【００５１】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることが出来る。さらに、スイッチング素子２６としてＭＯＳトランジスタ内の寄生バイポーラトランジスタを利用する。そのため、ＥＳＤ保護回路２４をＭＯＳ ＬＳＩのプロセス技術で製造することが可能となる。従って、製造工程の共通化等を図ることができ、製造コスト及びチップサイズを低減することが可能になる。このことについて、以下の変形例１又は変形例２に示すレイアウト例を用いてさらに詳しく説明する。
【００５２】
[変形例１]
次に変形例１に係るＥＳＤ保護回路について図５を用いて説明する。図５は変形例１に係るＥＳＤ保護回路のレイアウト例を説明するための平面図であり、図４で示した回路をＬＳＩ上に配置したレイアウト例を示している。以下の変形例の説明において、第２の実施形態と重複する部分の説明を省略し、相違する部分について詳しく説明する。
【００５３】
図５に示すように、ＬＳＩ上に第１パッド２１を共有するように、第１のＥＳＤ保護回路２４−１及び第２のＥＳＤ保護回路２４−２が配置されている。保護回路２４−１、２４−２の一方が図４に示した保護回路に対応する。
【００５４】
まず、第１のＥＳＤ保護回路２４−１のレイアウトについて説明する。第１のＥＳＤ保護回路２４−１は、Ｐ型基板５０に配置されスイッチング素子２６を構成するＮチャンネル型ＭＯＳトランジスタ４５と、サイリスタ回路４０を構成するＮチャネル型ＭＯＳトランジスタ４６及びＰＮＰ型バイポーラトランジスタ３０と、トリガ回路４１を構成する第１、第２ダイオード３５−１、３５−２とを具備している。
【００５５】
上記ＭＯＳトランジスタ４５のＮ＋型ドレイン５４はＰ型基板５０に形成されている。また、Ｎ＋型ソース５５は第２パッド２２−１に接続されている。ゲートはソース５５に接続され、Ｐ型基板５０に形成され、ＭＯＳトランジスタ４６のソースはＭＯＳトランジスタ４５のソース５５と共有され、そのＮ＋型ドレイン５７はＰ型基板５０に形成され、Ｎ型ウェル５１に接続されている。ゲート５８は、ソース５５に接続されている。
【００５６】
さらに、ＰＮＰ型バイポーラトランジスタ３０は、上記ＭＯＳトランジスタ４６の外周に設けられたウェル５１に配置されている。ＰＮＰ型バイポーラトランジスタ３０は、Ｎ型ウェル５１をベースとする。Ｎ型ウェル５１には、トランジスタ３０のコレクタ５９、エミッタ６０が形成される。コレクタ５９は第１パッド２１に接続され、エミッタ６０は、Ｐ型基板５０、即ち、ＭＯＳトランジスタ４５、４６のバックゲートに接続される。
【００５７】
ダイオード３５−１、３５−２はトランジスタ３０の外周に設けられたＮ型ウェル５２、５３に配置される。ダイオード３５−１は、Ｎ型ウェル５２をカソードとする。Ｎ型ウェル５２内には、アノード６１が形成されている。アノード６１は、Ｎ型ウェル５１、即ちトランジスタ３０のベースに接続される。ダイオード３５−２は、Ｎ型ウェル５３をカソードとする。Ｎ型ウェル５３内には、アノード６２が形成される。アノード６２は、ダイオード３５−１のカソード、即ちＮ型ウェル５２に接続される。図中、Ｎ型ウェル５２に形成されたＮ＋領域６３は、配線コンタクトするためのコンタクト領域である。ダイオード３５−２のカソード、即ちＮ型ウェル５３は、Ｎ＋型のコンタクト領域６４を介して第２パッド２２−１に接続される。以上の構成は、第２のＥＳＤ保護回路２４−２においても同様である。
【００５８】
動作については上記第２の実施形態と同様であるので説明を省略する。
【００５９】
変形例１によれば、ＭＯＳトランジスタ４５と、サイリスタ回路を構成するＭＯＳトランジスタ４６とが共通のＰ型基板５０に配置される。そのため、ＭＯＳトランジスタ４５のソース及びＭＯＳトランジスタ４６のソースをＮ＋型領域５５により共有することが出来る。その結果、ＥＳＤ保護回路２４（２４−１、２４−２）のレイアウト面積をゲート長方向に沿って縮小することが出来る。
【００６０】
また、本例では、２つのＥＳＤ保護回路２４−１、２４−２を設ける例を示している。このように２つのＥＳＤ保護回路２４−１、２４−２を設ける場合、ＭＯＳトランジスタ４５のドレインを共有させる。その結果、２つのＥＳＤ保護回路２４−１、２４−２を隣接して配置する場合に、レイアウト面積をゲート長方向に沿って低減することが出来る。
【００６１】
[変形例２]
次に変形例２に係るＥＳＤ保護回路について図６を用いて説明する。図６は変形例２に係るＥＳＤ保護回路のレイアウト例を説明するための平面図であり、図４で示した回路をＬＳＩ上に配置したレイアウト例を示している。以下、上記変形例１と重複する部分の説明は省略し、相違する部分についてさらに詳しく説明する。
【００６２】
図６に示すように、変形例２に係る回路が変形例１に係る回路と異なるところは、ＭＯＳトランジスタ４５、４６をゲート長方向ではなく、これに交差するゲート幅方向に沿って並べたことにある。
【００６３】
上記ＭＯＳトランジスタ４５のゲート及びＭＯＳトランジスタ４６のゲートは、１つのゲート電極６５として共有される。このように、ＭＯＳトランジスタ４５、４６をゲート幅方向に沿って並べて配置することで、変形例１に比較して、ゲート長方向に沿ったレイアウトをさらに詰めることが可能となる。
【００６４】
また、本例では、変形例１と同様に、２つのＥＳＤ保護回路２４−１、２４−２を設ける例を示している。このような例において、変形例２に従う場合、ＭＯＳトランジスタ４５は、ドレイン５４ではなくソース５５（５５−１）を共有させる。ＭＯＳトランジスタ４６においては、ソース５５（５５−２）を共有させる。これにより、２つのＥＳＤ保護回路を設ける場合に、ＭＯＳトランジスタ４５のソース５５−１、及びＭＯＳトランジスタ４６のソース５５−２を共有でき、ゲート長方向に沿ったレイアウト面積を縮小させることができる。
【００６５】
動作については、上記第２の実施形態と同様であるのでその説明を省略する。
【００６６】
以上、第１、第２の実施形態、及びその変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、オン抵抗を低減し、且つチップサイズを縮小させることが可能なＥＳＤ保護回路を備えた半導体集積回路が得られる。
【図面の簡単な説明】
【図１】 この発明に係るＥＳＤ保護回路を概略的に示すために、模式的に示した一回路図。
【図２】 図１に示すＥＳＤ保護回路の電圧−電流特性を示す図。
【図３】 この発明の第１の実施形態に係るＥＳＤ保護回路を示す回路図。
【図４】 この発明の第２の実施形態に係るＥＳＤ保護回路を示す回路図。
【図５】 図４に示すＥＳＤ保護回路を示す第１のレイアウト例。
【図６】 図４に示すＥＳＤ保護回路を示す第２のレイアウト例。
【図７】 従来のＥＳＤ保護回路を示す回路図。
【図８】 図７に示すＥＳＤ保護回路の電圧−電流特性を示す図。
【符号の説明】
２１…第１パッド、２２…第２パッド、２３…内部回路、２４…ＥＳＤ保護回路、２５…制御回路、２６…スイッチング素子、２７…電流経路の一端、２８…電流経路の他端。
【発明の属する技術分野】
この発明は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integration） 等の半導体集積回路装置に関し、特にＥＳＤ（Electrostatic Discharge；静電気放電）から内部の回路を保護するＥＳＤ保護回路を有した半導体集積回路に関する。
【０００２】
【従来の技術】
一般にＥＳＤは、半導体集積回路を人間若しくは機械が運搬する場合等に生じる。ＥＳＤが発生すると、数百Ｖ〜数千Ｖ程度の高電圧が極短時間に半導体集積回路に印加され、半導体集積回路が破壊されることがある。そのため、ＩＣやＬＳＩ等の半導体集積回路をＥＳＤから保護するために、種々のＥＳＤ保護回路が提案されている（例えば、特許文献１、特許文献２、及び非特許文献１参照）。ＥＳＤ保護回路を、半導体集積回路装置に搭載することでＥＳＤにより内部の回路に印加された高電圧が放電され、半導体集積回路の破壊を防止するようにしている。
【０００３】
以下、図７又は図８を用いて従来のＥＳＤ保護回路について説明する。
【０００４】
図７は、従来のＥＳＤ保護回路を示す回路図である。図７に示すように、保護すべき内部回路（半導体集積回路）１０に、パッド１１及びパッド１２が接続される。さらに、ＥＳＤ保護回路は、過大なＥＳＤ電流を流すためのサイリスタ（ＳＣＲ）回路１３と、サイリスタ回路１３のオン／オフを制御する制御回路１５から構成される。
【０００５】
上記サイリスタ回路１３は、パッド１１にアノードが接続され、パッド１２にカソードに接続される。さらにサイリスタ回路１３は、ＰＮＰ型バイポーラトランジスタ１６、ＮＰＮ型バイポーラトランジスタ１７、及び抵抗素子１８から構成される。ＰＮＰ型バイポーラトランジスタ１６のエミッタはパッド１１に接続され、ベースはＮＰＮ型バイポーラトランジスタ１７のコレクタに接続され、コレクタは制御回路１５に接続される。ＮＰＮ型バイポーラトランジスタ１７のベースは制御回路１５に接続され、エミッタはパッド１２に接続される。抵抗素子１８の一端は制御回路１５に接続され、他端はパッド１２に接続される。
【０００６】
上記制御回路１５は、ＧＧＮＭＯＳトランジスタ１９及び抵抗素子２０から構成される。ＧＧＮＭＯＳトランジスタ１９のドレインはパッド１１に接続され、ゲート及びドレインはサイリスタ回路１３に接続される。抵抗素子２０の一端はＮＭＯＳトランジスタ１９のゲート及びソースに接続され、他端はパッド１２に接続される。
【０００７】
次に、その動作について図８を用いて説明する。図８は、図７に示すＧＧＮＭＯＳトランジスタ１５の電圧−電流特性を示す図である。図７の横軸はＧＧＮＭＯＳトランジスタ１９のドレインとソース及びゲートとの間に印加される電圧Ｖ１を示し、縦軸はＧＧＮＭＯＳトランジスタ１９のドレインとソース及びゲートとの間に流れる電流とサイリスタ回路１３に流れる電流Ｉ１を示す。
【０００８】
パッド１１とパッド１２との間にＥＳＤによる高電圧が印加されると、ＧＧＮＭＯＳ１９のドレインにＥＳＤによる高電圧が印加される。すると、図８に示すように、一旦トリガ電圧Ｖｔ１に達した後、スナップバック特性により電圧がホールド電圧Ｖｈまで降下する。その後、ＧＧＮＭＯＳトランジスタ１９のドレインと基板の間でブレイクダウンを起こして、ＧＧＮＭＯＳトランジスタ１９の寄生ＮＰＮ型バイポーラトランジスタが動作することにより、急激に電流を流せるようになる。そのため、サイリスタ回路１３のＮＰＮ型バイポーラトランジスタ１７のベースにベース電流が供給され、サイリスタ回路１３がオンし、サイリスタ回路１３のアノードとカソードの間にＥＳＤによる大電流が流れる。以上の動作により、パッド１１とパッド１２に印加されたＥＳＤ電圧はサイリスタ回路１３により放電されるためＥＳＤ電圧は内部回路１０に印加されず、内部回路１０は保護される。
【０００９】
ここで図８に示すように、サイリスタ回路１３によって大電流を流すためには、内部回路のＧａｔｅ破壊電圧Ｖｇを超える前に、十分に大きな電流を流す必要がある。しかし、内部回路１０であるＬＳＩ等の微細化に伴って、上記ＬＳＩ内のＭＯＳトランジスタのＧａｔｅ酸化膜の膜厚も薄くなっている。そのため、Ｇａｔｅ破壊電圧Ｖｇはますます小さくなっている。
【００１０】
一方、サイリスタ回路１３はＰＮＰ型、ＮＰＮ型バイポーラトランジスタ１６、１７で構成されているため、動作時のオン抵抗の値は大きい。そのため、十分な大電流を流す前にＧａｔｅ破壊電圧Ｖｇを超えてしまうという事情がある。さらに、Ｇａｔｅ破壊電圧Ｖｇを超える前に充分な電流を流すためには、上記バイポーラトランジスタ１６、１７のサイズを増大させオン抵抗を低くする必要があるが、チップサイズが増大し、製造コストが上昇してしまう。
【００１１】
【特許文献１】
特開平７−２４０５１０号公報 明細書
【００１２】
【特許文献２】
米国特許 ６，２４９，４１４号 明細書
【００１３】
【非特許文献１】
EOS/ESD SYMPOSIUM 2001 1A.3 “GGSCRs: GGNMOS Triggered Silicon Controlled Rectifiers for ESD Protection in Deep Sub-Micron CMOS Processes”
【００１４】
【発明が解決しようとする課題】
従来のＥＳＤ保護回路には、オン抵抗を低減し、且つチップサイズを縮小することは困難である、という事情があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、オン抵抗を低減し、且つチップサイズを低減する、ＥＳＤ保護回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、半導体チップ中に形成される半導体集積回路と、前記半導体チップ中に形成され、電流経路の一端及び他端が前記半導体集積回路に接続されるスイッチング素子と、前記半導体チップ中に形成され、前記電流経路の両端の電圧が前記所定の電圧を超えたことを検知してトリガ信号を出力するトリガ回路と、前記トリガ信号に基づいて制御信号を出力するサイリスタ回路とを備える制御回路とを具備し、前記電流経路の両端の電圧が所定の電圧値を超えたとき、前記スイッチング素子は、前記制御回路からの前記制御信号を受け、前記電流経路の一端から他端に向けて、バイポーラ動作により電流を流し、前記電流経路の両端の電圧が前記所定の電圧値を超えないとき、前記制御回路は、前記スイッチング素子の電流経路を非導通状態とする。
【００１７】
上記のような構成によれば、上記スイッチング素子がバイポーラ動作によりＥＳＤ電圧を放電するため、例えばサイリスタ動作に比較して、オン抵抗を低減することが出来る。さらに、スイッチング素子は、１個でもＥＳＤ電圧を放電することが可能である。また、上記制御回路はＥＳＤ電圧を検知してスイッチング素子を導通可能状態とする制御信号を出力すればよいので、充分な電流を流すようにサイズを大きくする必要もない。そのため、スイッチング素子及び制御回路のサイズの縮小が可能となり、半導体集積回路装置全体のサイズの縮小することが可能となる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１９】
まず、図１及び図２を用いてこの発明に係るＥＳＤ保護回路の概略を説明する。図１は、この発明に係るＥＳＤ保護回路の一例を概略的に説明するためのもので、ＥＳＤ保護回路の一例を模式的に示す回路図である。
【００２０】
図１に示すように、半導体チップ中には保護すべき内部回路（半導体集積回路）２３が形成されている。上記内部回路２３には、例えば外部接続端子としての第１パッド２１及び第２パッド２２が接続されている。第１パッド２１と第２パッド２２との間にＥＳＤ保護回路２４が接続されている。
【００２１】
ＥＳＤ保護回路２４は、制御回路２５及びスイッチング素子２６を含む。制御回路２５の一端は第１パッド２１に接続され、他端は第２パッド２２に接続されている。スイッチング素子２６は、電流経路を有し、その一端２７は第１パッド２１に接続され、その他端２８は第２パッド２２に接続されている。スイッチング素子２６は制御回路２５から供給される制御信号により、その電流経路の導通可能状態／非導通状態が制御される。
【００２２】
次に、図２を用いて図１に示すＥＳＤ保護回路の動作を説明する。図２は、図１に示すＥＳＤ保護回路２４の電圧−電流特性図である。図２において、横軸はＥＳＤ保護回路２４に印加される電圧値Ｖを示し、縦軸はＥＳＤ保護回路２４に流れる電流値Ｉを示している。さらに、図２中の実線３０は図１に示すＥＳＤ保護回路２４の電圧−電流特性であり、破線３１は図７に示したＥＳＤ保護回路の電圧−電流特性である。
【００２３】
まず、第１パッド２１と第２パッド２２との間に、ＥＳＤによる高電圧が印加されない場合は、ＥＳＤ保護回路２４は動作しない。このため、ＥＳＤ保護回路２４の動作は、内部回路２３の動作に影響を与えない。
【００２４】
一方、第１パッド２１と第２パッド２２との間に、ＥＳＤによる高電圧が印加され、所定の電圧値Ｖｔ１に達すると、制御回路２５が電圧値Ｖｔ１に達したことを検知し、ＥＳＤ保護回路２４が動作しだす。
【００２５】
電圧値Ｖｔ１は、ＥＳＤ保護回路２４が動作しだすトリガ電圧であり、本例では制御回路２５が、印加されたＥＳＤ電圧を検知する。制御回路２５は、トリガ電圧Ｖｔ１に達した後、一旦スナップバック特性により第１パッド２１と第２パッド２２との間の電圧をホールド電圧Ｖｈまで降下させる。その後、スイッチング素子２６の電流経路を導通可能状態とする制御信号をスイッチング素子２６に出力する。
【００２６】
続いて、上記制御信号によりスイッチング素子２６の電流経路が導通可能状態となる。この導通可能状態において、ＥＳＤによる高い電位がスイッチング素子２６の一端２７及び他端２８のどちらか印加されるとスイッチング素子２６は完全に導通状態となり、第１パッド２１と第２パッド２２との間にバイポーラ動作による電流を流し、ＥＳＤによる高い電位を第１パッド２１、第２パッド２２のいずれかに放電する。
【００２７】
以上の動作によって、ＥＳＤによって生じた高電圧は内部回路２３に印加されずに済む。また、スイッチング素子２６は、その電流経路にバイポーラ動作によって電流を流す。これにより、第１、第２パッド２１、２２のいずれかに、速やかに放電することができる。その結果、ＥＳＤによって生じた高電圧から内部回路２３を保護することが出来る。
【００２８】
上記のように、ＥＳＤによって生じた高電圧はスイッチング素子２６のバイポーラ動作による電流を利用することにより放電される。そのため、ＥＳＤ保護回路２４のオン抵抗を低減することが出来る。この結果、図２に示すようにＧａｔｅ破壊電圧Ｖｇを超えることなく、大電流を流すことが出来る。従って、微細化された内部回路２３であっても、内部回路２３中のトランジスタのゲート絶縁膜が破壊されることはない。
【００２９】
さらに、このＥＳＤ保護回路２４は単一のスイッチング素子２６により構成することが出来る。そのため、ＥＳＤ保護回路２４のチップサイズを縮小することが出来る。
【００３０】
また、制御回路２５はＥＳＤ電圧を検知し、スイッチング素子２６を導通可能状態とする電流値の低い制御信号を出力するだけでよい。そのため、制御回路２５のチップサイズを低減できるため、ＥＳＤ保護回路２４の全体のチップサイズを低減することが出来る。尚、上記制御信号の電流値は、例えば数ｍＡ（ミリアンペア）程度である。
【００３１】
[第１の実施形態]
次に、図３を用いてこの発明の第１の実施形態について説明する。以下の実施形態の説明において、上記の説明と重複する部分の説明を省略し、相違する部分について詳しく説明する。
【００３２】
図３は、第１の実施形態に係るＥＳＤ保護回路の一例を示す回路図である。図３に示すように、ＥＳＤ保護回路２４は、スイッチング素子２６及び制御回路２５とで構成されている。
【００３３】
スイッチング素子２６として、ＮＰＮ型バイポーラトランジスタ３６が適用されている。ＮＰＮ型バイポーラトランジスタ３６のベースは制御回路２５に接続され、エミッタは第２パッド２２に接続され、コレクタは第１パッド２１に接続される。
【００３４】
制御回路２５は、ＮＰＮ型バイポーラトランジスタ３６のベース電流を制御するサイリスタ回路４０と、サイリスタ回路４０を動作させる為のトリガ回路４１とで構成されている。
【００３５】
上記サイリスタ回路４０はさらに、ＰＮＰ型バイポーラトランジスタ３０、ＮＰＮ型バイポーラトランジスタ３１、及び抵抗素子３４とで構成されている。ＰＮＰ型バイポーラトランジスタ３０のベースはＮＰＮ型トランジスタ３１のコレクタに接続され、トランジスタ３１のベースは、トランジスタ３０のコレクタに接続されている。トランジスタ３０のエミッタは、第１パッド２１に接続され、トランジスタ３１のエミッタは第２パッド２２に接続されている。トランジスタ３０のベースとトランジスタ３１のコレクタとノード３７は、トリガ回路４１を介して第２パッド２２に接続され、トランジスタ３１のベースとトランジスタ３０のコレクタとのノード３３は、抵抗素子３４を介して第２パッド２２に接続されている。ノード３３は、スイッチング素子２６であるトランジスタ３６のベースにも接続されている。
【００３６】
上記トリガ回路４１の一例は、ノード３７と第２パッド２２との間に直列に接続された第１ダイオード３５−１及び第２ダイオード３５−２により構成される。第１ダイオード３５−１のアノードはノード３７に接続され、カソードは第２ダイオード３５−２のアノードに接続される。第２ダイオード３５−２のカソードは第２パッド２２に接続される。
【００３７】
次に、図３に示すＥＳＤ保護回路の動作について説明する。尚、以下の動作の説明においてＥＳＤ保護回路の電圧−電流特性については、図２と同様であるためその説明を省略する。
【００３８】
まず、第１パッド２１と第２のパッド２２との間にＥＳＤ電圧が印加されない場合は、ＥＳＤ保護回路２４は動作しない。
【００３９】
一方、第１パッド２１にＥＳＤによる高い電位が印加され、第１パッドを高電位、第２パッドを低電位とした大きな電圧が発生すると、これをトリガ回路４１が検知する。トリガ回路４１が大きな電圧の発生を検知すると、第２パッド２２に向けてフォア−ド電流を流す。フォア−ド電流は、サイリスタ回路４０を動作させるためのトリガ信号（電流）である。トリガ信号をサイリスタ回路４０が検知すると、サイリスタ回路４０がオンする。
【００４０】
サイリスタ回路４０がオンすると、制御信号、本例では制御電流を発生する。制御信号は、ノード３３からトランジスタ３６のベースに供給される。これがベース電流となり、ＮＰＮ型バイポーラトランジスタ３６は導通可能状態となる。尚、サイリスタ回路４０が発生させる制御信号の電流値は、トランジスタ３６のベース電流であるから、例えば、数ｍＡ程度の低電流でもよい。
【００４１】
続いて、ＮＰＮ型バイポーラトランジスタ３６が導通可能状態の場合にコレクタ／エミッタ間にＥＳＤ電圧が印加されると、ＮＰＮ型バイポーラトランジスタ３６のコレクタとエミッタとの間は完全に導通状態となる。従って、ＮＰＮ型バイポーラトランジスタ３６のコレクタ〜エミッタ間に電流が流れ、第１パッド２１に印加された高電位は、第２バッド２２に放電される。
【００４２】
以上の動作により、内部回路２３をＥＳＤ電圧から保護することができる。
【００４３】
上記のように、単一のＮＰＮ型バイポーラトランジスタ３６によって、ＥＳＤ電圧を放電するため、ＥＳＤ保護回路２４のサイズを小さくでき、半導体集積回路装置の製造コストを低減することが出来る。
【００４４】
さらに、バイポーラトランジスタ３６のコレクタ〜エミッタ間に流れる電流を利用してＥＳＤにより印加された高電位を放電するため、サイリスタに比較してオン抵抗を低減することが出来る。従って、Ｇａｔｅ破壊電圧Ｖｇを超えるような事情も改善することが出来る。
【００４５】
また、サイリスタ回路４０は、ＮＰＮ型バイポーラトランジスタ３６を導通可能状態とするためのベース電流を供給する。サイリスタ回路４０は、それ自体が放電能力を有していても良いが、主たる放電はトランジスタ３６が行う。このため、サイリスタ回路４０はベース電流を供給するだけでも良く、電流値を大きくする必要がない。このため、サイリスタ回路４０のチップ面積を低減でき、チップサイズの増大抑制に有利である。制御信号をゲートに出力するために用いられる。その結果、電力値の大きな制御信号を出力する必要がないため、サイリスタ回路４０のチップサイズ及び製造コストを低減することが出来る。
【００４６】
尚、上記実施形態においては、トリガ回路４１として第１、第２ダイオード３５−１、３５−２を用いた例を示した。しかし、トリガ回路４１の実施形態はこれに限らず、例えば、サイリスタ回路４０に接続されるドレインと、第２パッド２２に接続されるゲート及びソースとを有するダイオード接続されたＮチャンネル型ＭＯＳトランジスタ等であっても実施可能である。
【００４７】
[第２の実施形態]
次にこの発明の第２の実施形態について図４を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明を省略し相違する部分について詳しく説明する。
【００４８】
図４は、第２の実施形態に係るＥＳＤ保護回路の一例を示す回路図である。図４に示すように、本例は、スイッチング素子２６として、Ｎチャネル型ＭＯＳトランジスタ内の寄生バイポーラトランジスタ３６´を利用したものである。上記ＭＯＳトランジスタ４５のドレインは第１パッド２１に接続され、ゲート及びソースは第２パッド２２に接続され、バックゲートがノード３３に接続されている。
【００４９】
さらに、本例では、サイリスタ回路４０のＮＰＮ型バイポーラトランジスタ３１にも、Ｎチャネル型ＭＯＳトランジスタ４６内の寄生バイポーラトランジスタ３１´を利用するようにしている。上記ＭＯＳトランジスタ４６のゲート及びソースは第２パッド２２に接続され、バックゲートはノード３３に接続され、ドレインはノード３７に接続されている。
【００５０】
第２の実施形態に係るＥＳＤ保護回路２４の動作については、第１の実施形態に係るＥＳＤ保護回路２４と同様であるので省略する。
【００５１】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることが出来る。さらに、スイッチング素子２６としてＭＯＳトランジスタ内の寄生バイポーラトランジスタを利用する。そのため、ＥＳＤ保護回路２４をＭＯＳ ＬＳＩのプロセス技術で製造することが可能となる。従って、製造工程の共通化等を図ることができ、製造コスト及びチップサイズを低減することが可能になる。このことについて、以下の変形例１又は変形例２に示すレイアウト例を用いてさらに詳しく説明する。
【００５２】
[変形例１]
次に変形例１に係るＥＳＤ保護回路について図５を用いて説明する。図５は変形例１に係るＥＳＤ保護回路のレイアウト例を説明するための平面図であり、図４で示した回路をＬＳＩ上に配置したレイアウト例を示している。以下の変形例の説明において、第２の実施形態と重複する部分の説明を省略し、相違する部分について詳しく説明する。
【００５３】
図５に示すように、ＬＳＩ上に第１パッド２１を共有するように、第１のＥＳＤ保護回路２４−１及び第２のＥＳＤ保護回路２４−２が配置されている。保護回路２４−１、２４−２の一方が図４に示した保護回路に対応する。
【００５４】
まず、第１のＥＳＤ保護回路２４−１のレイアウトについて説明する。第１のＥＳＤ保護回路２４−１は、Ｐ型基板５０に配置されスイッチング素子２６を構成するＮチャンネル型ＭＯＳトランジスタ４５と、サイリスタ回路４０を構成するＮチャネル型ＭＯＳトランジスタ４６及びＰＮＰ型バイポーラトランジスタ３０と、トリガ回路４１を構成する第１、第２ダイオード３５−１、３５−２とを具備している。
【００５５】
上記ＭＯＳトランジスタ４５のＮ＋型ドレイン５４はＰ型基板５０に形成されている。また、Ｎ＋型ソース５５は第２パッド２２−１に接続されている。ゲートはソース５５に接続され、Ｐ型基板５０に形成され、ＭＯＳトランジスタ４６のソースはＭＯＳトランジスタ４５のソース５５と共有され、そのＮ＋型ドレイン５７はＰ型基板５０に形成され、Ｎ型ウェル５１に接続されている。ゲート５８は、ソース５５に接続されている。
【００５６】
さらに、ＰＮＰ型バイポーラトランジスタ３０は、上記ＭＯＳトランジスタ４６の外周に設けられたウェル５１に配置されている。ＰＮＰ型バイポーラトランジスタ３０は、Ｎ型ウェル５１をベースとする。Ｎ型ウェル５１には、トランジスタ３０のコレクタ５９、エミッタ６０が形成される。コレクタ５９は第１パッド２１に接続され、エミッタ６０は、Ｐ型基板５０、即ち、ＭＯＳトランジスタ４５、４６のバックゲートに接続される。
【００５７】
ダイオード３５−１、３５−２はトランジスタ３０の外周に設けられたＮ型ウェル５２、５３に配置される。ダイオード３５−１は、Ｎ型ウェル５２をカソードとする。Ｎ型ウェル５２内には、アノード６１が形成されている。アノード６１は、Ｎ型ウェル５１、即ちトランジスタ３０のベースに接続される。ダイオード３５−２は、Ｎ型ウェル５３をカソードとする。Ｎ型ウェル５３内には、アノード６２が形成される。アノード６２は、ダイオード３５−１のカソード、即ちＮ型ウェル５２に接続される。図中、Ｎ型ウェル５２に形成されたＮ＋領域６３は、配線コンタクトするためのコンタクト領域である。ダイオード３５−２のカソード、即ちＮ型ウェル５３は、Ｎ＋型のコンタクト領域６４を介して第２パッド２２−１に接続される。以上の構成は、第２のＥＳＤ保護回路２４−２においても同様である。
【００５８】
動作については上記第２の実施形態と同様であるので説明を省略する。
【００５９】
変形例１によれば、ＭＯＳトランジスタ４５と、サイリスタ回路を構成するＭＯＳトランジスタ４６とが共通のＰ型基板５０に配置される。そのため、ＭＯＳトランジスタ４５のソース及びＭＯＳトランジスタ４６のソースをＮ＋型領域５５により共有することが出来る。その結果、ＥＳＤ保護回路２４（２４−１、２４−２）のレイアウト面積をゲート長方向に沿って縮小することが出来る。
【００６０】
また、本例では、２つのＥＳＤ保護回路２４−１、２４−２を設ける例を示している。このように２つのＥＳＤ保護回路２４−１、２４−２を設ける場合、ＭＯＳトランジスタ４５のドレインを共有させる。その結果、２つのＥＳＤ保護回路２４−１、２４−２を隣接して配置する場合に、レイアウト面積をゲート長方向に沿って低減することが出来る。
【００６１】
[変形例２]
次に変形例２に係るＥＳＤ保護回路について図６を用いて説明する。図６は変形例２に係るＥＳＤ保護回路のレイアウト例を説明するための平面図であり、図４で示した回路をＬＳＩ上に配置したレイアウト例を示している。以下、上記変形例１と重複する部分の説明は省略し、相違する部分についてさらに詳しく説明する。
【００６２】
図６に示すように、変形例２に係る回路が変形例１に係る回路と異なるところは、ＭＯＳトランジスタ４５、４６をゲート長方向ではなく、これに交差するゲート幅方向に沿って並べたことにある。
【００６３】
上記ＭＯＳトランジスタ４５のゲート及びＭＯＳトランジスタ４６のゲートは、１つのゲート電極６５として共有される。このように、ＭＯＳトランジスタ４５、４６をゲート幅方向に沿って並べて配置することで、変形例１に比較して、ゲート長方向に沿ったレイアウトをさらに詰めることが可能となる。
【００６４】
また、本例では、変形例１と同様に、２つのＥＳＤ保護回路２４−１、２４−２を設ける例を示している。このような例において、変形例２に従う場合、ＭＯＳトランジスタ４５は、ドレイン５４ではなくソース５５（５５−１）を共有させる。ＭＯＳトランジスタ４６においては、ソース５５（５５−２）を共有させる。これにより、２つのＥＳＤ保護回路を設ける場合に、ＭＯＳトランジスタ４５のソース５５−１、及びＭＯＳトランジスタ４６のソース５５−２を共有でき、ゲート長方向に沿ったレイアウト面積を縮小させることができる。
【００６５】
動作については、上記第２の実施形態と同様であるのでその説明を省略する。
【００６６】
以上、第１、第２の実施形態、及びその変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、オン抵抗を低減し、且つチップサイズを縮小させることが可能なＥＳＤ保護回路を備えた半導体集積回路が得られる。
【図面の簡単な説明】
【図１】 この発明に係るＥＳＤ保護回路を概略的に示すために、模式的に示した一回路図。
【図２】 図１に示すＥＳＤ保護回路の電圧−電流特性を示す図。
【図３】 この発明の第１の実施形態に係るＥＳＤ保護回路を示す回路図。
【図４】 この発明の第２の実施形態に係るＥＳＤ保護回路を示す回路図。
【図５】 図４に示すＥＳＤ保護回路を示す第１のレイアウト例。
【図６】 図４に示すＥＳＤ保護回路を示す第２のレイアウト例。
【図７】 従来のＥＳＤ保護回路を示す回路図。
【図８】 図７に示すＥＳＤ保護回路の電圧−電流特性を示す図。
【符号の説明】
２１…第１パッド、２２…第２パッド、２３…内部回路、２４…ＥＳＤ保護回路、２５…制御回路、２６…スイッチング素子、２７…電流経路の一端、２８…電流経路の他端。
Claims (8)
- 半導体チップ中に形成される半導体集積回路と、
前記半導体チップ中に形成され、電流経路の一端及び他端が前記半導体集積回路に接続されるスイッチング素子と、
前記半導体チップ中に形成され、前記電流経路の両端の電圧が前記所定の電圧を超えたことを検知してトリガ信号を出力するトリガ回路と、前記トリガ信号に基づいて制御信号を出力するサイリスタ回路とを備える制御回路とを具備し、
前記電流経路の両端の電圧が所定の電圧値を超えたとき、前記スイッチング素子は、前記制御回路からの前記制御信号を受け、前記電流経路の一端から他端に向けて、バイポーラ動作により電流を流し、
前記電流経路の両端の電圧が前記所定の電圧値を超えないとき、前記制御回路は、前記スイッチング素子の電流経路を非導通状態とすること
を特徴とする半導体集積回路装置。 - 前記サイリスタ回路は、前記電流経路の一端にエミッタ及びコレクタの一方を接続した第２バイポーラトランジスタと、
前記電流経路の他端にエミッタ及びコレクタの一方を接続し、前記エミッタ及びコレクタの他方を、前記第２バイポーラトランジスタのベースに接続し、ベースを前記第２バイポーラトランジスタのエミッタ及びコレクタの他方に接続した第３バイポーラトランジスタとを備え、
前記トリガ信号は、前記第２バイポーラトランジスタのベースと前記第３バイポーラトランジスタのエミッタ及びコレクタとの他方との接続ノードに供給され、前記制御信号は、前記第２バイポーラトランジスタのエミッタ及びコレクタの他方と前記第３バイポーラトランジスタのベースとの接続ノードから出力されること
を特徴とする請求項１に記載の半導体集積回路装置。 - 前記サイリスタ回路は、前記電流経路の一端にエミッタ及びコレクタの一方を接続した第２バイポーラトランジスタと、前記電流経路の他端にソース及びドレインの一方を接続し、前記ソース及びドレインの他方を、前記第２バイポーラトランジスタのベースに接続し、バックゲートを前記第２バイポーラトランジスタのエミッタ及びコレクタの他方に接続した第２絶縁ゲート型電界効果トランジスタを備え、
前記トリガ信号は、前記第２バイポーラトランジスタのベースと前記第２絶縁ゲート型電界効果トランジスタのソース及びドレインの他方との接続ノードに供給され、前記制御信号は、前記第２バイポーラトランジスタのエミッタ及びコレクタの他方と前記第２絶縁ゲート型トランジスタのバックゲートとの接続ノードから出力されること
を特徴とする請求項１に記載の半導体集積回路装置。 - 前記トリガ回路は、前記サイリスタ回路と前記電流経路の他端との間にアノードとカソードとが接続されるダイオードを備え、前記トリガ信号は、前記ダイオードのフォアード電流であること
を特徴とする請求項１に記載の半導体集積回路装置。 - 前記トリガ回路は、前記サイリスタ回路に接続されるソース及びドレインの一方と、前記電流経路の他端に接続されるソース及びドレインの他方、並びにゲートとを有するダイオード接続された第３絶縁ゲート型電界効果トランジスタを備え、前記トリガ信号は、前記ダイオード接続された絶縁ゲート型電界効果トランジスタのフォアード電流であること
を特徴とする請求項１に記載の半導体集積回路装置。 - 前記スイッチング素子の電流経路の一端は、第１導電型の半導体基板に形成される第２導電型の第１半導体領域であり、前記電流経路の他端は前記半導体基板に形成される第２導電型の第２半導体領域であり、
前記第２絶縁ゲート型電界効果トランジスタのソース及びドレインの他方は、前記半導体基板に形成される第２導電型の第３半導体領域であり、前記ソース及びドレインの一方は前記第２半導体領域と共有されること
を特徴とする請求項３に記載の半導体集積回路装置。 - 前記スイッチング素子の電流経路の一端は、第１導電型の半導体基板に形成される第２導電型の第１半導体領域であり、前記電流経路の他端は前記半導体基板に形成される第２導電型の第２半導体領域であり、前記第１，第３半導体領域どうしに挟まれた前記半導体基板の上方に形成されたゲート電極を有し、
前記第２絶縁ゲート型電界効果トランジスタのソース及びドレインの一方は、前記半導体基板に形成される第２導電型の第３半導体領域であり、前記ソース及びドレインの他方は前記半導体基板に形成される第２導電型の第４半導体領域であり、前記第２絶縁ゲート型電界効果トランジスタのゲート電極は前記スイッチ素子のゲート電極と共有されること
を特徴とする請求項３に記載の半導体集積回路装置。 - 前記第２バイポーラトランジスタは、前記スイッチング素子の周辺に隣接して形成される第２導電型の第１ウェル領域に配置され、前記トリガ回路は、前記第１ウェル領域の周辺に隣接して形成される第２導電型の第２ウェル領域に配置されること
を特徴とする請求項６及び請求項７いずれかに記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209073A JP3851893B2 (ja) | 2003-08-27 | 2003-08-27 | 半導体集積回路装置 |
| US10/869,328 US7123054B2 (en) | 2003-08-27 | 2004-06-15 | Semiconductor integrated circuit device having an ESD protection unit |
| TW093125784A TWI258854B (en) | 2003-08-27 | 2004-08-27 | Semiconductor integrated circuit device for ESD protection |
| CNB2004100899517A CN100401513C (zh) | 2003-08-27 | 2004-08-27 | 具有esd保护电路的半导体集成电路器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209073A JP3851893B2 (ja) | 2003-08-27 | 2003-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005072057A JP2005072057A (ja) | 2005-03-17 |
| JP3851893B2 true JP3851893B2 (ja) | 2006-11-29 |
Family
ID=34209014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003209073A Expired - Fee Related JP3851893B2 (ja) | 2003-08-27 | 2003-08-27 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7123054B2 (ja) |
| JP (1) | JP3851893B2 (ja) |
| CN (1) | CN100401513C (ja) |
| TW (1) | TWI258854B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4647294B2 (ja) * | 2004-11-26 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7449668B2 (en) * | 2005-11-14 | 2008-11-11 | General Electric Company | Optically powered drive circuit and method for controlling a semiconductor switch |
| JP4723443B2 (ja) * | 2006-09-13 | 2011-07-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| US20080316659A1 (en) * | 2007-06-19 | 2008-12-25 | Ismail Hakki Oguzman | High voltage esd protection featuring pnp bipolar junction transistor |
| DE102007044047B4 (de) * | 2007-09-14 | 2017-08-03 | Infineon Technologies Ag | Schaltungsanordnung mit einem elektronischen Bauelement und einer ESD-Schutzanordnung |
| US8247839B2 (en) * | 2008-07-09 | 2012-08-21 | Sofics Bvba | ESD protection device with increased holding voltage during normal operation |
| EP2430657A4 (en) | 2009-05-14 | 2013-05-29 | Freescale Semiconductor Inc | INTEGRATED CIRCUIT AND CAPSULATION OF AN INTEGRATED CIRCUIT |
| US8653557B2 (en) * | 2010-02-22 | 2014-02-18 | Sofics Bvba | High holding voltage electrostatic discharge (ESD) device |
| US9041054B2 (en) | 2010-02-22 | 2015-05-26 | Sofics Bvba | High holding voltage electrostatic discharge protection device |
| US20110266624A1 (en) * | 2010-04-30 | 2011-11-03 | Texas Instruments Incorporated | Electrostatic discharge protection having multiply segmented diodes in proximity to transistor |
| US8918138B2 (en) * | 2010-08-13 | 2014-12-23 | Broadcom Corporation | Receive band selection and electrostatic discharge protection in a transceiver |
| US9025296B2 (en) * | 2011-01-06 | 2015-05-05 | Littelfuse, Inc. | Transient voltage suppressor |
| US8854103B2 (en) | 2012-03-28 | 2014-10-07 | Infineon Technologies Ag | Clamping circuit |
| US9614367B2 (en) * | 2013-09-13 | 2017-04-04 | Stmicroelectronics Sa | Electronic device for ESD protection |
| US9379541B2 (en) * | 2013-09-26 | 2016-06-28 | Globalfoundries Inc. | EOS protection circuit with FET-based trigger diodes |
| WO2015174107A1 (ja) | 2014-05-16 | 2015-11-19 | シャープ株式会社 | 複合型半導体装置 |
| CN109599851B (zh) * | 2018-12-03 | 2020-05-12 | 惠科股份有限公司 | 保护电路、显示面板 |
| US11088133B2 (en) * | 2018-12-17 | 2021-08-10 | SK Hynix Inc. | Electrostatic discharge protection device |
| US11418027B1 (en) * | 2021-04-07 | 2022-08-16 | Winbond Electronics Corp. | Electrostatic discharge protection circuit |
| CN113932671B (zh) * | 2021-10-14 | 2023-05-23 | 北京理工大学 | 一种应用于电子安全系统的电流触发型起爆集成电路 |
| US11699745B2 (en) | 2021-10-28 | 2023-07-11 | Macronix International Co., Ltd. | Thyristor |
| TWI805047B (zh) * | 2021-10-28 | 2023-06-11 | 旺宏電子股份有限公司 | 閘流器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122035A (ja) * | 1991-05-10 | 1993-05-18 | Fuji Electric Co Ltd | 駆動電源内蔵型半導体装置 |
| JP2743814B2 (ja) | 1994-02-28 | 1998-04-22 | 日本電気株式会社 | 半導体装置 |
| JP3190199B2 (ja) * | 1994-03-16 | 2001-07-23 | 株式会社東芝 | 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路 |
| US5671111A (en) * | 1995-10-30 | 1997-09-23 | Motorola, Inc. | Apparatus for electro-static discharge protection in a semiconductor device |
| US5612582A (en) * | 1996-01-02 | 1997-03-18 | Allen-Bradley Company, Inc. | Switching device |
| JP3631933B2 (ja) * | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
| US6268992B1 (en) * | 1999-04-15 | 2001-07-31 | Taiwan Semiconductor Manufacturing Company | Displacement current trigger SCR |
| US6433979B1 (en) * | 2000-01-19 | 2002-08-13 | Taiwan Semiconductor Manufacturing Co. | Electrostatic discharge protection device using semiconductor controlled rectifier |
| JP2001308282A (ja) * | 2000-04-19 | 2001-11-02 | Nec Corp | 半導体装置 |
| EP2395620B1 (en) | 2001-03-16 | 2015-06-17 | Sofics BVBA | Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies |
-
2003
- 2003-08-27 JP JP2003209073A patent/JP3851893B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-15 US US10/869,328 patent/US7123054B2/en not_active Expired - Fee Related
- 2004-08-27 CN CNB2004100899517A patent/CN100401513C/zh not_active Expired - Fee Related
- 2004-08-27 TW TW093125784A patent/TWI258854B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1624913A (zh) | 2005-06-08 |
| TWI258854B (en) | 2006-07-21 |
| CN100401513C (zh) | 2008-07-09 |
| TW200522334A (en) | 2005-07-01 |
| US20050047042A1 (en) | 2005-03-03 |
| US7123054B2 (en) | 2006-10-17 |
| JP2005072057A (ja) | 2005-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060904 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |