JPH0240960A - 入力保護回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に設けられる入力保護回路
装置に関し、特にレイアウト面積の縮小化及びパッド電
極直下の静電破壊対策を施した入力保護回路装置に関す
る。

〔従来の技術〕

従来のＭＯ３型半導体集積回路装置における人力保護回
路装置の一例を第３図に示す。ここでは、Ｐ型半導体基
板にＮ型の不純物層を用いて入力保護回路装置を構成し
た例であり、同図（ａ）はそのレイアウト図、同図（ｂ
）は電気回路図である。

図において、Ｐ型半導体基板１には金属層でパッド２を
形成し、かつこれに隣接する位置にＮ型不純物層５．６
を並んで形成している。そして、パッド２の一部をコン
タクト７を介してＮ型不純物層５に接続し、またこのＮ
型不純物層５はコンタクト３を介して多結晶シリコン配
線４に電気接続し、図外の初段回路に電気接続している
。

また、前記パッド２の一部はＮ型不純物層５゜６の隣接
位置上に配設し、パッド２をゲートとし、Ｎ型不純物層
５．６をソース・ドレインとするＭＯＳトランジスタ２
２を構成している。また、Ｎ型不純物層５とＰ型半導体
基板１とでダイオード２３を構成している。なお、Ｎ型
不純物層６はコンタクト８を介して接地配線９に電気接
続している。また、１０はカバー開口である。

二の構成では、第３図（ｂ）の保護回路が構成され、入
力端子２１に外部から静電気等の異常高電圧が一印加さ
れると、しきい値が高く形成されたＭＯＳ）ランジスタ
２２がオンし、かつダイオード２３の降伏電流によって
サージ電荷を基板に逃がし、入力端子２１と入力初段ト
ランジスタ間のノードの電圧を低下させ、入力初段トラ
ンジスタのゲートと半導体基板間にかかる電界強度を小
さくして、入力初段トランジスタのゲート酸化膜の破壊
を防止している。

〔発明が解決しようとする課題〕

上述した従来の入力保護回路装置は、入力端子２１に印
加される異常高電圧に対し、その電荷を入力保護回路装
置自身が破壊されないように逃がすためには、ダイオー
ド２３のＰＮジャンクション面積及びＭＯ３Ｉ−ランジ
スタ２２のチャネル幅を十分大きくとる必要がある。通
常、Ｎ型不純物層５．６の幅を１０〜２０μｍ、ＭＯＳ
トランジスタ２２のチャネル幅を５０〜１００μｍ程度
必要とする。

このため、ダイオード２３及びＭＯ３Ｉ−ランジスタ２
２を構成するＮ型不純物層５，６の面積が大きくなり、
入力保護回路装置の占有面積が増大して、高集積化の点
で好ましくない。また、パッド２においては入力端子２
１に印加される異常電圧によりパッド２の下側の眉間膜
が絶縁破壊され、パッド２が半導体基板１と短絡して不
良の原因になるという問題もある。

本発明は占有面積を低減し、かつパッド下層の絶縁破壊
を防止する入力保護回路装置を提供することを目的とし
ている。

〔課題を解決するための手段〕

本発明の入力保護回路装置は、一導電型の半導体基板上
に形成した入力端子としてのパッドの直下に、該パッド
に電気接続した一つの逆導電型の不純物層を形成すると
ともに、接地接続した他の逆導電型の不純物層の一部を
延在させ、これらの逆導電型の不純物層でＭＯ３Ｉ−ラ
ンジスタのソース・ドレインを構成するとともに、前記
−つの逆導電型の不純物層と半導体基板とでダイオード
を構成している。

〔作用〕

上述した構成では、ＭＯＳ）ランジスタ及びダイオード
は略パッドの直下領域で構成され、占有面積を低減する
。また、パッドの直下に設けたＮ型不純物層をパッドと
同電位に保ち、パッド下側絶縁膜の絶縁破壊を防止する
。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例を示しており、同図（ａ）
は平面レイアウト図、同図（ｂ）は回路図である。

同図（ａ）において、Ｐ型半導体基板１にはアルミニウ
ム等の金属層でパッド２を形成し、このパッド２の一部
をコンタクト３を介して多結晶シリコン配線４に電気接
続し、図外の初段回路に電気接続している。また、前記
パッド２の直下位置にはＮ型不純物層５を形成し、かつ
このＮ型不純物層５と隣接してその一部をパッド２の直
下に位置させたＮ型不純物層６を形成している。そして
、Ｎ型不純物層５はコンタクト７によりパッド２に電気
接続し、またＮ型不純物６はコンタクト８により接地配
線９に電気接続している。なお、１０はカバー開口であ
る。

この構成では、同図（ｂ）に示すように、パッド２とＮ
型不純物層５．６により、パッド２をゲ−）、Ｎ型不純
物層５をドレイン、Ｎ型不純物層６をソースとするＭＯ
３Ｉ−ランジスタ２２が構成される。また、パッド２の
直下にはＮ型不純物層５とＰ型半導体基板ｌとでダイオ
ード２３が構成される。そして、ＭＯＳ）ランジスタ２
２のゲートとソース及びダイオード２３のカソードをパ
ッド２及び初段回路に接続し、かつドレイン及びアノー
ドを接地した回路が構成される。

したがって、この回路では、通常動作時は、入力端子２
１からの信号はパッド２からコンタクト３を介し、多結
晶シリコン配線３を通って初段回路に至る。入力端子２
１に異常高電圧が印加された時は、通常は動作しないし
きい値の高いＭＯＳトランジスタ２２がオンし、またダ
イオード２３に降伏電流が流れることにより、パッド２
の電荷を半導体基板１に逃がすように動作する。これに
より、初段回路は高バイアス印加による破壊から保護さ
れる。また、パッド２はその直下に同電位のＮ型不純物
層５が存在するため、半導体基板１に対する電界の強度
が著しく低下され、入力端子２１に印加される異常高電
圧によるパッド２における眉間膜の絶縁破壊が防止され
る。

なお、Ｎ型不純物層５がパッド２の直下に配設されるこ
とにより、占有面積が低減できることは言うまでもない
。

第２図は本発明の第２実施例を示し、同図（ａ）は平面
レイアウト図、同図（ｂ）はその回路図である。なお、
第１図と等価な部分には同一符号を付しである。

この実施例では、パッド２の直下に形成したＮ型不純物
層５と、これに隣接してその一部をパッド２の直下に位
置させたＮ型不純物層６との隣接領域上に多結晶シリコ
ン膜１１を形成し、この多結晶シリコン膜１１をゲート
とするＭＯＳ）ランジスタ２２Ａを構成している。なお
、この多結晶シリコン膜１１はコンタクト１２を介して
接地配線９に電気接続している。

この構成では、第２図（ｂ）に示す回路構成となり、Ｍ
ＯＳ）ランジスタ２２Ａはソース・ドレイン間のブレイ
クダウン電流を利用して保護を行うことになる。したが
って、この実施例でも第１図の実施例と同様に異常高電
圧から初段回路を保護することができるのは勿論のこと
、ダイオード２３を構成するＮ型不純物層５をパッド２
の直下に設けることによりパッド２直下の絶縁破壊を防
止できる。また、Ｎ型不純物層５等はパッド２の直下に
形成しているため、占有面積の低減を達成できる。

なお、Ｎ型半導体基板を用いた半導体装置においても本
発明を同様に適用することができる。

〔発明の効果〕

以上説明したように本発明は、入力保護回路装置を構成
するＭＯＳ）ランジスタ及びダイオードを略パッドの直
下領域内に構成することにより、入力保護回路装置の占
有面積を低減し、半導体装置の高集積化を実現する。ま
た、パッドの直下に設けたＮ型不純物層をパッドと同電
位に保つことにより、パッドと半導体基板間の電界を緩
和し、下側絶縁膜の絶縁破壊を防止してパッド短絡の不
具合を防止できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示し、同図（ａ）は平面
レイアウト図、同図（ｂ）は電気回路図、第２図は本発
明の第２実施例を示し、同図（ａ）は平面レイアウト図
、同図（ｂ）は電気回路図、第３図は従来の入力保護回
路装置を示し、同図（ａ）は平面レイアウト図、同図（
ｂ）は電気回路図である。 １・・・Ｐ型半導体基板、２・・・パッド、３・・・コ
ンタクト、４・・・多結晶シリコン配線、５．６・・・
Ｎ型不純物層、７．８・・・コンタクト、９・・・接地
配線、１０・・・カバー開口、１１・・・多結晶シリコ
ン膜、１２・・・コンタクト、２１・・・入力端子、２
２，２２Ａ・・・Ｍ第１図 （ａ） （ｂ） 第 図 （ａ） （ｂ） 第３図 （ａ） （ｂ）

Claims (1)

【特許請求の範囲】
1. １、一導電型の半導体基板上に形成した入力端子として
   のパッドの直下に、該パッドに電気接続した一つの逆導
   電型の不純物層を形成するとともに、接地接続した他の
   逆導電型の不純物層の一部を延在させ、これら２つの逆
   導電型の不純物層でＭＯＳトランジスタのソース・ドレ
   インを構成するとともに、前記一つの逆導電型の不純物
   層と半導体基板とでダイオードを構成したことを特徴と
   する入力保護回路装置。