JP3833530B2

JP3833530B2 - 差動増幅器

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Publication number: JP3833530B2
Application number: JP2001379708A
Authority: JP
Inventors: 輝男今山; 恒雄鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-13
Filing date: 2001-12-13
Publication date: 2006-10-11
Anticipated expiration: 2021-12-13
Also published as: JP2003179439A; US6806769B2; TW580788B; US20030112070A1; TW200301038A; KR20030048359A; KR100645012B1

Description

【０００１】
【発明の属する技術分野】
本発明は、無線端末に用いられる差動増幅器に関する。
【０００２】
【従来の技術】
差動増幅器の歪を低減する手法としては、負帰還を用いるものや、能動素子を用いるものがあるが、これらの手法は、位相補償容量や入出力特性の制約のため、高周波を扱う差動増幅器には向かなかった。そのため、高周波を扱う差動増幅器として、図１０に図示すような差動増幅器とすることが一般的である。
【０００３】
図１０において、ＮＰＮトランジスタＱ１，Ｑ２と、電流源７，９とで、エミッタフォロワ５を構成している。そして差動ペアのＮＰＮトランジスタＱ３，Ｑ４と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、電流源１３とで、差動アンプ１１を構成している。このエミッタフォロワ５と差動アンプ１１とで、差動増幅器を構成している。
【０００４】
トランジスタＱ１，Ｑ２のベースに入力された信号は、トランジスタＱ１，Ｑ２でバッファされた後、トランジスタＱ３，Ｑ４のベースに入力され、差動ペアトランジスタＱ３，Ｑ４の相互コンダクタンスにより電圧から電流へ変換され増幅される。
【０００５】
【発明が解決しようとする課題】
入力端子１、３に入力される差動入力信号を、２トーン信号(周波数は違うが、レベルが同一である信号)とすると、差動アンプ１１により出力電流には３次相互変調歪（ＩＭ３；ＩｎｔｅｒＭｏｄｕｌａｔｉｏｎ３）が生じる。
【０００６】
回路技術でこれらの歪を低減する最も容易な方法は、差動アンプ１１のトランジスタＱ３とＱ４に流す電流を大きくすることである。
【０００７】
しかし、この手法では、歪の指標である3次出力インタセプト点（ＯｕｔｐｕｔＩｎｔｅｒｃｅｐｔＰｏｉｎｔ３；出力端１９、２１）を、６ｄＢ高く(改善)するためには、差動アンプ１１に流す電流を、約２倍大きくする必要があり、低消費電力化の観点からこの手法は望ましいものではない。
【０００８】
そこで本発明は、少ない消費電流の増加で、歪の発生を大幅に抑制する差動増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の差動増幅器は、ほぼ逆位相の入力信号が供給される一対のトランジスタからなるエミッタフォロワ回路と、このエミッタフォロワ回路を構成する前記一対のトランジスタの出力端に接続された負荷回路と、この負荷回路が接続された前記一対のトランジスタの出力端に接続された差動アンプと、を具備し、前記負荷回路は、前記一対のトランジスタの出力端にそれぞれ一端が接続された一対のダイオードおよび抵抗の直列接続回路と、この一対の直列接続回路の他端に共通に接続された電流源と、を含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
（第１の実施例）
図１に、本発明の差動増幅器の第１の実施例の基本回路図を示す。
【００１１】
図１において、ＮＰＮトランジスタＱ１，Ｑ２と、電流源７，９とで、第１のエミッタフォロワ５を構成する。
【００１２】
ここで接続関係を、説明する。トランジスタＱ１のコレクタは、電圧源ＶＣＣに接続され、これのベースは、入力端１に接続され、これのエミッタは、電流源７の一端に接続されている。電流源７の他端は、接地されている。トランジスタＱ２のコレクタは、電圧源ＶＣＣに接続され、これのベースは、入力端３に接続され、これのエミッタは、電流源９の一端に接続されている。電流源９の他端は、接地されている。
【００１３】
図１において、ＮＰＮトランジスタＱ５，Ｑ６と、抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６と、電流源１７とで、差動アンプ１５を構成する。
【００１４】
ここで接続関係を説明する。トランジスタＱ５のコレクタは、抵抗Ｒ５の一端に接続され、これのベースは、トランジスタＱ１のエミッタに接続され、これのエミッタは、抵抗Ｒ３の一端に接続されている。抵抗Ｒ５の他端は、電圧源ＶＣＣに接続されている。抵抗Ｒ３の他端は、電流源１７の一端に接続されている。電流源１７の他端は、接地されている。
【００１５】
またトランジスタＱ６のコレクタは、抵抗Ｒ６の一端に接続され、これのベースは、トランジスタＱ２のエミッタに接続され、これのエミッタは、抵抗Ｒ４の一端に接続されている。抵抗Ｒ６の他端は、電圧源ＶＣＣに接続されている。抵抗Ｒ４の他端は、電流源１７の一端に接続されている。電流源１７の他端は、接地されている。
【００１６】
図１において、ダイオード構成になっているＮＰＮトランジスタＱ３，Ｑ４と、抵抗Ｒ１，Ｒ２と、電流源１３とで、負荷回路１１を構成する。
【００１７】
ここで接続関係を説明する。トランジスタＱ３のコレクタとベースは、共通にトランジスタＱ１のエミッタに接続され、これのエミッタは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、電流源１３の一端に接続されている。電流源１３の他端は、接地されている。トランジスタＱ４のコレクタとベースは、共通にトランジスタＱ２のエミッタに接続され、これのエミッタは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、電流源１３の一端に接続されている。
【００１８】
今、負荷回路１１の付いた第１のエミッタフォロワ５と差動アンプ１５の消費電流が同程度であると仮定すると、差動アンプ１５の入力インピーダンスは、負荷回路１１の付いた第１のエミッタフォロワ５の出力インピーダンスと比べ高くなるので、差動アンプ１５は、負荷回路１１の付いた第１のエミッタフォロワ５の負荷とならない。
【００１９】
この場合、負荷回路１１の付いた第１のエミッタフォロワ５の動作と、差動アンプ１５の動作を別々に考えることができる。つまり図２、図３に示すように差動増幅器を２つの回路ブロックに分けて考えることができる。図２は、負荷回路１１の付いた第１のエミッタフォロワ５の回路図である。図３は、差動アンプ１５の回路図である。
【００２０】
まず図２において、負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅを求める。
【００２１】
図２の回路は、負荷回路１１の付いた第１のエミッタフォロワ５の構成が対称的なので、計算過程において、入力端子１と３に入力される差動入力信号による電圧変化分のみ考えればよい。
【００２２】
トランジスタＱ１，Ｑ２のベースに入力される差動入力信号をＶｉｅ、トランジスタＱ１，Ｑ２のエミッタから出力される差動出力信号をＶｏｅ、電流源７,９に流れる電流をＩ１、電流源１３に流れる電流を２＊Ｉ２とする。
【００２３】
トランジスタの電流増幅率βは無限大とする。差動入力信号Ｖｉｅにより、電流Ｉ２がΔＩ変化したとすると、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のベース−エミッタ間に発生する電圧ΔＶｂｅ１，ΔＶｂｅ２、ΔＶｂｅ３、ΔＶｂｅ４、抵抗Ｒ１(抵抗値Ｒ１)，Ｒ２（抵抗値Ｒ２）に発生する電圧ΔＶｒ１,ΔＶｒ２は、それぞれ次式で表せる。
【００２４】
ΔＶｂｅ１＝ＶＴ＊ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）・・（１）
ΔＶｂｅ２＝ＶＴ＊ｌｎ（Ｉ１＋Ｉ２−ΔＩ）・・（２）
ΔＶｂｅ３＝ＶＴ＊ｌｎ（Ｉ２＋ΔＩ）・・（３）
ΔＶｂｅ４＝ＶＴ＊ｌｎ（Ｉ２−ΔＩ）・・（４）
ΔＶｒ１＝（Ｉ２＋ΔＩ）＊Ｒ１・・（５）
ΔＶｒ２＝（Ｉ２−ΔＩ）＊Ｒ２・・（６）
ここで、ＶＴは、ＶＴ=ｋＴ/ｑと表され、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【００２５】
差動出力信号Ｖｏｅは、（３）、（４）、（５）、（６）式を用いて、次式で表される。
Ｖｏｅ＝ΔＶｂｅ３＋ΔＶｒ１−（ΔＶｂｅ４＋ΔＶｒ２）
＝ＶＴ・ｌｎ（Ｉ２＋ΔＩ）＋（Ｉ２＋ΔＩ）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（Ｉ２−ΔＩ）＊Ｒ２・・（７）
差動入力信号Ｖｉｅは、上記（１）、（２）、（７）式を用いて、次式で表される。
【００２６】
Ｖｉｅ＝ΔＶｂｅ１−ΔＶｂｅ２＋Ｖｏｅ
=ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）+ＶＴ・ｌｎ（Ｉ２＋ΔＩ）＋（Ｉ２＋ΔＩ）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（Ｉ２−ΔＩ）＊Ｒ２・・（８）
従って、上記（７）、（８）式より、負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅは、以下のように表せる。
【００２７】
Ｇｖｅ＝Ｖｏｅ／Ｖｉｅ
=［ＶＴ・ｌｎ（Ｉ２＋ΔＩ）＋（Ｉ２＋ΔＩ）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（Ｉ２−ΔＩ）＊Ｒ２］／［ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔI）＋ＶＴ・ｌｎ（Ｉ２＋ΔＩ）＋（Ｉ２＋ΔＩ）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（Ｉ２−ΔＩ）＊Ｒ２］・・（９）
ここで、Ｒ１＝Ｒ２＝（ａ＊ＶＴ）／Ｉ２とおき、（９）式に代入すると、
Ｇｖｅ＝［ＶＴ・ｌｎ（Ｉ２＋ΔＩ）＋（（Ｉ２＋ΔI）＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（(Ｉ２−ΔＩ)＊ａ＊ＶＴ）／Ｉ２］／［ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔI）＋ＶＴ・ｌｎ（Ｉ２＋ΔＩ）＋（(Ｉ２＋ΔI)＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（(Ｉ２−ΔI)＊ａ＊ＶＴ）/Ｉ２］
＝［ｌｎ(Ｉ２＋ΔI)−ｌｎ（Ｉ２-ΔＩ）＋（２＊ａ＊ΔI）／Ｉ２］ /［ｌｎ(Ｉ１＋Ｉ２＋ΔＩ)-ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ｌｎ（Ｉ２＋ΔＩ）−ｌｎ（Ｉ２−ΔＩ）＋（２＊ａ＊ΔＩ）／Ｉ２］・・（１０）
差動入力信号Ｖｉｅは、（８）式にＲ１＝Ｒ２＝ａ＊ＶＴ／Ｉ２を代入して、Ｖｉｅ＝ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ＶＴ・ｌｎ（Ｉ２＋ΔI）＋（(Ｉ２＋ΔＩ)＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ）−（(Ｉ２−ΔI)＊ａ＊ＶＴ）／Ｉ２
＝［ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ｌｎ（Ｉ２＋ΔＩ）−ｌｎ（Ｉ２−ΔＩ）＋（２*ａ＊ΔI）／Ｉ２］＊ＶＴ・・（１１）
次に、図３において、差動アンプ１５の利得Ｇｖａを計算する。
【００２８】
差動ペアトランジスタＱ５，Ｑ６のベースに入力される差動入力信号をＶｉａ、差動ペアトランジスタＱ５，Ｑ６のコレクタから出力される差動出力信号をＶｏａ、電流源１７に流れる電流を２＊Ｉ３とする。トランジスタの電流増幅率βは無限大とする。
【００２９】
差動入力信号Ｖｉａにより、差動ペアトランジスタＱ５．Ｑ６に流れる電流Ｉ３がΔＩ変化したとすると、トランジスタＱ５，Ｑ６のベース−エミッタ間に発生する電圧ΔＶｂｅ５，ΔＶｂｅ６、抵抗Ｒ３（抵抗値Ｒ３），Ｒ４（抵抗値Ｒ４），Ｒ５（抵抗値Ｒ５），Ｒ６（抵抗値Ｒ６）で発生する電圧ΔＶｒ３，ΔＶｒ４，ΔＶｒ５，ΔＶｒ６は、それぞれ次式となる。
【００３０】
ΔＶｂｅ５＝ＶＴ＊ｌｎ（Ｉ３＋ΔＩ）・・（１２）
ΔＶｂｅ６＝ＶＴ＊ｌｎ（Ｉ３−ΔＩ）・・（１３）
ΔＶｒ３＝（Ｉ３＋ΔＩ）＊Ｒ３・・（１４）
ΔＶｒ４＝（Ｉ３−ΔI）＊Ｒ４・・（１５）
ΔＶｒ５＝（Ｉ３＋ΔＩ）＊Ｒ５・・（１６）
ΔＶｒ６＝（Ｉ３−ΔＩ）＊Ｒ６・・（１７）
差動入力信号Ｖｉａは、上記（１２）、（１３）、（１４）、（１５）式を用いて、次式で表される。
【００３１】
Ｖｉａ＝ΔＶｂｅ５＋ΔＶｒ３−（ΔＶｂｅ６＋ΔＶｒ４）
＝ＶＴ・ｌｎ（Ｉ３＋ΔＩ）＋（Ｉ３＋ΔＩ）＊Ｒ３−ＶＴ・ｌｎ（Ｉ３−ΔＩ）−（Ｉ３−ΔＩ）＊Ｒ４・・（１８）
差動出力信号Ｖｏａは、上記（１６）、（１７）式を用いて、次式で表される。
【００３２】
Ｖｏａ＝ΔＶｒ５-ΔＶｒ６
＝（Ｉ３＋ΔＩ）＊Ｒ５−（Ｉ３−ΔＩ）＊Ｒ６・・（１９）
従って、上記（１８）、（１９）式より、差動アンプ１５の利得Ｇｖａは、次式で表される。
【００３３】
Ｇｖａ＝Ｖｏａ／Ｖｉａ
=［（Ｉ３＋ΔI）＊Ｒ５−（Ｉ３−ΔＩ）＊Ｒ６］／［ＶＴ・ｌｎ（Ｉ３＋ΔＩ）＋（Ｉ３＋ΔＩ）＊Ｒ３−ＶＴ・ｌｎ（Ｉ３−ΔＩ）−（Ｉ３−ΔＩ）＊Ｒ４］・・（２０）
ここで、Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝（ｂ＊ＶＴ）／Ｉ３とおき、上記（２０）式に代入すると、
Ｇｖａ＝［（（Ｉ３＋ΔＩ）＊ｂ＊ＶＴ）／Ｉ３−（（Ｉ３−ΔＩ）＊ｂ＊ＶＴ）／Ｉ３］／［ＶＴ・ｌｎ（Ｉ３＋ΔＩ）＋（（Ｉ３＋ΔＩ）＊ｂ＊ＶＴ）／Ｉ３−ＶＴ・ｌｎ（Ｉ３−ΔＩ）−（（Ｉ３−ΔI）＊ｂ＊ＶＴ）／Ｉ３］
＝［（２＊ΔＩ＊ｂ）／Ｉ３］ / ［ｌｎ（Ｉ３＋ΔＩ）−ｌｎ（I３−ΔＩ）＋（２＊ΔＩ＊ｂ）／Ｉ３］・・（２１）
差動入力信号Ｖｉａは、上記（１８）式より、Ｒ３＝Ｒ４＝（ｂ＊ＶＴ）／Ｉ３とすると、次式となる。
【００３４】
Ｖｉａ＝ＶＴ・ｌｎ（Ｉ３＋ΔＩ）＋（（Ｉ３＋ΔＩ）＊ｂ＊ＶＴ）／Ｉ３−ＶＴ・ｌｎ（Ｉ３−ΔＩ）−（（Ｉ３−ΔＩ）＊ｂ＊ＶＴ）／Ｉ３
＝［ｌｎ（Ｉ３＋ΔＩ）−ｌｎ（Ｉ３−ΔＩ）＋（２＊ｂ＊ΔI）／Ｉ３］＊ＶＴ・・（２２）
上記（１０）、（１１）、（２１）、（２２）式において、Ｉ１＝４、Ｉ２＝１、Ｉ３＝１、ａ＝１、ｂ＝４とおくと、負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅ、負荷回路１１の付いた第１のエミッタフォロワ５の差動入力信号Ｖｉｅ、差動アンプ１５の利得Ｇｖａ、差動アンプ１５の差動入力信号Ｖｉａは、それぞれ次式で表される。
【００３５】
Ｇｖｅ＝［ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔI）＋２＊ΔI ］／［ｌｎ（５＋ΔＩ）−ｌｎ（５−ΔＩ）＋ｌｎ（１＋ΔI）−ｌｎ（１−ΔI）＋２＊ΔＩ］・・（２３）
Ｖｉｅ＝[ ｌｎ（５＋ΔＩ）−ｌｎ（５−ΔＩ）＋ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）＋２＊ΔＩ ] ＊ＶＴ・・（２４）
Ｇｖａ＝［８＊ΔＩ］／［ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）＋８＊ΔＩ］・・（２５）
Ｖｉａ＝［ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）+８＊ΔＩ］＊ＶＴ・・（２６）
ここで、上記（２３）、（２５）式を入力信号がゼロの時の利得を１で正規化する。つまり、差動入力信号がゼロの時、負荷回路１１の付いた第１のエミッタフォロワ５の利得と、差動アンプ１５の利得の出発点を同じくする。
【００３６】
差動入力信号がゼロの時、負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅ０を求めるため、上記（２３）式のＧｖｅを整理する。
【００３７】
Ｇｖｅ＝［ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔI）＋２＊ΔＩ］／［ｌｎ５＋ｌｎ（１＋ΔＩ／５）−ｌｎ５−ｌｎ（１−ΔI／５）＋ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）＋２＊ΔＩ］
ΔIを、無限小とする。つまり、差動入力信号がゼロの時、負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅ０は、以下のようになる。
【００３８】
Ｇｖｅ０＝［ ΔＩ＋ΔＩ＋２＊ΔＩ］／［ ΔＩ／５＋ΔＩ／５＋ΔＩ＋ΔＩ＋２＊ΔＩ］
＝［４＊ΔＩ］／［（２＊ΔＩ）／５＋４＊ΔＩ］
＝２０／２２
同様に、（２５）式において、ΔＩを無限小とすることにより、差動入力信号がゼロの時、差動アンプ１５の利得Ｇｖａ０は、以下の式となる。
【００３９】
Ｇｖａ０＝［８＊ΔＩ］／［ ΔＩ＋ΔＩ＋８＊ΔＩ］
＝４／５
従って、差動入力信号がゼロの時の利得を１で正規化した負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅｎ、差動アンプ１５の利得Ｇｖａｎは、Ｇｖｅｎ＝Ｇｖｅ／Ｇｖｅ０、Ｇｖａｎ＝Ｇｖａ／Ｇｖａ０より、次式で表される。
【００４０】
Ｇｖｅｎ＝［２２／２０］＊［ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）＋２＊ΔI ］／［ｌｎ（５＋ΔＩ）−ｌｎ（５−ΔＩ）＋ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）＋２＊ΔI ］・・（２７）
Ｇｖａｎ＝［（５／４）＊（８＊ΔI）］／［ｌｎ（１＋ΔＩ）−ｌｎ（１−ΔＩ）＋８＊ΔＩ］・・（２８）
上記（２４）、（２６）、（２７）、（２８）式において、ΔＩを変化させた時のグラフを、図４に示す。横軸は、差動入力信号Ｖｉｅ，Ｖｉａであり、（２４）、（２６）式より計算される。縦軸は利得（真数で表示）である。
【００４１】
図４からわかるように、負荷回路１１の付いた第１のエミッタフォロワ１の利得と差動アンプ１５の利得は、互いに逆の特性を示す。差動増幅器全体の利得は、負荷回路１１の付いた第１のエミッタフォロワ５の利得と差動アンプ１５の利得を掛け算した特性となる。このため、差動増幅器全体の利得は、広入力範囲において、一定となる。これは、差動増幅器全体の歪が良くなることを意味している。
【００４２】
付言すると、Ｒ３＊Ｉ３＝Ｒ４＊Ｉ３の値が小さい時は、Ｒ１，Ｒ２が必要ない場合もある。
【００４３】
図５に、図１に示す差動増幅器の３次相互変調歪特性（ＩＭ３）のシミュレーション結果を示す。シミュレーション条件は、Ｉ１＝８０μＡ、Ｉ３＝１６０μＡ、Ｉ２＝２０μＡ、Ｒ１＝Ｒ２＝１．５ｋΩ、Ｒ３＝Ｒ４＝１ｋΩ、Ｒ５＝Ｒ６＝１ｋΩである。前述の計算式では、ａ＝１、ｂ＝４としたが、実際は、歪が一番低減する値にａ、ｂを合わせ込むため、ａ、ｂの値は計算式とは若干異なる。
【００４４】
図５において、Ａ曲線は、第１のエミッタフォロワ５に負荷回路１１がついてない場合の差動アンプ１５の３次相互変調歪（ＩＭ３）の曲線であり、Ｂ曲線は、第１のエミッタフォロワ５に負荷回路１１を付けた場合の差動アンプ１５の３次相互変調歪（ＩＭ３）の曲線である。第１のエミッタフォロワ５に負荷回路１１を付加することにより、差動アンプ１５の３次相互変調歪（ＩＭ３）が大幅に改善されることがわかる。
【００４５】
図５のシミュレーション条件と同様、第１のエミッタフォロワ５の電流と差動アンプ１５の電流が同じで、差動増幅器の３次出力インタセプト点（ＯＩ３；出力端１９、２１）を６ｄＢ改善する場合、本発明では、負荷回路１１に第１のエミッタフォロワ５の１／４の電流を流すだけで良く、差動増幅器全体に流れる電流は、（２＊Ｉ１＋Ｉ３＋２＊Ｉ２）／（２＊Ｉ１＋Ｉ３）＝１．１２５より、＋１２．５％増加ですむ。
【００４６】
しかし、図１０の従来の回路技術では、差動アンプ１５に流す電流を２倍にしなくてはならない為、差動増幅器全体に流れる電流は、（２＊Ｉ１＋２＊Ｉ３）／（２＊Ｉ１＋Ｉ３）＝１．５より、＋５０％増加となってしまう。
【００４７】
このように、従来技術と比較して消費電流の若干の増加の割に歪改善効果は大きいといえる。
【００４８】
なおＮＰＮトランジスタＱ１乃至Ｑ６の代わりに、ＰＮＰトランジスタを使用しても良い。この場合、電源関係は、逆となる。
【００４９】
（第２の実施例）
第１の実施例は、差動アンプ１５が第１のエミッタフォロワ５の負荷にならないと仮定した場合の話である。しかしながら、高周波を扱う差動増幅器や送信出力段に用いられる差動増幅器など、差動アンプ１５で消費する電流が多い差動増幅器の場合は、差動アンプ１５の入力インピーダンスが低下する。そのため、差動アンプ１５が第１のエミッタフォロワ５の負荷となり、第１の実施例で示した仮定が成り立たない。
【００５０】
トランジスタの電流増幅率をβ、差動ペアの各トランジスタＱ５，Ｑ６のエミッタ抵抗をｒｅ、差動ペアの各トランジスタＱ５，Ｑ６のエミッタに接続される抵抗をＲＥとする。
【００５１】
そうすると、差動アンプ１５の入力インピーダンスの絶対値|Ｚｉｎ|は、概略|Ｚｉｎ|＝２＊β＊（ｒｅ＋ＲＥ）で表される。ここで、βは、
概略β＝［（βｏ＊ｆｔ）／ｆ］／［ βｏ＋ｆｔ／ｆ］
である。βｏは低周波での電流増幅率であり、通常βｏ＝１００程度である。ｆｔは、トランジション周波数である。ｆは、差動アンプ１５の差動入力信号の周波数である。
【００５２】
差動ペアの各トランジスタＱ５，Ｑ６のエミッタ電流をＩ、抵抗ＲＥで発生する電圧降下をｃ＊ＶＴとおく。ｒｅ＝ＶＴ／Ｉ、ＲＥ＝（ｃ＊ＶＴ）／Ｉより、
|Ｚｉｎ|＝２＊β＊［ＶＴ／Ｉ＋（ｃ＊ＶＴ）／Ｉ］である。
【００５３】
この式より、|Ｚｉｎ|は、βに比例、Ｉに反比例することがわかる。
【００５４】
また、β＝[ （βｏ＊ｆｔ）／ｆ ] ／［ βｏ＋ｆｔ／ｆ］
より、βは、高周波数で低下することがわかる。
【００５５】
例えば、周波数fが、ｆｔの１／１０の時を考えると、β＝１０程度になる。
【００５６】
以上より、高周波数でのβの低下や、差動アンプ１５の電流増加により、差動アンプ１５の入力インピーダンスの絶対値|Ｚｉｎ|は小さくなるということがわかる。つまり、第１のエミッタフォロワ５に対して、差動アンプ１５が負荷になる。このため、別途対策を講じる必要がある。
【００５７】
そこで、図６に、本発明の第２の実施例である、差動アンプ１５の入力インピーダンスの絶対値が低い場合の差動増幅器の原理図を示す。
【００５８】
差動アンプ１５が第１のエミッタフォロワ５の負荷となる場合は、図６に示すように、第１のエミッタフォロワ５の前段にもう１つ第２のエミッタフォロワ３１を追加する。
【００５９】
第２のエミッタフォロワ３１は、ＮＰＮトランジスタＱ７，Ｑ８と、電流源３３，３５とからなる。トランジスタＱ７のコレクタは、電圧源ＶＣＣに接続され、これのベースは、入力端１ａに接続され、これのエミッタは、電流源３３の一端に接続されている。電流源３３の他端は、接地されている。
【００６０】
トランジスタＱ８のコレクタは、電圧源ＶＣＣに接続され、これのベースは、入力端３ａに接続され、これのエミッタは、電流源３５の一端に接続されている。電流源３５の他端は、接地されている。
【００６１】
更に、負荷回路１１は、第１の実施例と異なり、第２のエミッタフォロワ３１に接続される。
【００６２】
トランジスタＱ３のコレクタとベースは、共通にトランジスタＱ７のエミッタに接続され、これのエミッタは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、電流源１３の一端に接続されている。電流源１３の他端は、接地されている。トランジスタＱ４のコレクタとベースは、共通にトランジスタＱ８のエミッタに接続され、これのエミッタは、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、電流源１３の一端に接続されている。
【００６３】
この時、差動アンプ１５の前段の第１のエミッタフォロワ５の入力インピーダンス（図６のＡ点、Ｂ点から見た入力インピーダンス）の絶対値|Ｚｉｎ|は、概略|Ｚｉｎ|＝２＊β＊β＊（ｒｅ＋ＲＥ）で表されるため、高周波でβが小さくなっても、初段の第２のエミッタフォロワ３１の負荷にはならず、第１の実施例で説明した仮定が成り立つ。
【００６４】
図６と異なり、負荷回路１１を第１のエミッタフォロワ５に接続した場合の欠点を、図７を参照しながら説明する。
【００６５】
図７は、負荷回路１１の付いた第１のエミッタフォロワ５に抵抗２＊ＲＬが接続されている回路図である。抵抗２＊ＲＬは、前述した差動アンプ１５の入力インピーダンスの絶対値|Ｚｉｎ|を表している。図７において、抵抗ＲＬが変化した場合の負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅｌを求める。
【００６６】
トランジスタＱ１，Ｑ２のベースに入力される差動入力信号をＶｉｅｌ、トランジスタＱ１，Ｑ２のエミッタから出力される差動出力信号をＶｏｅｌ、電流源７，９に流れる電流をＩ１、電流源１３に流れる電流を２＊Ｉ２とする。
【００６７】
差動入力信号Ｖｉｅｌにより、トランジスタＱ１，Ｑ２に流れる電流が、ΔI変化し、トランジスタＱ３，Ｑ４に流れる電流がΔＩ２変化したとする。この時、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のベース−エミッタ間に発生する電圧ΔＶｂｅ１、ΔＶｂｅ２、ΔＶｂｅ３、ΔＶｂｅ４、抵抗Ｒ１（抵抗値Ｒ１），Ｒ２（抵抗値Ｒ２），ＲＬ（抵抗値ＲＬ）で発生する電圧ΔＶｒ１，ΔＶｒ２，ΔＶｒｌは、それぞれ次式で表せる。
【００６８】
ΔＶｂｅ１＝ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）・・（２９）
ΔＶｂｅ２＝ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）・・（３０）
Ｖｂｅ３＝ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）・・（３１）
ΔＶｂｅ４＝ＶＴ・ｌｎ（Ｉ２−ΔＩ２）・・（３２）
ΔＶｒ１＝（Ｉ２＋ΔＩ２）＊Ｒ１・・（３３）
ΔＶｒ２＝（Ｉ２−ΔＩ２）＊Ｒ２・・（３４）
ΔＶｒｌ＝（ΔＩ−ΔＩ２）＊２＊ＲＬ・・（３５）
差動出力信号Ｖｏｅｌは、上記（３１）、（３２）、（３３）、（３４）式を用いて、次式で表される。
【００６９】
Ｖｏｅ１＝ΔＶｂｅ３＋ΔＶｒ１−（ΔＶｂｅ４＋ΔＶｒ２）
＝ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（Ｉ２＋ΔＩ２）＊Ｒ１−ＶＴ・ln（Ｉ２−ΔＩ２）−（Ｉ２−ΔＩ２）＊Ｒ２・・（３６）
ΔＶｒｌ＝Ｖｏｅｌのため、ΔIは、（３５）、（３６）式を用いて、次式で表される。
【００７０】
（ΔＩ−ΔＩ２）＊２＊ＲＬ＝ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（Ｉ２＋ΔＩ２）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（Ｉ２−ΔＩ２）＊Ｒ２
ΔＩ＝ΔＩ２＋［ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（Ｉ２＋ΔＩ２）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（Ｉ２−ΔI２）＊Ｒ２］／［２＊ＲＬ］・・（３７）
差動入力信号Ｖｉｅｌは、上記（２９）、（３０）、（３６）式を用いて、次式で表される。
【００７１】
Ｖｉｅｌ＝ΔＶｂｅ１−ΔＶｂｅ２＋Ｖｏｅｌ
＝ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（Ｉ２＋ΔＩ２）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（Ｉ２−ΔＩ２）＊Ｒ２・・（３８）
従って、上記（３６）、（３８）式より、負荷回路１１の付いた第１のエミッタフォロワ５の利得Ｇｖｅｌは、以下のように表される。
【００７２】
Ｇｖｅｌ＝Ｖｏｅｌ／Ｖｉｅｌ
=［ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（Ｉ２＋ΔＩ２）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（Ｉ２−ΔＩ２）＊Ｒ２］／［ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（Ｉ２＋ΔＩ２）＊Ｒ１−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（Ｉ２−ΔＩ２）＊Ｒ２］・・（３９）
ここで、Ｒ１＝Ｒ２＝（ａ＊ＶＴ）／Ｉ２とおき、（３９）式に代入すると、Ｇｖｅｌ＝［ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（(Ｉ２＋ΔＩ２)＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（(Ｉ２−ΔＩ２)＊ａ＊ＶＴ）／Ｉ２］／［ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（（Ｉ２＋ΔI2）＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（(Ｉ２−ΔＩ２)＊ａ＊ＶＴ）／Ｉ２］
＝［ｌｎ（Ｉ２＋ΔＩ２）−ｌｎ（Ｉ２−ΔＩ２）＋（２＊ａ＊ΔＩ２）／Ｉ２］／［ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ｌｎ（Ｉ２＋ΔＩ２）−ｌｎ（Ｉ２−ΔＩ２）＋（２＊ａ＊ΔＩ２）／Ｉ２］・・（４０）
ΔＩは、Ｒ１＝Ｒ２＝Ｒ＝（ａ＊ＶＴ）／Ｉ２、ＲＬ＝ｂ＊Ｒ＝（ｂ＊ａ＊ＶＴ）／Ｉ２とおき、（３７）式に代入すると
ΔＩ＝ΔＩ２＋［ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（（Ｉ２＋ΔＩ２）＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（（Ｉ２−ΔＩ２）＊ａ＊ＶＴ）／Ｉ２］／［（２＊ｂ＊ａ＊ＶＴ）／Ｉ２］
＝ΔＩ２＋Ｉ２＊［ｌｎ（Ｉ２＋ΔＩ２）−ｌｎ（Ｉ２−ΔＩ２）＋（２＊ａ＊ΔＩ２）／Ｉ２］／［２＊ａ＊ｂ］・・（４１）
差動入力信号Ｖｉｅｌは、（３８）式より、Ｒ１＝Ｒ２＝ａ＊ＶＴ／Ｉ２とすると、次の式で表せる。
【００７３】
Ｖｉｅｌ＝ＶＴ・ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ＶＴ・ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ＶＴ・ｌｎ（Ｉ２＋ΔＩ２）＋（(Ｉ２＋ΔＩ２)＊ａ＊ＶＴ）／Ｉ２−ＶＴ・ｌｎ（Ｉ２−ΔＩ２）−（(Ｉ２−ΔＩ２)＊a＊ＶＴ）／Ｉ２
=［ｌｎ（Ｉ１＋Ｉ２＋ΔＩ）−ｌｎ（Ｉ１＋Ｉ２−ΔＩ）＋ｌｎ（Ｉ２+ΔＩ２）−ｌｎ（Ｉ２−ΔＩ２）＋（２＊ａ＊ΔＩ２）／Ｉ２］＊ＶＴ・・（４２）
（４０）、（４１）、（４２）式において、Ｉ１＝４、Ｉ３＝１、Ｉ２=１、ａ＝１とすると、負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の利得Ｇｖｅｌ、負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の差動入力信号Ｖｉｅｌ、ΔＩは、次式で表される。
【００７４】
Ｇｖｅｌ＝［ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］／［ｌｎ（５＋ΔＩ）−ｌｎ（５−ΔＩ）＋ｌｎ（１＋ΔI２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］・・（４３）
Ｖｉｅｌ＝[ ｌｎ（５＋ΔＩ）−ｌｎ（５−ΔＩ）＋ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２ ] ＊ＶＴ・・（４４）
ΔＩ＝ΔＩ２＋［ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］／［２＊ｂ］・・（４５）
ここで、（４３）式を入力信号がゼロの時の利得を１で正規化する。つまり、差動入力信号がゼロの時、負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の利得と、差動アンプ１５の利得の出発点を同じくする。
【００７５】
（４５）式において、ΔＩ２を無限小とすると、ΔＩは、以下の式で表せる。
【００７６】
ΔＩ＝ΔＩ２＋［ ΔＩ２＋ΔＩ２＋２＊ΔＩ２］／［２＊ｂ］＝（４／２ｂ＋１）＊ ΔＩ２
差動入力信号がゼロの時に、負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の利得Ｇｖｅｌ０を求めるため、上記Ｇｖｅｌを整理する。
【００７７】
Ｇｖｅｌ＝［ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］／［ｌｎ５＋ｌｎ（１＋ΔＩ／５）−ｌｎ５−ｌｎ（１−ΔＩ／５）＋ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］
ΔＩ２を無限小とする。つまり、差動入力信号がゼロの時、負荷回路１１と差動アンプ１５の入力インピーダンスの付いた第１のエミッタフォロワ５の利得Ｇｖｅｌ０を求める。その際、ΔＩ＝（４／２ｂ＋１）＊ ΔＩ２より、
Ｇｖｅｌ０＝［ ΔＩ２＋ΔＩ２＋２＊ΔＩ２］／［ ΔＩ／５＋ΔＩ／５＋ΔＩ２＋ΔＩ２＋２＊ΔＩ２］
＝［ ΔＩ２＋ΔＩ２＋２＊ΔＩ２］／［（（４／２ｂ＋１）＊ΔＩ２）／５＋（（４／２ｂ＋１）＊ΔＩ２）／５＋ΔＩ２＋ΔＩ２＋２＊ΔＩ２］
＝２０／（４／ｂ＋２２）
従って、差動入力信号がゼロの時の利得を１で正規化した、負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の利得Ｇｖｅｌｎは、Ｇｖｅｌｎ＝Ｇｖｅｌ／Ｇｖｅｌ０より、次式で表される。
【００７８】
Ｇｖｅｌｎ＝［（４／ｂ＋２２）／２０］＊［ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］／［ｌｎ（５＋ΔＩ）−ｌｎ（５−ΔＩ）＋ｌｎ（１＋ΔＩ２）−ｌｎ（１−ΔＩ２）＋２＊ΔＩ２］・・（４６）
（４４）、（４５）、（４６）式においてｂ＝２，３とし、ΔＩ２を変化させ、横軸を差動入力信号Ｖｉｅｌ、縦軸を利得（真数で表示）とする。そして図４に、（４４）（４５）（４６）式の特性を重ねた図を、図８に示す。
【００７９】
図８からわかるように、抵抗ＲＬが抵抗Ｒに比べ十分大きくないと、負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の利得が、差動アンプ１５の利得の逆特性でなくなることがわかる。
【００８０】
これは、差動アンプ１５の歪特性を、負荷回路１１で補正できないことを意味する。その結果、差動増幅器全体の歪の改善効果は薄れていく。
【００８１】
従って、差動アンプ１５の入力インピーダンスが低く、第１のエミッタフォロワ５の負荷となる場合は、差動アンプ１５の前段の第１のエミッタフォロワ５に負荷回路１１を設けることはできない。
【００８２】
そこで、図６に示すように負荷の軽い初段の第２のエミッタフォロワ３１の出力端に、負荷回路１１を接続することにより差動増幅器全体の歪補正をする。
【００８３】
また、差動増幅器を多段接続する場合には、差動増幅器の入出力にあらかじめエミッタフォロワが挿入されているため、新たにエミッタフォロワを追加する必要はなくなる。
【００８４】
トランジスタＱ１〜Ｑ８の代わりに、ＰＮＰトランジスタを用いてよい。この場合、電源関係は、逆になる。
【００８５】
図９に、多段接続する場合の差動増幅器の回路図を示す。図６との違いは、コンデンサＣ１，Ｃ２、抵抗Ｒ７，Ｒ８，Ｒ９、電流源４１が追加された点である。
【００８６】
コンデンサＣ１は、トランジスタＱ７のエミッタとトランジスタＱ１のベースの間に配置される。コンデンサＣ２は、トランジスタＱ８のエミッタとトランジスタＱ２のベースの間に配置される。
【００８７】
抵抗Ｒ７の一端は、電圧源ＶＣＣに接続され、これの他端は、電流源４１の一端に接続されている。電流源４１の他端は、接地されている。抵抗Ｒ８は、抵抗Ｒ７の他端とトランジスタＱ１のベースの間に配置されている。抵抗Ｒ９は、抵抗Ｒ７の他端とトランジスタＱ２のベースの間に配置されている。
【００８８】
そして、抵抗Ｒ７，Ｒ８，電流源４１は、トランジスタＱ１にベース電流を流す役目を行っている。抵抗Ｒ７，Ｒ８，Ｒ９,電流源４１は、トランジスタＱ２にベース電流を流す役目を行っている。
【００８９】
図９の差動増幅器の歪改善効果は、抵抗Ｒ８，Ｒ９の抵抗値が大きく、初段の第２のエミッタフォロワ３１の負荷にならない場合、第１の実施例と同等の歪改善効果が得られる。
【００９０】
なおトランジスタＱ１〜Ｑ８の代わりに、ＰＮＰトランジスタを使用してもよい。この場合、電源関係は、逆になる。
【００９１】
差動増幅器を多段、縦続接続する場合、図６のように第１と第２のエミッタフォロワ５，３１のように２段直結すると、前段の差動増幅器からくる直流オフセットを増幅し、後段の差動増幅器が動作しなくなったり、第１と第２のエミッタフォロワ５，３１と差動アンプ１５を含めＶｂｅ３つ分の電圧が必要となる。このため、電源電圧が低い時、差動増幅器が動作しなかったりする恐れがある。
【００９２】
この場合、図９に示すように、１段目、２段目のエミッタフォロワ５，３１の間にコンデンサＣ１，Ｃ２を挿入することで、前段の差動増幅器からくる直流オフセットの影響を受けないようにすると同時に、電源電圧が低い場合でも使用できるようにするのが一般的である。
【００９３】
【発明の効果】
以上、本発明では、差動アンプの歪特性を打ち消すような特性をもつ歪をエミッタフォロワと負荷回路により発生させ、差動アンプの歪と足し合わせることにより、差動増幅器の歪を低減する。また、負荷回路に必要な消費電流はエミッタフォロワの消費電流の１／４で十分効果的であり、差動増幅器の大幅な消費電流の増加なしに歪特性の良い差動増幅器を実現することができる。
【００９４】
また、高周波を扱う差動増幅器や送信段に用いられる大電流を扱う差動増幅器においても、差動アンプの前段にエミッタフォロワを２段設け、初段のエミッタフォロワに負荷回路を設けることにより、歪特性の良い差動増幅器を実現できる。
【００９５】
さらに、本発明で使用する負荷回路は、能動素子を用いず、全て受動素子で構成されるため、高周波を扱う差動増幅器においても良好な歪特性をもつ差動増幅器を実現することができる。
【図面の簡単な説明】
【図１】本発明の差動増幅器の第１の実施例の基本回路である。
【図２】図１のなかの負荷回路１１の付いた第１のエミッタフォロワ５の回路図である。
【図３】図１のなかの差動アンプ１５の回路図である。
【図４】図２の負荷回路１１の付いた第１のエミッタフォロワ５の利得と、図３の差動アンプ１５の利得を示す図である。
【図５】図１において、第１のエミッタフォロワ５に負荷回路１１が付いていない場合の差動アンプ１５の３次相互変調歪（ＩＭ３）特性と、第１のエミッタフォロワ５に負荷回路１１が付いた場合の差動アンプ１５の３次相互変調歪（ＩＭ３）特性を示す図である。
【図６】本発明の第２の実施例である、差動アンプ１５の入力インピーダンスの絶対値が低い場合の差動増幅器の原理図を示す。
【図７】差動アンプ１５の等価抵抗を加味するとともに、図６の代わりに、負荷回路１１が付いた第１のエミッタフォロワ５の回路図である。
【図８】図７の負荷回路１１と差動アンプ１５の入力インピーダンスの絶対値の付いた第１のエミッタフォロワ５の利得を示す図である。
【図９】多段接続する場合の差動増幅器の回路図である。
【図１０】高周波を扱う従来の差動増幅器の回路図である。
【符号の説明】
５・・第１のエミッタフォロワ、１１・・負荷回路、１５・・差動アンプ、３１・・第２のエミッタフォロワ。

Claims

ほぼ逆位相の入力信号が供給される一対のトランジスタからなるエミッタフォロワ回路と、このエミッタフォロワ回路を構成する前記一対のトランジスタの出力端に接続された負荷回路と、この負荷回路が接続された前記一対のトランジスタの出力端に接続された差動アンプと、を具備し、前記負荷回路は、前記一対のトランジスタの出力端にそれぞれ一端が接続された一対のダイオードおよび抵抗の直列接続回路と、この一対の直列接続回路の他端に共通に接続された電流源と、を含むことを特徴とする差動増幅器。
前記ダイオードを、ベースとコレクタを短絡したトランジスタで構成することを特徴とする請求項１に記載の差動増幅器。
前記エミッタフォロワ回路と前記差動アンプの間に、第２段目のエミッタフォロワ回路が挿入されたことを特徴とする請求項１または２に記載の差動増幅器。
前記エミッタフォロワと第２段目の前記エミッタフォロワの間にコンデンサを挿入したことを特徴とする請求項３に記載の差動増幅器。