JP3799915B2 - 電気光学装置の製造方法並びに半導体基板及び電気光学装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置の製造方法並びに半導体基板及び電気光学装置に関する。特に、製造工程中に発生する静電気などによる配線間短絡不良、断線不良やスイッチング素子の特性変動破壊の発生を防止する製造方法及び構造に関する。
【０００２】
【従来の技術】
一般に、電気光学装置、例えば薄膜トランジスタ（以下、ＴＦＴという。）をスイッチング素子として有するアクティブマトリクス型の液晶装置の場合、ＴＦＴアレイ基板と対向基板との間に液晶層などの電気光学物質が挟持して構成される。
【０００３】
かかるＴＦＴアレイ基板は、基板上に、互いに交差して配置された複数の走査線及び複数のデータ線、走査線及びデータ線の交差部ごとに配置された走査線及びデータ線に電気的に接続される薄膜トランジスタ、薄膜トランジスタに電気的に接続された画素電極とから構成される。
【０００４】
ＴＦＴアレイ基板には、その製造工程中に発生する静電気による配線間短絡や断線の発生や絶縁膜の静電破壊によるＴＦＴの特性変動や破壊を防止するため、データ線及び走査線を囲むように配置され、データ線及び走査線の終端同士を短絡させた矩形状のショートリングと呼ばれる配線パターンが形成されている。この矩形状のショートリングのうち、走査線と平行な辺の配線は走査線と同層の層から形成され、データ線と平行な辺の配線はデータ線と同層の層から形成されている。ショートリングの走査線と平行な辺の配線とデータ線と平行な辺の配線は、ショートリングの角部で、走査線とデータ線との間に介在する絶縁膜に形成されたコンタクトホールにより短絡し、電気的に接続されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ショートリングはデータ線及び走査線の形成工程を経ることにより完成されるため、双方の配線形成以後の工程における静電気破壊に対して効果があるものの、ショートリング完成以前の工程における静電気破壊に対しては不十分であった。これにより、ショートリングが形成される以前の工程で、静電気が発生し、基板に帯電することにより、薄膜トランジスタが破壊される場合やチャージの絶縁膜への注入による特性変動、配線間が短絡や断線が発生する場合があった。
【０００６】
本発明は上述した問題点に鑑みなされたものであり、ＴＦＴアレイ基板製造工程中及びパネル組立時における静電気によるＴＦＴ破壊や特性変動、配線の短絡や断線を防止し、高品質の半導体基板及び電気光学装置並びにこれらの製造方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明の電気光学装置の製造方法は、上記課題を解決するために、基板上に表示領域を有する電気光学装置の製造方法において、前記基板上に、前記表示領域に隣接して半導体パターンを形成する工程と、前記表示領域及び該表示領域から延在されて、前記半導体パターンと電気的に接続するように複数の配線を形成する工程と、を有することを特徴とする。
【０００８】
本発明のこのような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散するので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。
【０００９】
また、前記複数の配線の端部は、前記半導体パターン上に位置することを特徴とする。このような構成によれば、配線形成前に半導体パターンが形成されるので、配線形成以後の静電気による配線間短絡、断線を防止し、短絡、断線不良のない高品質の電気光学装置を得ることができる。
【００１０】
また、前記複数の配線は互いに交差してなる第１配線及び第２配線であり、前記半導体パターンを前記表示領域を囲むように形成することを特徴とする。このように、半導体パターンをリング状に形成することにより、半導体パターンを介して第１配線および第２配線とが短絡した状態となり、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。また、第１配線、第２配線形成前に半導体パターンを形成することにより、配線形成以後の静電気による配線間短絡、断線を防止し、高品質の電気光学装置を得ることができる。
【００１１】
また、前記表示領域の配線に電気的に接続された半導体層を有し、前記半導体層を前記半導体パターンと同層で形成することを特徴とする。このような構成によれば、半導体パターンと配線とは短絡しているため、静電気が生じても、その静電気は半導体パターン及びこれを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、静電気により半導体層を有するスイッチング素子が破壊されたり、特性変動することがないという効果を有する。また、半導体層上に絶縁膜を介して配線の一部をなすゲート電極が配置されるスイッチング素子が配置される場合、スイッチング素子の完成と同時に、帯電防止構造が形成されるため、スイッチング素子の静電気破壊や、特性変動を未然に防止するという効果を有する。また、半導体パターンと半導体層を同時に形成することができ、製造工程数を増加させることがない。
【００１２】
また、前記半導体パターンは不純物イオンが注入されたポリシリコンで形成することを特徴とする。このような構成とすることにより、低抵抗の半導体パターンを得るという効果を有する。
【００１３】
また、前記配線と前記半導体パターンとの接続を電気的に切断する工程を有することを特徴とする。このような構成によれば、複数の配線が互いに絶縁された配線間短絡、断線のない電気光学装置を得ることができる。この切断は、基板上に配線が配置された半導体基板完成後に行われる。例えば、半導体パターンを有する半導体基板を液晶装置に用いる場合、半導体基板であるＴＦＴアレイ基板と対向基板とを対向配置し、両基板間に液晶を保持させる液晶パネル組立工程後、すぐに半導体パターンと配線との接続を切断する切断工程を設けることができる。あるいは、パネル組立後、配線の入力端子部と外部回路とを接続する接続工程直前に切断工程を設けることもできる。また、液晶パネル組立工程前に切断工程を設けても良いが、パネル組立時に半導体パターンを残すことにより、組立時に発生する静電気による配線間短絡、断線やスイッチング素子破壊を防止することができる。切断の方法としては、スクライブカッターなどにより半導体パターンが配置された部分の基板を切断しても良いし、基板は切断せずにレーザなどで半導体パターンと配線との接続だけを切断しても良い。
【００１４】
また、前記基板上には複数の前記表示領域が配置されてなることを特徴とする。このような構成によれば、１枚の基板から複数の半導体基板を得ることができ、生産性を高めることができる。このような１枚の基板から複数の半導体基板を取る多面取りの場合、半導体パターンは各半導体基板ごとに配置されても良いし、１つの半導体パターンを複数の半導体基板で共有しても良い。
【００１５】
本発明の他の電気光学装置の製造方法は、基板上に、半導体層を有する複数のトランジスタが配置された表示領域を有する電気光学装置の製造方法において、前記基板上に、前記半導体層と、前記表示領域に前記半導体層と同層からなる蓄積容量用電極と、前記表示領域に隣接して前記半導体層と同層からなる半導体パターンとを形成する工程と、前記表示領域及び該表示領域から延在されて、前記半導体パターンと電気的に接続するように複数の配線を形成する工程と、前記蓄積容量用電極及び前記半導体パターンに不純物イオンを注入する工程と、を有することを特徴とする。
【００１６】
本発明のこのような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散するので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。更に、半導体パターンに不純物イオンが注入されることにより、半導体パターンを低抵抗化することができ、また、この半導体パターンへの不純物イオンの注入工程と表示領域中の蓄積容量用電極への不純物イオンの注入工程を同時に行うことにより製造工程を短縮することができる。
【００１７】
また、本発明の他の電気光学装置の製造方法は、基板上に、半導体層を有する複数のトランジスタが配置された表示領域と、該表示領域に隣接して配置された半導体パターンと、前記表示領域及び該表示領域から延在されて前記半導体パターンと電気的に接続するように形成された複数の配線とを有する電気光学装置の製造方法において、前記基板上に、前記半導体パターンを形成する工程と、前記半導体パターンを覆うように絶縁膜を形成する工程と、前記半導体パターンに前記絶縁膜を介して不純物イオンを注入する工程と、前記半導体パターン上の所定の箇所の前記絶縁膜を除去する工程と、前記所定の箇所を含む前記絶縁膜上に導電膜を形成する工程とを有することを特徴とする。更に、他の電気光学装置の製造方法は、基板上に、半導体層を有する複数のトランジスタが配置された表示領域と、該表示領域に隣接して配置された半導体パターンと、前記表示領域及び該表示領域から延在されて前記半導体パターンと電気的に接続するように形成された複数の配線とを有する電気光学装置の製造方法において、前記基板上に、前記半導体パターンを形成する工程と、前記半導体パターンに不純物イオンを注入する工程と、前記半導体パターンを覆うように絶縁膜を形成する工程と、前記半導体パターン上の所定の箇所の前記絶縁膜を除去する工程と、前記所定の箇所を含む前記絶縁膜上に導電膜を形成する工程とを有することを特徴とする。
【００１８】
このような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散するので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。更に、半導体パターンにイオン注入が施されることにより半導体パターンの低抵抗化を図ることができ、このイオン注入工程は、半導体パターンに直接あるいは絶縁膜を介して行うことができる。
【００１９】
また、前記絶縁膜は酸化シリコン膜を用いることができる。
【００２０】
本発明の半導体基板は、基板上に表示領域を有する半導体基板において、前記基板上に、表示領域に隣接されて配置された半導体パターンと、前記表示領域及び該表示領域から延在されて、前記半導体パターンと電気的に接続して配置された複数の配線と、を具備することを特徴とする。
【００２１】
本発明のこのような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれを介して複数の配線に分散されるので、局部的に基板上に帯電することがなく、配線間短絡、断線を防止するという効果を有する。また、このような構成を有する半導体基板を用いて電気光学装置を形成する場合、その組立工程に発生する静電気による配線間短絡、断線などを防止できるという効果を有する。
【００２２】
また、前記複数の配線の端部は、前記半導体パターン上に位置することを特徴とする。このような構成によれば、配線形成前に半導体パターンが形成されるので、配線形成以後の静電気による配線間短絡、断線を防止し、短絡、断線不良のない高品質の半導体基板を得ることができる。
【００２３】
また、前記複数の配線は、互いに交差する第１配線と第２配線とからなり、前記半導体パターンは前記表示領域を囲むように配置されてなることを特徴とする。このように、半導体パターンをリング状に形成することにより、半導体パターンを介して第１配線および第２配線とが短絡した状態となり、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。また、このような構成の半導体基板を用いて電気光学装置を形成する場合、その組立工程で発生する静電気による配線間短絡、断線などを防止するという効果を有する。
【００２４】
また、前記表示領域の配線に電気的に接続された半導体層が配置され、該半導体層は前記半導体パターンと同層からなることを特徴とする。このような構成によれば、半導体パターンと配線とは短絡しているため、静電気が生じても、その静電気は半導体パターン及びこれを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、静電気により半導体層を有するスイッチング素子が破壊、特性変動されることがないという効果を有する。また、このような構成の半導体基板を用いて電気光学装置を形成する場合、その組立工程中に発生する静電気による半導体層を有するスイッチング素子の破壊、特性変動を未然に防止するという効果を有する。
【００２５】
また、前記半導体パターンは不純物イオンが注入されたポリシリコンからなることを特徴とする。このような構成とすることにより、低抵抗の半導体パターンを得るという効果を有する。
【００２６】
本発明の電気光学装置は、上述の半導体基板を有することを特徴とする。このような構成によれば、電気光学装置の組立工程においても静電気による配線間短絡、断線やスイッチング素子の破壊、特性変動などを防止することができ、高品質の電気光学装置を得るという効果を有する。
【００２７】
【発明の実施の形態】
以下、本発明の第１実施形態を、電気光学装置としての液晶装置に適用した場合を例にあげ、図面に基づいて説明する。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２８】
本発明による液晶装置の構成を図１を参照して説明する。図１は、液晶装置の表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【００２９】
液晶装置４００は、互いに交差してなる走査線３とデータ線６とが配置された表示領域を有する液晶パネルと、これら走査線３とデータ線６にそれぞれ駆動信号を供給するための走査線駆動回路１０４およびデータ線駆動回路１０１が配置された駆動回路基板とから構成される。
【００３０】
液晶パネルは、ＴＦＴアレイ基板と対向基板との間に液晶層が挟持されて構成されている。対向基板は、ガラス基板上にマトリクス状に形成された遮光膜、これを覆って順次形成されたＩＴＯ膜からなる対向電極、ポリイミドからなる配向膜とから構成されている。
【００３１】
ＴＦＴアレイ基板２００では、その表示領域２０１に、平行に配置された容量線３ｂ及び走査線３と、走査線３と交差して配置されたデータ線６と、これら走査線３とデータ線６との交差部毎にマトリクス状に配置された画素電極９ａと、画素電極９aを制御するための薄膜トランジスタ（以下、ＴＦＴと称する）３０とが配置されている。走査線駆動回路１０４、データ線駆動回路１０１は、それぞれ走査線３、データ線６の端子部と接続し、各線に信号を供給している。
【００３２】
本実施形態においては、このようなＴＦＴアレイ基板として、図２に示すように、１枚のマザーガラス６０から複数枚、ここでは４枚のＴＦＴアレイ基板２００が取れるように多面付けされた多面付け半導体基板４１０を切断して得たＴＦＴアレイ基板を用いた。
【００３３】
以下に、個々のＴＦＴアレイ基板２００に分離する前の状態の多面付け半導体基板４１０を、図２から図５を用いて説明する。図２は多面付け半導体基板の平面図、図３は図２の円Ａに囲まれた領域の拡大平面図である。図４は図３のＢ−Ｂ'で切断した場合のＴＦＴアレイ基板の縦断面図、図５は図３のＣ−Ｃ'で切断した場合のＴＦＴアレイ基板の縦断面図である。
【００３４】
図２に示すように、多面付け半導体基板４１０は、マザーガラス６０に、ＴＦＴアレイ基板２００に対応する表示領域２０１が４つ配置された構成となっている。マザーガラス６０の周辺部と、隣り合う表示領域２０１間とには、半導体パターン２０３（図２中、右下がりの斜線）としてＰイオンが注入されたポリシリコンが配置されている。半導体パターン２０３は、各表示領域２０１に隣接し、各表示領域２０１を囲むようにその周辺部に配置されている。マザーガラス６０上には、各表示領域２０１及び各表示領域２０１から延在されて、ｘ軸方向に伸びる複数の直線状の走査線（図示せず）、ｙ軸方向に伸びる複数の直線状のデータ線（図示せず）が配置されており、各表示領域２０１の上辺部にデータ線の入力端子部、左辺部に走査線の入力端子部が位置するように配置された構造となっている。各表示領域２０１の走査線およびデータ線の入力端子部側の端部は、半導体パターン２０３上に位置しており、走査線およびデータ線の各端部と半導体パターン２０３とは互いに電気的に接続した状態となっている。そして、マザーガラス６０は、点線で示されるスクライブライン４１１に沿ってスクライブカッターなどにより切断され、個々のＴＦＴアレイ基板２００に分離される。
【００３５】
次に、ＴＦＴアレイ基板の表示領域中の画素構造、半導体パターンと走査線およびデータ線との接続構造について図３〜図５を用いて説明する。
【００３６】
図３に示すように、ＴＦＴアレイ基板の表示領域には、マトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６、走査線３（点線）及び容量線３ｂ（点線）が設けられている。データ線６は縦方向に延伸した形状に形成され、データ線６はコンタクトホール５ａを介してポリシリコン膜からなる半導体層１（左下がりの斜線部）のうち後述のソース領域１ｄに電気的に接続されており、データ線６はソース領域１ｄと接続される６ａ付近で、その幅が広くなるように形成されている。データ線６と同層で形成された導電層６ｂはコンタクトホール５ｂを介して半導体層１のうち後述のドレイン領域１ｅに電気的に接続しており、更に、導電層６ｂはコンタクトホール８を介して画素電極９ａと電気的接続されている。また、半導体層１のうちチャネル領域に対向するように走査線３が配置され、走査線３はゲート電極として機能している。本実施形態においては、半導体層１と走査線３とが重なり合う箇所は２カ所となっており、ダブルゲート構造となっている。尚、図面上、走査線３と半導体層１とが平面的に重なり合う部分、即ちゲート電極に対応する位置の半導体層は走査線によって隠れ、図示されていない。容量線３ｂは、走査線３に沿ってほぼ直線状に伸び、データ線６と交差する箇所からデータ線６に沿って突出した突出部を有し、この突出部にほぼ対応して半導体層の一部が配置されている。容量線３ｂは、画素電極９ａの一部と平面的に重なり合い、この領域で容量を形成し、更に、画素電極９ａと容量を形成している。半導体層１は、データ線６及び走査線３の下に延設されて、同じくデータ線６及び走査線３に沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、容量を形成している。
【００３７】
表示領域の周辺部には、半導体パターン２０３（図中、右下がりの斜線部）が設けられている。各走査線３の端部および各データ線６の端部は、半導体パターン２０３上に位置し、半導体パターン２０３と電気的に接続されており、走査線３、データ線６、半導体パターン２０３とは短絡された状態となっている。半導体パターン２０３のうち、走査線３と平行に配置される配線部分には、走査線３と同層でかつ平行に配置されたダミー走査線４１２が配置されている。半導体パターン２０３とダミー走査線４１２とはコンタクトホール２０５を介して電気的に接続され、ダミー走査線４１２とデータ線６の端子部とはコンタクトホール２０６を介して電気的に接続されている。また、半導体パターン２０３のうち、データ線６と平行に配置される配線部分は、コンタクトホール２０４を介して、走査線３の端部と電気的に接続される。
【００３８】
図４を用いて、走査線３と半導体パターン２０３との接続構造および表示領域中の断面構造について説明する。ＴＦＴアレイ基板２００は、ガラス基板６０上に酸化シリコンからなる下地膜１２、ポリシリコンからなる半導体層１、半導体パターン２０３が配置されている。半導体層１、半導体パターン２０３上には、ゲート絶縁膜２が配置されている。ゲート絶縁膜２上には、アルミニウムからなる走査線３、走査線の一部であるゲート電極３ａ、容量線３ｂが配置されている。走査線３の端部は配線パターン２０３上に位置しており、ゲート絶縁膜２に形成されるコンタクトホール２０４により、走査線３の端部と半導体パターン２０３とは電気的に接続されている。そして、走査線３、ゲート電極３ａ及び容量線３ｂを覆うように層間絶縁膜４が配置されている。層間絶縁膜４上には、同層で形成されたデータ線６、、導電層６ｂが配置されている。データ線６は、ゲート絶縁膜２及び層間絶縁膜４に形成されたコンタクトホール５ａにより後述で説明する半導体層１のソース領域と電気的に接続され、導電層６ｂは、層間絶縁膜４に形成されたコンタクトホール５ｂにより、後述で説明する半導体層１のドレイン領域と電気的に接続される。更に、データ線６、導電層６ｂを覆って層間絶縁膜７が配置される。層間絶縁膜７に形成されたコンタクトホール８により導電層６ｂは層間絶縁膜７上に配置されるＩＴＯ（Indium Tin Oxide）膜からなる画素電極９ａと電気的に接続している。最後に、画素電極９ａを覆って、ポリイミドからなる配向膜１６が配置される。そして、必要に応じ、点線で示されるスクライブライン４１１に沿って基板を切断することにより、走査線３と半導体パターン２０３とを電気的に切断し、切断された部分の走査線３の端部領域を、外部からの信号を供給するための入力端子部として用いる。ここで、表示領域中のＴＦＴの半導体層１は、ＬＤＤ（lightly doped drain）構造を有していてもよい。
【００３９】
次に、図５を用いて、データ線６と半導体パターン２０３との接続構造について説明する。ＴＦＴアレイ基板２００は、ガラス基板６０上に酸化シリコンからなる下地膜１２、ポリシリコンからなる半導体層１、半導体パターン２０３が配置されている。半導体層１、半導体パターン２０３上には、ゲート絶縁膜２が配置されている。ゲート絶縁膜２上には、アルミニウムからなる走査線（図示せず）、走査線の一部であるゲート電極（図示せず）、容量線（図示せず）、ダミー走査線４１２が配置されている。ダミー走査線４１２と半導体パターン２０３とは、ゲート絶縁膜２に形成されたコンタクトホール２０５により電気的に接続されている。さらに、走査線、ゲート電極、容量線、ダミー走査線４１２を覆うように層間絶縁膜４が形成されている。層間絶縁膜４上に形成されるデータ線６の端部は、層間絶縁膜４に形成されるコンタクトホール２０４により、ダミー走査線４１２と電気的に接続されている。データ線６上には、層間絶縁膜７、画素電極（図示せず）、配向膜１６が順次積層されている。
尚、コンタクト孔２０５または２０６を介して直接半導体パターン２０３に電気的接続を取っても良い。
【００４０】
次に、ＴＦＴアレイ基板を４枚取ることができる図２に示す多面付け半導体基板４１０の製造方法について、図６〜図１１を用いて説明する。なお、図６〜図１１には、図４および図５に対応する断面図を図示している。
【００４１】
まず、図６（ａ）に示すように、ガラス基板６０上に、ＰＥ（plasma enhanced）ＣＶＤ法またはＥＣＲ（electron cyclotron resonance）ＣＶＤ法により、下地膜１２として、シリコン酸化膜（ＳｉＯ2膜）を２００〜５００ｎｍ程度の厚みで形成する。この下地膜は、ガラス基板６０表面の汚れやガラス基板中に含まれる不純物等がＴＦＴ３０の特性の劣化を引き起こすことを防止する機能を有する。
【００４２】
次に、図６（ｂ）に示すように、ＰＥＣＶＤ法またはＬＰ（low pressure）ＣＶＤ法により、下地膜上にａ−Ｓｉ膜４０１ａを３０〜１００ｎｍ程度の厚みで積層する。
【００４３】
次に、図６（ｃ）に示すように、ａ−Ｓｉ膜にＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３００〜６００ｍＪ／ｃｍ2照射することにより、ａ−Ｓｉ膜を結晶化させ、ｐ−Ｓｉ膜４０１ｂを得る。エキシマレーザ光の照射強度、照射時間などはａ−Ｓｉ膜の膜厚、膜質などにより適宜調整する。本実施形態においては、レーザアニールにより低温で、ポリシリコン層を得ることができるため、基板としてシリコン基板よりも安価なガラス基板を採用することができる。
【００４４】
次に、図６（ｄ）に示すように、表示領域のＴＦＴの半導体層に相当する形状を有し、かつ半導体パターンに相当する形状を有するフォトレジスト膜４０２を形成する。
【００４５】
次に、図６（ｅ）に示すように、フォトレジスト膜４０２をマスクとして、ｐ−Ｓｉ膜４０１ｂを塩素系ガスを用いてＲＩＥ(reactive ion etching)により、エッチングし、表示領域中の半導体層１、表示領域を囲む形状の半導体パターン２０３を形成する。尚、ＲＩＥのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。
【００４６】
次に図６（ｆ）に示すように、フォトレジスト膜４０２を剥離後、図６（ｇ）に示すように、ＰＥＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）と酸素ガスとの混合ガスを原料ガスとして、５０〜１２０ｎｍの膜厚の第１の絶縁膜であるゲート絶縁膜２を形成する。ここで、原料ガスとしては、ＳｉＨ4と酸素ガスとを用いても良い。
【００４７】
次に図７（ａ）に示すように、表示領域の半導体層１のうち容量電極として機能する領域１ｆ及び半導体パターン２０３に対応する領域が除去された形状のフォトレジスト膜４０３を形成する。そして、このフォトレジスト膜４０３をマスクにし、イオン注入法により、不純物としてリンイオンを５×１０14〜１０16個／ｃｍ2のドーズ量にて、半導体層１及び半導体パターン２０３に注入し、容量電極１ｆ、半導体パターン２０３を形成する。注入後、フォトレジスト膜４０３を剥離する。
【００４８】
次に、図７（ｂ）に示すように、ゲート絶縁膜２上にフォトレジスト膜４０４を形成する。これをマスクとして、ゲート絶縁膜２をエッチングし、半導体パターン２０３と後に形成する走査線の端部とが短絡するためのコンタクトホール２０４、半導体パターン２０３と後に形成するダミー走査線とが短絡するためのコンタクトホール２０５を形成する。この後、フォトレジスト膜４０４を除去し、図７（ｃ）に示すように、半導体パターン２０３に対応したゲート絶縁膜２に、後に形成される配線の数分のコンタクトホール２０４、２０５が形成される。
【００４９】
次に、図７（ｄ）に示すように、ゲート絶縁膜２上に、ＰＶＤ（physical vapor deposition）法により、２００〜６００ｎｍの膜厚、ここでは４００ｎｍのアルミニウム膜４０５を形成する。さらに、アルミニウム膜４０５上に、走査線、ゲート電極、容量線、ダミー走査線に相当する形状のフォトレジスト膜４０６を形成する。これをマスクとして、図７（ｅ）に示すように、弗素系または塩素系ガスを用いて、ＲＩＥ法によりアルミニウム膜４０５をエッチングする。エッチング後、フォトレジスト膜４０６を剥離して、図７（ｆ）に示すように、アルミニウムからなる走査線３、容量線３ｂ、ダミー走査線４１２を得る。走査線３の端部はコンタクトホール２０４を介して半導体パターン２０３と電気的に接続され、ダミー走査線４１２はコンタクトホール２０５を介して半導体パターン２０３と電気的に接続される。複数の走査線３はコンタクトホール２０４を介して半導体パターン２０３に一括して短絡されるため、走査線形成工程以降の製造工程中に静電気が生じても、半導体パターン及びこれを介して複数の走査線３に静電気が分散されるため、基板上に局部的に帯電することがなく、静電気による配線間短絡、断線の発生を防止することができる。また、本工程により上述のような帯電防止構造が形成されるのと同時に、ゲート絶縁膜を介してゲート電極が配置される構造のスイッチング素子が完成されるので、本工程及び後の製造工程中における静電気によるスイッチング素子破壊、特性変動を防止することができる。
【００５０】
次に、図８（ａ）に示すように、走査線３、ゲート電極３ａ、容量線３ｂをマスクとして、半導体層１に５×１０14〜１０16個／ｃｍ2のリンイオンをイオン注入法により注入する。これにより、図８（ｂ）に示すように、ゲート電極３ａに対して自己整合したチャネル領域１ａ、このチャネル領域１ａを挟むように配置される低濃度ソース領域（図示せず）、低濃度ドレイン領域１ｃ、更にこれらの低濃度領域を挟むように配置される高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅとを有するＮチャネル型ＴＦＴに対応するＬＤＤ構造の半導体層１を得る。ここで、高濃度領域１ｄ、１ｅは、図７（ａ）に示されるイオン注入工程、図８（ａ）に示されるイオン注入工程の計２回のイオン注入工程により形成され、低濃度領域は、図８（ａ）に示されるイオン注入工程により形成される。
【００５１】
次に図８（ｃ）に示すように、走査線３、容量線３ｂ、ダミー走査線４１２を覆うように、ＰＥＣＶＤ法により、原料ガスとしてＴＥＯＳとオゾンガスを用いて、１５００ｎｍの厚みのＳｉＯ2からなる層間絶縁膜４を形成する。この後、不純物イオンを活性化させるため、４００℃の温度条件で活性化加熱処理（活性化アニール処理）を行う。
【００５２】
次に、図８（ｄ）に示すように、表示領域のＴＦＴの高濃度ソース領域、高濃度ドレイン領域と、後に形成されるデータ線６、導電層６ｂとを接続するためのコンタクトホール、ダミー走査線４１２と後に形成されるデータ線とを接続するためのコンタクトホールに相当する部分が除去されてパターニングされたフォトレジスト膜４０７を形成する。
【００５３】
次に、図９（ａ）に示すように、フォトレジスト膜４０７をマスクとして層間絶縁膜４をエッチングして、コンタクトホール５ａ、５ｂ、２０６を形成する。その後、フォトレジスト膜４０７を剥離して、図９（ｂ）の構造を得る。
【００５４】
次に、図９（ｃ）に示すように、層間絶縁膜４上に、ＰＶＤ法により３００〜１０００ｎｍの膜厚のアルミニウム・チタニウム多層膜４０８を形成する。更に、図９（ｄ）に示すように、アルミニウム・チタニウム多層膜４０８上に、データ線、ソース、ドレインに相当する箇所が除去された形状のフォトレジスト膜４０９を形成する。
【００５５】
次に、図１０（ａ）に示すように、フォトレジスト膜４０９をマスクとしてアルミニウム・チタニウム膜４０８を塩素系ガスを用いてＲＩＥ法によりエッチング後、フォトレジスト膜４１１を剥離する。これにより、図１０（ｂ）に示すように、データ線６、ＴＦＴの半導体層の高濃度ソース領域１ｄに電気的に接続し、データ線６、高濃度ドレイン領域１ｅに電気的に接続した導電層６ｂを得る。データ線６の端部は、コンタクトホール２０６を介してダミー走査線４１２と電気的に接続され、半導体パターン２０３とデータ線６とはダミー走査線４１２を介して短絡した構成となっている。本実施形態においては、ダミー走査線４１２を形成したが、ダミー走査線４１２を形成せずにデータ線と半導体パターンとを短絡させる構造としても良い。本工程により、走査線、データ線、半導体パターンは短絡した状態となり、後の製造工程中に生じる静電気による配線間短絡、断線及びＴＦＴの破壊、特性変動を防止することができる。
【００５６】
次に図１０（ｃ）に示すように、データ線、導電層、データ線を覆って層間絶縁膜７をＴＥＯＳと酸素ガスとの混合ガスを原料ガスとしてＰＥＣＶＤ法により形成する。ここで、層間絶縁膜７の成膜方法としては、常圧ＣＶＤ法を用いてもよく、また、原料ガスとして、ＴＥＯＳとオゾンガスの混合ガス、またはＳｉＨ4と酸素ガスの混合ガスを用いてもよい。また、無機膜だけでなく、アクリル系などの有機膜を用いることもでき、この場合、無機膜と比較して膜厚の厚い膜を得やすいため、平坦化膜としても用いることができる。
【００５７】
次に図１０（ｄ）に示すように、層間絶縁膜７上に、導電層６ｂと後に形成する画素電極とを接続するコンタクトホールに対応した箇所が除去されたフォトレジスト膜４１４を形成する。その後、図１１（ａ）に示すように、フォトレジスト膜４１４をマスクとして層間絶縁膜７をＲＩＥ法またはウエットエッチング法などによりエッチングし、フォトレジスト膜４１４を剥離して、図１１（ｂ）に示すように、コンタクトホール８を有する層間絶縁膜７を得る。
【００５８】
次に、図１１（ｃ）に示すように、層間絶縁膜７上に、スパッタ法により５０〜２００ｎｍ程度の厚みのＩＴＯ膜４１６を成膜する。その後、図１１（ｄ）に示すように、ＩＴＯ膜４１６上に画素電極形状に対応したフォトレジスト膜４１７を形成し、これをマスクとしてＩＴＯ膜４１６を、王水系またはＨＢｒにてウエットエッチングするか、またはＣＨ4またはＨＩ等のガスを用いてＲＩＥ法によるドライエッチングをすることにより、図１１（ｅ）に示すように、画素電極９ａを得る。
【００５９】
その後、画素電極９ａを覆い、複数の表示領域が多面付けされた多面付け半導体基板を得る。
【００６０】
上述の製造工程においては、配線及びスイッチング素子が形成される前に、半導体パターンが形成されるため、配線形成以降またはスイッチング素子形成以降のＴＦＴアレイ基板の製造工程において静電気が発生しても、この静電気は複数の配線を一括して短絡させる半導体パターン及び配線に分散されるため、基板に局部的に帯電することがなく、配線間短絡、断線やスイッチング素子の破壊、特性変動を防止することができる。
【００６１】
この後、多面付け半導体基板４１０は、図２に示すようスクライブライン４１１に沿って切断され、半導体パターン２０３と表示領域２００とは分離され、４個のＴＦＴアレイ基板２００が形成される。そして、このＴＦＴアレイ基板と対向基板とを対向配置し、両基板間に液晶を挟持させて液晶パネルを組み立てる。この液晶パネルの各配線はその端部が入力端子となり、駆動回路と接続され、液晶装置が製造される。
【００６２】
本実施形態において、半導体パターンは１０ｋΩ/sq.以下の抵抗であることが望ましい。
【００６３】
本実施形態では、液晶パネル組立時に、半導体パターンが除去された状態のＴＦＴアレイ基板を用いたが、半導体パターンを残した状態のＴＦＴアレイ基板を用いても良い。液晶パネル組立時に半導体パターンを残しておくことにより、組立時に静電気が発生しても、配線間短絡、断線やスイッチング素子破壊、特性変動が生じず、高品質の液晶装置を得ることができる。この場合、組立後、スクライブカットにより半導体パターンが配置された基板を切り落とすなどして、各配線を短絡させている半導体パターンと配線とを電気的に切断すれば良い。
【００６４】
また、本実施形態では、多面付け半導体基板の状態で、複数のＴＦＴアレイ基板の配線は、１つの共通の半導体パターンに接続しているが、各ＴＦＴアレイ基板毎に半導体パターンを設けても良く、例えば各ＴＦＴアレイ基板毎に表示領域を囲むようにリング状の半導体パターンを形成しても良い。
【００６５】
また、本実施形態では、１枚のガラス基板に多面付けした半導体基板を例にあげたが、１枚のガラス基板に１面のみを形成した半導体基板を用いても良い。
【００６６】
また、本実施形態においては、表示領域を有するＴＦＴアレイ基板と駆動回路が配置される駆動回路基板とは、別基板にて形成されているが、図１２に示すように、表示領域と駆動回路とが同一基板に形成された駆動回路一体型の電気光学装置にも本発明を適用できる。
【００６７】
この場合、図１２に示すようにＴＦＴアレイ基板２００は、ガラス基板６０上に、表示領域２０１が配置され、データ線駆動回路１０１及び外部回路接続端子１０２が基板６０の一辺に沿って設けられ、走査線駆動回路１０４が、この一辺に隣接する二辺に沿って設けられた構成となっている。ここで、表示領域２０１中に配置される走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良い。更にＴＦＴアレイ基板２００の残る一辺には、表示領域の両側に設けれた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。実装端子１０２は、データ線駆動回路１０１及び走査線駆動回路１０４と配線１０３により電気的に接続され、外部からの信号の入力端子部として機能する。更に、外部回路接続端子１０２からは、実装端子１０２と電気的に接続して延伸部１０４が延在しており、延伸部１０４は、半導体パターン２０３により一括して短絡された状態となっている。ここで、延伸部１０４は配線１０３の端部に相当する。そして、必要に応じて、スクライブライン４１１に沿って基板６０を切断するなどして、半導体パターン２０３と配線１０２との電気的接続を切断する。このような構造とすることにより、ＴＦＴアレイ基板の表示領域及び駆動回路が配置された領域において、ＴＦＴアレイ基板の製造工程中や液晶パネル組立工程中に発生する静電気による配線間短絡、断線及びＴＦＴ破壊、特性変動を防止することができることはいうまでもない。
【００６８】
また、本実施形態の構造に加えて、走査線及びデータ線と同層で形成するショートリングを設けても良く、これにより静電気による配線間短絡、断線やスイッチング素子破壊の発生をより一層防止することができる。この場合、ショートリングは例えば表示領域を囲み、かつリング状に形成された半導体パターンの内側に配置される。ショートリングは、ＴＦＴアレイ基板形成後に、各配線を絶縁するために、各配線間をつなぐ部分をレーザなどにより電気的に切断される。このショートリングの切断時に、半導体パターンと配線との電気的な切断をあわせて行っても良い。
【図面の簡単な説明】
【図１】実施形態の液晶装置における表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】ＴＦＴアレイ基板が多面付けされた半導体基板の平面図である。
【図３】図２の円Ａに囲まれた領域のＴＦＴアレイ基板の拡大平面図である。
【図４】図３の線Ｂ−Ｂ’で切断したときの断面図である。
【図５】図３の線Ｃ−Ｃ’で切断したときの断面図である。
【図６】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その１）である。
【図７】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その２）である。
【図８】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その３）である。
【図９】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その４）である。
【図１０】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その５）である。
【図１１】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その６）である。
【図１２】駆動回路一体型用のＴＦＴアレイ基板に本発明を適用した場合の平面図である。
【符号の説明】
１…半導体層
３…走査線
６…データ線
３０…ＴＦＴ
６０…基板
２００…ＴＦＴアレイ基板
２０３…半導体パターン
２０４、２０５、２０６…コンタクトホール
４００…液晶装置
４１０…多面付き半導体基板
４１１…スクライブライン
【発明の属する技術分野】
本発明は、電気光学装置の製造方法並びに半導体基板及び電気光学装置に関する。特に、製造工程中に発生する静電気などによる配線間短絡不良、断線不良やスイッチング素子の特性変動破壊の発生を防止する製造方法及び構造に関する。
【０００２】
【従来の技術】
一般に、電気光学装置、例えば薄膜トランジスタ（以下、ＴＦＴという。）をスイッチング素子として有するアクティブマトリクス型の液晶装置の場合、ＴＦＴアレイ基板と対向基板との間に液晶層などの電気光学物質が挟持して構成される。
【０００３】
かかるＴＦＴアレイ基板は、基板上に、互いに交差して配置された複数の走査線及び複数のデータ線、走査線及びデータ線の交差部ごとに配置された走査線及びデータ線に電気的に接続される薄膜トランジスタ、薄膜トランジスタに電気的に接続された画素電極とから構成される。
【０００４】
ＴＦＴアレイ基板には、その製造工程中に発生する静電気による配線間短絡や断線の発生や絶縁膜の静電破壊によるＴＦＴの特性変動や破壊を防止するため、データ線及び走査線を囲むように配置され、データ線及び走査線の終端同士を短絡させた矩形状のショートリングと呼ばれる配線パターンが形成されている。この矩形状のショートリングのうち、走査線と平行な辺の配線は走査線と同層の層から形成され、データ線と平行な辺の配線はデータ線と同層の層から形成されている。ショートリングの走査線と平行な辺の配線とデータ線と平行な辺の配線は、ショートリングの角部で、走査線とデータ線との間に介在する絶縁膜に形成されたコンタクトホールにより短絡し、電気的に接続されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ショートリングはデータ線及び走査線の形成工程を経ることにより完成されるため、双方の配線形成以後の工程における静電気破壊に対して効果があるものの、ショートリング完成以前の工程における静電気破壊に対しては不十分であった。これにより、ショートリングが形成される以前の工程で、静電気が発生し、基板に帯電することにより、薄膜トランジスタが破壊される場合やチャージの絶縁膜への注入による特性変動、配線間が短絡や断線が発生する場合があった。
【０００６】
本発明は上述した問題点に鑑みなされたものであり、ＴＦＴアレイ基板製造工程中及びパネル組立時における静電気によるＴＦＴ破壊や特性変動、配線の短絡や断線を防止し、高品質の半導体基板及び電気光学装置並びにこれらの製造方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明の電気光学装置の製造方法は、上記課題を解決するために、基板上に表示領域を有する電気光学装置の製造方法において、前記基板上に、前記表示領域に隣接して半導体パターンを形成する工程と、前記表示領域及び該表示領域から延在されて、前記半導体パターンと電気的に接続するように複数の配線を形成する工程と、を有することを特徴とする。
【０００８】
本発明のこのような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散するので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。
【０００９】
また、前記複数の配線の端部は、前記半導体パターン上に位置することを特徴とする。このような構成によれば、配線形成前に半導体パターンが形成されるので、配線形成以後の静電気による配線間短絡、断線を防止し、短絡、断線不良のない高品質の電気光学装置を得ることができる。
【００１０】
また、前記複数の配線は互いに交差してなる第１配線及び第２配線であり、前記半導体パターンを前記表示領域を囲むように形成することを特徴とする。このように、半導体パターンをリング状に形成することにより、半導体パターンを介して第１配線および第２配線とが短絡した状態となり、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。また、第１配線、第２配線形成前に半導体パターンを形成することにより、配線形成以後の静電気による配線間短絡、断線を防止し、高品質の電気光学装置を得ることができる。
【００１１】
また、前記表示領域の配線に電気的に接続された半導体層を有し、前記半導体層を前記半導体パターンと同層で形成することを特徴とする。このような構成によれば、半導体パターンと配線とは短絡しているため、静電気が生じても、その静電気は半導体パターン及びこれを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、静電気により半導体層を有するスイッチング素子が破壊されたり、特性変動することがないという効果を有する。また、半導体層上に絶縁膜を介して配線の一部をなすゲート電極が配置されるスイッチング素子が配置される場合、スイッチング素子の完成と同時に、帯電防止構造が形成されるため、スイッチング素子の静電気破壊や、特性変動を未然に防止するという効果を有する。また、半導体パターンと半導体層を同時に形成することができ、製造工程数を増加させることがない。
【００１２】
また、前記半導体パターンは不純物イオンが注入されたポリシリコンで形成することを特徴とする。このような構成とすることにより、低抵抗の半導体パターンを得るという効果を有する。
【００１３】
また、前記配線と前記半導体パターンとの接続を電気的に切断する工程を有することを特徴とする。このような構成によれば、複数の配線が互いに絶縁された配線間短絡、断線のない電気光学装置を得ることができる。この切断は、基板上に配線が配置された半導体基板完成後に行われる。例えば、半導体パターンを有する半導体基板を液晶装置に用いる場合、半導体基板であるＴＦＴアレイ基板と対向基板とを対向配置し、両基板間に液晶を保持させる液晶パネル組立工程後、すぐに半導体パターンと配線との接続を切断する切断工程を設けることができる。あるいは、パネル組立後、配線の入力端子部と外部回路とを接続する接続工程直前に切断工程を設けることもできる。また、液晶パネル組立工程前に切断工程を設けても良いが、パネル組立時に半導体パターンを残すことにより、組立時に発生する静電気による配線間短絡、断線やスイッチング素子破壊を防止することができる。切断の方法としては、スクライブカッターなどにより半導体パターンが配置された部分の基板を切断しても良いし、基板は切断せずにレーザなどで半導体パターンと配線との接続だけを切断しても良い。
【００１４】
また、前記基板上には複数の前記表示領域が配置されてなることを特徴とする。このような構成によれば、１枚の基板から複数の半導体基板を得ることができ、生産性を高めることができる。このような１枚の基板から複数の半導体基板を取る多面取りの場合、半導体パターンは各半導体基板ごとに配置されても良いし、１つの半導体パターンを複数の半導体基板で共有しても良い。
【００１５】
本発明の他の電気光学装置の製造方法は、基板上に、半導体層を有する複数のトランジスタが配置された表示領域を有する電気光学装置の製造方法において、前記基板上に、前記半導体層と、前記表示領域に前記半導体層と同層からなる蓄積容量用電極と、前記表示領域に隣接して前記半導体層と同層からなる半導体パターンとを形成する工程と、前記表示領域及び該表示領域から延在されて、前記半導体パターンと電気的に接続するように複数の配線を形成する工程と、前記蓄積容量用電極及び前記半導体パターンに不純物イオンを注入する工程と、を有することを特徴とする。
【００１６】
本発明のこのような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散するので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。更に、半導体パターンに不純物イオンが注入されることにより、半導体パターンを低抵抗化することができ、また、この半導体パターンへの不純物イオンの注入工程と表示領域中の蓄積容量用電極への不純物イオンの注入工程を同時に行うことにより製造工程を短縮することができる。
【００１７】
また、本発明の他の電気光学装置の製造方法は、基板上に、半導体層を有する複数のトランジスタが配置された表示領域と、該表示領域に隣接して配置された半導体パターンと、前記表示領域及び該表示領域から延在されて前記半導体パターンと電気的に接続するように形成された複数の配線とを有する電気光学装置の製造方法において、前記基板上に、前記半導体パターンを形成する工程と、前記半導体パターンを覆うように絶縁膜を形成する工程と、前記半導体パターンに前記絶縁膜を介して不純物イオンを注入する工程と、前記半導体パターン上の所定の箇所の前記絶縁膜を除去する工程と、前記所定の箇所を含む前記絶縁膜上に導電膜を形成する工程とを有することを特徴とする。更に、他の電気光学装置の製造方法は、基板上に、半導体層を有する複数のトランジスタが配置された表示領域と、該表示領域に隣接して配置された半導体パターンと、前記表示領域及び該表示領域から延在されて前記半導体パターンと電気的に接続するように形成された複数の配線とを有する電気光学装置の製造方法において、前記基板上に、前記半導体パターンを形成する工程と、前記半導体パターンに不純物イオンを注入する工程と、前記半導体パターンを覆うように絶縁膜を形成する工程と、前記半導体パターン上の所定の箇所の前記絶縁膜を除去する工程と、前記所定の箇所を含む前記絶縁膜上に導電膜を形成する工程とを有することを特徴とする。
【００１８】
このような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散するので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。更に、半導体パターンにイオン注入が施されることにより半導体パターンの低抵抗化を図ることができ、このイオン注入工程は、半導体パターンに直接あるいは絶縁膜を介して行うことができる。
【００１９】
また、前記絶縁膜は酸化シリコン膜を用いることができる。
【００２０】
本発明の半導体基板は、基板上に表示領域を有する半導体基板において、前記基板上に、表示領域に隣接されて配置された半導体パターンと、前記表示領域及び該表示領域から延在されて、前記半導体パターンと電気的に接続して配置された複数の配線と、を具備することを特徴とする。
【００２１】
本発明のこのような構成によれば、複数の配線が一括して半導体パターンにより短絡されるため、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれを介して複数の配線に分散されるので、局部的に基板上に帯電することがなく、配線間短絡、断線を防止するという効果を有する。また、このような構成を有する半導体基板を用いて電気光学装置を形成する場合、その組立工程に発生する静電気による配線間短絡、断線などを防止できるという効果を有する。
【００２２】
また、前記複数の配線の端部は、前記半導体パターン上に位置することを特徴とする。このような構成によれば、配線形成前に半導体パターンが形成されるので、配線形成以後の静電気による配線間短絡、断線を防止し、短絡、断線不良のない高品質の半導体基板を得ることができる。
【００２３】
また、前記複数の配線は、互いに交差する第１配線と第２配線とからなり、前記半導体パターンは前記表示領域を囲むように配置されてなることを特徴とする。このように、半導体パターンをリング状に形成することにより、半導体パターンを介して第１配線および第２配線とが短絡した状態となり、製造工程中に静電気が生じても、その静電気は半導体パターン及びこれをを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、配線間短絡、断線を防止するという効果を有する。また、このような構成の半導体基板を用いて電気光学装置を形成する場合、その組立工程で発生する静電気による配線間短絡、断線などを防止するという効果を有する。
【００２４】
また、前記表示領域の配線に電気的に接続された半導体層が配置され、該半導体層は前記半導体パターンと同層からなることを特徴とする。このような構成によれば、半導体パターンと配線とは短絡しているため、静電気が生じても、その静電気は半導体パターン及びこれを介して複数の配線に分散されるので、基板上に局部的に帯電することがなく、静電気により半導体層を有するスイッチング素子が破壊、特性変動されることがないという効果を有する。また、このような構成の半導体基板を用いて電気光学装置を形成する場合、その組立工程中に発生する静電気による半導体層を有するスイッチング素子の破壊、特性変動を未然に防止するという効果を有する。
【００２５】
また、前記半導体パターンは不純物イオンが注入されたポリシリコンからなることを特徴とする。このような構成とすることにより、低抵抗の半導体パターンを得るという効果を有する。
【００２６】
本発明の電気光学装置は、上述の半導体基板を有することを特徴とする。このような構成によれば、電気光学装置の組立工程においても静電気による配線間短絡、断線やスイッチング素子の破壊、特性変動などを防止することができ、高品質の電気光学装置を得るという効果を有する。
【００２７】
【発明の実施の形態】
以下、本発明の第１実施形態を、電気光学装置としての液晶装置に適用した場合を例にあげ、図面に基づいて説明する。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２８】
本発明による液晶装置の構成を図１を参照して説明する。図１は、液晶装置の表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【００２９】
液晶装置４００は、互いに交差してなる走査線３とデータ線６とが配置された表示領域を有する液晶パネルと、これら走査線３とデータ線６にそれぞれ駆動信号を供給するための走査線駆動回路１０４およびデータ線駆動回路１０１が配置された駆動回路基板とから構成される。
【００３０】
液晶パネルは、ＴＦＴアレイ基板と対向基板との間に液晶層が挟持されて構成されている。対向基板は、ガラス基板上にマトリクス状に形成された遮光膜、これを覆って順次形成されたＩＴＯ膜からなる対向電極、ポリイミドからなる配向膜とから構成されている。
【００３１】
ＴＦＴアレイ基板２００では、その表示領域２０１に、平行に配置された容量線３ｂ及び走査線３と、走査線３と交差して配置されたデータ線６と、これら走査線３とデータ線６との交差部毎にマトリクス状に配置された画素電極９ａと、画素電極９aを制御するための薄膜トランジスタ（以下、ＴＦＴと称する）３０とが配置されている。走査線駆動回路１０４、データ線駆動回路１０１は、それぞれ走査線３、データ線６の端子部と接続し、各線に信号を供給している。
【００３２】
本実施形態においては、このようなＴＦＴアレイ基板として、図２に示すように、１枚のマザーガラス６０から複数枚、ここでは４枚のＴＦＴアレイ基板２００が取れるように多面付けされた多面付け半導体基板４１０を切断して得たＴＦＴアレイ基板を用いた。
【００３３】
以下に、個々のＴＦＴアレイ基板２００に分離する前の状態の多面付け半導体基板４１０を、図２から図５を用いて説明する。図２は多面付け半導体基板の平面図、図３は図２の円Ａに囲まれた領域の拡大平面図である。図４は図３のＢ−Ｂ'で切断した場合のＴＦＴアレイ基板の縦断面図、図５は図３のＣ−Ｃ'で切断した場合のＴＦＴアレイ基板の縦断面図である。
【００３４】
図２に示すように、多面付け半導体基板４１０は、マザーガラス６０に、ＴＦＴアレイ基板２００に対応する表示領域２０１が４つ配置された構成となっている。マザーガラス６０の周辺部と、隣り合う表示領域２０１間とには、半導体パターン２０３（図２中、右下がりの斜線）としてＰイオンが注入されたポリシリコンが配置されている。半導体パターン２０３は、各表示領域２０１に隣接し、各表示領域２０１を囲むようにその周辺部に配置されている。マザーガラス６０上には、各表示領域２０１及び各表示領域２０１から延在されて、ｘ軸方向に伸びる複数の直線状の走査線（図示せず）、ｙ軸方向に伸びる複数の直線状のデータ線（図示せず）が配置されており、各表示領域２０１の上辺部にデータ線の入力端子部、左辺部に走査線の入力端子部が位置するように配置された構造となっている。各表示領域２０１の走査線およびデータ線の入力端子部側の端部は、半導体パターン２０３上に位置しており、走査線およびデータ線の各端部と半導体パターン２０３とは互いに電気的に接続した状態となっている。そして、マザーガラス６０は、点線で示されるスクライブライン４１１に沿ってスクライブカッターなどにより切断され、個々のＴＦＴアレイ基板２００に分離される。
【００３５】
次に、ＴＦＴアレイ基板の表示領域中の画素構造、半導体パターンと走査線およびデータ線との接続構造について図３〜図５を用いて説明する。
【００３６】
図３に示すように、ＴＦＴアレイ基板の表示領域には、マトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６、走査線３（点線）及び容量線３ｂ（点線）が設けられている。データ線６は縦方向に延伸した形状に形成され、データ線６はコンタクトホール５ａを介してポリシリコン膜からなる半導体層１（左下がりの斜線部）のうち後述のソース領域１ｄに電気的に接続されており、データ線６はソース領域１ｄと接続される６ａ付近で、その幅が広くなるように形成されている。データ線６と同層で形成された導電層６ｂはコンタクトホール５ｂを介して半導体層１のうち後述のドレイン領域１ｅに電気的に接続しており、更に、導電層６ｂはコンタクトホール８を介して画素電極９ａと電気的接続されている。また、半導体層１のうちチャネル領域に対向するように走査線３が配置され、走査線３はゲート電極として機能している。本実施形態においては、半導体層１と走査線３とが重なり合う箇所は２カ所となっており、ダブルゲート構造となっている。尚、図面上、走査線３と半導体層１とが平面的に重なり合う部分、即ちゲート電極に対応する位置の半導体層は走査線によって隠れ、図示されていない。容量線３ｂは、走査線３に沿ってほぼ直線状に伸び、データ線６と交差する箇所からデータ線６に沿って突出した突出部を有し、この突出部にほぼ対応して半導体層の一部が配置されている。容量線３ｂは、画素電極９ａの一部と平面的に重なり合い、この領域で容量を形成し、更に、画素電極９ａと容量を形成している。半導体層１は、データ線６及び走査線３の下に延設されて、同じくデータ線６及び走査線３に沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、容量を形成している。
【００３７】
表示領域の周辺部には、半導体パターン２０３（図中、右下がりの斜線部）が設けられている。各走査線３の端部および各データ線６の端部は、半導体パターン２０３上に位置し、半導体パターン２０３と電気的に接続されており、走査線３、データ線６、半導体パターン２０３とは短絡された状態となっている。半導体パターン２０３のうち、走査線３と平行に配置される配線部分には、走査線３と同層でかつ平行に配置されたダミー走査線４１２が配置されている。半導体パターン２０３とダミー走査線４１２とはコンタクトホール２０５を介して電気的に接続され、ダミー走査線４１２とデータ線６の端子部とはコンタクトホール２０６を介して電気的に接続されている。また、半導体パターン２０３のうち、データ線６と平行に配置される配線部分は、コンタクトホール２０４を介して、走査線３の端部と電気的に接続される。
【００３８】
図４を用いて、走査線３と半導体パターン２０３との接続構造および表示領域中の断面構造について説明する。ＴＦＴアレイ基板２００は、ガラス基板６０上に酸化シリコンからなる下地膜１２、ポリシリコンからなる半導体層１、半導体パターン２０３が配置されている。半導体層１、半導体パターン２０３上には、ゲート絶縁膜２が配置されている。ゲート絶縁膜２上には、アルミニウムからなる走査線３、走査線の一部であるゲート電極３ａ、容量線３ｂが配置されている。走査線３の端部は配線パターン２０３上に位置しており、ゲート絶縁膜２に形成されるコンタクトホール２０４により、走査線３の端部と半導体パターン２０３とは電気的に接続されている。そして、走査線３、ゲート電極３ａ及び容量線３ｂを覆うように層間絶縁膜４が配置されている。層間絶縁膜４上には、同層で形成されたデータ線６、、導電層６ｂが配置されている。データ線６は、ゲート絶縁膜２及び層間絶縁膜４に形成されたコンタクトホール５ａにより後述で説明する半導体層１のソース領域と電気的に接続され、導電層６ｂは、層間絶縁膜４に形成されたコンタクトホール５ｂにより、後述で説明する半導体層１のドレイン領域と電気的に接続される。更に、データ線６、導電層６ｂを覆って層間絶縁膜７が配置される。層間絶縁膜７に形成されたコンタクトホール８により導電層６ｂは層間絶縁膜７上に配置されるＩＴＯ（Indium Tin Oxide）膜からなる画素電極９ａと電気的に接続している。最後に、画素電極９ａを覆って、ポリイミドからなる配向膜１６が配置される。そして、必要に応じ、点線で示されるスクライブライン４１１に沿って基板を切断することにより、走査線３と半導体パターン２０３とを電気的に切断し、切断された部分の走査線３の端部領域を、外部からの信号を供給するための入力端子部として用いる。ここで、表示領域中のＴＦＴの半導体層１は、ＬＤＤ（lightly doped drain）構造を有していてもよい。
【００３９】
次に、図５を用いて、データ線６と半導体パターン２０３との接続構造について説明する。ＴＦＴアレイ基板２００は、ガラス基板６０上に酸化シリコンからなる下地膜１２、ポリシリコンからなる半導体層１、半導体パターン２０３が配置されている。半導体層１、半導体パターン２０３上には、ゲート絶縁膜２が配置されている。ゲート絶縁膜２上には、アルミニウムからなる走査線（図示せず）、走査線の一部であるゲート電極（図示せず）、容量線（図示せず）、ダミー走査線４１２が配置されている。ダミー走査線４１２と半導体パターン２０３とは、ゲート絶縁膜２に形成されたコンタクトホール２０５により電気的に接続されている。さらに、走査線、ゲート電極、容量線、ダミー走査線４１２を覆うように層間絶縁膜４が形成されている。層間絶縁膜４上に形成されるデータ線６の端部は、層間絶縁膜４に形成されるコンタクトホール２０４により、ダミー走査線４１２と電気的に接続されている。データ線６上には、層間絶縁膜７、画素電極（図示せず）、配向膜１６が順次積層されている。
尚、コンタクト孔２０５または２０６を介して直接半導体パターン２０３に電気的接続を取っても良い。
【００４０】
次に、ＴＦＴアレイ基板を４枚取ることができる図２に示す多面付け半導体基板４１０の製造方法について、図６〜図１１を用いて説明する。なお、図６〜図１１には、図４および図５に対応する断面図を図示している。
【００４１】
まず、図６（ａ）に示すように、ガラス基板６０上に、ＰＥ（plasma enhanced）ＣＶＤ法またはＥＣＲ（electron cyclotron resonance）ＣＶＤ法により、下地膜１２として、シリコン酸化膜（ＳｉＯ2膜）を２００〜５００ｎｍ程度の厚みで形成する。この下地膜は、ガラス基板６０表面の汚れやガラス基板中に含まれる不純物等がＴＦＴ３０の特性の劣化を引き起こすことを防止する機能を有する。
【００４２】
次に、図６（ｂ）に示すように、ＰＥＣＶＤ法またはＬＰ（low pressure）ＣＶＤ法により、下地膜上にａ−Ｓｉ膜４０１ａを３０〜１００ｎｍ程度の厚みで積層する。
【００４３】
次に、図６（ｃ）に示すように、ａ−Ｓｉ膜にＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３００〜６００ｍＪ／ｃｍ2照射することにより、ａ−Ｓｉ膜を結晶化させ、ｐ−Ｓｉ膜４０１ｂを得る。エキシマレーザ光の照射強度、照射時間などはａ−Ｓｉ膜の膜厚、膜質などにより適宜調整する。本実施形態においては、レーザアニールにより低温で、ポリシリコン層を得ることができるため、基板としてシリコン基板よりも安価なガラス基板を採用することができる。
【００４４】
次に、図６（ｄ）に示すように、表示領域のＴＦＴの半導体層に相当する形状を有し、かつ半導体パターンに相当する形状を有するフォトレジスト膜４０２を形成する。
【００４５】
次に、図６（ｅ）に示すように、フォトレジスト膜４０２をマスクとして、ｐ−Ｓｉ膜４０１ｂを塩素系ガスを用いてＲＩＥ(reactive ion etching)により、エッチングし、表示領域中の半導体層１、表示領域を囲む形状の半導体パターン２０３を形成する。尚、ＲＩＥのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。
【００４６】
次に図６（ｆ）に示すように、フォトレジスト膜４０２を剥離後、図６（ｇ）に示すように、ＰＥＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）と酸素ガスとの混合ガスを原料ガスとして、５０〜１２０ｎｍの膜厚の第１の絶縁膜であるゲート絶縁膜２を形成する。ここで、原料ガスとしては、ＳｉＨ4と酸素ガスとを用いても良い。
【００４７】
次に図７（ａ）に示すように、表示領域の半導体層１のうち容量電極として機能する領域１ｆ及び半導体パターン２０３に対応する領域が除去された形状のフォトレジスト膜４０３を形成する。そして、このフォトレジスト膜４０３をマスクにし、イオン注入法により、不純物としてリンイオンを５×１０14〜１０16個／ｃｍ2のドーズ量にて、半導体層１及び半導体パターン２０３に注入し、容量電極１ｆ、半導体パターン２０３を形成する。注入後、フォトレジスト膜４０３を剥離する。
【００４８】
次に、図７（ｂ）に示すように、ゲート絶縁膜２上にフォトレジスト膜４０４を形成する。これをマスクとして、ゲート絶縁膜２をエッチングし、半導体パターン２０３と後に形成する走査線の端部とが短絡するためのコンタクトホール２０４、半導体パターン２０３と後に形成するダミー走査線とが短絡するためのコンタクトホール２０５を形成する。この後、フォトレジスト膜４０４を除去し、図７（ｃ）に示すように、半導体パターン２０３に対応したゲート絶縁膜２に、後に形成される配線の数分のコンタクトホール２０４、２０５が形成される。
【００４９】
次に、図７（ｄ）に示すように、ゲート絶縁膜２上に、ＰＶＤ（physical vapor deposition）法により、２００〜６００ｎｍの膜厚、ここでは４００ｎｍのアルミニウム膜４０５を形成する。さらに、アルミニウム膜４０５上に、走査線、ゲート電極、容量線、ダミー走査線に相当する形状のフォトレジスト膜４０６を形成する。これをマスクとして、図７（ｅ）に示すように、弗素系または塩素系ガスを用いて、ＲＩＥ法によりアルミニウム膜４０５をエッチングする。エッチング後、フォトレジスト膜４０６を剥離して、図７（ｆ）に示すように、アルミニウムからなる走査線３、容量線３ｂ、ダミー走査線４１２を得る。走査線３の端部はコンタクトホール２０４を介して半導体パターン２０３と電気的に接続され、ダミー走査線４１２はコンタクトホール２０５を介して半導体パターン２０３と電気的に接続される。複数の走査線３はコンタクトホール２０４を介して半導体パターン２０３に一括して短絡されるため、走査線形成工程以降の製造工程中に静電気が生じても、半導体パターン及びこれを介して複数の走査線３に静電気が分散されるため、基板上に局部的に帯電することがなく、静電気による配線間短絡、断線の発生を防止することができる。また、本工程により上述のような帯電防止構造が形成されるのと同時に、ゲート絶縁膜を介してゲート電極が配置される構造のスイッチング素子が完成されるので、本工程及び後の製造工程中における静電気によるスイッチング素子破壊、特性変動を防止することができる。
【００５０】
次に、図８（ａ）に示すように、走査線３、ゲート電極３ａ、容量線３ｂをマスクとして、半導体層１に５×１０14〜１０16個／ｃｍ2のリンイオンをイオン注入法により注入する。これにより、図８（ｂ）に示すように、ゲート電極３ａに対して自己整合したチャネル領域１ａ、このチャネル領域１ａを挟むように配置される低濃度ソース領域（図示せず）、低濃度ドレイン領域１ｃ、更にこれらの低濃度領域を挟むように配置される高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅとを有するＮチャネル型ＴＦＴに対応するＬＤＤ構造の半導体層１を得る。ここで、高濃度領域１ｄ、１ｅは、図７（ａ）に示されるイオン注入工程、図８（ａ）に示されるイオン注入工程の計２回のイオン注入工程により形成され、低濃度領域は、図８（ａ）に示されるイオン注入工程により形成される。
【００５１】
次に図８（ｃ）に示すように、走査線３、容量線３ｂ、ダミー走査線４１２を覆うように、ＰＥＣＶＤ法により、原料ガスとしてＴＥＯＳとオゾンガスを用いて、１５００ｎｍの厚みのＳｉＯ2からなる層間絶縁膜４を形成する。この後、不純物イオンを活性化させるため、４００℃の温度条件で活性化加熱処理（活性化アニール処理）を行う。
【００５２】
次に、図８（ｄ）に示すように、表示領域のＴＦＴの高濃度ソース領域、高濃度ドレイン領域と、後に形成されるデータ線６、導電層６ｂとを接続するためのコンタクトホール、ダミー走査線４１２と後に形成されるデータ線とを接続するためのコンタクトホールに相当する部分が除去されてパターニングされたフォトレジスト膜４０７を形成する。
【００５３】
次に、図９（ａ）に示すように、フォトレジスト膜４０７をマスクとして層間絶縁膜４をエッチングして、コンタクトホール５ａ、５ｂ、２０６を形成する。その後、フォトレジスト膜４０７を剥離して、図９（ｂ）の構造を得る。
【００５４】
次に、図９（ｃ）に示すように、層間絶縁膜４上に、ＰＶＤ法により３００〜１０００ｎｍの膜厚のアルミニウム・チタニウム多層膜４０８を形成する。更に、図９（ｄ）に示すように、アルミニウム・チタニウム多層膜４０８上に、データ線、ソース、ドレインに相当する箇所が除去された形状のフォトレジスト膜４０９を形成する。
【００５５】
次に、図１０（ａ）に示すように、フォトレジスト膜４０９をマスクとしてアルミニウム・チタニウム膜４０８を塩素系ガスを用いてＲＩＥ法によりエッチング後、フォトレジスト膜４１１を剥離する。これにより、図１０（ｂ）に示すように、データ線６、ＴＦＴの半導体層の高濃度ソース領域１ｄに電気的に接続し、データ線６、高濃度ドレイン領域１ｅに電気的に接続した導電層６ｂを得る。データ線６の端部は、コンタクトホール２０６を介してダミー走査線４１２と電気的に接続され、半導体パターン２０３とデータ線６とはダミー走査線４１２を介して短絡した構成となっている。本実施形態においては、ダミー走査線４１２を形成したが、ダミー走査線４１２を形成せずにデータ線と半導体パターンとを短絡させる構造としても良い。本工程により、走査線、データ線、半導体パターンは短絡した状態となり、後の製造工程中に生じる静電気による配線間短絡、断線及びＴＦＴの破壊、特性変動を防止することができる。
【００５６】
次に図１０（ｃ）に示すように、データ線、導電層、データ線を覆って層間絶縁膜７をＴＥＯＳと酸素ガスとの混合ガスを原料ガスとしてＰＥＣＶＤ法により形成する。ここで、層間絶縁膜７の成膜方法としては、常圧ＣＶＤ法を用いてもよく、また、原料ガスとして、ＴＥＯＳとオゾンガスの混合ガス、またはＳｉＨ4と酸素ガスの混合ガスを用いてもよい。また、無機膜だけでなく、アクリル系などの有機膜を用いることもでき、この場合、無機膜と比較して膜厚の厚い膜を得やすいため、平坦化膜としても用いることができる。
【００５７】
次に図１０（ｄ）に示すように、層間絶縁膜７上に、導電層６ｂと後に形成する画素電極とを接続するコンタクトホールに対応した箇所が除去されたフォトレジスト膜４１４を形成する。その後、図１１（ａ）に示すように、フォトレジスト膜４１４をマスクとして層間絶縁膜７をＲＩＥ法またはウエットエッチング法などによりエッチングし、フォトレジスト膜４１４を剥離して、図１１（ｂ）に示すように、コンタクトホール８を有する層間絶縁膜７を得る。
【００５８】
次に、図１１（ｃ）に示すように、層間絶縁膜７上に、スパッタ法により５０〜２００ｎｍ程度の厚みのＩＴＯ膜４１６を成膜する。その後、図１１（ｄ）に示すように、ＩＴＯ膜４１６上に画素電極形状に対応したフォトレジスト膜４１７を形成し、これをマスクとしてＩＴＯ膜４１６を、王水系またはＨＢｒにてウエットエッチングするか、またはＣＨ4またはＨＩ等のガスを用いてＲＩＥ法によるドライエッチングをすることにより、図１１（ｅ）に示すように、画素電極９ａを得る。
【００５９】
その後、画素電極９ａを覆い、複数の表示領域が多面付けされた多面付け半導体基板を得る。
【００６０】
上述の製造工程においては、配線及びスイッチング素子が形成される前に、半導体パターンが形成されるため、配線形成以降またはスイッチング素子形成以降のＴＦＴアレイ基板の製造工程において静電気が発生しても、この静電気は複数の配線を一括して短絡させる半導体パターン及び配線に分散されるため、基板に局部的に帯電することがなく、配線間短絡、断線やスイッチング素子の破壊、特性変動を防止することができる。
【００６１】
この後、多面付け半導体基板４１０は、図２に示すようスクライブライン４１１に沿って切断され、半導体パターン２０３と表示領域２００とは分離され、４個のＴＦＴアレイ基板２００が形成される。そして、このＴＦＴアレイ基板と対向基板とを対向配置し、両基板間に液晶を挟持させて液晶パネルを組み立てる。この液晶パネルの各配線はその端部が入力端子となり、駆動回路と接続され、液晶装置が製造される。
【００６２】
本実施形態において、半導体パターンは１０ｋΩ/sq.以下の抵抗であることが望ましい。
【００６３】
本実施形態では、液晶パネル組立時に、半導体パターンが除去された状態のＴＦＴアレイ基板を用いたが、半導体パターンを残した状態のＴＦＴアレイ基板を用いても良い。液晶パネル組立時に半導体パターンを残しておくことにより、組立時に静電気が発生しても、配線間短絡、断線やスイッチング素子破壊、特性変動が生じず、高品質の液晶装置を得ることができる。この場合、組立後、スクライブカットにより半導体パターンが配置された基板を切り落とすなどして、各配線を短絡させている半導体パターンと配線とを電気的に切断すれば良い。
【００６４】
また、本実施形態では、多面付け半導体基板の状態で、複数のＴＦＴアレイ基板の配線は、１つの共通の半導体パターンに接続しているが、各ＴＦＴアレイ基板毎に半導体パターンを設けても良く、例えば各ＴＦＴアレイ基板毎に表示領域を囲むようにリング状の半導体パターンを形成しても良い。
【００６５】
また、本実施形態では、１枚のガラス基板に多面付けした半導体基板を例にあげたが、１枚のガラス基板に１面のみを形成した半導体基板を用いても良い。
【００６６】
また、本実施形態においては、表示領域を有するＴＦＴアレイ基板と駆動回路が配置される駆動回路基板とは、別基板にて形成されているが、図１２に示すように、表示領域と駆動回路とが同一基板に形成された駆動回路一体型の電気光学装置にも本発明を適用できる。
【００６７】
この場合、図１２に示すようにＴＦＴアレイ基板２００は、ガラス基板６０上に、表示領域２０１が配置され、データ線駆動回路１０１及び外部回路接続端子１０２が基板６０の一辺に沿って設けられ、走査線駆動回路１０４が、この一辺に隣接する二辺に沿って設けられた構成となっている。ここで、表示領域２０１中に配置される走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良い。更にＴＦＴアレイ基板２００の残る一辺には、表示領域の両側に設けれた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。実装端子１０２は、データ線駆動回路１０１及び走査線駆動回路１０４と配線１０３により電気的に接続され、外部からの信号の入力端子部として機能する。更に、外部回路接続端子１０２からは、実装端子１０２と電気的に接続して延伸部１０４が延在しており、延伸部１０４は、半導体パターン２０３により一括して短絡された状態となっている。ここで、延伸部１０４は配線１０３の端部に相当する。そして、必要に応じて、スクライブライン４１１に沿って基板６０を切断するなどして、半導体パターン２０３と配線１０２との電気的接続を切断する。このような構造とすることにより、ＴＦＴアレイ基板の表示領域及び駆動回路が配置された領域において、ＴＦＴアレイ基板の製造工程中や液晶パネル組立工程中に発生する静電気による配線間短絡、断線及びＴＦＴ破壊、特性変動を防止することができることはいうまでもない。
【００６８】
また、本実施形態の構造に加えて、走査線及びデータ線と同層で形成するショートリングを設けても良く、これにより静電気による配線間短絡、断線やスイッチング素子破壊の発生をより一層防止することができる。この場合、ショートリングは例えば表示領域を囲み、かつリング状に形成された半導体パターンの内側に配置される。ショートリングは、ＴＦＴアレイ基板形成後に、各配線を絶縁するために、各配線間をつなぐ部分をレーザなどにより電気的に切断される。このショートリングの切断時に、半導体パターンと配線との電気的な切断をあわせて行っても良い。
【図面の簡単な説明】
【図１】実施形態の液晶装置における表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】ＴＦＴアレイ基板が多面付けされた半導体基板の平面図である。
【図３】図２の円Ａに囲まれた領域のＴＦＴアレイ基板の拡大平面図である。
【図４】図３の線Ｂ−Ｂ’で切断したときの断面図である。
【図５】図３の線Ｃ−Ｃ’で切断したときの断面図である。
【図６】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その１）である。
【図７】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その２）である。
【図８】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その３）である。
【図９】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その４）である。
【図１０】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その５）である。
【図１１】実施形態の液晶装置のＴＦＴアレイ基板の製造プロセスを順を追って示す工程図（その６）である。
【図１２】駆動回路一体型用のＴＦＴアレイ基板に本発明を適用した場合の平面図である。
【符号の説明】
１…半導体層
３…走査線
６…データ線
３０…ＴＦＴ
６０…基板
２００…ＴＦＴアレイ基板
２０３…半導体パターン
２０４、２０５、２０６…コンタクトホール
４００…液晶装置
４１０…多面付き半導体基板
４１１…スクライブライン
Claims (7)
- 表示領域に配置され、半導体層と、前記半導体層にゲート絶縁膜を介して対向配置されたゲート電極を含む走査線を有する薄膜トランジスタと、
前記表示領域の周辺に位置する前記走査線と重なり、前記薄膜トランジスタの前記半導体層と同一材料で形成され、前記ゲート絶縁膜に形成したコンタクトホールを介して前記走査線と電気的に接続される半導体パターンと、
を有することを特徴とする半導体基板。 - 表示領域に配置され、半導体層と、前記半導体層上にゲート絶縁膜を介して対向配置されたゲート電極を有する薄膜トランジスタと、
前記薄膜トランジスタ上に配置された絶縁膜と、
前記絶縁膜を介して前記薄膜トランジスタと電気的に接続されたデータ線と、
前記表示領域の周辺に位置する前記データ線と重なり、前記薄膜トランジスタの前記半導体層と同一材料で形成された半導体パターンと、
前記半導体パターンと重なり、前記データ線と前記半導体パターンとをコンタクトホールを介して電気的に接続する、前記前記薄膜トランジスタの前記ゲート電極と同一材料で形成された導電膜と、
を有することを特徴とする半導体基板。 - 前記データ線と交差して配置される走査線を有し、前記半導体パターンは、前記表示領域の周辺に位置する前記走査線と重なり、前記走査線と前記半導体パターンは電気的に接続されることを特徴とする請求項２に記載の半導体基板。
- 請求項１ないし請求項３のいずれか一項に記載の半導体基板を有する電気光学装置。
- 基板上に、半導体層を有する複数のトランジスタが配置された表示領域を有する電気光学装置の製造方法において、
前記基板上に、前記半導体層と、前記表示領域の周囲に前記半導体層と同層からなる半導体パターンとを形成する工程と、
前記半導体層及び前記半導体パターン上にゲート絶縁膜を形成する工程と、
前記半導体パターン上の前記ゲート絶縁膜にコンタクトホールを形成する工程と、
前記半導体パターン上に、前記コンタクトホールを介して前記半導体パターンに電気的に接続される走査線を形成する工程と、
を有することを特徴とする電気光学装置の製造方法。 - 基板上に、半導体層を有する複数のトランジスタが配置された表示領域を有する電気光学装置の製造方法において、
前記基板上に、前記半導体層と、前記表示領域の周囲に前記半導体層と同層からなる半導体パターンとを形成する工程と、
前記半導体層及び前記半導体パターン上にゲート絶縁膜を形成する工程と、
前記半導体パターン上の前記ゲート絶縁膜にコンタクトホールを形成する工程と、
前記半導体層上に前記ゲート絶縁膜を介してゲート電極及び、前記半導体パターン上に、前記コンタクトホールを介して前記半導体パターンに電気的に接続される導電膜を形成する工程と、
前記ゲート電極及び前記導電膜上に絶縁膜を形成する工程と、
前記薄膜トランジスタに電気的に接続されると共に、前記表示領域の周囲で前記導電膜にコンタクトホールを介して電気的に接続されるデータ線を形成する工程と、
を有することを特徴とする電気光学装置の製造方法。 - 前記ゲート電極と同一膜で形成され、前記表示領域の周囲でコンタクトホールを介して前記半導体パターンに電気的に接続される走査線を形成する工程を有することを特徴とする請求項６に記載の電気光学装置の製造方法。
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