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KR101059024B1 - 표시 장치 - Google Patents

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KR101059024B1
KR101059024B1 KR1020090072079A KR20090072079A KR101059024B1 KR 101059024 B1 KR101059024 B1 KR 101059024B1 KR 1020090072079 A KR1020090072079 A KR 1020090072079A KR 20090072079 A KR20090072079 A KR 20090072079A KR 101059024 B1 KR101059024 B1 KR 101059024B1
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KR
South Korea
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thin film
film transistor
region
semiconductor layer
display device
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KR1020090072079A
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다께시 노다
도시오 미야자와
다꾸오 가이또
다꾸미 시가끼
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가부시키가이샤 히타치 디스프레이즈
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Publication date
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Abstract

본 발명의 목적은, 오프 전류의 저감을 도모한 박막 트랜지스터의 사이즈를 작게 구성할 수 있는 표시 장치의 제공을 하는 것이다. 본 발명은, 기판에 박막 트랜지스터가 형성되어 있는 표시 장치로서, 상기 박막 트랜지스터는, 그 반도체층에 대해 게이트 절연막을 개재하여 게이트 전극이 배치되어 형성되어 있음과 함께, 상기 반도체층의 구분된 각 영역을 각각의 반도체층으로 하는 적어도 제1 박막 트랜지스터와 제2 박막 트랜지스터로 구성되고, 상기 반도체층에서 상기 제1 박막 트랜지스터의 드레인 영역 및 소스 영역 중 한쪽의 영역과 상기 제2 박막 트랜지스터의 드레인 영역 및 소스 영역 중 다른 쪽의 영역을 공통으로 하는 공통 영역을 구비하고, 제1 박막 트랜지스터 및 제2 박막 트랜지스터는, 각각, 그들 반도체층에서, 채널 영역과 상기 드레인 영역 사이, 및 채널 영역과 상기 소스 영역 사이에, 각각 상기 드레인 영역 및 상기 소스 영역보다도 불순물 농도가 낮은 LDD 영역을 구비하고, 상기 게이트 전극은, 상기 반도체층의 상기 공통 영역에 걸쳐, 적어도, 상기 제1 박막 트랜지스터의 상기 채널 영역 및 상기 각 LDD 영역, 및 상기 제2 박막 트랜지스터의 상기 채널 영역 및 상기 각 LDD 영역에 대향하도록 형성되어 있다.
화소 전극, 쓰루홀, 박막 트랜지스터, 소스 전극, 드레인 전극

Description

표시 장치{DISPLAY DEVICE}
본 출원은 2008년 8월 6일자로 출원된 일본 특허 출원 번호 제2008-202525호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은 표시 장치에 관한 것으로, 특히 기판에 박막 트랜지스터가 형성되어 있는 표시 장치에 관한 것이다.
예를 들면 액티브 매트릭스형의 액정 표시 장치는, 그 기판의 각 화소의 영역에 스위칭 소자로 이루어지는 박막 트랜지스터가 형성되어 있다.
이 경우, 박막 트랜지스터는, 그 반도체층에 대해 기판측에 게이트 절연막을 개재하여 게이트 전극이 배치된, 소위 보텀 게이트형으로서 구성하는 것이 바람직한 것으로 된다. 게이트 전극이 차광막으로서 기능하고, 백라이트로부터의 광이 반도체층에 조사되는 것을 방지할 수 있어, 광 리크 전류의 발생이 적은 박막 트랜지스터를 구성할 수 있기 때문이다.
그리고, 이와 같은 보텀 게이트형의 박막 트랜지스터로서, 반도체층의 구분된 각 영역을 각각의 반도체층으로 하는 복수의 박막 트랜지스터로 구성하는 소위 멀티 게이트 구조라고 불리는 것도 이용되기에 이르렀다. 이와 같은 멀티 게이트 구조의 박막 트랜지스터는 예를 들면 드레인 영역과 채널 영역간의 전계 집중의 완화에 의한 오프 전류의 저감이 도모되도록 되기 때문이다.
또한, 이와 같은 구성에 있어서, 각 박막 트랜지스터의 반도체층에서, 채널 영역과 드레인 영역 사이, 및 채널 영역과 소스 영역 사이에, 각각 상기 드레인 영역 및 상기 소스 영역보다도 불순물 농도가 낮은 LDD(Lightly Doped Drain) 영역을 구비한 구성으로 되어 있는 것이 통상이다. LDD 영역은, 반도체층 내의 드레인 영역과 채널 영역 사이에서 생기기 쉬운 전계 집중을 완화할 수 있어, 보텀 게이트형의 박막 트랜지스터에서, 제조 공수를 증대시키지 않고, 용이하게 형성하기 쉽기 때문이다.
도 8은, 표시 장치에 형성되는 전술한 박막 트랜지스터의 구성을 도시하는 단면도이다. 도 8 중, 박막 트랜지스터 TFT는, 반도체층 PS의 구분된 각 영역을 각각의 반도체층으로 하는 제1 박막 트랜지스터 TFT1과 제2 박막 트랜지스터 TFT2로 구성되어 있다. 이 경우, 상기 반도체층 PS의 거의 중앙부에서 제1 박막 트랜지스터 TFT1의 소스 영역 SD와 제2 박막 트랜지스터 TFT2의 드레인 영역 DD를 공통으로 하는 공통 영역 CMD를 구비하도록 되어 있다. 또한, 상기 반도체층 PS에 대해 기판 SUB1측에 게이트 절연막 GI를 개재하여, 제1 박막 트랜지스터 TFT1의 게이트 전극(도면 중 GT1로 나타냄), 및 제2 박막 트랜지스터 TFT2의 게이트 전극(도면 중 GT2로 나타냄)이, 각각, 서로 물리적으로 분리되어 형성되어 있다(전기적으로는 서로 접속되어 있다). 도 8 중, 참조 부호 DD는 드레인 영역, 참조 부호 SD는 소스 영역, 참조 부호 LD는 LDD 영역을 나타내고 있다. 또한, 도 8에 도시한 구성에 대해서는, 여기서는, 전술한 범위 내의 설명에 그친다. 후에, 도 8과 대응하여 묘화한 도 1의 구성의 설명 시에 상세하게 설명하기 때문이다.
그러나, 전술한 구성으로 이루어지는 박막 트랜지스터 TFT는, 제1 박막 트랜지스터 TFT1의 소스 영역 SD와 제2 박막 트랜지스터 TFT2의 드레인 영역 DD를 공통으로 하는 공통 영역 CMD의 폭을 최소로 하고자 하는 경우에서도, 그 치수 Lp는 약 5㎛로 하지 않으면 안되었다.
그 이유는, 제조 시에서, 포토리소그래피 기술에서의 포토레지스트의 최소 현상 치수(예를 들면 3㎛) 외에, 게이트 전극 GT1, GT2의 가공 치수 변동(예를 들면 0.5㎛), 그 현상 치수 변동(예를 들면 0.5㎛), 및 게이트 전극 GT1, GT2와 반도체층 PS의 채널 영역 형성을 위한 마스크의 오정렬(예를 들면 1㎛)이 고려되지 않으면 안되기 때문이다.
이 때문에, 전술한 구성으로 이루어지는 박막 트랜지스터 TFT는, 그 사이즈를 작게 하고자 하여도 한계를 발생시키고 있었다.
본 발명의 목적은, 오프 전류의 저감을 도모한 보텀 게이트형의 박막 트랜지스터의 사이즈를 작게 구성할 수 있는 표시 장치를 제공하는 것에 있다.
본 발명의 표시 장치에서는, 제1 박막 트랜지스터 TFT1의 게이트 전극과 제2 박막 트랜지스터 TFT2의 게이트 전극을 각각 물리적으로 분리시키지 않고, 서로 접 속시킨 일체의 것으로서 구성함으로써, 포토리소그래피 기술에서의 포토레지스트의 최소 현상 치수만을 고려하여 박막 트랜지스터를 제조할 수 있도록 한 것이다.
본 발명의 구성은, 예를 들면, 이하와 같은 것으로 할 수 있다.
(1) 본 발명의 표시 장치는, 기판에 박막 트랜지스터가 형성되어 있는 표시 장치로서,
상기 박막 트랜지스터는, 상기 박막 트랜지스터의 반도체층에 대해 게이트 절연막을 개재하여 게이트 전극이 배치되어 형성되어 있음과 함께,
상기 반도체층의 구분된 각 영역을 각각의 반도체층으로 하는 적어도 제1 박막 트랜지스터와 제2 박막 트랜지스터로 구성되고,
상기 반도체층에서 상기 제1 박막 트랜지스터의 드레인 영역 및 소스 영역 중 한쪽의 영역과 상기 제2 박막 트랜지스터의 드레인 영역 및 소스 영역 중 다른 쪽의 영역을 공통으로 하는 공통 영역을 구비하고,
제1 박막 트랜지스터 및 제2 박막 트랜지스터는, 각각, 상기 제1 박막 트랜지스터의 반도체층 및 상기 제2 박막 트랜지스터의 반도체층에서, 채널 영역과 상기 드레인 영역 사이, 및 채널 영역과 상기 소스 영역 사이에, 각각 상기 드레인 영역 및 상기 소스 영역보다도 불순물 농도가 낮은 LDD 영역을 구비하고,
상기 게이트 전극은, 상기 반도체층의 상기 공통 영역에 걸쳐, 적어도, 상기 제1 박막 트랜지스터의 상기 채널 영역 및 상기 각 LDD 영역, 및 상기 제2 박막 트랜지스터의 상기 채널 영역 및 상기 각 LDD 영역에 대향하도록 형성되어 있는 것을 특징으로 한다.
(2) 본 발명의 표시 장치는, (1)에서, 상기 반도체층은 폴리실리콘에 의해 형성되어 있는 것을 특징으로 한다.
(3) 본 발명의 표시 장치는, (1)에서, 상기 박막 트랜지스터는, 상기 박막 트랜지스터의 반도체층에 대해 기판측에 게이트 절연막을 개재하여 게이트 전극이 배치되어 형성되어 있는 것을 특징으로 한다.
(4) 본 발명의 표시 장치는, (1)에서, 평면적으로 보아, 상기 반도체층의 영역 내에, 상기 드레인 영역, 상기 소스 영역, 상기 공통 영역은, 각각 섬 형상으로 형성되고, 상기 LDD 영역은, 상기 드레인 영역, 상기 소스 영역, 상기 공통 영역의 주위를 둘러싸서 형성되어 있는 것을 특징으로 한다.
(5) 본 발명의 표시 장치는, (1)에서, 상기 박막 트랜지스터는, 각 화소 내에 형성되어 있는 것을 특징으로 한다.
(6) 본 발명의 표시 장치는, (1)에서, 상기 박막 트랜지스터는, 주사 신호 구동 회로 내에 형성되어 있는 것을 특징으로 한다.
(7) 본 발명의 표시 장치는, (1)에서, 상기 박막 트랜지스터는, RGB 스위칭 회로 내에 형성되어 있는 것을 특징으로 한다.
(8) 본 발명의 표시 장치는, (1)에서, 표시 장치는 액정 표시 장치인 것을 특징으로 한다.
또한, 상기한 구성은 어디까지나 일례이며, 본 발명은 기술 사상을 일탈하지 않는 범위 내에서 적절하게 변경이 가능하다. 또한, 상기한 구성 이외의 본 발명의 구성의 예는, 본원 명세서 전체의 기재 또는 도면으로부터 명백하게 된다.
이와 같이 구성한 표시 장치는, 오프 전류의 저감을 도모한 박막 트랜지스터의 사이즈를 작게 구성할 수 있도록 할 수 있다.
본 발명의 그 밖의 효과에 대해서는, 명세서 전체의 기재로부터 명백하게 된다.
본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 각 도면 및 각 실시예에서, 동일 또는 유사한 구성 요소에는 동일한 부호를 붙이고, 설명을 생략한다.
<실시예 1>
(표시 장치의 전체 구성)
도 2는, 본 발명에 따른 표시 장치의 실시예 1을 나타내는 평면도이다. 도 2는, 예를 들면 휴대 전화기에 내장되는 액정 표시 장치의 전체 구성을 도시하고 있다.
도 2에서, 액정 표시 장치는, 예를 들면 글래스로 이루어지는 사각 형상의 기판 SUB1 및 기판 SUB2에 의해 외위기를 구성하도록 되어 있다. 기판 SUB1과 기판 SUB2 사이에는 액정(도시 생략)이 협지되고, 이 액정은 기판 SUB1과 기판 SUB2를 고정하는 시일재 SL에 의해 봉입되어 있다. 시일재 SL에 의해 액정이 봉입된 영역은, 그 약간의 주변을 제외한 중앙부에서 액정 표시 영역 AR을 구성하도록 되어 있다. 이 액정 표시 영역 AR은 복수의 화소가 매트릭스 형상으로 배치된 영역 으로 되어 있다.
기판 SUB1의 하측변부는, 기판 SUB2로부터 노출되는 부분을 갖고, 이 부분에는 외부로부터 신호를 입력시키는 플렉시블 기판 FPC의 일단이 접속되도록 되어 있다. 또한, 기판 SUB1 상에서, 플렉시블 기판 FPC와 기판 SUB2 사이의 영역에는 칩으로 이루어지는 반도체 장치 SCN이 탑재되어 있다. 이 반도체 장치 SCN은, 기판 SUB1의 면에 형성된 배선 WL을 통하여 플렉시블 기판 FPC로부터의 각 신호가 입력되도록 되어 있다.
또한, 시일재 SL과 액정 표시 영역 AR 사이의 영역으로서, 액정 표시 영역 A의 예를 들면 좌측의 영역에는 주사 신호 구동 회로 V, 하측의 영역에는 RGB 스위칭 회로 RGBS가 형성되어 있다. 이들 주사 신호 구동 회로 V 및 RGB 스위칭 회로 RGBS에는 반도체 장치 SCN으로부터 신호가 공급되도록 되어 있다. 주사 신호 구동 회로 V는 후술하는 복수의 게이트 신호선 GL에 주사 신호를 순차적으로 공급하기 위한 회로로 이루어지고, RGB 스위칭 회로 RGBS는 후술하는 복수의 드레인 신호선 DL에 공급하는 영상 신호를 적색용, 녹색용, 및 청색용마다 시계열적으로 절환하는 회로로 되어 있다.
여기서, 주사 신호 구동 회로 V 및 RGB 스위칭 회로 RGBS는, 액정 표시 영역 AR 내의 화소의 형성과 병행하여 기판 SUB1 상에 형성되는 회로이며, 각각 복수의 박막 트랜지스터(도시 생략)를 구비하여 구성되도록 되어 있다.
액정 표시 영역 AR에는, 게이트 신호선 GL, 및 드레인 신호선 DL이 형성되어 있다. 게이트 신호선 GL은, 도면 중 x 방향으로 연장되고 y 방향으로 병설되고, 그들의 좌측단은, 주사 신호 구동 회로 V에 접속되어 있다. 드레인 신호선 DL은, 도면 중 y 방향으로 연장되고 x 방향으로 병설되고, 그들의 하단은, RGB 스위칭 회로 RGBS에 접속되어 있다.
인접하는 한 쌍의 게이트 신호선 GL과 인접하는 한 쌍의 드레인 신호선 DL로 둘러싸여지는 영역(예를 들면 도면 중 점선 타원 틀 내)은 화소 PIX의 영역에 상당하도록 되어 있다. 화소 PIX는, 도면 중 실선 타원 틀 A 내에서의 등가 회로도에 도시한 바와 같이, 게이트 신호선 GL로부터의 주사 신호에 의해 온되는 박막 트랜지스터 TFT와, 이 온된 박막 트랜지스터 TFT를 통하여 드레인 신호선 DL로부터의 영상 신호가 공급되는 화소 전극 PX를 구비하여 구성되어 있다.
또한, 화소 전극 PX는, 기판 SUB1과 액정을 개재하여 대향되는 기판 SUB2의 상기 액정측의 면에서 각 화소에 공통으로 형성되는 대향 전극(도시 생략) 사이에 전압차에 따른 전계를 발생시키도록 되어 있고, 액정은 이 전계에 의해 구동되도록 되어 있다.
도 2에서는, 휴대 전화기에 내장되는 액정 표시 장치를 예로 들어 설명하였지만, 본 발명은, 이 종류의 액정 표시 장치에 한정되는 것은 아니다.
또한, 도 2에 도시한 화소는, 소위 종전계 방식이라 불리는 구성에 대해서 도시한 것이지만, 이에 한정되는 것이 아니라, 예를 들면 횡전계 방식이라 불리는 화소에서도 적용할 수 있다.
(화소 및 박막 트랜지스터의 구성)
도 3a는, 화소 PIX의 구체적인 구성의 평면도를 도시하고, 박막 트랜지스터 TFT의 형성 영역(점선 틀 α 내)의 확대도를 도 3b에 도시하고 있다. 또한, 도 3b의 I-I선에서의 단면도를 도 1에 도시한다.
우선, 도 1에 도시한 바와 같이, 기판 SUB1이 있고, 이 기판 SUB1의 액정측의 면에, 실리콘 질화막으로 이루어지는 기초층 GRL이 형성되어 있다. 이 기초층 GRL은 기판 SUB1 내의 불순물이 후술하는 박막 트랜지스터 TFT의 다결정 반도체층 PS 내에 침입하는 것을 저지하는 막으로 된다.
기초층 GRL의 상면에는 게이트 전극 GT가 형성되어 있다. 상기 박막 트랜지스터 TFT는 후술하는 바와 같이 제1 박막 트랜지스터 TFT1과 제2 박막 트랜지스터 TFT2로 구성되고, 제1 박막 트랜지스터 TFT1의 게이트 전극과 제2 박막 트랜지스터 TFT1의 게이트 전극은 분리되지 않고, 서로 접속된 1개의 게이트 전극 GT로서 형성되어 있다.
기초층 GRL의 상면에는, 게이트 전극 GT도 덮어서, 예를 들면 실리콘 산화막 혹은 실리콘 질화막으로 이루어지는 게이트 절연막 GI가 형성되어 있다.
게이트 절연막 GI의 상면에는, 게이트 전극 GT를 교차하도록 하여 예를 들면 폴리실리콘으로 이루어지는 반도체층 PS가 형성되어 있다.
이 반도체층 PS는, 그 구분된 각 영역에서, 제1 박막 트랜지스터 TFT1의 반도체층 및 제2 박막 트랜지스터 TFT2의 반도체층으로 되어 있다.
제1 박막 트랜지스터 TFT1의 반도체층 PS는, 도면 중 좌단으로부터, 드레인 영역 DD, LDD 영역 LD, 채널 영역 CD, LDD 영역 LD, 소스 영역 SD가 형성되고, 제2 박막 트랜지스터 TFT2의 반도체층은, 도면 중 우단으로부터, 소스 영역 SD, LDD 영 역 LD, 채널 영역 CD, LDD 영역 LD, 드레인 영역 DD가 형성되어 있다. 이 경우, 제1 박막 트랜지스터 TFT1의 소스 영역 SD와 제2 박막 트랜지스터 TFT2의 드레인 영역 DD는 공통의 영역(이하, 공통 영역 CMD라고 칭함)으로서 구성되어 있다. 이 반도체층 PS에서의 채널 영역 CD, LDD 영역 LD, 소스 영역 SD 및 드레인 영역 DD는, 그 순서대로 불순물 농도가 높아지도록 되어 있다.
여기서, 게이트 전극 GT는, 반도체층 PS의 상기 공통 영역 CMD에 걸쳐, 적어도, 상기 제1 박막 트랜지스터 TFT1의 상기 채널 영역 CD 및 상기 각 LDD 영역 LD, 및 상기 제2 박막 트랜지스터 TFT2의 상기 채널 영역 CD 및 상기 각 LDD 영역 LD에 대향하는 위치 관계로 배치되도록 되어 있다.
또한, 박막 트랜지스터 TFT의 소스 영역 SD 및 드레인 영역 DD는, 바이어스의 인가 상태에 따라서, 교체하게 되지만, 이 실시예에서는, 편의상, 드레인 신호선 DL과 접속되는 측을 드레인 영역 DD로 하고, 화소 전극 PX와 접속되는 측을 소스 영역 SD로 하여 설명을 한다.
게이트 절연막 GI의 상면에는 반도체층 PS도 덮어서 층간 절연막 IN이 형성되어 있다. 이 층간 절연막 IN의 상면에는, 쓰루홀 THd를 통해서 반도체층 PS의 드레인 영역 DD와 전기적으로 접속되는 드레인 전극 DT, 및 쓰루홀 THs를 통해서 반도체층 PS의 소스 영역 SD와 전기적으로 접속되는 소스 전극 ST가 형성되어 있다.
여기서, 드레인 전극 DT는 도시하지 않은 드레인 신호선 DL의 일부로서 형성되고, 소스 전극 ST는 후술하는 화소 전극 PX와의 접속을 도모하기 위한 연장부(패 드)를 구비하여 형성되도록 되어 있다.
층간 절연막 IN의 상면에는, 드레인 전극 DT(드레인 신호선 DL), 소스 전극 ST도 덮어서 보호막 PAS가 형성되어 있다. 이 보호막 PAS는 박막 트랜지스터 TFT가 액정과 직접적으로 접촉하여 특성 열화를 야기하는 것을 회피하기 위해 형성되어 있다. 보호막 PAS의 상면에는 도포에 의해 형성되는 수지재에 의해 평탄화막 OC가 형성되어 있다. 액정측의 표면을 평탄화시키기 위해서이다.
평탄화막 OC의 표면에는, 예를 들면 ITO(Indium Tin Oxide)로 이루어지는 화소 전극 PX가 형성되고, 이 화소 전극 PX는, 상기 평탄화막 OC, 보호막 PAS로 형성된 쓰루홀 THp를 통해서 박막 트랜지스터 TFT의 소스 전극 ST와 전기적으로 접속되어 있다.
이와 같이 구성된 표시 장치는, 그 박막 트랜지스터 TFT의 반도체층 PS의 거의 중앙부에서, 제1 박막 트랜지스터 TFT1의 소스 영역 SD, 혹은 제2 박막 트랜지스터 TFT2의 드레인 영역 DD로 이루어지는 공통 영역 CMD의 폭 Li를 예를 들면 3㎛로 대폭 좁게 구성할 수 있다. 박막 트랜지스터 TFT의 게이트 전극 GT를, 제1 박막 트랜지스터 TFT1과 제2 박막 트랜지스터 TFT2의 각각으로 분리시켜 구성하지 않고, 상기 공통 영역 CMD를 걸쳐, 일체로 형성하도록 하였기 때문이다. 이와 같이 함으로써, 제조 시의 포토리소그래피 기술에서, 분리시켜 형성하는 2개의 게이트 전극의 가공 치수 변동(예를 들면 0.5㎛), 그 현상 치수 변동(예를 들면 0.5㎛), 및 각 게이트 전극과 반도체층 PS의 채널 영역 형성을 위한 마스크의 오정렬(예를 들면 1㎛)을 고려하지 않고, 포토레지스트의 최소 현상 치수(예를 들면 3㎛)를 고 려함으로써, 구성시킬 수 있기 때문이다. 따라서, 오프 전류의 저감을 도모한 보텀 게이트형의 박막 트랜지스터 TFT의 사이즈를 작게 구성할 수 있다.
(제조 방법)
도 4a 내지 도 4e, 도 5f 내지 도 5i, 도 6j 내지 도 6l은, 본 발명의 표시 장치의 제조 방법의 일 실시예를 나타내는 공정도이다. 이들 공정도는 도 1에 대응하여 그리고 있다. 이하, 공정순으로 설명한다.
공정 1.(도 4a)
우선, 예를 들면 글래스로 이루어지는 기판 SUB1을 준비하고, 이 기판의 주면에, 예를 들면 CVD법을 이용하여, 실리콘 질화막으로 이루어지는 기초층 GRL을 형성한다. 이 기초층 GRL은 기판 SUB 내의 불순물이 후술하는 박막 트랜지스터 TFT의 다결정의 반도체층 PS 내에 침입하는 것을 저지하는 막으로 된다.
공정 2.(도 4b)
기판 SUB의 기초층 GRL의 상면에, 금속층을 패턴화함으로써, 박막 트랜지스터 TFT의 게이트 전극 GT를 형성한다. 이 게이트 전극은, 그 폭이 비교적 크게 형성되어 있다. 후술하는 제1 박막 트랜지스터 TFT1 및 제2 박막 트랜지스터 TFT2의 각각의 게이트 전극을 물리적으로 분리시키지 않고 일체로서 구성하기 때문이다. 금속층은 예를 들면 Mo, W, Ti, 혹은 이들의 합금 등의 고융점 재료로 되어 있다. 후술하는 비정질 반도체층 AS의 결정화 공정에서 고온으로 되도록 되기 때문이다.
공정 3.(도 4c)
게이트 전극 GT도 덮어서 기초층 GRL의 상면에, 예를 들면 CVD법을 이용하 여, 게이트 절연막 GI, 아몰퍼스 실리콘으로 이루어지는 비정질의 반도체층 AS를 순차적으로 적층시켜 형성한다. 게이트 절연막 GI로서는 실리콘 산화막 혹은 실리콘 질화막이 이용된다.
공정 4.(도 4d)
반도체층 AS의 탈수소 처리를 행한다. 그리고, 반도체층 AS에 엑시머 레이저를 조사함으로써, 반도체층 AS를 결정화시켜 폴리실리콘인 다결정의 반도체층 PS로 변질시킨다.
공정 5.(도 4e)
반도체층 PS를, 주지의 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 섬 형상으로 패턴화한다.
공정 6.(도 5f)
패턴화된 반도체층 PS도 덮어서 게이트 절연막 GI의 상면에, 예를 들면 CVD법을 이용하여, 예를 들면 실리콘 산화막으로 이루어지는 절연막 IN1을 형성한다. 이 절연막 IN1은 다음에 도시하는 임플랜테이션의 불순물 주입 스루막의 기능을 갖는 것으로, 그 막 두께는 약 200㎚ 이하로 하는 것이 적당하다. 그리고, 절연막 IN1을 통해서, 예를 들면 인 혹은 붕소로 이루어지는 불순물을 반도체층 PS에 주입하고(임플랜테이션), 이에 의해, 후에 완성되는 박막 트랜지스터 TFT의 Vth의 제어를 한다.
공정 7.(도 5g)
절연막 IN1의 상면에 포토레지스트를 도포하고, 주지의 포토리소그래피 기술 을 이용하여, 반도체층 PS에서 형성할 박막 트랜지스터 TFT1, 박막 트랜지스터 TFT2의 각각의 채널 영역 및 LDD 영역 상의 부분의 포토레지스트막 RST를 잔존시킨다.
이 경우, 게이트 전극 GL은, 제1 박막 트랜지스터 TFT1과 제2 박막 트랜지스터 TFT2의 각각으로 분리시키지 않고 일체로 형성되어 있다. 이 때문에, 반도체층 PS에서, 제1 박막 트랜지스터 TFT1의 소스 영역 SD 및 제2 박막 트랜지스터 TFT2의 드레인 영역 DD에서도 있는 공통 영역 CMD의 폭 Li를 게이트 전극 GL에 영향받지 않게 설정할 수 있다. 즉, 포토레지스트의 최소 현상 치수(예를 들면 3㎛)를 고려하여 형성할 수 있으므로, 그 공통 영역 CMD의 폭 Li를 약 3㎛로 대폭 좁게 할 수 있다.
상기 포토레지스트막 RST를 잔존시킨 상태로, 고농도의 불순물(예를 들면 인)을 이온 주입함으로써, 반도체층 PS에서 박막 트랜지스터 TFT1, 박막 트랜지스터 TFT2의 소스 영역 SD 및 드레인 영역 DD를 형성한다. 고농도의 불순물은, 다결정 반도체층 PS 내에서, 예를 들면 1e20(atm/㎤) 주입한다.
공정 8.(도 5h)
상기 포토레지스트막 RST에 애싱 및 열 처리를 실시하고, 그 포토레지스트막의 주변 윤곽을 내측으로 약 0.5∼2㎛ 후퇴시킴으로써, 새로운 패턴의 포토레지스트막 RST'를 형성한다. 이와 같이 하여 형성한 포토레지스트막 RST'는, 포토리소그래피 기술에 의해 새롭게 포토레지스트막을 형성하는 경우와 비교하면, 마스크 어긋남의 영향을 억제할 수 있고, 이 포토레지스트막 RST'를 이용하여 형성하는 후 술하는 LDD층의 길이에서 변동을 적게 할 수 있다.
새로운 패턴의 포토레지스트막 RST'를 잔존시킨 상태로, 저농도의 불순물(예를 들면 인)을 이온 주입함으로써, 반도체층 PS에서 제1 박막 트랜지스터 TFT1, 제2 박막 트랜지스터 TFT2의 LDD 영역 LD를 형성한다. 저농도의 불순물은, 다결정 반도체층 PS 내에서, 예를 들면 1e17∼1e19(atm/㎤) 주입한다. 그 후, 새로운 패턴의 포토레지스트막 RST'를 제거한다.
공정 9.(도 5i)
절연막 IN1의 상면에 절연막 IN2를 형성한다. 이 절연막 IN2는, 이 절연막 IN2 상에 형성하는 후술하는 소스 전극 ST 및 드레인 전극 DT의 각각이 게이트 전극 GT와의 사이에 발생하는 용량을 감소시키기 위해 형성된다. 그 후, 어닐링 처리를 행한다. 이 어닐링 처리는, 반도체층 PS에 주입된 불순물의 활성화, 및 불순물 주입에 의해 발생한 결정 결함의 수복을 위해 이루어진다. 또한, 절연막 IN2는 상기 절연막 IN1과 함께 층간 절연막 IN을 구성하도록 된다.
공정 10.(도 6j)
층간 절연막 IN에, 주지의 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 쓰루홀 THd, THs를 형성한다. 쓰루홀 THd는 반도체층 PS 내의 드레인 영역 DD의 일부를 노출시키는 쓰루홀, 쓰루홀 THs는 반도체층 PS 내의 소스 영역 SD의 일부를 노출시키는 쓰루홀이다.
층간 절연막 IN의 표면의 전역에, 쓰루홀 THd, THs도 덮어서 금속층을 형성하고, 주지의 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 박막 트랜지스 터 TFT의 드레인 전극 DT 및 소스 전극 ST를 형성한다. 드레인 전극 DT는 쓰루홀 THd를 통해서 다결정 반도체층 PS 내의 드레인 영역에 전기적으로 접속된 전극, 소스 전극 ST는 쓰루홀 THs를 통해서 다결정 반도체층 PS 내의 소스 영역에 전기적으로 접속된 전극으로 된다.
공정 11.(도 6k)
드레인 전극 DT 및 소스 전극 ST도 덮어서 층간 절연막 IN의 상면에 보호막 PAS를 형성한다. 이 보호막 PAS로서는 예를 들면 실리콘 질화막이 이용된다.
공정 12.(도 6l)
보호막 PAS의 상면에 예를 들면 수지를 도포하여 형성함으로써 평탄화막 OC를 형성한다. 평탄화막 OC 및 보호막 PAS에 쓰루홀 THp를 형성하여, 드레인 전극 DT의 일부를 노출시킨다. 평탄화막 OC의 표면의 전역에, 쓰루홀 THp도 덮어서 예를 들면 ITO(Indium Tin Oxide)로 이루어지는 투명 도전막을 형성하고, 주지의 포토리소그래피 기술에 의한 선택 에칭법을 이용하여, 화소 전극 PX를 형성한다. 이 화소 전극 PX는, 쓰루홀 THp를 통해서, 박막 트랜지스터 TFT의 소스 전극 ST와 전기적으로 접속되도록 하여 형성된다.
<실시예 2>
도 7은, 본 발명의 표시 장치의 실시예 2를 나타내는 구성도이다. 도 7a는 도 1과 대응시켜 그리고 있으며, 도 7b는 박막 트랜지스터 TFT의 반도체층 PS를 평면적으로 본 도면이다.
도 7에서, 도 1의 경우와 비교한 경우에 상이한 구성은, 반도체층 PS에서, 제1 박막 트랜지스터 TFT1의 드레인 영역 DD, 소스 영역 SD, 제2 트랜지스터 TFT2의 드레인 영역 DD, 소스 영역 SD가 각각 반도체층 PS 내에 섬 형상으로 형성되어 있는 것에 있다. 그리고, 제1 박막 트랜지스터 TFT1의 LDD 영역 LD는, 각각 드레인 영역 DD, 소스 영역 SD의 각 주위를 둘러싸도록 하여 형성되고, 제2 박막 트랜지스터 TFT2의 LDD 영역 LD는, 각각 드레인 영역 DD, 소스 영역 SD의 각 주위를 둘러싸도록 하여 형성되어 있다.
이와 같은 구성의 경우에서도, 제1 박막 트랜지스터 TFT1, 제2 트랜지스터 TFT2의 게이트 전극 GL은, 물리적으로 분리되지 않고, 반도체층 PS의 거의 중앙부에서 제1 박막 트랜지스터 TFT1의 소스 영역 SD 및 제2 박막 트랜지스터 TFT2의 드레인 영역으로 되는 공통 영역 CMD를 걸쳐, 일체로 형성되어 있다. 이 때문에, 전술한 이유와 마찬가지의 이유로, 상기 공통 영역 CMD의 폭을 좁게 구성할 수 있다.
전술한 각 실시예의 박막 트랜지스터 TFT는, 2개의 박막 트랜지스터를 구비하는 것으로서 설명하였지만, 3개 이상이어도 된다. 이 경우에 있어서, 인접하여 배치되는 복수의 박막 트랜지스터 중 하나의 박막 트랜지스터를 제1 박막 트랜지스터로 하고, 이 제1 박막 트랜지스터에 인접하는 다른 박막 트랜지스터를 제2 박막 트랜지스터로서 파악할 수 있다.
전술한 각 실시예의 박막 트랜지스터 TFT는 보텀 게이트형인 것을 나타냈지만, 이에 한정되는 것이 아니라, 톱 게이트형인 것에도 적용할 수 있다.
전술한 각 실시예의 박막 트랜지스터 TFT는, 각 화소 내에 형성되는 박막 트랜지스터를 나타낸 것이다. 그러나, 도 2에 도시한 주사 신호 구동 회로 V, 혹은 RGB 스위칭 회로 RGBS를 구성하는 박막 트랜지스터에 적용하여도 된다.
전술한 각 실시예의 박막 트랜지스터 TFT는, 드레인 신호선 DL과 접속되는 측을 드레인 영역 DD, 화소 전극 PX와 접속되는 측을 소스 영역 SD로 한 것이다. 그러나, 이 관계는, 전술한 바와 같이 바이어스의 인가 상태에 따라서 변하고, 드레인 신호선 DL과 접속되는 측을 소스 영역 SD, 화소 전극 PX와 접속되는 측을 드레인 영역 DD로 될 수 있다.
도 1은 본 발명의 표시 장치의 실시예 1의 구성을 도시하는 주요부 단면도.
도 2는 본 발명의 표시 장치의 실시예 1의 구성을 도시하는 개략 평면도.
도 3은 본 발명의 표시 장치의 화소의 실시예 1의 구성을 도시하는 개략 평면도.
도 4는 본 발명의 표시 장치의 제조 방법의 일 실시예를 나타내는 공정도로서, 도 5, 도 6과 함께 일련의 공정을 도시하는 도면.
도 5는 본 발명의 표시 장치의 제조 방법의 일 실시예를 나타내는 공정도로서, 도 4, 도 6과 함께 일련의 공정을 도시하는 도면.
도 6은 본 발명의 표시 장치의 제조 방법의 일 실시예를 나타내는 공정도로서, 도 4, 도 5와 함께 일련의 공정을 도시하는 도면.
도 7은 본 발명의 표시 장치의 실시예 2의 구성을 도시하는 주요부 단면도.
도 8은 종래의 표시 장치의 구성을 도시하는 단면도로서, 도 1과 대응하여 묘화하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
PX : 화소 전극
THp : 쓰루홀
TFT : 박막 트랜지스터
ST : 소스 전극
PS : 반도체층
DD : 드레인 영역
SD : 소스 영역
GL : 게이트 전극
CMD : 공통 영역
DL : 드레인 신호선
DT : 드레인 전극
ST : 소스 전극
PAS : 보호막

Claims (8)

  1. 기판에 박막 트랜지스터가 형성되어 있는 표시 장치로서,
    상기 박막 트랜지스터는, 상기 박막 트랜지스터의 반도체층에 대해 게이트 절연막을 개재하여 게이트 전극이 배치되어 형성되어 있음과 함께,
    상기 반도체층의 구분된 각 영역을 각각의 반도체층으로 하는 적어도 제1 박막 트랜지스터와 제2 박막 트랜지스터로 구성되고,
    상기 반도체층에서 상기 제1 박막 트랜지스터의 드레인 영역 및 소스 영역 중 한쪽의 영역과 상기 제2 박막 트랜지스터의 드레인 영역 및 소스 영역 중 다른 쪽의 영역을 공통으로 하는 공통 영역을 구비하고,
    제1 박막 트랜지스터 및 제2 박막 트랜지스터는, 각각, 상기 제1 박막 트랜지스터의 반도체층 및 상기 제2 박막 트랜지스터의 반도체층에서, 채널 영역과 상기 드레인 영역 사이, 및 채널 영역과 상기 소스 영역 사이에, 각각 상기 드레인 영역 및 상기 소스 영역보다도 불순물 농도가 낮은 LDD 영역을 구비하고,
    상기 게이트 전극은, 상기 반도체층의 상기 공통 영역에 걸쳐, 적어도, 상기 제1 박막 트랜지스터의 상기 채널 영역 및 상기 각 LDD 영역, 및 상기 제2 박막 트랜지스터의 상기 채널 영역 및 상기 각 LDD 영역에 대향하도록 형성되어 있는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 반도체층은 폴리실리콘에 의해 형성되어 있는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 박막 트랜지스터는, 상기 박막 트랜지스터의 반도체층에 대해 상기 기판측에 게이트 절연막을 개재하여 게이트 전극이 배치되어 형성되어 있는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서,
    평면적으로 보아, 상기 반도체층의 영역 내에, 상기 드레인 영역, 상기 소스 영역, 상기 공통 영역은, 각각 섬 형상으로 형성되고, 상기 LDD 영역은, 상기 드레인 영역, 상기 소스 영역, 상기 공통 영역의 주위를 둘러싸서 형성되어 있는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서,
    상기 박막 트랜지스터는, 각 화소 내에 형성되어 있는 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서,
    상기 박막 트랜지스터는, 주사 신호 구동 회로 내에 형성되어 있는 것을 특 징으로 하는 표시 장치.
  7. 제1항에 있어서,
    상기 박막 트랜지스터는, RGB 스위칭 회로 내에 형성되어 있는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서,
    표시 장치는 액정 표시 장치인 것을 특징으로 하는 표시 장치.
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