JP3710951B2

JP3710951B2 - 放電灯点灯回路

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Publication number: JP3710951B2
Application number: JP07185399A
Authority: JP
Inventors: 昌康山下; 純藪崎
Original assignee: Koito Manufacturing Co Ltd
Current assignee: Koito Manufacturing Co Ltd
Priority date: 1999-03-17
Filing date: 1999-03-17
Publication date: 2005-10-26
Anticipated expiration: 2019-03-17
Also published as: JP2000268990A; US6340870B1

Description

【０００１】
【発明の属する技術分野】
本発明は、直流−直流コンバータを備えた放電灯点灯回路において、該コンバータを構成するスイッチング素子の電流を制限することで過電流による素子破壊を防止するための技術に関する。
【０００２】
【従来の技術】
メタルハライドランプ等の放電灯の点灯回路においては、直流電源、スイッチング電源回路、直流−交流変換回路、起動回路等を備えたものが知られており、ＤＣ−ＤＣコンバータ回路として構成されるスイッチング電源回路の制御方式として、例えば、ＰＷＭ（パルス幅変調）方式が知られている。
【０００３】
つまり、この方式では、コンバータ回路を構成する半導体スイッチング素子に対するオン／オフ比あるいはデューティー比（デューティーサイクル）を可変制御することによって出力電圧を変化させることができる。
【０００４】
ところで、コンバータ回路内のスイッチング素子の過電流破壊を防止するための保護対策には、確実性の高い方式として所謂パルス・バイ・パルス方式の電流制限法が知られている。
【０００５】
図１１は回路構成例ａの要部を示したものであり、直流電源ｂ、コンデンサｃ、トランスＴ（図には１次巻線ｄだけを示す。）、スイッチング素子としてのＦＥＴ（電界効果（型）トランジスタ）ｅ、電流検出用抵抗ｆから構成されている。即ち、直流電源ｂに対してコンデンサｃが並列に設けられており、トランスＴの１次巻線ｄの一端が直流電源ｂの正極端子に接続されるとともに、その他端がＦＥＴｅのドレインに接続されており、該ＦＥＴｅのソースは電流検出用抵抗ｆを介して直流電源ｂの負極端子に接続されている。尚、ＦＥＴｅのゲートには、図示しない制御回路（例えば、ＰＷＭ型制御ＩＣ等を用いた回路）からの制御信号が供給されるようになっており、当該信号によってＦＥＴｅのオン／オフ制御が行われる。
【０００６】
図１２は上記ＦＥＴｅに流れる電流「Ｉ」と当該ＦＥＴへの制御信号「ＳＤ」（期間「Ｔon」が素子のオン期間、「Ｔoff」が素子のオフ期間をそれぞれ示す。）の概略的な波形を示したものであり、電流Ｉが電流検出用抵抗ｆによって電圧変換されて検出され（つまり、電流検出用抵抗ｆの抵抗値を「Ｒ」とするとき、検出電圧値が「Ｉ・Ｒ」である。）、この検出信号が制御回路へと送出される。
【０００７】
図中に破線で示すレベル「Ｖlim」は電流制限のレベル（上限値）を示しており、電流Ｉがこのレベルに達したときにＦＥＴがオフ状態となる。つまり、レベルＶlimが高い値に規定される場合にはオフ期間Ｔoffの長さが短くなり、当該レベルが低い値に規定される場合にはオフ期間Ｔoffの長さが長くなるように制御が行われる結果、スイッチング素子（ＦＥＴ）に過電流が流れないように電流値が制限されて当該素子の加熱や破壊が防止される。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような電流制限機能を備えた回路にあっては、電流検出用抵抗ｆに容量の比較的大きなもの（例えば、数Ｗクラスの抵抗素子）を必要とするため、装置の小型化や低コスト化を阻む原因となってしまうという問題がある。
【０００９】
尚、このことは、電流検出用抵抗ｆを用いることなく、電流／電圧変換用のカレントトランスを使用した場合にも問題となる。
【００１０】
そこで、本発明は、放電灯の点灯回路において直流−直流コンバータ内のスイッチング素子に対する電流制限を簡易に実現するとともに、回路装置の小型化、低コスト化を図ることを課題とする。
【００１１】
【課題を解決するための手段】
本発明は上記した課題を解決するために、直流電圧変換のための直流−直流コンバータと、該コンバータを構成するスイッチング素子としての電界効果トランジスタのオン／オフ制御を行うことでコンバータの出力電圧を制御する制御回路を備えた放電灯点灯回路において、電界効果トランジスタに流れる電流を、該トランジスタのドレイン−ソース間電圧の検出により監視するとともに、該トランジスタのドレイン−ソース間電圧の検出電圧が、該トランジスタのオフ状態になったときにゼロボルト又はゼロボルトの近傍にまで低下するようにし、電界効果トランジスタに係る検出電圧の値が基準値以上になったときに制御回路が電界効果トランジスタをオフ状態とするものである。
【００１２】
本発明によれば、電界効果トランジスタに流れる電流を、ドレイン−ソース間電圧の検出により監視し、当該電圧値が基準値以上になったときに電界効果トランジスタをオフ状態として、そのオン期間の長さを規制することで素子の過電流破壊を防止することができ、しかも、電界効果トランジスタに流れる電流を検出するために容量の大きな電流検出用抵抗等を必要としない。
【００１３】
【発明の実施の形態】
図１は本発明の基本構成を示すものであり、放電灯点灯回路１は、直流電源２、スイッチング電源部を構成する直流（ＤＣ）−直流（ＤＣ）コンバータ３、直流−交流変換部４、起動回路５、制御回路６を備えており、直流−直流コンバータ３内に設けられる電界効果トランジスタのスイッチング制御においてそのオン期間の長さを規制することで当該トランジスタに流れる電流を制限する機能を有する。尚、放電灯点灯回路１の適用範囲については、小型メタルハライドランプ等の車輌用放電灯が挙げられるが、本発明を広汎に使用できることは勿論である。
【００１４】
直流−直流コンバータ３の構成としては、例えば、図２（Ａ）に概略的に示すように、直流電源２からの入力電圧「Ｖin」に対してインダクタＬと、スイッチング素子ＳＷとしてのＦＥＴ（電界効果トランジスタ）、そしてダイオードＤ、コンデンサＣを設けた構成や、図２（Ｂ）に概略的に示すように直流電源２からの入力電圧「Ｖin」に対してトランスＴ及びスイッチング素子ＳＷ（ＦＥＴ）、そしてトランスＴの２次側にダイオードＤ、コンデンサＣを設けた構成が挙げられる。
【００１５】
つまり、図２（Ａ）に示す例では、直流電源入力端子と出力端子とを結ぶ正ラインＬＰ上にインダクタＬとダイオードＤが配置され、ＮチャンネルＦＥＴ「ＳＷ」のドレインがインダクタＬとダイオードＤ（のアノード）との間に接続され、ＦＥＴのソースが負ラインＬＮ（あるいはグランドライン）に接続されており、出力段に設けられたコンデンサＣの端子電圧が出力電圧「Ｖout」として取り出される構成となっている。
【００１６】
また、図２（Ｂ）に示す例では、トランスＴの１次巻線Ｔ１に対してＮチャンネルＦＥＴが接続されており、トランスＴの２次側にはダイオードＤとコンデンサＣが配置され、該コンデンサＣの端子電圧が出力電圧「Ｖout」として取り出される構成となっている。
【００１７】
尚、いずれの場合にも、スイッチング素子ＳＷに対して制御回路６からの制御信号（これを「Ｓ６」と記す。）が供給されて当該素子のスイッチング制御が行われることで（ＦＥＴのゲートに制御電圧が供給されてそのオン／オフ状態が規定される。）、出力電圧Ｖoutの値が可変制御される。
【００１８】
図３及び図４は、ＦＥＴに流れる電流検出についての基本回路を示したものであり、ＦＥＴのオン抵抗（これを「ＲON」と記す。）の温度特性に対する温度補償手段として図３ではサーミスタを使った例を示し、図４はダイオードを使った例をそれぞれ示している。
【００１９】
図３において直流電源２に対してコンデンサＣ０が並列に設けられており、該コンデンサＣ０に対してコイルＣＬ（トランスの１次巻線やインダクタ等）及びＮチャンネルＦＥＴ「ＳＷ」の直列回路が並列に設けられている。
【００２０】
そして、ＦＥＴに流れる電流の検出については、抵抗Ｒ１乃至Ｒ３及びサーミスタＴＨからなる回路を用いてＦＥＴのドレイン−ソース間電圧の検出により監視され、この検出電圧値が制御回路６に送出されるように構成され、該制御回路は当該電圧値が予め決められた基準値（あるいはその上限が決められている基準値）以上になったときにＦＥＴをオフ状態とする（つまり、ＦＥＴはこのとき一時的にオフ状態となってそのオン期間の長さが制限される。）ことでパルス・バイ・パルス方式の電流制限を実現している。
【００２１】
尚、このような電流制限の必要性について説明すると、例えば、車輌用直流電源（バッテリー）の使用時において、エンジン始動時のクランキング等、他の負荷がかかったためにバッテリー電圧が急激に変動したときには、主電源電圧や電力制御の遅れによってスイッチング素子に思わぬ大電流が流れる虞がある。また、放電灯の点灯回路では、放電灯が点灯した瞬間に出力段で負荷が一気に急変したときの制御遅れによりスイッチング素子に過大な電流が流れてしまう虞があり、このような事態に対処するために電流制限が有効である。
【００２２】
図３では、抵抗Ｒ２と抵抗Ｒ３とが直列に接続されており、抵抗Ｒ２の一端が抵抗Ｒ１を介してＦＥＴのドレインに接続され、抵抗Ｒ３のうち抵抗Ｒ２とは反対側の端子がＦＥＴのソースに接続されている。つまり、ＦＥＴのドレイン−ソース間電圧を、ＦＥＴの電流検出信号の代用としており、抵抗Ｒ２、Ｒ３、サーミスタＴＨからなる回路の端子電圧が検出電圧として制御回路６に送出される。このように比較的少数の部品点数によって検出部を構成することができ、しかも各抵抗素子に容量の大きなものを必要としないという利点がある。
【００２３】
尚、ＦＥＴのオン状態においてドレイン−ソース間電圧はオン抵抗ＲONの値とドレイン電流（ＩD）との積（ＲON・ＩD）で決まるため、ＲON値に係る素子のバラツキあるいはゲート電圧やＩDに起因するＲON値の変化等に起因する電流検出への影響が認められるが、本発明ではＦＥＴの素子破壊の防止を目的としているため、検出マージンに余裕を見込むことでこれを容認できる。
【００２４】
温度補償手段であるサーミスタＴＨは抵抗Ｒ３に対して並列に接続されており、これはドレイン−ソース間電圧に係る温度変化の影響を打ち消すために必要とされる。つまり、ＲONの温度特性については大まかに言って、常温域に比較して高温域で抵抗値が２倍程度になり、低温域では半分程度になる傾向があるため、その温度変化を補正しないと電流制限に誤差を伴うことになる。
【００２５】
図５は横軸に温度Ｔｅｍｐをとり、縦軸に抵抗値Ｒをとって、ＦＥＴのオン抵抗ＲONの温度特性及びサーミスタＴＨの抵抗値ＲTHの温度特性を概略的に示したグラフ図である。
【００２６】
オン抵抗値ＲONについては、温度Ｔｅｍｐの増加につれて値が大きくなっていく傾向があるのに対して、サーミスタの抵抗値ＲTHは温度Ｔｅｍｐの増加につれて値が次第に減少していく傾向があるので、温度上昇に伴うオン抵抗ＲON値の増加をサーミスタＴＨが打ち消してくれる。
【００２７】
図６は横軸に温度Ｔｅｍｐをとり、縦軸に制限電流値（電流制限が働く際の電流値であり、これを「Ｉlim」と記す。）をとって、その温度に対する変化を概略的に示したグラフ図であり、当該電流値が温度Ｔｅｍｐに依らずにある一定の幅に収まっている様子が分かる。
【００２８】
尚、本例ではサーミスタを使用したが、これに限らず負の温度係数をもった素子によってＲONの温度補償を行っても良いことは勿論である。
【００２９】
また、図４に示す回路例では、ダイオードＤＤのカソードがＦＥＴ「ＳＷ」のドレインに接続されており、該ダイオードＤＤのアノードが抵抗Ｒａを介して端子ｔｍ（基準電圧「Ｖref」が供給されている。）に接続されるとともに、抵抗Ｒｂ及びＲｃを介して検出電圧が出力されるように構成されている（抵抗Ｒｃの一端が抵抗Ｒｂを介してダイオードＤＤのアノードに接続され、抵抗Ｒｃの他端がＦＥＴのソースに接続されている。）。
【００３０】
尚、ダイオードを用いる場合には抵抗値ではなくダイオードの順方向電圧降下(ＶF)の温度特性によってドレイン−ソース間電圧「ＶDS」の温度補償を行うことができる。
【００３１】
図７は横軸に温度Ｔｅｍｐをとり、縦軸にＶ（電圧値）をとって、ＶDS値や順方向電圧降下（ＶF）値の温度に対する変化を概略的に示したグラフ図である。
【００３２】
ＶDS値の温度特性については、温度Ｔｅｍｐの増加につれて値が大きくなっていく傾向があるのに対して、ＶF値の温度特性では、温度Ｔｅｍｐの増加につれて値が次第に減少していく傾向があるので、温度上昇に伴うＶDS値の増加をダイオードが打ち消してくれる。
【００３３】
図８は横軸に温度Ｔｅｍｐをとり、縦軸に制限電流値「Ｉlim」をとって、当該電流値の温度に対する変化を示したグラフ図であり、当該電流値が温度Ｔｅｍｐに依らずにほぼ一定幅に収まっている様子が分かる。
【００３４】
しかして、本発明によれば、容量の小さい少数の素子（抵抗素子及び温度補償用素子）を使用して検出部を構成できるのでコスト面及び基板上の実装面積の点で有利である。
【００３５】
また、付帯的効果としては、下記に示す事項が挙げられる。
【００３６】
（ｉ）従来のシャント抵抗（電流検出用抵抗）を用いた電流制限法では周囲温度が何℃であっても当該抵抗による電流制限の作用がほとんど変化しないが、本発明では、高温になる程オン抵抗ＲONの値が大きくなっていくので、上記サーミスタやダイオードを用いない場合には、温度上昇に伴って電流制限が強まっていくことになる（尚、これらの素子を用いた場合でも抵抗の定数を調整することで温度上昇に伴って電流制限を強くすることは可能である。）。これは、スイッチング素子にとっては、熱的破壊に対してより安全な方向に電流制限が作用することを意味し、回路保護の観点からは好都合である。
【００３７】
（ｉｉ）シャント抵抗によって検出される電圧降下は、そのまま電気的な損失となり、ジュール熱として消費されるため無駄であるばかりでなく、周囲温度の高い環境（例えば、自動車のエンジンルーム内等）ではさらに温度上昇をもたらす原因となってしまう虞があるが、本発明では、ＶDS値を利用してＦＥＴの電流検出を行っているため、新たな電力損失が生じることがなく、熱対策にとって有効である。
【００３８】
図１中の直流−交流変換部４は直流電圧を交流電圧に変換するために直流−直流コンバータ３の後段に設けられており、例えば、複数対のスイッチング素子（ＦＥＴ等）からなるフルブリッジ型の回路構成を有している。
【００３９】
直流−交流変換部４の出力電圧は放電灯７に供給されることになるが、放電灯７の起動時には高電圧の起動パルス（あるいは始動用パルス）を、直流−交流変換部４の出力に重畳して放電灯に供給する必要があり、そのために直流−交流変換部４と放電灯７との間には起動回路５が設けられており、その出力端子８、９に放電灯７が接続される。
【００４０】
制御回路６は、直流−直流コンバータ３を構成する上記ＦＥＴのオン／オフ制御を行うことでコンバータの出力電圧を制御するために設けられており、一般的にはＰＷＭ制御方式が用いられる。尚、この制御回路６は、直流−直流コンバータ３と直流−交流変換部４との間に設けられた出力電圧検出部１０や出力電流検出部１１からの検出信号あるいは起動回路５からの管電圧や管電流の検出信号に基づいてＦＥＴのオン／オフ制御を行うものであり、既知の制御信号生成回路（例えば、放電灯の管電圧−管電流特性図における制御曲線に従って、放電灯初期には定格電力を越える過大な電力を供給した後、供給電力を徐々に低減して定格電力での定電力制御へと移行させるための信号を演算増幅器等を使って構成した回路（特開平４−１４１９８８号公報等）が挙げられる。）の構成を有している。
【００４１】
制御回路６の出力する制御信号Ｓ６は、最終的にはＦＥＴ「ＳＷ」のゲートに送出されるが、ＦＥＴ及びその電流検出（ＶDSの検出）を中心とした回路構成例１２を図９に示す。
【００４２】
図示するように、直流電源２に対してコンデンサＣ０が並列に接続されており、該コンデンサＣ０に対してコイルＣＬ及びＦＥＴ「ＳＷ」が並列に接続されている。つまり、コイルＣＬの一端が直流電源２の正極側端子に接続され、該コイルＣＬの他端がＦＥＴのドレインに接続され、該ＦＥＴのソースが直流電源２の負極端子に接続されている。尚、ＦＥＴのゲートには、後述するＨレベル変換回路（１４）からの制御信号（Ｓ６）が供給される。
【００４３】
抵抗Ｒ１は、その一端がＦＥＴのドレインに接続され、その他端が抵抗Ｒ４を介して後段のｐｎｐトランジスタＱ１のベースに接続されている。そして、抵抗Ｒ２、Ｒ３の一方Ｒ２は、その一端が抵抗Ｒ１とＲ４との間に接続されるとともに、その他端が抵抗Ｒ３を介してＦＥＴのソースに接続されている。
【００４４】
尚、サーミスタＴＨは抵抗Ｒ３に対して並列に設けられており、前記したように温度補償手段として機能する。
【００４５】
コレクタ接地とされたｐｎｐトランジスタＱ１は、そのエミッタが抵抗Ｒ５を介して電源端子１３（電圧ＶCCが供給される。）に接続され、エミッタ出力が電圧検出出力として取り出される。尚、トランジスタＱ１のエミッタとコレクタとの間にはコンデンサＣ２が介挿されている。
【００４６】
ＦＥＴ「ＳＷ」に対する制御信号（既知の制御信号生成回路から得られるＨレベル変換前の信号であり、これを「ＳＳ」と記す。）は、Ｈレベル変換回路１４に入力されてここで当該信号のＨレベル値が所定の電圧値（ＶCC）となるようにレベル変換される。尚、このＨレベル変換回路１４は、電圧変換のための供給電圧ＶCCを受けるために端子１５を要し、その構成には既知の回路構成（例えば、信号のＨレベルをＶCCにクリップする回路等）が用いられる。そして、この回路はＦＥＴのオン動作を確実にするために必要とされ、従って、供給電圧値ＶCCは制御回路６の電源電圧値より当然大きい値とされている。
【００４７】
Ｈレベル変換回路１４の出力信号（Ｓ６）はＦＥＴ「ＳＷ」のゲートに送出されるとともに、当該信号と同位相の信号が抵抗Ｒ６、コンデンサＣ１を介してロジック回路１６、１７のイネーブル端子にそれぞれ送出される。尚、ロジック回路１６は、その入力端子がグランドラインＬＮに接続されてＬ（ロー）レベルとされ、その出力端子がｐｎｐトランジスタＱ１のベースに接続されており、イネーブル端子がローアクティブ入力とされている。また、ロジック回路１７は、その入力端子がグランドラインＬＮに接続されるとともに、その出力端子がｐｎｐトランジスタＱ１のエミッタに接続されており、イネーブル端子がローアクティブ入力とされている。ロジック回路１６、１７については、イネーブル端子への入力信号のレベルがＬレベルのときに当該ロジック回路への入力信号をそのまま通し、また、イネーブル端子への入力信号のレベルがＨレベルのときにハイインピーダンス（あるいはオープン状態）とされる。これらの回路には３ステートバッファあるいはトランスファーゲート、アナログスイッチ等を用いることができるが、その際のスイッチング素子としてはＦＥＴの使用が好ましい（∵バイポーラトランジスタではコレクタ−エミッタ間飽和電圧ＶCESの電圧分が影響が残るため）。
【００４８】
本構成においてコンデンサＣ１、Ｃ２がない場合には、スイッチング素子であるＦＥＴ「ＳＷ」がオフ状態になるタイミングでロジック回路１６、１７の出力信号レベルがＬレベルとなる。よって、ＦＥＴのオン抵抗値とドレイン電流値との積で決まる検出電圧でない、不要電圧を無視する（つまり、ＦＥＴのオフ期間における電圧をゼロ又はほぼゼロとみなす）ことでＦＥＴのドレイン−ソース間電圧ＶDSの電圧検出によって電流検出を実現できる。尚、本例では２つのロジック回路を用いたが、一方のロジック回路だけを付設した構成を採用しても良いことは勿論である。
【００４９】
コンデンサＣ１を設けた場合には、抵抗Ｒ６及びコンデンサＣ１による時定数回路が形成されることになるので、当該回路での遅延時間が生まれる。これによって、ＦＥＴのミラー効果（増幅器の入出力容量の影響）に起因するスイッチングの時間遅れを無視することができるので、例えば、ＦＥＴがオフ状態からオン状態となった瞬間に多くの電流が流れていると判断されてしまう結果として生じる不都合（ＦＥＴが強制的にオフされてしまう現象）がなくなる。
【００５０】
尚、コンデンサＣ２の必要性については、上記電圧ＶCCの生成回路の構成如何にも依るが、ＶCCをＤＣ電源（バッテリー）からシリーズレギュレータ回路で生成している場合には、バッテリー電圧の低下がそのままＶCCの低下に直結してしまうので、このような不都合を回避するためにコンデンサＣ２の挿入が望ましい。つまり、このコンデンサＣ２がない場合には、ＶCCの電圧低下によってＦＥＴのゲートへの供給電圧も低下するため、ミラー効果によるＦＥＴの遅れ時間が長くなってしまうことになるが、上記のようにコンデンサＣ２をトランジスタＱ１のコレクタとエミッタとの間に挿入した場合には、ＶCCの電圧低下によって実際の電圧検出値に到達するまでに時間を要することになるので、この間はミラー効果による時間遅れを無視することができる。よってＦＥＴがオンした瞬間に多くの電流が流れていると判断されてしまうことに起因する上記弊害を防止することができる。
【００５１】
図１０はＦＥＴへの制御信号Ｓ６、ＦＥＴのドレイン−ソース間電圧ＶDS、上記トランジスタＱ１及びコンデンサＣ２を経た後の検出電圧（これを「ＶDET」と記す。）の各波形を示すものであり、図中の「Ｔon」はＦＥＴのオン期間を、「Ｔoff」はＦＥＴのオフ間をそれぞれ示している。
【００５２】
ＦＥＴのオン期間Ｔonにおいて、ＶDSはオン抵抗ＲONとドレイン電流ＩDとの積で決まり、オン期間Ｔonの起点で最も低く当該期間の終り時点に近づくにつれて徐々に上がって行く。また、ＦＥＴのオフ期間ＴoffにおいてはＶDSが「ＲON・ＩD」の関係では決まらず、少なくとも直流電源２からの供給電圧以上の電圧となる。
【００５３】
検出電圧ＶDETについては、ＦＥＴのオン期間Ｔonにおいてロジック回路１６、１７の各イネーブル端子にＨレベル信号が供給されるためハイインピーダンス（あるいはオープン状態）となり、よって抵抗Ｒ１乃至Ｒ４及びサーミスタＴＨによって得られる電圧がコレクタ接地のトランジスタＱ１を介してそのまま検出電圧となる。また、ＦＥＴのオフ期間Ｔoffにおいては、ロジック回路１６、１７の各イネーブル端子にＬレベル信号が供給されるため（ローアクティブ入力であることに注意）、両回路の出力信号レベルがＬレベルとなる。よって、ＶDETは０ボルト又はその近傍にまで低下する。
【００５４】
このように、電界効果トランジスタのドレイン−ソース間電圧の検出電圧を、当該トランジスタがオフ状態になったときにゼロボルト又はゼロボルトの近傍にまで低下させることが望ましく（∵ＦＥＴのオフ時には電流が流れないので、検出電圧値をゼロとし、ＦＥＴのオン時にのみ検出電圧（電流検出値）が得られるようにするため。）、そのための手段として図９ではロジック回路１６、１７を設けている。
【００５５】
また、ＦＥＴがオフ状態からオン状態になった時点からいきなりドレイン−ソース間電圧ＶDSの検出電圧を立ち上げるのではなく、当該時点から遅延時間を経た後、ＦＥＴのドレイン−ソース間電圧の検出電圧をゼロボルト又はゼロボルトの近傍にまで低下させていた状態を解除（あるいは解放）することが好ましい。その理由はＦＥＴのオン／オフ時におけるミラー効果の影響を排除するためである。つまり、ＦＥＴがオン状態からオフ状態（あるいはオフ状態からオン状態）へと変化する際には、ミラー効果に起因する時間遅れを伴うため、検出電圧が図１０の電圧「ＶDET′」に示すような波形となり、オン期間Ｔonの前縁にヒゲ状の電圧（先頭電圧）が生じてしまうので、当該電圧によってＦＥＴに実際より多くの電流が流れているという誤った判断がなされる虞（これによりＦＥＴが直ちにオフ状態とされてしまう）がある。
【００５６】
このような不都合を防止するために、図９の構成ではロジック回路１６、１７へのイネーブル入力に対してコンデンサＣ１が設けられており、当該コンデンサＣ１の静電容量及びその前段の抵抗Ｒ６の抵抗値で決まる時定数により上記遅延時間が規定される。即ち、ＦＥＴがオフ状態からオン状態へと移行する際に、当該遅延時間を経た後でロジック回路１６、１７のイネーブル端子にＨレベル信号が入力されるので、ヒゲ状電圧の期間が無視され、これによって当該電圧を正しい検出電圧とみなした結果生じる弊害を防止できる。
【００５７】
そして、上記ミラー効果の影響は、ＦＥＴのゲートへの供給電圧が低下した場合においてさらに目立つようになる（ＦＥＴのスイッチング切換時の遅れ時間が長くなる）ので、上記遅延時間の長さについては、ＦＥＴのゲート電圧が低い程長くなるように規定することが好ましい。つまり、図９の構成では、コンデンサＣ２の付設によって検出電圧の立ち上がりを遅くすることで実現していた訳である（コンデンサＣ２は電圧ＶCCの値が低いとその充電電流が小さいので、その分、検出電圧ＶDETの上昇を遅くさせる働きをもち、よって、ＶCCの低下に伴ってＦＥＴのミラー効果の影響でスイッチング切換の時間遅れが長くなっても、これをコンデンサＣ２の充電動作の遅れによって打ち消すことで、上記ヒゲ状の電圧発生を防ぐことができる。）。
【００５８】
【発明の効果】
以上に記載したところから明らかなように、請求項１に係る発明によれば、電界効果トランジスタに流れる電流についての検出信号を、当該トランジスタのドレイン−ソース間電圧から得て、該電圧値が基準値以上になった場合に電界効果トランジスタをオフ状態とすることで素子の過電流破壊を防止することができ、しかも、そのために容量の大きな電流検出用抵抗等を必要としないので装置の小型化や低コスト化が可能となり、熱対策にも有効である。
【００５９】
請求項２に係る発明によれば、電界効果トランジスタがオフ状態のときには検出電圧値をゼロボルト又はその近傍にまで低下させることで、当該トランジスタのオフ期間には電流が流れないことを明確化し、誤った電流検出の発生に起因する弊害を防止することができる。
【００６０】
請求項３に係る発明によれば、電界効果トランジスタのミラー効果に起因するスイッチング切換時点での素子状態の曖昧さの影響を排除し、ドレイン−ソース間電圧に係る検出電圧について誤った判断（トランジスタがオンした直後に生じる一時的な高電圧によりトランジスタに大電流が流れているとみなしてしまうこと）がなされないようにこれを防止することができる。
【００６１】
請求項４に係る発明によれば、ドレイン−ソース間電圧の検出電圧に係る遅延時間の長さを、電界効果トランジスタのゲート電圧が低い程長くなるようにして、供給電圧の低下時にトランジスタのスイッチングの時間遅れ（ミラー効果による）の期間が長くなっても、当該期間を無視することができるように上記遅延時間を保証することができる（時間遅れの期間が長いほど遅延時間も長くなるので、ドレイン−ソース間電圧に係る検出電圧についての誤判断がなくなる）。
【００６２】
請求項５に係る発明によれば、電界効果トランジスタのオン抵抗の温度特性を補償するための温度補償手段を設けることで、制限電流の値を温度に依らずに一定化させることができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す回路ブロック図である。
【図２】直流−直流コンバータの構成例を示すものであり、（Ａ）は直流電源に対してインダクタＬ及びスイッチング素子ＳＷを設けた構成を示し、（Ｂ）は直流電源に対してトランスＴ及びスイッチング素子ＳＷを設けた構成を示す。
【図３】図４とともにＦＥＴに流れる電流検出をドレイン−ソース間電圧の検出で代用する方法について説明するための図であり、本図はサーミスタで温度補償を行う構成例を示す。
【図４】ダイオードによって温度補償を行う構成例を示す。
【図５】ＦＥＴのオン抵抗及びサーミスタの抵抗について温度特性を概略的に示すグラフ図である。
【図６】電流制限における温度特性を概略的に示すグラフ図である。
【図７】ＦＥＴのドレイン−ソース間電圧及びダイオードの順方向電圧降下について温度特性を概略的に示すグラフ図である。
【図８】電流制限における温度特性を概略的に示すグラフ図である。
【図９】回路構成の要部を示す回路図である。
【図１０】図９の回路における各部の波形を概略的に示す図である。
【図１１】図１２とともに従来例について説明するための図であり、本図は従来の回路構成を示す等価回路図である。
【図１２】電流制限動作について説明するための波形図である。
【符号の説明】
１…放電灯点灯回路、３…直流−直流コンバータ、６…制御回路、ＳＷ…電界効果トランジスタ、１７…ロジック回路、ＴＨ、ＤＤ…温度補償手段、Ｃ１、Ｒ６…時定数回路、Ｃ２…コンデンサ

Claims

直流電圧変換のための直流−直流コンバータと、該コンバータを構成するスイッチング素子としての電界効果トランジスタのオン／オフ制御を行うことでコンバータの出力電圧を制御する制御回路を備えた放電灯点灯回路において、
上記電界効果トランジスタに流れる電流を、該トランジスタのドレイン−ソース間電圧の検出により監視するとともに、該トランジスタのドレイン−ソース間電圧の検出電圧が、該トランジスタのオフ状態になったときにゼロボルト又はゼロボルトの近傍にまで低下するようにし、
上記検出電圧の値が基準値以上になったときに上記制御回路が上記電界効果トランジスタをオフ状態とする
ことを特徴とする放電灯点灯回路。
請求項１に記載の放電灯点灯回路において、
上記電界効果トランジスタのゲートに送出される信号と同位相の信号を受けて、該トランジスタのオフ期間における検出電圧をゼロボルト又はゼロボルトの近傍にまで低下させるためのロジック回路を設けた
ことを特徴とする放電灯点灯回路。
請求項２に記載の放電灯点灯回路において、
上記同位相の信号が時定数回路を介して上記ロジック回路に供給されることで、上記電界効果トランジスタがオフ状態からオン状態になった時点から遅延時間を経た後、該トランジスタのドレイン−ソース間電圧の検出電圧をゼロボルト又はゼロボルトの近傍にまで低下させていた状態を解除する
ことを特徴とする放電灯点灯回路。
請求項２に記載の放電灯点灯回路において、
上記電界効果トランジスタのドレイン−ソース間電圧を検出する回路の出力トランジスタにコンデンサを付設することで、上記電界効果トランジスタのゲート電圧が低い程、ドレイン−ソース間電圧の検出電圧に係る遅延時間の長さが長くなるようにした
ことを特徴とする放電灯点灯回路。
請求項１に記載の放電灯点灯回路において、
上記電界効果トランジスタのドレイン−ソース間電圧に係る温度変化の影響を打ち消すための温度補償手段を設けた
ことを特徴とする放電灯点灯回路。