JP3690921B2

JP3690921B2 - 半導体装置

Info

Publication number: JP3690921B2
Application number: JP23848898A
Authority: JP
Inventors: 敏明小島; 達生山崎
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-08-25
Filing date: 1998-08-25
Publication date: 2005-08-31
Anticipated expiration: 2018-08-25
Also published as: JP2000068393A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、多値情報を取り扱うことができる半導体装置に関する。
【０００２】
【従来の技術】
多量の情報をできるだけコンパクトなチップに記憶させる等の目的から、多値情報（たとえば、３ビット情報）をひとつのメモリセルに記憶させる方法が、種々提案されている。
【０００３】
多値情報を記憶させるメモリセルのひとつとして、図２５Ａに示すようなメモリセル６が知られている。このメモリセル６は、フローティングゲートＦＧを有するＭＯＳＦＥＴ（金属酸化物半導体電界効果型トランジスタ）により構成された不揮発性のメモリセルである。
【０００４】
メモリセル６は、半導体基板２に設定されたチャネル形成領域ＣＨを挟むように形成されたソースＳおよびドレインＤを備えている。チャネル形成領域ＣＨの上には、トンネル酸化膜ＴＭを介して、フローティングゲートＦＧ、絶縁膜４、およびコントロールゲートＣＧが、この順に形成されている。
【０００５】
メモリセル６に多値情報（たとえば、３ビット情報：”０”〜”７”）を書込むには、コントロールゲートＣＧにかける電圧の電圧値やパルス幅（ストレス時間）を、多値情報の値に対応させて変えるようにしている。このようにして、フローティングゲートＦＧに取込まれる電子の量を変えることで、メモリセル６のしきい値を変化させる。すなわち、多値情報（たとえば、”０”〜”７”）をメモリセル６のしきい値（Ｖth０〜Ｖth７）に対応させて記憶させる。
【０００６】
情報を読み出すには、一定の電圧をコントロールゲートに与え、このとき流れるドレイン電流の大きさを測定する。測定されたドレイン電流はメモリセル６のしきい値によって異なるから、このドレイン電流の大きさを測定することで、書込まれた多値情報の内容を知ることができる。
【０００７】
しかしながら、このような従来の方法には、次のような問題があった。従来のこのような方法では、書き込み時に、コントロールゲートＣＧに印加する電圧の大きさや印加時間によってメモリセルのしきい値を変化させるが、印加する電圧の大きさを多数段解に分けて厳密に制御するのは容易ではなく、しきい値のバラ付きが大きかった。また、印加時間で制御する場合には、ビット数が増えるほど書込みに要する時間が長くなる傾向がある。すなわち、多値情報を書込む際の制御性に難があった。
【０００８】
このような問題を解決するために、図２５Ｂに示すメモリセル８が提案されている。このメモリセル８は、ニューラル素子型のメモリセルであり、前述のメモリセル６と異なり、絶縁膜４の上に、複数のコントロールゲートＣＧ１〜ＣＧ３が配置されている。
【０００９】
このようなメモリセル８に多値情報を書込むには、記憶すべき多値情報（この場合は、３ビット情報）の各ビット成分に対応させて、コントロールゲートＣＧ１〜ＣＧ３に与える電圧を”Ｌ”レベルまたは”Ｈ”レベルとすればよい。このようにして、フローティングゲートＦＧに取込まれる電子の量を変えることで、メモリセル８のしきい値を変化させる。
【００１０】
情報を読み出すには、前述の例と同様に、一定の電圧をコントロールゲートＣＧ１〜ＣＧ３に与え、このとき流れるドレイン電流の大きさを測定すればよい。
【００１１】
このように、メモリセル８を用いれば、印加する電圧の大きさを多数段解に分けて制御する必要はなく、ビット数が増えるとこれに応じて書込みに要する時間が長くなるということもない。したがって、前述の、多値情報を書込む際の制御性についての問題点を解決することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のメモリセル８には、つぎのような問題があった。図２５Ｂに示すように、メモリセル８においては、複数のコントロールゲートＣＧ１〜ＣＧ３が、同一平面上に所定間隔を隔てて配置されている。したがって、図２５Ａに示すメモリセル６に比し、かなり大きい投影面積を占有することになる。すなわち、メモリセル８は、多値情報のビット数が増加すればするほど、大きい投影面積が必要になる。これでは、多量の情報をコンパクトなチップに記憶させることはできない。
【００１３】
この発明は、このような問題点を解決し、多値情報を記憶させる場合等のように多様な電気的状態を生じさせる際の制御性がよく、かつ、コンパクトな半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段、発明の作用および効果】
この発明の半導体装置においては、第１の導電体部に生じた種々の電圧に対応して第１の導電体部に種々の量の電荷を蓄積し、蓄積された電荷に対応した多値の情報を記憶するよう構成したことを特徴としている。したがって、多値情報を記憶させる際の制御性がよく、かつ、コンパクトな多値メモリセル等の半導体装置を実現することができる。
【００１８】
この発明の半導体装置においては、半導体基板に設けられた半導体領域に設定された第１導電型のチャネル形成領域と、チャネル形成領域を挟んで配置された第２導電型の第１の高濃度不純物領域および第２の高濃度不純物領域と、チャネル形成領域の上に形成された下部絶縁膜とを備え、第１の導電体部は、下部絶縁膜の上であって第１の高濃度不純物領域側に形成され、複数の第２の導電体部は、下部絶縁膜の上であって第２の高濃度不純物領域側に形成されていることを特徴としている。
【００１９】
したがって、第１の導電体部を第１の高濃度不純物領域側に形成し、複数の第２の導電体部を第２の高濃度不純物領域側に形成することで、たとえば、当該半導体装置をメモリセルとして用いた場合、オーバーイレイス（過消去）によりデプレッション形となった第１の導電体部の下のチャネル形成領域が導通状態になったとしても、第２の導電体部に所定電圧を印加しない限り、第２の導電体部の下のチャネル形成領域は導通状態とならず、したがって、メモリセルは導通状態とはならない。このため、オーバーイレイスに起因する情報の読出し誤差が生じにくい。
【００２０】
さらに、第１の導電体部の下のチャネル形成領域がデプレッション形となっても問題がないことから、第１の導電体部に生ずる有効な電気的状態として、第１の導電体部の下のチャネル形成領域がエンハンスメント形となる状態からデプレッション形となるような状態まで含めることができる。したがって、その分、第１の導電体部に生ずる個々の電気的状態の範囲を大きくとることができる。このため、第１の導電体部に生ずる個々の電気的状態の範囲を検出する際のマージンが大きくなる。すなわち、第１の導電体部に生ずる電気的状態の検出精度を上げることができる。
【００２１】
この発明の半導体装置においては、複数の第２の導電体部の側面に、誘電体により構成された側部絶縁膜を介して、サイドウォール状の第１の導電体部が形成されていることを特徴としている。
【００２２】
したがって、サイドウォール状の第１の導電体部の厚さを調整することで、容易に幅の狭い第１の導電体部を得ることができる。このため、第１の導電体部とチャネル形成領域との間の静電容量を、容易に小さくすることができる。この結果、第１の導電体部とチャネル形成領域との間に生ずる分圧を、容易に高くすることができる。すなわち、容易に、第１の導電体部に多様な電気的状態を生じさせることができる。
【００２４】
この発明の半導体装置においては、第１の導電体部に生じた種々の電圧に対応して、第１の高濃度不純物領域と第２の高濃度不純物領域との間に種々の電圧が生ずるよう構成したことを特徴としている。したがって、複数の第２の導電体部の電気的状態の組合せにしたがって、第１の高濃度不純物領域と第２の高濃度不純物領域との間に種々の電圧が生ずるようにすることができる。すなわち、多値情報を取り扱う際の制御性がよく、かつ、コンパクトなＡＤコンバータ等の半導体装置を実現することができる。
【００２５】
この発明の半導体装置においては、複数の第２の導電体部は、それぞれ異なる値の静電容量を介して、第１の導電体部と結合されていることを特徴としている。したがって、最小限の数の第２の導電体部を用いて、効率的に第１の導電体部に多様な電気的状態を生じさせることができる。
【００２６】
この発明の半導体装置においては、複数の第２の導電体部の厚さがそれぞれ異なるよう構成したことを特徴としている。したがって、特に複雑な工程を要することなく、容易に、異なる値の静電容量を実現することができる。
【００２７】
なお、請求項において、「半導体基板に半導体領域を設ける」とは、半導体基板に接して半導体領域を形成する場合、半導体基板の上に形成した一層以上の別の層の上に半導体領域を形成する場合、および、半導体基板自体が半導体領域である場合を含む概念である。
【００２８】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体装置である不揮発性メモリを構成するメモリセルＭＣの断面構成を示す図面である。この不揮発性メモリのメモリアレイ部４２（図２参照）には、図１に示す複数のメモリセルＭＣが、直交する行列状に、多数配置されている。
【００２９】
図２は、メモリアレイ部４２に行列状に配置された複数のメモリセルＭＣを表わす回路図の一部を例示したものである。
【００３０】
図１に示すように、メモリセルＭＣは、Ｐ型（第１導電型）の半導体基板４６（半導体領域）に設定されたチャネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配置されたＮ型（第２導電型）のソースＳ（第１の高濃度不純物領域）およびドレインＤ（第２の高濃度不純物領域）と、チャネル形成領域ＣＨの上に形成された下部絶縁膜であるトンネル酸化膜ＴＭおよびゲート酸化膜ＧＭを備えている。
【００３１】
すなわち、チャネル形成領域ＣＨの上に形成された下部絶縁膜のうち、ドレイン側に形成された薄い膜がトンネル酸化膜ＴＭであり、ソースＳ側に形成されたやや厚い膜がゲート酸化膜ＧＭである。
【００３２】
ゲート酸化膜ＧＭの上には、コントロールゲートＣＧ１、絶縁性を有するＯＮＯ膜５８、コントロールゲートＣＧ２、絶縁物により構成されたハードマスク層６４がこの順に形成されている。このように積層されたコントロールゲートＣＧ１、ＯＮＯ膜５８、コントロールゲートＣＧ２およびハードマスク層６４を、積層ゲート部７２と呼ぶこととする。
【００３３】
積層ゲート部７２を構成するコントロールゲートＣＧ１およびコントロールゲートＣＧ２が、第２の導電体部に該当する。すなわち、この実施形態においては、第２の導電体部を２つ積層して配置している。したがって、後述するように、このメモリセルＭＣは、２ビットのデータを記憶する多値メモリとして機能する。第２の導電体部を３つ以上積層して配置すれば、３ビット以上の多値データを記憶させることができる。なお、コントロールゲートＣＧ２は、ポリシリコン層６０の上にタングステンシリサイド（ＷＳi）層６２を積層した２層構造の導電体層である。
【００３４】
積層ゲート７２の側面には、別のＯＮＯ膜６９を介して、ポリシリコンにより構成されたサイドウォールＳＷが形成されている。
【００３５】
ＯＮＯ膜６９のうち、ドレインＤ側にある膜を側部絶縁膜ＳＩＭと呼ぶ。また、サイドウォールＳＷのうち、ドレインＤ側にある部分がフローティングゲートＦＧ（第１の導電体部）に該当する。
【００３６】
したがって、コントロールゲートＣＧ１およびコントロールゲートＣＧ２は、ＯＮＯ膜５８によって相互に絶縁されるとともに、それぞれが、側部絶縁膜ＳＩＭを誘電体膜とするコンデンサ（静電容量）Ｃ１およびＣ２を介して、フローティングゲートＦＧに結合されている（図３Ａ参照）。
【００３７】
また、フローティングゲートＦＧは、トンネル酸化膜ＴＭを誘電体膜とするコンデンサ（静電容量）Ｃ３を介して、チャネル形成領域ＣＨに結合されている（図３Ａ参照）。
【００３８】
図１に、各部寸法を例示する。
【００３９】
つぎに、メモリセルＭＣの動作を説明する。メモリセルＭＣは、データの書込み時に、トンネル電流を用いるか、ＨＣＩ（ホット・キャリア・インジェクション）を用いるかにより、動作が異なる。図３Ａないし図６は、データの書込み時にトンネル電流を用いる場合における、メモリセルＭＣの動作を説明するための図面である。一方、図７Ａないし図９は、データの書込み時にＨＣＩを用いる場合における、メモリセルＭＣの動作を説明するための図面である。
【００４０】
まず、図３Ａないし図６に基づいて、データの書込み時にトンネル電流を用いる場合における、メモリセルＭＣの動作を説明する。
【００４１】
図３Ａは、この場合における書込み（プログラム）動作を説明するためのメモリセルＭＣの概念図である。図３Ｂは、書込み動作を説明するためのテーブルである。図４は、読出し時において、コントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータ（２ビットデータ”０”〜”３”）をパラメータとして、表現したグラフである。
【００４２】
図５Ａは、この場合における消去（イレース）動作を説明するためのメモリセルＭＣの概念図である。図５Ｂは、消去動作を説明するためのテーブルである。図６は、読出し動作を説明するためのテーブルである。
【００４３】
まず、図３Ａないし図３Ｂに基づいて、データを書込む場合の動作を説明する。データの書込み時にトンネル電流を用いる場合、フローティングゲートＦＧに電子が多数注入されている状態、すなわち、しきい値が最も高い状態（Ｖth４）がデータ書込み前の状態すなわち消去状態（データ”３”に対応するものとする）である。
【００４４】
この状態からメモリセルＭＣにデータを書込むには、トンネル酸化膜ＴＭを介して、フローティングゲートＦＧからドレインＤに電子を引き抜く。このときの電流がトンネル電流である。フローティングゲートＦＧから引き抜かれた電子の量に応じて、後述するように、メモリセルＭＣのしきい値が変化する。
【００４５】
引き抜かれた電子の量が増えるにしたがって、メモリセルＭＣのしきい値は、消去状態のＶth４からＶth１、Ｖth２、Ｖth３へと変化するものとする（図４参照）。このメモリセルＭＣのしきい値に対応させて、データを記憶するようにしているのである。すなわち、メモリセルＭＣのしきい値Ｖth４、Ｖth１、Ｖth２、Ｖth３に対応させて、それぞれ、データ”３”、”２”、”１”、”０”を記憶するようにしている。
【００４６】
フローティングゲートＦＧから引き抜く電子の量すなわちトンネル電流の大きさは、トンネル酸化膜ＴＭに生ずる電界に依存する。すなわち、トンネル酸化膜ＴＭに生ずる電界が大きい程、トンネル電流も大きくなる。
【００４７】
トンネル酸化膜ＴＭに生ずる電界は、フローティングゲートＦＧの電圧Ｖ_MとフローティングゲートＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの差に依存する。チャネル形成領域ＣＨには電流が流れておらず、したがってチャネルが形成されていない。このため、半導体基板４６の電圧を接地電位ＧＮＤ（０ボルト）とすると、電圧Ｖsurもほぼ接地電位となる。すなわち、電圧Ｖsurは、ほぼ一定となる。したがって、トンネル電流の大きさは、フローティングゲートＦＧの電圧Ｖ_Mに依存することとなる。
【００４８】
いま、コントロールゲートＣＧ１に与える電圧をＶ１、コントロールゲートＣＧ２に与える電圧をＶ２とすると、電荷保存の法則より、
Ｃ２（Ｖ２−Ｖ_M）＋Ｃ１（Ｖ１−Ｖ_M）＝Ｃ３（Ｖ_M−Ｖsur）
となる。
【００４９】
これを変形すれば、

となる。
【００５０】
上述のように電圧Ｖsurがほぼ一定であるから、式（１）から、フローティングゲートＦＧの電圧Ｖ_Mは、コントロールゲートＣＧ１に与える電圧Ｖ１およびコントロールゲートＣＧ２に与える電圧Ｖ２に依存することがわかる。
【００５１】
したがって、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、それぞれ、適当な電圧Ｖ１およびＶ２を与えることによって、フローティングゲートＦＧの電圧Ｖ_MすなわちフローティングゲートＦＧから引き抜く電子の量を、所望量にすることができる。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与えることによって、メモリセルＭＣに所望のデータを書込むことができる。
【００５２】
たとえば、メモリセルＭＣにデータ”１”を書込むには、図３Ｂに示すように、コントロールゲートＣＧ１（図２に示すワードラインＷＬ００）およびコントロールゲートＣＧ２（図２に示すワードラインＷＬ０１）に、それぞれ、電圧「０ボルト」および「−１０ボルト」を印加すればよい。なお、上述のように、ドレインＤ（図２に示すビットラインＢＬ０）の電圧およびソースＳの電圧は、それぞれ、「５ボルト」および「０ボルト」にしておく。
【００５３】
これにより、所定量の電子がフローティングゲートＦＧからドレインＤに引き抜かれ、メモリセルＭＣのしきい値は、Ｖth４からＶth２へと変化する。すなわち、データ”１”が、しきい値Ｖth２として、メモリセルＭＣに記憶されたことになる。
【００５４】
つぎに、図５Ａないし図５Ｂに基づいて、データを消去する場合の動作を説明する。データの消去にも、トンネル電流を用いる。すなわち、メモリセルＭＣに書込まれたデータを消去するには、図５Ａに示すように、トンネル酸化膜ＴＭを介して、ドレインＤおよび半導体基板４６から、フローティングゲートＦＧに電子を注入するのである。
【００５５】
図５Ｂに示すように、消去時においては、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、ともに、電圧「１０ボルト」を印加するとともに、ドレインＤの電圧およびソースＳの電圧は、ともに「０ボルト」にしておけばよい。フローティングゲートＦＧに所定量の電子が注入されると、メモリセルのしきい値は、Ｖth４に戻る（図４参照）。
【００５６】
なお、データの消去に際しては、メモリアレイ部４２を構成するメモリセル全てを一括して消去するように構成してもよいし、ひとつのメモリセルまたは一群のメモリセルを指定して消去するよう構成してもよい。
【００５７】
つぎに、図６および図４に基づいて、データを読み出す場合の動作を説明する。消去時にフローティングゲートＦＧに注入された電子は、データ書き込み時に、データの内容に応じて引き抜かれる。フローティングゲートＦＧに残存している電荷量をＱ_Mとすれば、電荷保存の法則より、
Ｃ２（Ｖ２−Ｖ_M）＋Ｃ１（Ｖ１−Ｖ_M）＝Ｃ３（Ｖ_M−Ｖsur）−Ｑ_M
となる。
【００５８】
ソースＳおよびドレインＤに適当な電圧を与え、ドレイン電流が流れる状態、すなわちチャネル形成領域ＣＨにチャネルが形成された状態にすれば、フェルミポテンシャルをφ_Fとした場合、次式、
Ｖsur≒２φ_F
が成立する。
【００５９】
上の２式より、

となる。
【００６０】
したがって、フェルミポテンシャルをφ_Fが一定であるとし、コントロールゲートＣＧ１に印加される電圧Ｖ１およびコントロールゲートＣＧ２に印加される電圧Ｖ２を、それぞれ一定とすれば、フローティングゲートＦＧに生ずる電圧ＶMは、ほぼフローティングゲートＦＧに残存している電荷量Ｑ_Mに依存することとなる。
【００６１】
ドレイン電流の大きさは電圧Ｖ_Mの大きさに依存することから、このときのドレイン電流の大きさを調べれば、フローティングゲートＦＧに残存している電荷量Ｑ_MすなわちメモリセルＭＣに書き込まれているデータを知ることができる。
【００６２】
すなわち、メモリセルＭＣからデータを読み出すには、コントロールゲートＣＧ１およびコントロールゲートＣＧ２ならびにドレインＤおよびソースＳに所定電圧を印加し、そのときに流れるドレイン電流の大きさを測定すればよい。
【００６３】
図６に示すように、読出し時においては、たとえば、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、ともに、電圧「５ボルト」を印加するとともに、ドレインＤの電圧およびソースＳの電圧は、それぞれ「１ボルト」および「０ボルト」にしておけばよい。このときのドレイン電流を、たとえば図２に示すビットラインＢＬ０に接続されたセンスアンプ（図示せず）により検出して判定するようにしておけばよい。
【００６４】
つぎに、図７Ａないし図９に基づいて、データの書込み時にＨＣＩ（ホット・キャリア・インジェクション）を用いる場合における、メモリセルＭＣの動作を説明する。
【００６５】
図７Ａは、この場合における書込み（プログラム）動作を説明するためのメモリセルＭＣの概念図である。図７Ｂは、書込み動作を説明するためのテーブルである。図８は、読出し時において、コントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータ（２ビットデータ”０”〜”３”）をパラメータとして、表現したグラフである。
【００６６】
図９Ａは、この場合における消去（イレース）動作を説明するためのメモリセルＭＣの概念図である。図９Ｂは、消去動作を説明するためのテーブルである。
【００６７】
まず、図７Ａないし図７Ｂに基づいて、データを書込む場合の動作を説明する。データの書込み時にＨＣＩを用いる場合、フローティングゲートＦＧから電子が引き抜かれている状態、すなわち、しきい値が最も低い状態（Ｖth０）がデータ書込み前の状態すなわち消去状態（データ”０”に対応するものとする）である。
【００６８】
この状態からメモリセルＭＣにデータを書込むには、メモリセルＭＣを飽和領域で動作させ、ドレインＤ近傍に生じた熱電子を、トンネル酸化膜ＴＭを介して、フローティングゲートＦＧに引き込む。フローティングゲートＦＧに引き込まれた電子の量に応じて、後述するように、メモリセルＭＣのしきい値が変化する。
【００６９】
このようにして注入された電子の量が増えるにしたがって、メモリセルＭＣのしきい値は、消去状態のＶth０からＶth１、Ｖth２、Ｖth３へと変化するものとする（図８参照）。このメモリセルＭＣのしきい値に対応させて、データを記憶するようにしているのである。すなわち、メモリセルＭＣのしきい値Ｖth０、Ｖth１、Ｖth２、Ｖth３に対応させて、それぞれ、データ”０”、”１”、”２”、”３”を記憶するようにしている。
【００７０】
フローティングゲートＦＧに注入される電子の量は、トンネル酸化膜ＴＭに生ずる電界に依存する。すなわち、トンネル酸化膜ＴＭに生ずる電界が大きい程、注入される電子の量も大きくなる。
【００７１】
トンネル酸化膜ＴＭに生ずる電界は、フローティングゲートＦＧの電圧Ｖ_MとフローティングゲートＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの差に依存する。上述のように、書き込み時には、メモリセルＭＣを飽和領域で動作している。したがって、チャネル形成領域ＣＨには電流が流れており、チャネルが形成されている。つまり、次式、
Ｖsur≒２φ_F
が成立している。すなわち、電圧Ｖsurは、ほぼ一定となる。したがって、注入される電子の量は、フローティングゲートＦＧの電圧Ｖ_Mに依存することとなる。
【００７２】
いま、コントロールゲートＣＧ１に与える電圧をＶ１、コントロールゲートＣＧ２に与える電圧をＶ２とすると、電荷保存の法則より、
Ｃ２（Ｖ２−Ｖ_M）＋Ｃ１（Ｖ１−Ｖ_M）＝Ｃ３（Ｖ_M−Ｖsur）
となる。
【００７３】
上の２式より、

となる。
【００７４】
上述のようにフェルミポテンシャルφ_Fが一定であるから、式（１’）から、フローティングゲートＦＧの電圧Ｖ_Mは、コントロールゲートＣＧ１に与える電圧Ｖ１およびコントロールゲートＣＧ２に与える電圧Ｖ２に依存することがわかる。
【００７５】
したがって、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、それぞれ、適当な電圧Ｖ１およびＶ２を与えることによって、フローティングゲートＦＧの電圧Ｖ_MすなわちフローティングゲートＦＧに注入される電子の量を、所望量にすることができる。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与えることによって、メモリセルＭＣにデータを書込むことができる。
【００７６】
たとえば、メモリセルＭＣにデータ”１”を書込むには、図７Ｂに示すように、コントロールゲートＣＧ１（図２に示すワードラインＷＬ００）およびコントロールゲートＣＧ２（図２に示すワードラインＷＬ０１）に、それぞれ、電圧「１０ボルト」および「０ボルト」を印加すればよい。なお、上述のように、ドレインＤ（図２に示すビットラインＢＬ０）の電圧およびソースＳの電圧は、それぞれ、「７ボルト」および「０ボルト」にしておく。
【００７７】
これにより、所定量の電子がフローティングゲートＦＧに注入され、メモリセルＭＣのしきい値は、Ｖth０からＶth１へと変化する。すなわち、データ”１”が、しきい値Ｖth１として、メモリセルＭＣに記憶されたことになる。
【００７８】
なお、図７Ｂに示すように、データ”２”を書き込む場合には、電圧Ｖ１を「０ボルト」とはせずに「５ボルト」としている。これは、電圧Ｖ１を「０ボルト」とすると、チャネル形成領域ＣＨのうちコントロールゲートＣＧ１の下にある部分にチャネルが形成されず、書き込みに必要なドレイン電流が流れなくなってしまうためである。
【００７９】
つぎに、図９Ａないし図９Ｂに基づいて、データを消去する場合の動作を説明する。データの消去には、トンネル電流を用いる。すなわち、メモリセルＭＣに書込まれたデータを消去するには、図９Ａに示すように、トンネル酸化膜ＴＭを介して、フローティングゲートＦＧからドレインＤに電子を引き抜くのである。
【００８０】
図９Ｂに示すように、消去時においては、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、ともに、電圧「−１０ボルト」を印加するとともに、ドレインＤの電圧およびソースＳの電圧を、それぞれ「５ボルト」、「０ボルト」にしておけばよい。フローティングゲートＦＧから所定量の電子が引き抜かれると、メモリセルのしきい値は、Ｖth０に戻る（図８参照）。
【００８１】
なお、データの書込み時にトンネル電流を用いる前述の場合と同様に、データの消去に際しては、メモリアレイ部４２を構成するメモリセル全てを一括して消去するように構成してもよいし、ひとつのメモリセルまたは一群のメモリセルを指定して消去するよう構成してもよい。
【００８２】
データを読み出す場合の動作は、データの書込み時にトンネル電流を用いる前述の場合と同様であるので省略する。
【００８３】
このように、この実施形態においては、フローティングゲートＦＧと、フローティングゲートＦＧに対してそれぞれ独立に結合された複数のコントロールゲートＣＧ１、ＣＧ２とを備え、複数のコントロールゲートＣＧ１、ＣＧ２に印加される電圧Ｖ１、Ｖ２の組合せにしたがってフローティングゲートＦＧに種々の電圧Ｖ_Mを生じさせるメモリセルＭＣであって、各コントロールゲートＣＧ１、ＣＧ２を相互に絶縁しつつメモリセルＭＣの高さ方向に積み重ねたことを特徴としている。
【００８４】
したがって、複数のコントロールゲートに印加される電圧の組合せにしたがってフローティングゲートＦＧに種々の電圧Ｖ_Mを生じさせるようにしたから、コントロールゲートの数を多くしておけば、個々のコントロールゲートのとり得る電圧のレベル数が少なくても、すなわち、たとえば”Ｌ”レベルおよび”Ｈ”レベルの２レベルしか取り得ないような場合であっても、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることができる。このため、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせるための制御が容易になる。
【００８５】
また、各コントロールゲートＣＧ１、ＣＧ２を相互に絶縁しつつメモリセルＭＣの高さ方向に積み重ねたから、コントロールゲートの数が多くなっても、メモリセルＭＣの投影面積はそれほど増加しない。したがって、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることができるメモリセルＭＣを小型化することができる。
【００８６】
すなわち、多様な電圧Ｖ_Mを生じさせる際の制御性がよく、かつ、コンパクトなメモリセルＭＣを実現することができる。
【００８７】
また、この実施形態においては、半導体基板４６に設定されたＰ型のチャネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配置されたＮ型のドレインＤおよびソースＳと、チャネル形成領域ＣＨの上にドレインＤよりに形成された薄いトンネル酸化膜ＴＭおよびチャネル形成領域ＣＨの上にソースＳよりに形成された厚いゲート酸化膜ＧＭとを備え、フローティングゲートＦＧは、トンネル酸化膜ＴＭの上に形成され、複数のコントロールゲートＣＧ１、ＣＧ２は、ゲート酸化膜ＧＭの上に形成されていることを特徴としている。
【００８８】
したがって、フローティングゲートＦＧをトンネル酸化膜ＴＭ上に形成し、複数のコントロールゲートＣＧ１、ＣＧ２をゲート酸化膜ＧＭ上に形成することで、オーバーイレイス（過消去）によりデプレッション形となったトンネル酸化膜ＴＭの下のチャネル形成領域ＣＨが導通状態になったとしても、コントロールゲートＣＧ１に所定電圧を印加しない限り、ゲート酸化膜ＧＭの下のチャネル形成領域ＣＨは導通状態とならず、したがって、メモリセルＭＣは導通状態とはならない。このため、オーバーイレイスに起因するデータの誤読み出しが生じにくい。
【００８９】
さらに、トンネル酸化膜ＴＭの下のチャネル形成領域ＣＨがデプレッション形となっても問題がないことから、フローティングゲートＦＧに生ずる有効な電圧として、トンネル酸化膜ＴＭの下のチャネル形成領域ＣＨがデプレッション形（たとえば、図８において、しきい値Ｖthが負となる状態）となるような状態まで含めることが可能となる。したがって、その分、フローティングゲートＦＧに生ずる個々の電圧Ｖ_Mの範囲を大きくとることができる。このため、フローティングゲートＦＧに生ずる個々の電圧Ｖ_Mを検出する際のマージンが大きくなる。すなわち、データを読み出す際の、読み出し精度を上げることができる。
【００９０】
また、この実施形態においては、複数のコントロールゲートＣＧ１、ＣＧ２の側面に、ＯＮＯ膜６９により構成された側部絶縁膜ＳＩＭを介して、サイドウォールＳＷにより構成されたフローティングゲートＦＧが形成されていることを特徴としている。
【００９１】
したがって、サイドウォールＳＷの厚さを調整することで、容易に幅の狭いフローティングゲートＦＧを得ることができる。このため、フローティングゲートＦＧとチャネル形成領域ＣＨとの間の静電容量Ｃ３を、容易に小さくすることができる。
【００９２】
この結果、フローティングゲートＦＧとチャネル形成領域ＣＨとの間に生ずる分圧（Ｖ_M−Ｖsur）を、容易に高くすることができる。すなわち、容易に、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることが可能となる。
【００９３】
また、この実施形態においては、フローティングゲートＦＧに生じた種々の電圧Ｖ_Mに対応してフローティングゲートＦＧに種々の量の電荷Ｑ_Mを蓄積し、蓄積された電荷Ｑ_Mに対応した多値データ（たとえば、２ビットデータ”０”〜”３”）を記憶するよう構成したことを特徴としている。したがって、多値データを記憶させる際の制御性がよく、かつ、コンパクトな多値メモリを実現することができる。
【００９４】
また、この実施形態においては、複数のコントロールゲートＣＧ１、ＣＧ２は、それぞれ異なる値の静電容量Ｃ１、Ｃ２を介して、フローティングゲートＦＧと結合されていることを特徴としている。したがって、最小限の数のコントロールゲートを用いて、効率的にフローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることができる。
【００９５】
また、この実施形態においては、複数のコントロールゲートＣＧ１、ＣＧ２の厚さがそれぞれ異なるよう構成したことを特徴としている。したがって、特に複雑な工程を要することなく、容易に、異なる値の静電容量Ｃ１、Ｃ２を実現することができる。
【００９６】
つぎに、図１２ないし図２４に基づいて、上述のメモリセルＭＣを備えた不揮発性メモリを製造する方法を説明する。図１２ないし図１８は、不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および／または周辺回路部４４の主要断面を描いた図面である。図１９ないし図２４は、不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【００９７】
図１２に示すメモリアレイ部４２は、図１９における断面１２−１２に対応している。図１４Ａに示すメモリアレイ部４２は、図２０における断面１４Ａ−１４Ａに対応している。図１７に示すメモリアレイ部４２は、図２１における断面１７−１７に対応している。図１８に示すメモリアレイ部４２は、図２４における断面１８−１８に対応している。
【００９８】
まず、図１９に示すように、Ｐ型の半導体基板４６を用意し、半導体基板４６上に所定のアクティブ領域５１を設定する。半導体基板４６のうち、アクティブ領域５１以外の部分に、ＬＯＣＯＳ法等を用いて素子分離のためのフィールド酸化膜５２を形成する。なお、メモリアレイ部４２においては、アクティブ領域５１およびフィールド酸化膜５２は、ともに、Ｘ方向を長手方向とするストライプ状に形成されることになる。
【００９９】
つぎに、図１２に示すように、メモリアレイ部４２の半導体基板４６（アクティブ領域５１）に、しきい値調整のためのイオン注入を行なったあと、ゲート酸化膜ＧＭ、ポリシリコン層５６、ＯＮＯ膜５８を形成する。
【０１００】
ゲート酸化膜ＧＭは、熱酸化により形成する。ポリシリコン層５６は、低圧ＣＶＤ法などによりポリシリコンを堆積させることにより形成される。ＯＮＯ膜５８は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に重ねて形成することにより得られる。
【０１０１】
なお、これらの膜厚は特に限定されるものではないが、この実施形態においては、ゲート酸化膜ＧＭの膜厚を約２００オングストローム程度、ポリシリコン層５６の膜厚を約３０００オングストローム程度、ＯＮＯ膜５８の膜厚を約３００オングストローム程度としている。
【０１０２】
つぎに、周辺回路部４４に堆積したＯＮＯ膜５８、ポリシリコン層５６を除去して、周辺回路部４４の半導体基板４６（アクティブ領域５１）に、しきい値調整のためのイオン注入を行なったあと、ゲート酸化膜ＧＭを形成する。
【０１０３】
つぎに、周辺回路部４４およびメモリアレイ部４２に、ポリシリコン層６０、タングステンシリサイド（ＷＳi）層６２、および、シリコン窒化物により構成されたハードマスク層６４をこの順に積み上げる。なお、これらの膜厚は特に限定されるものではないが、この実施形態においては、ポリシリコン層６０とタングステンシリサイド（ＷＳi）層６２との合計の膜厚を約６０００オングストローム程度としている。
【０１０４】
つぎに、ハードマスク層６４の上に、所定形状のフォトレジスト（図示せず）を形成し、該フォトレジストをマスクとして異方性エッチングを行なう。このエッチングにより、図１３に示すように、メモリアレイ部４２のハードマスク層６４、タングステンシリサイド層６２、ポリシリコン層６０が所定形状にパタニングされる。同時に、周辺回路部４４のハードマスク層６４、タングステンシリサイド層６２、ポリシリコン層６０が所定形状にパタニングされて、ゲート部６８が形成される。
【０１０５】
なお、メモリアレイ部４２においてパタニングされたタングステンシリサイド層６２およびポリシリコン層６０が、コントロールゲートＣＧ２となる。一方、周辺回路部４４においてパタニングされたタングステンシリサイド層６２およびポリシリコン層６０が、ゲートＧとなる。
【０１０６】
つぎに、フォトレジストを除去した後、周辺回路部４４を別のフォトレジスト（図示せず）で覆い、ポリシリコン／シリコン窒化物のエッチングレートが高い異方性エッチングを行なう。これにより、図１４Ａに示すように、ハードマスク層６４をマスクとして、メモリアレイ部４２のＯＮＯ膜５８、ポリシリコン層５６が所定形状にパタニングされて、積層ゲート部７２が形成される。
【０１０７】
なお、積層ゲート部７２のＸ方向寸法は、特に限定されるものではないが、この実施形態においては、約５０００オングストローム程度としている。メモリアレイ部４２においてパタニングされたポリシリコン層５６が、コントロールゲートＣＧ１となる。なお、この状態におけるメモリアレイ部４２の平面図を図２０に示す。
【０１０８】
図２０に示すように、積層ゲート７２は、アクティブ領域５１およびフィールド酸化膜５２に直交するストライプ状（Ｙ方向を長手方向とするストライプ状）に形成される。
【０１０９】
つぎに、図１４Ｂに示すように、メモリアレイ部４２において、ドレインＤ（図１８参照）となるべき領域をフォトレジストＰＲ１で覆い、フォトレジストＰＲ１、積層ゲート部７２およびフィールド酸化膜５２（図２０参照）に対して自己整合的にソースＳを形成する。ソースＳは、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。
【０１１０】
つぎに、図１５Ａに示すように、周辺回路部４４において、低濃度のリン（Ｐ）をイオン注入することにより、ゲート部６８およびフィールド酸化膜５２に対して自己整合的に低濃度ドレインＬＤＤを形成する。
【０１１１】
つぎに、図１５Ｂに示すように、別のＯＮＯ膜６９を形成する。ＯＮＯ膜６９は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に重ねて形成することにより得られる。ＯＮＯ膜６９の膜厚は特に限定されるものではないが、この実施形態においては、約２００オングストローム程度としている。
【０１１２】
つぎに、図１６Ａに示すように、ＯＮＯ膜６９に対して少なくとも膜厚分のエッチバックを行なう。エッチバックにより、メモリアレイ部４２の積層ゲート部７２および周辺回路部４４のゲート部６８の側面のＯＮＯ膜６９が取り残される。取り残されたＯＮＯ膜６９のうち、積層ゲート部７２のドレインＤ側のＯＮＯ膜６９が側部絶縁膜ＳＩＭ（図１８参照）である。
【０１１３】
なお、このエッチバック工程において、積層ゲート部７２のソースＳおよびドレインＤ（図１８参照）となるべき領域上のＯＮＯ膜６９およびその下のゲート酸化膜ＧＭは除去される。
【０１１４】
その後、熱酸化を行なうことにより、トンネル酸化膜ＴＭを形成する。トンネル酸化膜ＴＭの膜厚は特に限定されるものではないが、この実施形態においては、約１００オングストローム程度としている。
【０１１５】
つぎに、図１６Ｂに示すように、ポリシリコン層７１を形成する。ポリシリコン層７１は、低圧ＣＶＤ法などによりポリシリコンを堆積させることにより形成される。
【０１１６】
つぎに、図１７に示すように、ポリシリコン層７１に対して少なくとも膜厚分のエッチバックを行なう。エッチバックにより取れ残されたポリシリコン層７１が、サイドウォールＳＷとなる。サイドウォールＳＷのうち、積層ゲート部７２のドレインＤ側のサイドウォールＳＷがフローティングゲートＦＧ（図１８参照）である。
【０１１７】
フローティングゲートＦＧの膜厚は特に限定されるものではないが、この実施形態においては、約２０００オングストローム程度としている。なお、この状態におけるメモリアレイ部４２の平面図を、図２１に示す。
【０１１８】
つぎに、図２２に示すように、メモリアレイ部４２のアクティブ領域５１を覆うように、アクティブ領域５１と平行のストライプ状にフォトレジストＰＲ２を形成し、フォトレジストＰＲ２をマスクとしてエッチングを行なうことにより、右下がりのハッチングで示された部分のサイドウォールＳＷを除去する。これにより、各メモリセルのフローティングゲートＦＧが、それぞれ独立した状態となる（図２４参照）。
【０１１９】
つぎに、図２３に示すように、ドレインＤ（図１８参照）となるべき領域および該領域間にあるフィールド酸化膜５２を覆うように、フォトレジストＰＲ３を形成し、フォトレジストＰＲ３、積層ゲート部７２、ＯＮＯ膜６９およびサイドウォールＳＷをマスクとして、シリコン酸化物に対する選択性の高いエッチングをおこなう。このエッチングをＳＡＳエッチングと呼ぶ。このＳＡＳエッチングによって、ソースＳ間にあったフィールド酸化膜５２が、選択的に除去される。
【０１２０】
フォトレジストＰＲ３を除去した後、図１８に示すように、高濃度のヒ素（Ａs）をイオン注入する。これにより、周辺回路部４４においては、ソースＰＳおよびドレインＰＤとなるべき領域に高濃度のヒ素が注入されるとともに、メモリアレイ部４２においては、ドレインＤとなるべき領域に高濃度のヒ素が注入される。
【０１２１】
また、高濃度のヒ素は、行方向（Ｘ方向）に隣接するメモリセル間で共用されるソースＳのみならず、図２４に示すように、当該ソースＳを列方向につなぐ領域、すなわち、先程のＳＡＳエッチングによってフィールド酸化膜５２が除去された領域にも注入される。
【０１２２】
この後、加熱することにより、図１８に示すように、周辺回路部４４のソースＰＳおよびドレインＰＤが形成され、メモリアレイ部４２のドレインＤが形成される。また、図２４に示すように、メモリセルのソースＳをＹ方向に連結した構造の拡散ソース配線７４が形成される。このようにして、積層ゲート部７２に対し自己整合的に、拡散ソース配線７４を形成することができる。これが、ＳＡＳ技術である。ＳＡＳ技術を用いることにより、メモリアレイ部４２をより高密度化することができる。
【０１２３】
この後、層間膜形成工程、配線形成工程、パッシベーション膜形成工程等を経て、メモリセルＭＣを備えた不揮発性メモリが製造される。
【０１２４】
つぎに、図１０に、この発明の他の実施形態による半導体装置である２ビットのＤＡコンバータ１０の回路図を示す。このＤＡコンバータ１０を用いれば、２ビットの入力データに基づいて、段階的な電圧出力Ｖoutを得ることができる。
【０１２５】
ＤＡコンバータ１０は、フローティングゲートＦＧを有するＮ−ＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果型トランジスタ）であるトランジスタＴＲ１と、フローティングゲートＦＧを持たない通常のＰ−ＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界効果型トランジスタ）であるトランジスタＴＲ２とを、直列に接続した構成を備えている。
【０１２６】
トランジスタＴＲ１は、図１に示すメモリセルＭＣとほぼ同様の構成である。ただし、トランジスタＴＲ１においては、メモリセルＭＣのトンネル酸化膜ＴＭに相当する部分の膜厚が、ゲート酸化膜ＧＭの膜厚と同程度（実施形態では２００オングストローム程度）となっている。したがって、トランジスタＴＲ１は、メモリセルＭＣと異なり、フローティングゲートＦＧに電子を注入したり抜き出したりするようにはなっていない。
【０１２７】
トランジスタＴＲ１のコントロールゲートＣＧ１には電圧Ｖ１を印加する端子が接続され、コントロールゲートＣＧ２には電圧Ｖ２を印加する端子が接続されている。ドレインＤには電源電圧Ｖ_DDが与えられ、ソースＳは、前述のように、トランジスタＴＲ２のソースＳとに接続されており、該接続部分の電圧が出力Ｖoutとして取り出される。
【０１２８】
一方、トランジスタＴＲ２のゲートＧおよびドレインＤには、接地電位が与えられている。
【０１２９】
トランジスタＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与える電圧Ｖ１および電圧Ｖ２の値に応じて、トランジスタＴＲ１のソースＳ・ドレインＤ間の電圧Ｖ_SDが、変化する。したがって、次式、
Ｖout＝Ｖ_DD−Ｖ_SD
で表現される出力Ｖoutも、トランジスタＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与える電圧Ｖ１および電圧Ｖ２の値に応じて、変化する。
【０１３０】
すなわち、２ビットの入力データの各ビット値に対応した電圧（”Ｌ”レベル電位（接地電位）または”Ｈ”レベル電位（電源電位））を、トランジスタＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与えると、入力データに対応した出力Ｖoutが得られる。
【０１３１】
図１１Ａは、ＤＡコンバータ１０の動作を説明するためのテーブルである。図１１Ｂは、入力データと出力Ｖoutとの関係を示すグラフである。図１１Ａおよび図１１Ｂに示すように、２ビットの入力データ（”０”〜”３”）に対応した出力Ｖoutを得ることができる。
【０１３２】
たとえば、入力データ”２”を入力するには、電圧Ｖ１および電圧Ｖ２を、それぞれ、”Ｌ”レベルおよび”Ｈ”とすればよい。このときのトランジスタＴＲ１のソースＳ・ドレインＤ間の電圧Ｖ_SDをＶ_SD２とすれば、出力Ｖoutは、
Ｖout＝Ｖ_DD−Ｖ_SD２
となる。
【０１３３】
上述のメモリセルＭＣの場合と同様に、ＤＡコンバータ１０においても、トランジスタＴＲ１の第２の導電体部を３つ以上積層して配置すれば、３ビット以上の多値データを出力Ｖoutに変換することができる。
【０１３４】
このように、この実施形態においては、フローティングゲートＦＧに生じた種々の電圧に対応して、ドレインＤとソースＳとの間に種々の電圧Ｖ_SDが生ずるよう構成したことを特徴としている。
【０１３５】
したがって、複数のコントロールゲートＣＧ１、ＣＧ２に与える電圧Ｖ１、Ｖ２の組合せにしたがって、ドレインＤとソースＳとの間に種々の電圧Ｖ_SDが生ずるようにすることができる。すなわち、多値データを取り扱う際の制御性がよく、かつ、コンパクトなＡＤコンバータ１０等を実現することができる。
【０１３６】
なお、上述の各実施形態においては、複数の第２の導電体部の厚さがそれぞれ異なるよう構成したが、この発明はこれに限定されるものではない。たとえば、各第２の導電体部ごとに、対応する側部絶縁膜の膜厚を異ならせるよう構成することもできる。また、各第２の導電体部ごとに、対応する側部絶縁膜の誘電率を異ならせるよう構成することもできる。
【０１３７】
また、上述の各実施形態においては、複数の第２の導電体部は、それぞれ異なる値の静電容量を介して第１の導電体部と結合するよう構成したが、この発明はこれに限定されるものではない。たとえば、複数の第２の導電体部が、同一値の静電容量を介して、第１の導電体部と結合するよう構成することもできる。ただし、複数の第２の導電体部が、それぞれ異なる値の静電容量を介して第１の導電体部と結合するよう構成すれば、上述のように、最小限の数の第２の導電体部を用いて、効率的に第１の導電体部に多様な電気的状態を生じさせることができるので、好都合である。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置である不揮発性メモリを構成するメモリセルＭＣの断面構成を示す図面である。
【図２】メモリアレイ部４２に行列状に配置された複数のメモリセルＭＣを表わす回路図の一部を例示したものである。
【図３】図３Ａは、データの書込み時にトンネル電流を用いる場合における書込み動作を説明するためのメモリセルＭＣの概念図である。図３Ｂは、この場合における書込み動作を説明するためのテーブルである。
【図４】データの書込み時にトンネル電流を用いる場合において、読出し時にコントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータをパラメータとして表現したグラフである。
【図５】図５Ａは、データの書込み時にトンネル電流を用いる場合における消去動作を説明するためのメモリセルＭＣの概念図である。図５Ｂは、この場合における消去動作を説明するためのテーブルである。
【図６】データの書込み時にトンネル電流を用いる場合における読出し動作を説明するためのテーブルである。
【図７】図７Ａは、データの書込み時にＨＣＩ（ホット・キャリア・インジェクション）を用いる場合における書込み動作を説明するためのメモリセルＭＣの概念図である。図７Ｂは、この場合における書込み動作を説明するためのテーブルである。
【図８】データの書込み時にＨＣＩを用いる場合において、読出し時にコントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータをパラメータとして表現したグラフである。
【図９】図９Ａは、データの書込み時にＨＣＩを用いる場合における消去動作を説明するためのメモリセルＭＣの概念図である。図９Ｂは、この場合における消去動作を説明するためのテーブルである。
【図１０】この発明の他の実施形態による半導体装置である２ビットのＤＡコンバータ１０の回路図の一例である。
【図１１】図１１Ａは、ＤＡコンバータ１０の動作を説明するためのテーブルである。図１１Ｂは、入力データと出力Ｖoutとの関係を示すグラフである。
【図１２】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１３】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１４】図１４Ａおよび図１４Ｂは、この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の主要断面を描いた図面である。
【図１５】図１５Ａは、この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成する周辺回路部４４の主要断面を描いた図面である。図１５Ｂは、該不揮発性メモリを構成するメモリアレイ部４２の主要断面を描いた図面である。
【図１６】図１６Ａおよび図１６Ｂは、この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の主要断面を描いた図面である。
【図１７】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１８】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１９】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２０】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２１】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２２】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２３】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２４】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２５】図２５Ａは、多値情報を記憶する従来のメモリセル６の構造を示す断面図である。図２５Ｂは、多値情報を記憶する従来の他のメモリセル８の構造を示す断面図である。
【符号の説明】
ＣＧ１・・・・・コントロールゲート
ＣＧ２・・・・・コントロールゲート
ＦＧ・・・・・・フローティングゲート
ＭＣ・・・・・・メモリセル
Ｖ１・・・・・・電圧
Ｖ２・・・・・・電圧
Ｖ_M ・・・・・・電圧

Claims

半導体基板に設けられた半導体領域に設定された第１導電型のチャネル形成領域と、
チャネル形成領域を挟んで配置された第２導電型の第１の高濃度不純物領域および第２の高濃度不純物領域と、
チャネル形成領域の上に形成された下部絶縁膜と、
前記下部絶縁膜の上であって第１の高濃度不純物領域側に形成される第１の導電体部と、
前記下部絶縁膜の上であって第２の高濃度不純物領域側に形成され、第１の導電体部に対してそれぞれ静電容量を介して結合された複数の第２の導電体部と、
を備え、
各第２の導電体部を相互に絶縁しつつ半導体装置の高さ方向に積み重ね、
複数の第２の導電体部の電気的状態の組合せにしたがって第１の導電体部に種々の電圧を生じさせ、前記第１の導電体部に生じた種々の電圧に対応して第１の導電体部に種々の量の電荷を蓄積し、蓄積された電荷に対応した多値の情報を記憶するよう構成したこと、
を特徴とする半導体装置。
請求項１の半導体装置において、
前記複数の第２の導電体部の側面に、誘電体により構成された側部絶縁膜を介して、サイドウォール状の前記第１の導電体部が形成されていること、
を特徴とするもの。
請求項１または請求項２の半導体装置において、
前記第１の導電体部に生じた種々の電圧に対応して、第１の高濃度不純物領域と第２の高濃度不純物領域との間に種々の電圧が生ずるよう構成したこと、
を特徴とするもの。
請求項１ないし請求項３のいずれかの半導体装置において、
前記複数の第２の導電体部は、それぞれ異なる値の静電容量を介して、第１の導電体部と結合されていること、
を特徴とするもの。
請求項４の半導体装置において、
前記複数の第２の導電体部の厚さがそれぞれ異なるよう構成したこと、
を特徴とするもの。