JP3690921B2 - Semiconductor device - Google Patents

Description

となる。
【００５０】
上述のように電圧Ｖsurがほぼ一定であるから、式（１）から、フローティングゲートＦＧの電圧Ｖ_Mは、コントロールゲートＣＧ１に与える電圧Ｖ１およびコントロールゲートＣＧ２に与える電圧Ｖ２に依存することがわかる。
【００５１】
したがって、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、それぞれ、適当な電圧Ｖ１およびＶ２を与えることによって、フローティングゲートＦＧの電圧Ｖ_MすなわちフローティングゲートＦＧから引き抜く電子の量を、所望量にすることができる。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与えることによって、メモリセルＭＣに所望のデータを書込むことができる。
【００５２】
たとえば、メモリセルＭＣにデータ”１”を書込むには、図３Ｂに示すように、コントロールゲートＣＧ１（図２に示すワードラインＷＬ００）およびコントロールゲートＣＧ２（図２に示すワードラインＷＬ０１）に、それぞれ、電圧「０ボルト」および「−１０ボルト」を印加すればよい。なお、上述のように、ドレインＤ（図２に示すビットラインＢＬ０）の電圧およびソースＳの電圧は、それぞれ、「５ボルト」および「０ボルト」にしておく。
【００５３】
これにより、所定量の電子がフローティングゲートＦＧからドレインＤに引き抜かれ、メモリセルＭＣのしきい値は、Ｖth４からＶth２へと変化する。すなわち、データ”１”が、しきい値Ｖth２として、メモリセルＭＣに記憶されたことになる。
【００５４】
つぎに、図５Ａないし図５Ｂに基づいて、データを消去する場合の動作を説明する。データの消去にも、トンネル電流を用いる。すなわち、メモリセルＭＣに書込まれたデータを消去するには、図５Ａに示すように、トンネル酸化膜ＴＭを介して、ドレインＤおよび半導体基板４６から、フローティングゲートＦＧに電子を注入するのである。
【００５５】
図５Ｂに示すように、消去時においては、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、ともに、電圧「１０ボルト」を印加するとともに、ドレインＤの電圧およびソースＳの電圧は、ともに「０ボルト」にしておけばよい。フローティングゲートＦＧに所定量の電子が注入されると、メモリセルのしきい値は、Ｖth４に戻る（図４参照）。
【００５６】
なお、データの消去に際しては、メモリアレイ部４２を構成するメモリセル全てを一括して消去するように構成してもよいし、ひとつのメモリセルまたは一群のメモリセルを指定して消去するよう構成してもよい。
【００５７】
つぎに、図６および図４に基づいて、データを読み出す場合の動作を説明する。消去時にフローティングゲートＦＧに注入された電子は、データ書き込み時に、データの内容に応じて引き抜かれる。フローティングゲートＦＧに残存している電荷量をＱ_Mとすれば、電荷保存の法則より、
Ｃ２（Ｖ２−Ｖ_M）＋Ｃ１（Ｖ１−Ｖ_M）＝Ｃ３（Ｖ_M−Ｖsur）−Ｑ_M
となる。
【００５８】
ソースＳおよびドレインＤに適当な電圧を与え、ドレイン電流が流れる状態、すなわちチャネル形成領域ＣＨにチャネルが形成された状態にすれば、フェルミポテンシャルをφ_Fとした場合、次式、
Ｖsur≒２φ_F
が成立する。
【００５９】
上の２式より、

となる。
【００６０】
したがって、フェルミポテンシャルをφ_Fが一定であるとし、コントロールゲートＣＧ１に印加される電圧Ｖ１およびコントロールゲートＣＧ２に印加される電圧Ｖ２を、それぞれ一定とすれば、フローティングゲートＦＧに生ずる電圧ＶMは、ほぼフローティングゲートＦＧに残存している電荷量Ｑ_Mに依存することとなる。
【００６１】
ドレイン電流の大きさは電圧Ｖ_Mの大きさに依存することから、このときのドレイン電流の大きさを調べれば、フローティングゲートＦＧに残存している電荷量Ｑ_MすなわちメモリセルＭＣに書き込まれているデータを知ることができる。
【００６２】
すなわち、メモリセルＭＣからデータを読み出すには、コントロールゲートＣＧ１およびコントロールゲートＣＧ２ならびにドレインＤおよびソースＳに所定電圧を印加し、そのときに流れるドレイン電流の大きさを測定すればよい。
【００６３】
図６に示すように、読出し時においては、たとえば、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、ともに、電圧「５ボルト」を印加するとともに、ドレインＤの電圧およびソースＳの電圧は、それぞれ「１ボルト」および「０ボルト」にしておけばよい。このときのドレイン電流を、たとえば図２に示すビットラインＢＬ０に接続されたセンスアンプ（図示せず）により検出して判定するようにしておけばよい。
【００６４】
つぎに、図７Ａないし図９に基づいて、データの書込み時にＨＣＩ（ホット・キャリア・インジェクション）を用いる場合における、メモリセルＭＣの動作を説明する。
【００６５】
図７Ａは、この場合における書込み（プログラム）動作を説明するためのメモリセルＭＣの概念図である。図７Ｂは、書込み動作を説明するためのテーブルである。図８は、読出し時において、コントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータ（２ビットデータ”０”〜”３”）をパラメータとして、表現したグラフである。
【００６６】
図９Ａは、この場合における消去（イレース）動作を説明するためのメモリセルＭＣの概念図である。図９Ｂは、消去動作を説明するためのテーブルである。
【００６７】
まず、図７Ａないし図７Ｂに基づいて、データを書込む場合の動作を説明する。データの書込み時にＨＣＩを用いる場合、フローティングゲートＦＧから電子が引き抜かれている状態、すなわち、しきい値が最も低い状態（Ｖth０）がデータ書込み前の状態すなわち消去状態（データ”０”に対応するものとする）である。
【００６８】
この状態からメモリセルＭＣにデータを書込むには、メモリセルＭＣを飽和領域で動作させ、ドレインＤ近傍に生じた熱電子を、トンネル酸化膜ＴＭを介して、フローティングゲートＦＧに引き込む。フローティングゲートＦＧに引き込まれた電子の量に応じて、後述するように、メモリセルＭＣのしきい値が変化する。
【００６９】
このようにして注入された電子の量が増えるにしたがって、メモリセルＭＣのしきい値は、消去状態のＶth０からＶth１、Ｖth２、Ｖth３へと変化するものとする（図８参照）。このメモリセルＭＣのしきい値に対応させて、データを記憶するようにしているのである。すなわち、メモリセルＭＣのしきい値Ｖth０、Ｖth１、Ｖth２、Ｖth３に対応させて、それぞれ、データ”０”、”１”、”２”、”３”を記憶するようにしている。
【００７０】
フローティングゲートＦＧに注入される電子の量は、トンネル酸化膜ＴＭに生ずる電界に依存する。すなわち、トンネル酸化膜ＴＭに生ずる電界が大きい程、注入される電子の量も大きくなる。
【００７１】
トンネル酸化膜ＴＭに生ずる電界は、フローティングゲートＦＧの電圧Ｖ_MとフローティングゲートＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの差に依存する。上述のように、書き込み時には、メモリセルＭＣを飽和領域で動作している。したがって、チャネル形成領域ＣＨには電流が流れており、チャネルが形成されている。つまり、次式、
Ｖsur≒２φ_F
が成立している。すなわち、電圧Ｖsurは、ほぼ一定となる。したがって、注入される電子の量は、フローティングゲートＦＧの電圧Ｖ_Mに依存することとなる。
【００７２】
いま、コントロールゲートＣＧ１に与える電圧をＶ１、コントロールゲートＣＧ２に与える電圧をＶ２とすると、電荷保存の法則より、
Ｃ２（Ｖ２−Ｖ_M）＋Ｃ１（Ｖ１−Ｖ_M）＝Ｃ３（Ｖ_M−Ｖsur）
となる。
【００７３】
上の２式より、

となる。
【００７４】
上述のようにフェルミポテンシャルφ_Fが一定であるから、式（１’）から、フローティングゲートＦＧの電圧Ｖ_Mは、コントロールゲートＣＧ１に与える電圧Ｖ１およびコントロールゲートＣＧ２に与える電圧Ｖ２に依存することがわかる。
【００７５】
したがって、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、それぞれ、適当な電圧Ｖ１およびＶ２を与えることによって、フローティングゲートＦＧの電圧Ｖ_MすなわちフローティングゲートＦＧに注入される電子の量を、所望量にすることができる。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与えることによって、メモリセルＭＣにデータを書込むことができる。
【００７６】
たとえば、メモリセルＭＣにデータ”１”を書込むには、図７Ｂに示すように、コントロールゲートＣＧ１（図２に示すワードラインＷＬ００）およびコントロールゲートＣＧ２（図２に示すワードラインＷＬ０１）に、それぞれ、電圧「１０ボルト」および「０ボルト」を印加すればよい。なお、上述のように、ドレインＤ（図２に示すビットラインＢＬ０）の電圧およびソースＳの電圧は、それぞれ、「７ボルト」および「０ボルト」にしておく。
【００７７】
これにより、所定量の電子がフローティングゲートＦＧに注入され、メモリセルＭＣのしきい値は、Ｖth０からＶth１へと変化する。すなわち、データ”１”が、しきい値Ｖth１として、メモリセルＭＣに記憶されたことになる。
【００７８】
なお、図７Ｂに示すように、データ”２”を書き込む場合には、電圧Ｖ１を「０ボルト」とはせずに「５ボルト」としている。これは、電圧Ｖ１を「０ボルト」とすると、チャネル形成領域ＣＨのうちコントロールゲートＣＧ１の下にある部分にチャネルが形成されず、書き込みに必要なドレイン電流が流れなくなってしまうためである。
【００７９】
つぎに、図９Ａないし図９Ｂに基づいて、データを消去する場合の動作を説明する。データの消去には、トンネル電流を用いる。すなわち、メモリセルＭＣに書込まれたデータを消去するには、図９Ａに示すように、トンネル酸化膜ＴＭを介して、フローティングゲートＦＧからドレインＤに電子を引き抜くのである。
【００８０】
図９Ｂに示すように、消去時においては、コントロールゲートＣＧ１およびコントロールゲートＣＧ２に、ともに、電圧「−１０ボルト」を印加するとともに、ドレインＤの電圧およびソースＳの電圧を、それぞれ「５ボルト」、「０ボルト」にしておけばよい。フローティングゲートＦＧから所定量の電子が引き抜かれると、メモリセルのしきい値は、Ｖth０に戻る（図８参照）。
【００８１】
なお、データの書込み時にトンネル電流を用いる前述の場合と同様に、データの消去に際しては、メモリアレイ部４２を構成するメモリセル全てを一括して消去するように構成してもよいし、ひとつのメモリセルまたは一群のメモリセルを指定して消去するよう構成してもよい。
【００８２】
データを読み出す場合の動作は、データの書込み時にトンネル電流を用いる前述の場合と同様であるので省略する。
【００８３】
このように、この実施形態においては、フローティングゲートＦＧと、フローティングゲートＦＧに対してそれぞれ独立に結合された複数のコントロールゲートＣＧ１、ＣＧ２とを備え、複数のコントロールゲートＣＧ１、ＣＧ２に印加される電圧Ｖ１、Ｖ２の組合せにしたがってフローティングゲートＦＧに種々の電圧Ｖ_Mを生じさせるメモリセルＭＣであって、各コントロールゲートＣＧ１、ＣＧ２を相互に絶縁しつつメモリセルＭＣの高さ方向に積み重ねたことを特徴としている。
【００８４】
したがって、複数のコントロールゲートに印加される電圧の組合せにしたがってフローティングゲートＦＧに種々の電圧Ｖ_Mを生じさせるようにしたから、コントロールゲートの数を多くしておけば、個々のコントロールゲートのとり得る電圧のレベル数が少なくても、すなわち、たとえば”Ｌ”レベルおよび”Ｈ”レベルの２レベルしか取り得ないような場合であっても、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることができる。このため、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせるための制御が容易になる。
【００８５】
また、各コントロールゲートＣＧ１、ＣＧ２を相互に絶縁しつつメモリセルＭＣの高さ方向に積み重ねたから、コントロールゲートの数が多くなっても、メモリセルＭＣの投影面積はそれほど増加しない。したがって、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることができるメモリセルＭＣを小型化することができる。
【００８６】
すなわち、多様な電圧Ｖ_Mを生じさせる際の制御性がよく、かつ、コンパクトなメモリセルＭＣを実現することができる。
【００８７】
また、この実施形態においては、半導体基板４６に設定されたＰ型のチャネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配置されたＮ型のドレインＤおよびソースＳと、チャネル形成領域ＣＨの上にドレインＤよりに形成された薄いトンネル酸化膜ＴＭおよびチャネル形成領域ＣＨの上にソースＳよりに形成された厚いゲート酸化膜ＧＭとを備え、フローティングゲートＦＧは、トンネル酸化膜ＴＭの上に形成され、複数のコントロールゲートＣＧ１、ＣＧ２は、ゲート酸化膜ＧＭの上に形成されていることを特徴としている。
【００８８】
したがって、フローティングゲートＦＧをトンネル酸化膜ＴＭ上に形成し、複数のコントロールゲートＣＧ１、ＣＧ２をゲート酸化膜ＧＭ上に形成することで、オーバーイレイス（過消去）によりデプレッション形となったトンネル酸化膜ＴＭの下のチャネル形成領域ＣＨが導通状態になったとしても、コントロールゲートＣＧ１に所定電圧を印加しない限り、ゲート酸化膜ＧＭの下のチャネル形成領域ＣＨは導通状態とならず、したがって、メモリセルＭＣは導通状態とはならない。このため、オーバーイレイスに起因するデータの誤読み出しが生じにくい。
【００８９】
さらに、トンネル酸化膜ＴＭの下のチャネル形成領域ＣＨがデプレッション形となっても問題がないことから、フローティングゲートＦＧに生ずる有効な電圧として、トンネル酸化膜ＴＭの下のチャネル形成領域ＣＨがデプレッション形（たとえば、図８において、しきい値Ｖthが負となる状態）となるような状態まで含めることが可能となる。したがって、その分、フローティングゲートＦＧに生ずる個々の電圧Ｖ_Mの範囲を大きくとることができる。このため、フローティングゲートＦＧに生ずる個々の電圧Ｖ_Mを検出する際のマージンが大きくなる。すなわち、データを読み出す際の、読み出し精度を上げることができる。
【００９０】
また、この実施形態においては、複数のコントロールゲートＣＧ１、ＣＧ２の側面に、ＯＮＯ膜６９により構成された側部絶縁膜ＳＩＭを介して、サイドウォールＳＷにより構成されたフローティングゲートＦＧが形成されていることを特徴としている。
【００９１】
したがって、サイドウォールＳＷの厚さを調整することで、容易に幅の狭いフローティングゲートＦＧを得ることができる。このため、フローティングゲートＦＧとチャネル形成領域ＣＨとの間の静電容量Ｃ３を、容易に小さくすることができる。
【００９２】
この結果、フローティングゲートＦＧとチャネル形成領域ＣＨとの間に生ずる分圧（Ｖ_M−Ｖsur）を、容易に高くすることができる。すなわち、容易に、フローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることが可能となる。
【００９３】
また、この実施形態においては、フローティングゲートＦＧに生じた種々の電圧Ｖ_Mに対応してフローティングゲートＦＧに種々の量の電荷Ｑ_Mを蓄積し、蓄積された電荷Ｑ_Mに対応した多値データ（たとえば、２ビットデータ”０”〜”３”）を記憶するよう構成したことを特徴としている。したがって、多値データを記憶させる際の制御性がよく、かつ、コンパクトな多値メモリを実現することができる。
【００９４】
また、この実施形態においては、複数のコントロールゲートＣＧ１、ＣＧ２は、それぞれ異なる値の静電容量Ｃ１、Ｃ２を介して、フローティングゲートＦＧと結合されていることを特徴としている。したがって、最小限の数のコントロールゲートを用いて、効率的にフローティングゲートＦＧに多様な電圧Ｖ_Mを生じさせることができる。
【００９５】
また、この実施形態においては、複数のコントロールゲートＣＧ１、ＣＧ２の厚さがそれぞれ異なるよう構成したことを特徴としている。したがって、特に複雑な工程を要することなく、容易に、異なる値の静電容量Ｃ１、Ｃ２を実現することができる。
【００９６】
つぎに、図１２ないし図２４に基づいて、上述のメモリセルＭＣを備えた不揮発性メモリを製造する方法を説明する。図１２ないし図１８は、不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および／または周辺回路部４４の主要断面を描いた図面である。図１９ないし図２４は、不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【００９７】
図１２に示すメモリアレイ部４２は、図１９における断面１２−１２に対応している。図１４Ａに示すメモリアレイ部４２は、図２０における断面１４Ａ−１４Ａに対応している。図１７に示すメモリアレイ部４２は、図２１における断面１７−１７に対応している。図１８に示すメモリアレイ部４２は、図２４における断面１８−１８に対応している。
【００９８】
まず、図１９に示すように、Ｐ型の半導体基板４６を用意し、半導体基板４６上に所定のアクティブ領域５１を設定する。半導体基板４６のうち、アクティブ領域５１以外の部分に、ＬＯＣＯＳ法等を用いて素子分離のためのフィールド酸化膜５２を形成する。なお、メモリアレイ部４２においては、アクティブ領域５１およびフィールド酸化膜５２は、ともに、Ｘ方向を長手方向とするストライプ状に形成されることになる。
【００９９】
つぎに、図１２に示すように、メモリアレイ部４２の半導体基板４６（アクティブ領域５１）に、しきい値調整のためのイオン注入を行なったあと、ゲート酸化膜ＧＭ、ポリシリコン層５６、ＯＮＯ膜５８を形成する。
【０１００】
ゲート酸化膜ＧＭは、熱酸化により形成する。ポリシリコン層５６は、低圧ＣＶＤ法などによりポリシリコンを堆積させることにより形成される。ＯＮＯ膜５８は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に重ねて形成することにより得られる。
【０１０１】
なお、これらの膜厚は特に限定されるものではないが、この実施形態においては、ゲート酸化膜ＧＭの膜厚を約２００オングストローム程度、ポリシリコン層５６の膜厚を約３０００オングストローム程度、ＯＮＯ膜５８の膜厚を約３００オングストローム程度としている。
【０１０２】
つぎに、周辺回路部４４に堆積したＯＮＯ膜５８、ポリシリコン層５６を除去して、周辺回路部４４の半導体基板４６（アクティブ領域５１）に、しきい値調整のためのイオン注入を行なったあと、ゲート酸化膜ＧＭを形成する。
【０１０３】
つぎに、周辺回路部４４およびメモリアレイ部４２に、ポリシリコン層６０、タングステンシリサイド（ＷＳi）層６２、および、シリコン窒化物により構成されたハードマスク層６４をこの順に積み上げる。なお、これらの膜厚は特に限定されるものではないが、この実施形態においては、ポリシリコン層６０とタングステンシリサイド（ＷＳi）層６２との合計の膜厚を約６０００オングストローム程度としている。
【０１０４】
つぎに、ハードマスク層６４の上に、所定形状のフォトレジスト（図示せず）を形成し、該フォトレジストをマスクとして異方性エッチングを行なう。このエッチングにより、図１３に示すように、メモリアレイ部４２のハードマスク層６４、タングステンシリサイド層６２、ポリシリコン層６０が所定形状にパタニングされる。同時に、周辺回路部４４のハードマスク層６４、タングステンシリサイド層６２、ポリシリコン層６０が所定形状にパタニングされて、ゲート部６８が形成される。
【０１０５】
なお、メモリアレイ部４２においてパタニングされたタングステンシリサイド層６２およびポリシリコン層６０が、コントロールゲートＣＧ２となる。一方、周辺回路部４４においてパタニングされたタングステンシリサイド層６２およびポリシリコン層６０が、ゲートＧとなる。
【０１０６】
つぎに、フォトレジストを除去した後、周辺回路部４４を別のフォトレジスト（図示せず）で覆い、ポリシリコン／シリコン窒化物のエッチングレートが高い異方性エッチングを行なう。これにより、図１４Ａに示すように、ハードマスク層６４をマスクとして、メモリアレイ部４２のＯＮＯ膜５８、ポリシリコン層５６が所定形状にパタニングされて、積層ゲート部７２が形成される。
【０１０７】
なお、積層ゲート部７２のＸ方向寸法は、特に限定されるものではないが、この実施形態においては、約５０００オングストローム程度としている。メモリアレイ部４２においてパタニングされたポリシリコン層５６が、コントロールゲートＣＧ１となる。なお、この状態におけるメモリアレイ部４２の平面図を図２０に示す。
【０１０８】
図２０に示すように、積層ゲート７２は、アクティブ領域５１およびフィールド酸化膜５２に直交するストライプ状（Ｙ方向を長手方向とするストライプ状）に形成される。
【０１０９】
つぎに、図１４Ｂに示すように、メモリアレイ部４２において、ドレインＤ（図１８参照）となるべき領域をフォトレジストＰＲ１で覆い、フォトレジストＰＲ１、積層ゲート部７２およびフィールド酸化膜５２（図２０参照）に対して自己整合的にソースＳを形成する。ソースＳは、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。
【０１１０】
つぎに、図１５Ａに示すように、周辺回路部４４において、低濃度のリン（Ｐ）をイオン注入することにより、ゲート部６８およびフィールド酸化膜５２に対して自己整合的に低濃度ドレインＬＤＤを形成する。
【０１１１】
つぎに、図１５Ｂに示すように、別のＯＮＯ膜６９を形成する。ＯＮＯ膜６９は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に重ねて形成することにより得られる。ＯＮＯ膜６９の膜厚は特に限定されるものではないが、この実施形態においては、約２００オングストローム程度としている。
【０１１２】
つぎに、図１６Ａに示すように、ＯＮＯ膜６９に対して少なくとも膜厚分のエッチバックを行なう。エッチバックにより、メモリアレイ部４２の積層ゲート部７２および周辺回路部４４のゲート部６８の側面のＯＮＯ膜６９が取り残される。取り残されたＯＮＯ膜６９のうち、積層ゲート部７２のドレインＤ側のＯＮＯ膜６９が側部絶縁膜ＳＩＭ（図１８参照）である。
【０１１３】
なお、このエッチバック工程において、積層ゲート部７２のソースＳおよびドレインＤ（図１８参照）となるべき領域上のＯＮＯ膜６９およびその下のゲート酸化膜ＧＭは除去される。
【０１１４】
その後、熱酸化を行なうことにより、トンネル酸化膜ＴＭを形成する。トンネル酸化膜ＴＭの膜厚は特に限定されるものではないが、この実施形態においては、約１００オングストローム程度としている。
【０１１５】
つぎに、図１６Ｂに示すように、ポリシリコン層７１を形成する。ポリシリコン層７１は、低圧ＣＶＤ法などによりポリシリコンを堆積させることにより形成される。
【０１１６】
つぎに、図１７に示すように、ポリシリコン層７１に対して少なくとも膜厚分のエッチバックを行なう。エッチバックにより取れ残されたポリシリコン層７１が、サイドウォールＳＷとなる。サイドウォールＳＷのうち、積層ゲート部７２のドレインＤ側のサイドウォールＳＷがフローティングゲートＦＧ（図１８参照）である。
【０１１７】
フローティングゲートＦＧの膜厚は特に限定されるものではないが、この実施形態においては、約２０００オングストローム程度としている。なお、この状態におけるメモリアレイ部４２の平面図を、図２１に示す。
【０１１８】
つぎに、図２２に示すように、メモリアレイ部４２のアクティブ領域５１を覆うように、アクティブ領域５１と平行のストライプ状にフォトレジストＰＲ２を形成し、フォトレジストＰＲ２をマスクとしてエッチングを行なうことにより、右下がりのハッチングで示された部分のサイドウォールＳＷを除去する。これにより、各メモリセルのフローティングゲートＦＧが、それぞれ独立した状態となる（図２４参照）。
【０１１９】
つぎに、図２３に示すように、ドレインＤ（図１８参照）となるべき領域および該領域間にあるフィールド酸化膜５２を覆うように、フォトレジストＰＲ３を形成し、フォトレジストＰＲ３、積層ゲート部７２、ＯＮＯ膜６９およびサイドウォールＳＷをマスクとして、シリコン酸化物に対する選択性の高いエッチングをおこなう。このエッチングをＳＡＳエッチングと呼ぶ。このＳＡＳエッチングによって、ソースＳ間にあったフィールド酸化膜５２が、選択的に除去される。
【０１２０】
フォトレジストＰＲ３を除去した後、図１８に示すように、高濃度のヒ素（Ａs）をイオン注入する。これにより、周辺回路部４４においては、ソースＰＳおよびドレインＰＤとなるべき領域に高濃度のヒ素が注入されるとともに、メモリアレイ部４２においては、ドレインＤとなるべき領域に高濃度のヒ素が注入される。
【０１２１】
また、高濃度のヒ素は、行方向（Ｘ方向）に隣接するメモリセル間で共用されるソースＳのみならず、図２４に示すように、当該ソースＳを列方向につなぐ領域、すなわち、先程のＳＡＳエッチングによってフィールド酸化膜５２が除去された領域にも注入される。
【０１２２】
この後、加熱することにより、図１８に示すように、周辺回路部４４のソースＰＳおよびドレインＰＤが形成され、メモリアレイ部４２のドレインＤが形成される。また、図２４に示すように、メモリセルのソースＳをＹ方向に連結した構造の拡散ソース配線７４が形成される。このようにして、積層ゲート部７２に対し自己整合的に、拡散ソース配線７４を形成することができる。これが、ＳＡＳ技術である。ＳＡＳ技術を用いることにより、メモリアレイ部４２をより高密度化することができる。
【０１２３】
この後、層間膜形成工程、配線形成工程、パッシベーション膜形成工程等を経て、メモリセルＭＣを備えた不揮発性メモリが製造される。
【０１２４】
つぎに、図１０に、この発明の他の実施形態による半導体装置である２ビットのＤＡコンバータ１０の回路図を示す。このＤＡコンバータ１０を用いれば、２ビットの入力データに基づいて、段階的な電圧出力Ｖoutを得ることができる。
【０１２５】
ＤＡコンバータ１０は、フローティングゲートＦＧを有するＮ−ＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果型トランジスタ）であるトランジスタＴＲ１と、フローティングゲートＦＧを持たない通常のＰ−ＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界効果型トランジスタ）であるトランジスタＴＲ２とを、直列に接続した構成を備えている。
【０１２６】
トランジスタＴＲ１は、図１に示すメモリセルＭＣとほぼ同様の構成である。ただし、トランジスタＴＲ１においては、メモリセルＭＣのトンネル酸化膜ＴＭに相当する部分の膜厚が、ゲート酸化膜ＧＭの膜厚と同程度（実施形態では２００オングストローム程度）となっている。したがって、トランジスタＴＲ１は、メモリセルＭＣと異なり、フローティングゲートＦＧに電子を注入したり抜き出したりするようにはなっていない。
【０１２７】
トランジスタＴＲ１のコントロールゲートＣＧ１には電圧Ｖ１を印加する端子が接続され、コントロールゲートＣＧ２には電圧Ｖ２を印加する端子が接続されている。ドレインＤには電源電圧Ｖ_DDが与えられ、ソースＳは、前述のように、トランジスタＴＲ２のソースＳとに接続されており、該接続部分の電圧が出力Ｖoutとして取り出される。
【０１２８】
一方、トランジスタＴＲ２のゲートＧおよびドレインＤには、接地電位が与えられている。
【０１２９】
トランジスタＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与える電圧Ｖ１および電圧Ｖ２の値に応じて、トランジスタＴＲ１のソースＳ・ドレインＤ間の電圧Ｖ_SDが、変化する。したがって、次式、
Ｖout＝Ｖ_DD−Ｖ_SD
で表現される出力Ｖoutも、トランジスタＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与える電圧Ｖ１および電圧Ｖ２の値に応じて、変化する。
【０１３０】
すなわち、２ビットの入力データの各ビット値に対応した電圧（”Ｌ”レベル電位（接地電位）または”Ｈ”レベル電位（電源電位））を、トランジスタＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与えると、入力データに対応した出力Ｖoutが得られる。
【０１３１】
図１１Ａは、ＤＡコンバータ１０の動作を説明するためのテーブルである。図１１Ｂは、入力データと出力Ｖoutとの関係を示すグラフである。図１１Ａおよび図１１Ｂに示すように、２ビットの入力データ（”０”〜”３”）に対応した出力Ｖoutを得ることができる。
【０１３２】
たとえば、入力データ”２”を入力するには、電圧Ｖ１および電圧Ｖ２を、それぞれ、”Ｌ”レベルおよび”Ｈ”とすればよい。このときのトランジスタＴＲ１のソースＳ・ドレインＤ間の電圧Ｖ_SDをＶ_SD２とすれば、出力Ｖoutは、
Ｖout＝Ｖ_DD−Ｖ_SD２
となる。
【０１３３】
上述のメモリセルＭＣの場合と同様に、ＤＡコンバータ１０においても、トランジスタＴＲ１の第２の導電体部を３つ以上積層して配置すれば、３ビット以上の多値データを出力Ｖoutに変換することができる。
【０１３４】
このように、この実施形態においては、フローティングゲートＦＧに生じた種々の電圧に対応して、ドレインＤとソースＳとの間に種々の電圧Ｖ_SDが生ずるよう構成したことを特徴としている。
【０１３５】
したがって、複数のコントロールゲートＣＧ１、ＣＧ２に与える電圧Ｖ１、Ｖ２の組合せにしたがって、ドレインＤとソースＳとの間に種々の電圧Ｖ_SDが生ずるようにすることができる。すなわち、多値データを取り扱う際の制御性がよく、かつ、コンパクトなＡＤコンバータ１０等を実現することができる。
【０１３６】
なお、上述の各実施形態においては、複数の第２の導電体部の厚さがそれぞれ異なるよう構成したが、この発明はこれに限定されるものではない。たとえば、各第２の導電体部ごとに、対応する側部絶縁膜の膜厚を異ならせるよう構成することもできる。また、各第２の導電体部ごとに、対応する側部絶縁膜の誘電率を異ならせるよう構成することもできる。
【０１３７】
また、上述の各実施形態においては、複数の第２の導電体部は、それぞれ異なる値の静電容量を介して第１の導電体部と結合するよう構成したが、この発明はこれに限定されるものではない。たとえば、複数の第２の導電体部が、同一値の静電容量を介して、第１の導電体部と結合するよう構成することもできる。ただし、複数の第２の導電体部が、それぞれ異なる値の静電容量を介して第１の導電体部と結合するよう構成すれば、上述のように、最小限の数の第２の導電体部を用いて、効率的に第１の導電体部に多様な電気的状態を生じさせることができるので、好都合である。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置である不揮発性メモリを構成するメモリセルＭＣの断面構成を示す図面である。
【図２】メモリアレイ部４２に行列状に配置された複数のメモリセルＭＣを表わす回路図の一部を例示したものである。
【図３】図３Ａは、データの書込み時にトンネル電流を用いる場合における書込み動作を説明するためのメモリセルＭＣの概念図である。図３Ｂは、この場合における書込み動作を説明するためのテーブルである。
【図４】データの書込み時にトンネル電流を用いる場合において、読出し時にコントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータをパラメータとして表現したグラフである。
【図５】図５Ａは、データの書込み時にトンネル電流を用いる場合における消去動作を説明するためのメモリセルＭＣの概念図である。図５Ｂは、この場合における消去動作を説明するためのテーブルである。
【図６】データの書込み時にトンネル電流を用いる場合における読出し動作を説明するためのテーブルである。
【図７】図７Ａは、データの書込み時にＨＣＩ（ホット・キャリア・インジェクション）を用いる場合における書込み動作を説明するためのメモリセルＭＣの概念図である。図７Ｂは、この場合における書込み動作を説明するためのテーブルである。
【図８】データの書込み時にＨＣＩを用いる場合において、読出し時にコントロールゲートＣＧ１に与えるゲート電圧Ｖ_CG１およびコントロールゲートＣＧ２に与えるゲート電圧Ｖ_CG２と、ドレイン電流Ｉ_Dとの関係を、書込まれたデータをパラメータとして表現したグラフである。
【図９】図９Ａは、データの書込み時にＨＣＩを用いる場合における消去動作を説明するためのメモリセルＭＣの概念図である。図９Ｂは、この場合における消去動作を説明するためのテーブルである。
【図１０】この発明の他の実施形態による半導体装置である２ビットのＤＡコンバータ１０の回路図の一例である。
【図１１】図１１Ａは、ＤＡコンバータ１０の動作を説明するためのテーブルである。図１１Ｂは、入力データと出力Ｖoutとの関係を示すグラフである。
【図１２】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１３】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１４】図１４Ａおよび図１４Ｂは、この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の主要断面を描いた図面である。
【図１５】図１５Ａは、この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成する周辺回路部４４の主要断面を描いた図面である。図１５Ｂは、該不揮発性メモリを構成するメモリアレイ部４２の主要断面を描いた図面である。
【図１６】図１６Ａおよび図１６Ｂは、この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の主要断面を描いた図面である。
【図１７】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１８】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２および周辺回路部４４の主要断面を描いた図面である。
【図１９】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２０】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２１】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２２】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２３】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２４】この発明の一実施形態による不揮発性メモリの製造方法を説明するために、該不揮発性メモリを構成するメモリアレイ部４２の平面構成を描いた図面である。
【図２５】図２５Ａは、多値情報を記憶する従来のメモリセル６の構造を示す断面図である。図２５Ｂは、多値情報を記憶する従来の他のメモリセル８の構造を示す断面図である。
【符号の説明】
ＣＧ１・・・・・コントロールゲート
ＣＧ２・・・・・コントロールゲート
ＦＧ・・・・・・フローティングゲート
ＭＣ・・・・・・メモリセル
Ｖ１・・・・・・電圧
Ｖ２・・・・・・電圧
Ｖ_M ・・・・・・電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of handling multi-value information.
[0002]
[Prior art]
Various methods for storing multi-value information (for example, 3-bit information) in one memory cell have been proposed for the purpose of storing a large amount of information in a compact chip as much as possible.
[0003]
A memory cell 6 as shown in FIG. 25A is known as one of memory cells for storing multi-value information. The memory cell 6 is a non-volatile memory cell configured by a MOSFET (metal oxide semiconductor field effect transistor) having a floating gate FG.
[0004]
The memory cell 6 includes a source S and a drain D formed so as to sandwich a channel formation region CH set in the semiconductor substrate 2. On the channel formation region CH, the floating gate FG, the insulating film 4 and the control gate CG are formed in this order via the tunnel oxide film TM.
[0005]
In order to write multi-value information (for example, 3-bit information: “0” to “7”) to the memory cell 6, the voltage value and pulse width (stress time) of the voltage applied to the control gate CG are set in the multi-value information. It is changed according to the value. In this way, the threshold value of the memory cell 6 is changed by changing the amount of electrons taken into the floating gate FG. That is, multi-value information (for example, “0” to “7”) is stored in correspondence with the threshold value (Vth0 to Vth7) of the memory cell 6.
[0006]
In order to read information, a constant voltage is applied to the control gate, and the magnitude of the drain current flowing at this time is measured. Since the measured drain current differs depending on the threshold value of the memory cell 6, the contents of the written multi-value information can be known by measuring the magnitude of the drain current.
[0007]
However, such a conventional method has the following problems. In such a conventional method, at the time of writing, the threshold value of the memory cell is changed depending on the magnitude of the voltage applied to the control gate CG and the application time, but the magnitude of the applied voltage is strictly divided into a multistage solution. It was not easy to control, and the variation in threshold was large. Further, when controlling by the application time, the time required for writing tends to increase as the number of bits increases. That is, there is a difficulty in controllability when writing multi-value information.
[0008]
In order to solve such a problem, a memory cell 8 shown in FIG. 25B has been proposed. The memory cell 8 is a neural element type memory cell, and unlike the memory cell 6 described above, a plurality of control gates CG 1 to CG 3 are arranged on the insulating film 4.
[0009]
In order to write multi-value information in such a memory cell 8, voltages applied to the control gates CG1 to CG3 corresponding to each bit component of the multi-value information to be stored (in this case, 3-bit information) are “ The L level or the H level may be set. In this way, the threshold value of the memory cell 8 is changed by changing the amount of electrons taken into the floating gate FG.
[0010]
In order to read out the information, a constant voltage is applied to the control gates CG1 to CG3 as in the above example, and the magnitude of the drain current flowing at this time is measured.
[0011]
As described above, when the memory cell 8 is used, it is not necessary to control the magnitude of the voltage to be applied in a multistage solution, and as the number of bits increases, the time required for writing does not increase accordingly. . Therefore, it is possible to solve the above-mentioned problems relating to controllability when writing multi-value information.
[0012]
[Problems to be solved by the invention]
However, the memory cell 8 has the following problems. As shown in FIG. 25B, in the memory cell 8, a plurality of control gates CG1 to CG3 are arranged at a predetermined interval on the same plane. Therefore, it occupies a considerably large projected area as compared with memory cell 6 shown in FIG. 25A. That is, the memory cell 8 requires a larger projected area as the number of bits of multilevel information increases. This makes it impossible to store a large amount of information on a compact chip.
[0013]
The present invention solves such problems and provides a compact semiconductor device having good controllability in generating various electrical states such as when storing multi-value information. Objective.
[0014]
[Means for Solving the Problem, Action and Effect of the Invention]
  In the semiconductor device according to the present invention, various amounts of charge are accumulated in the first conductor portion corresponding to various voltages generated in the first conductor portion, and a multi-value corresponding to the accumulated charge is stored. It is configured to store information. Therefore, it is possible to realize a compact semiconductor device such as a multi-value memory cell having good controllability when storing multi-value information.
[0018]
  This inventionIn the semiconductor device, a first conductivity type channel formation region set in a semiconductor region provided on a semiconductor substrate, a second conductivity type first high-concentration impurity region disposed across the channel formation region, and A second high-concentration impurity region; and a lower insulating film formed on the channel formation region. The first conductor portion is on the lower insulating film and on the first high-concentration impurity region side. The plurality of second conductor portions are formed on the lower insulating film and on the second high-concentration impurity region side.
[0019]
Therefore, by forming the first conductor portion on the first high concentration impurity region side and the plurality of second conductor portions on the second high concentration impurity region side, for example, the semiconductor device When used as a memory cell, a predetermined voltage is applied to the second conductor portion even if the channel formation region under the first conductor portion, which has become a depletion type due to over-erasing (over-erasing), becomes conductive. Unless it is applied, the channel formation region under the second conductor portion is not conductive, and therefore the memory cell is not conductive. For this reason, an error in reading information due to overerasing is unlikely to occur.
[0020]
Further, since there is no problem even if the channel formation region under the first conductor portion becomes a depletion type, as an effective electrical state generated in the first conductor portion, the lower portion of the first conductor portion is used. In other words, the channel forming region can be included in a state from an enhancement type to a state in which a depletion type is formed. Therefore, it is possible to increase the range of the individual electrical states generated in the first conductor portion. For this reason, the margin at the time of detecting the range of each electric state which arises in the 1st electric conductor part becomes large. That is, the detection accuracy of the electrical state generated in the first conductor portion can be increased.
[0021]
  This inventionIn this semiconductor device, a sidewall-like first conductor portion is formed on the side surfaces of the plurality of second conductor portions via a side insulating film made of a dielectric. It is said.
[0022]
Therefore, by adjusting the thickness of the sidewall-shaped first conductor portion, the first conductor portion having a narrow width can be easily obtained. For this reason, the electrostatic capacitance between the first conductor portion and the channel formation region can be easily reduced. As a result, the partial pressure generated between the first conductor portion and the channel formation region can be easily increased. That is, various electrical states can be easily generated in the first conductor portion.
[0024]
  This inventionIn the semiconductor device, various voltages are generated between the first high-concentration impurity region and the second high-concentration impurity region in response to various voltages generated in the first conductor portion. It is characterized by that. Therefore, various voltages can be generated between the first high-concentration impurity region and the second high-concentration impurity region in accordance with the combination of electrical states of the plurality of second conductor portions. That is, it is possible to realize a compact semiconductor device such as an AD converter that has good controllability when handling multi-value information.
[0025]
  This inventionThis semiconductor device is characterized in that the plurality of second conductor portions are coupled to the first conductor portion via capacitances having different values. Therefore, various electrical states can be efficiently generated in the first conductor portion by using the minimum number of second conductor portions.
[0026]
  This inventionThis semiconductor device is characterized in that the thicknesses of the plurality of second conductor portions are different from each other. Therefore, it is possible to easily realize different values of capacitance without requiring a complicated process.
[0027]
In the claims, “providing a semiconductor region on a semiconductor substrate” means that when a semiconductor region is formed in contact with the semiconductor substrate, the semiconductor region is formed on one or more other layers formed on the semiconductor substrate. This is a concept including a case where the semiconductor substrate itself is a semiconductor region.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a drawing showing a cross-sectional structure of a memory cell MC constituting a nonvolatile memory that is a semiconductor device according to an embodiment of the present invention. A large number of memory cells MC shown in FIG. 1 are arranged in an orthogonal matrix in the memory array section 42 (see FIG. 2) of this nonvolatile memory.
[0029]
FIG. 2 illustrates a part of a circuit diagram representing a plurality of memory cells MC arranged in a matrix in the memory array section 42.
[0030]
As shown in FIG. 1, the memory cell MC includes a channel formation region CH set in a P-type (first conductivity type) semiconductor substrate 46 (semiconductor region) and an N-type arranged with the channel formation region CH interposed therebetween. (Second conductivity type) source S (first high-concentration impurity region) and drain D (second high-concentration impurity region), and a tunnel oxide film which is a lower insulating film formed on the channel formation region CH TM and a gate oxide film GM are provided.
[0031]
That is, of the lower insulating film formed on the channel formation region CH, the thin film formed on the drain side is the tunnel oxide film TM, and the slightly thick film formed on the source S side is the gate oxide film GM. is there.
[0032]
On the gate oxide film GM, a control gate CG1, an insulating ONO film 58, a control gate CG2, and a hard mask layer 64 made of an insulator are formed in this order. The control gate CG 1, ONO film 58, control gate CG 2, and hard mask layer 64 laminated in this way are referred to as a laminated gate portion 72.
[0033]
The control gate CG1 and the control gate CG2 constituting the stacked gate portion 72 correspond to the second conductor portion. That is, in this embodiment, two second conductor portions are stacked and arranged. Therefore, as will be described later, this memory cell MC functions as a multi-value memory for storing 2-bit data. If three or more second conductor portions are stacked and arranged, multi-value data of 3 bits or more can be stored. The control gate CG2 is a two-layered conductor layer in which a tungsten silicide (WSi) layer 62 is stacked on the polysilicon layer 60.
[0034]
A side wall SW made of polysilicon is formed on the side surface of the stacked gate 72 via another ONO film 69.
[0035]
Of the ONO film 69, the film on the drain D side is referred to as a side insulating film SIM. Further, the portion on the drain D side of the sidewall SW corresponds to the floating gate FG (first conductor portion).
[0036]
Therefore, the control gate CG1 and the control gate CG2 are insulated from each other by the ONO film 58, and each floats via capacitors (capacitance) C1 and C2 having the side insulating film SIM as a dielectric film. It is coupled to the gate FG (see FIG. 3A).
[0037]
The floating gate FG is coupled to the channel formation region CH via a capacitor (capacitance) C3 using the tunnel oxide film TM as a dielectric film (see FIG. 3A).
[0038]
FIG. 1 illustrates the dimensions of each part.
[0039]
Next, the operation of the memory cell MC will be described. The operation of the memory cell MC differs depending on whether tunnel current or HCI (hot carrier injection) is used when writing data. 3A to 6 are diagrams for explaining the operation of the memory cell MC when a tunnel current is used at the time of data writing. On the other hand, FIGS. 7A to 9 are diagrams for explaining the operation of the memory cell MC when HCI is used at the time of data writing.
[0040]
First, based on FIGS. 3A to 6, the operation of the memory cell MC when a tunnel current is used at the time of data writing will be described.
[0041]
FIG. 3A is a conceptual diagram of the memory cell MC for explaining a write (program) operation in this case. FIG. 3B is a table for explaining the write operation. FIG. 4 shows the gate voltage V applied to the control gate CG1 during reading._CG1 and the gate voltage V applied to the control gate CG2_CG2 and drain current I_DIs a graph expressing the written data (2-bit data “0” to “3”) as a parameter.
[0042]
FIG. 5A is a conceptual diagram of the memory cell MC for explaining the erase (erase) operation in this case. FIG. 5B is a table for explaining the erase operation. FIG. 6 is a table for explaining the read operation.
[0043]
First, an operation for writing data will be described with reference to FIGS. 3A to 3B. When a tunnel current is used at the time of data writing, a state where a large number of electrons are injected into the floating gate FG, that is, a state with the highest threshold (Vth4) is a state before data writing, that is, an erased state (data “3”). Corresponding).
[0044]
In order to write data to the memory cell MC from this state, electrons are extracted from the floating gate FG to the drain D through the tunnel oxide film TM. The current at this time is a tunnel current. As described later, the threshold value of the memory cell MC changes according to the amount of electrons extracted from the floating gate FG.
[0045]
As the amount of extracted electrons increases, the threshold value of the memory cell MC changes from Vth4 in the erased state to Vth1, Vth2, Vth3 (see FIG. 4). Data is stored in correspondence with the threshold value of the memory cell MC. That is, data “3”, “2”, “1”, and “0” are stored in correspondence with the threshold values Vth4, Vth1, Vth2, and Vth3 of the memory cell MC, respectively.
[0046]
The amount of electrons withdrawn from the floating gate FG, that is, the magnitude of the tunnel current depends on the electric field generated in the tunnel oxide film TM. That is, the greater the electric field generated in the tunnel oxide film TM, the greater the tunnel current.
[0047]
The electric field generated in the tunnel oxide film TM is the voltage V of the floating gate FG._MAnd the voltage Vsur on the surface of the channel formation region CH immediately below the floating gate FG. No current flows in the channel forming region CH, and therefore no channel is formed. For this reason, when the voltage of the semiconductor substrate 46 is set to the ground potential GND (0 volt), the voltage Vsur is also almost equal to the ground potential. That is, the voltage Vsur is substantially constant. Therefore, the magnitude of the tunnel current is determined by the voltage V of the floating gate FG._MWill depend on.
[0048]
Now, assuming that the voltage applied to the control gate CG1 is V1 and the voltage applied to the control gate CG2 is V2, from the law of charge conservation,
C2 (V2-V_M) + C1 (V1-V_M) = C3 (V_M-Vsur)
It becomes.
[0049]
If this is transformed,

It becomes.
[0050]
Since the voltage Vsur is substantially constant as described above, the voltage V of the floating gate FG is obtained from the equation (1)._MIs dependent on the voltage V1 applied to the control gate CG1 and the voltage V2 applied to the control gate CG2.
[0051]
Therefore, by applying appropriate voltages V1 and V2 to the control gate CG1 and the control gate CG2, respectively, the voltage V of the floating gate FG_MThat is, the amount of electrons extracted from the floating gate FG can be set to a desired amount. That is, desired data can be written in the memory cell MC by applying appropriate voltages V1 and V2.
[0052]
For example, to write data “1” to the memory cell MC, as shown in FIG. 3B, the control gate CG1 (word line WL00 shown in FIG. 2) and the control gate CG2 (word line WL01 shown in FIG. 2) The voltages “0 volts” and “−10 volts” may be applied, respectively. As described above, the voltage of the drain D (bit line BL0 shown in FIG. 2) and the voltage of the source S are set to “5 volts” and “0 volts”, respectively.
[0053]
As a result, a predetermined amount of electrons are extracted from the floating gate FG to the drain D, and the threshold value of the memory cell MC changes from Vth4 to Vth2. That is, data “1” is stored in the memory cell MC as the threshold value Vth2.
[0054]
Next, an operation for erasing data will be described with reference to FIGS. 5A to 5B. A tunnel current is also used for erasing data. That is, in order to erase the data written in the memory cell MC, electrons are injected from the drain D and the semiconductor substrate 46 into the floating gate FG through the tunnel oxide film TM as shown in FIG. 5A. .
[0055]
As shown in FIG. 5B, at the time of erasing, the voltage “10 volts” is applied to both the control gate CG1 and the control gate CG2, and the drain D voltage and the source S voltage are both set to “0 volts”. Just keep it. When a predetermined amount of electrons are injected into the floating gate FG, the threshold value of the memory cell returns to Vth4 (see FIG. 4).
[0056]
When erasing data, all the memory cells constituting the memory array unit 42 may be erased all at once, or one memory cell or a group of memory cells may be designated and erased. May be.
[0057]
Next, an operation for reading data will be described with reference to FIGS. Electrons injected into the floating gate FG at the time of erasing are extracted according to the contents of the data at the time of data writing. Q is the amount of charge remaining in the floating gate FG._MThen, from the law of charge conservation,
C2 (V2-V_M) + C1 (V1-V_M) = C3 (V_M-Vsur) -Q_M
It becomes.
[0058]
If an appropriate voltage is applied to the source S and the drain D so that a drain current flows, that is, a channel is formed in the channel formation region CH, the Fermi potential is φ_FIf
Vsur ≒ 2φ_F
Is established.
[0059]
From the above two formulas,

It becomes.
[0060]
Therefore, the Fermi potential is φ_FIs constant, and the voltage V1 applied to the control gate CG1 and the voltage V2 applied to the control gate CG2 are respectively constant, the voltage VM generated in the floating gate FG almost remains in the floating gate FG. Charge amount Q_MWill depend on.
[0061]
The magnitude of the drain current is the voltage V_MTherefore, if the magnitude of the drain current at this time is examined, the amount of charge Q remaining in the floating gate FG_MThat is, the data written in the memory cell MC can be known.
[0062]
That is, in order to read data from the memory cell MC, a predetermined voltage is applied to the control gate CG1 and the control gate CG2, the drain D and the source S, and the magnitude of the drain current flowing at that time is measured.
[0063]
As shown in FIG. 6, at the time of reading, for example, the voltage “5 volts” is applied to both the control gate CG1 and the control gate CG2, and the drain D voltage and the source S voltage are set to “1 volt, respectively. And “0 volts”. The drain current at this time may be detected and determined by, for example, a sense amplifier (not shown) connected to the bit line BL0 shown in FIG.
[0064]
Next, the operation of the memory cell MC when HCI (hot carrier injection) is used at the time of data writing will be described with reference to FIGS. 7A to 9.
[0065]
FIG. 7A is a conceptual diagram of the memory cell MC for explaining a write (program) operation in this case. FIG. 7B is a table for explaining the write operation. FIG. 8 shows the gate voltage V applied to the control gate CG1 during reading._CG1 and the gate voltage V applied to the control gate CG2_CG2 and drain current I_DIs a graph expressing the written data (2-bit data “0” to “3”) as a parameter.
[0066]
FIG. 9A is a conceptual diagram of the memory cell MC for explaining the erase (erase) operation in this case. FIG. 9B is a table for explaining the erase operation.
[0067]
First, an operation for writing data will be described with reference to FIGS. 7A to 7B. When HCI is used at the time of data writing, the state in which electrons are extracted from the floating gate FG, that is, the state with the lowest threshold (Vth0) corresponds to the state before data writing, that is, the erased state (data “0”). Suppose).
[0068]
In order to write data to the memory cell MC from this state, the memory cell MC is operated in the saturation region, and the thermoelectrons generated near the drain D are drawn into the floating gate FG via the tunnel oxide film TM. As described later, the threshold value of the memory cell MC changes according to the amount of electrons drawn into the floating gate FG.
[0069]
As the amount of electrons injected in this way increases, the threshold value of the memory cell MC changes from Vth0 in the erased state to Vth1, Vth2, and Vth3 (see FIG. 8). Data is stored in correspondence with the threshold value of the memory cell MC. That is, data “0”, “1”, “2”, and “3” are stored in correspondence with the threshold values Vth0, Vth1, Vth2, and Vth3 of the memory cell MC, respectively.
[0070]
The amount of electrons injected into the floating gate FG depends on the electric field generated in the tunnel oxide film TM. That is, the greater the electric field generated in the tunnel oxide film TM, the greater the amount of electrons injected.
[0071]
The electric field generated in the tunnel oxide film TM is the voltage V of the floating gate FG._MAnd the voltage Vsur on the surface of the channel formation region CH immediately below the floating gate FG. As described above, at the time of writing, the memory cell MC operates in the saturation region. Therefore, current flows in the channel formation region CH, and a channel is formed. In other words,
Vsur ≒ 2φ_F
Is established. That is, the voltage Vsur is substantially constant. Therefore, the amount of electrons injected depends on the voltage V of the floating gate FG._MWill depend on.
[0072]
Now, assuming that the voltage applied to the control gate CG1 is V1 and the voltage applied to the control gate CG2 is V2, from the law of charge conservation,
C2 (V2-V_M) + C1 (V1-V_M) = C3 (V_M-Vsur)
It becomes.
[0073]
From the above two formulas,

It becomes.
[0074]
Fermi potential φ as mentioned above_FIs constant, the voltage V of the floating gate FG is obtained from the equation (1 ')._MIs dependent on the voltage V1 applied to the control gate CG1 and the voltage V2 applied to the control gate CG2.
[0075]
Therefore, by applying appropriate voltages V1 and V2 to the control gate CG1 and the control gate CG2, respectively, the voltage V of the floating gate FG_MThat is, the amount of electrons injected into the floating gate FG can be set to a desired amount. That is, data can be written into the memory cell MC by applying appropriate voltages V1 and V2.
[0076]
For example, in order to write data “1” to the memory cell MC, as shown in FIG. 7B, the control gate CG1 (word line WL00 shown in FIG. 2) and the control gate CG2 (word line WL01 shown in FIG. 2) The voltages “10 volts” and “0 volts” may be applied, respectively. As described above, the voltage of the drain D (bit line BL0 shown in FIG. 2) and the voltage of the source S are set to “7 volts” and “0 volts”, respectively.
[0077]
As a result, a predetermined amount of electrons are injected into the floating gate FG, and the threshold value of the memory cell MC changes from Vth0 to Vth1. That is, data “1” is stored in the memory cell MC as the threshold value Vth1.
[0078]
As shown in FIG. 7B, when data “2” is written, the voltage V1 is set to “5 volts” instead of “0 volts”. This is because when the voltage V1 is set to “0 volt”, a channel is not formed in a portion below the control gate CG1 in the channel formation region CH, and a drain current necessary for writing does not flow.
[0079]
Next, an operation for erasing data will be described with reference to FIGS. 9A to 9B. A tunnel current is used for erasing data. That is, in order to erase the data written in the memory cell MC, electrons are drawn from the floating gate FG to the drain D through the tunnel oxide film TM as shown in FIG. 9A.
[0080]
As shown in FIG. 9B, at the time of erasing, the voltage “−10 volts” is applied to both the control gate CG1 and the control gate CG2, and the drain D voltage and the source S voltage are set to “5 volts”, respectively. , "0 volts" should be set. When a predetermined amount of electrons are extracted from the floating gate FG, the threshold value of the memory cell returns to Vth0 (see FIG. 8).
[0081]
Note that, similarly to the above-described case where a tunnel current is used when data is written, when erasing data, all the memory cells constituting the memory array unit 42 may be erased at one time. A memory cell or a group of memory cells may be designated and erased.
[0082]
Since the operation for reading data is the same as that described above using the tunnel current when writing data, it is omitted.
[0083]
Thus, in this embodiment, the floating gate FG and the plurality of control gates CG1 and CG2 that are independently coupled to the floating gate FG are provided, and voltages applied to the plurality of control gates CG1 and CG2 are provided. Various voltages V are applied to the floating gate FG according to the combination of V1 and V2._MThe memory cell MC is characterized in that the control gates CG1 and CG2 are stacked in the height direction of the memory cell MC while being insulated from each other.
[0084]
Therefore, various voltages V are applied to the floating gate FG according to combinations of voltages applied to a plurality of control gates._MIf the number of control gates is increased, the number of voltage levels that each control gate can take is small, that is, for example, two levels of “L” level and “H” level. Even in a case that can only be obtained, various voltages V are applied to the floating gate FG._MCan be generated. For this reason, various voltages V are applied to the floating gate FG._MThe control for generating is facilitated.
[0085]
Further, since the control gates CG1 and CG2 are stacked in the height direction of the memory cell MC while being insulated from each other, the projected area of the memory cell MC does not increase so much even if the number of control gates increases. Therefore, various voltages V are applied to the floating gate FG._MThe memory cell MC capable of generating the above can be reduced in size.
[0086]
That is, various voltages V_MTherefore, it is possible to realize a compact memory cell MC having good controllability in generating the memory cell.
[0087]
In this embodiment, the P-type channel formation region CH set in the semiconductor substrate 46, the N-type drain D and source S arranged across the channel formation region CH, and the channel formation region CH Includes a thin tunnel oxide film TM formed from the drain D and a thick gate oxide film GM formed from the source S on the channel formation region CH, and the floating gate FG is formed on the tunnel oxide film TM. The plurality of control gates CG1 and CG2 are formed on the gate oxide film GM.
[0088]
Therefore, the floating gate FG is formed on the tunnel oxide film TM, and the plurality of control gates CG1 and CG2 are formed on the gate oxide film GM. Even if the lower channel formation region CH becomes conductive, the channel formation region CH under the gate oxide film GM does not become conductive unless a predetermined voltage is applied to the control gate CG1, and therefore the memory cell MC Does not become conductive. For this reason, erroneous reading of data due to overerasing is unlikely to occur.
[0089]
Further, since there is no problem even if the channel formation region CH under the tunnel oxide film TM becomes a depletion type, the channel formation region CH under the tunnel oxide film TM is a depletion type as an effective voltage generated in the floating gate FG. (For example, in FIG. 8, a state where the threshold value Vth is negative) can be included. Therefore, the individual voltage V generated in the floating gate FG is accordingly increased._MThe range of can be taken large. For this reason, the individual voltage V generated in the floating gate FG_MThe margin when detecting is increased. That is, it is possible to increase the reading accuracy when reading data.
[0090]
Further, in this embodiment, the floating gate FG composed of the sidewall SW is formed on the side surfaces of the plurality of control gates CG1 and CG2 via the side insulating film SIM composed of the ONO film 69. It is characterized by that.
[0091]
Therefore, a narrow floating gate FG can be easily obtained by adjusting the thickness of the sidewall SW. For this reason, the electrostatic capacitance C3 between the floating gate FG and the channel formation region CH can be easily reduced.
[0092]
As a result, a partial pressure (V) generated between the floating gate FG and the channel formation region CH._M−Vsur) can be easily increased. That is, various voltages V are easily applied to the floating gate FG._MCan be generated.
[0093]
Further, in this embodiment, various voltages V generated in the floating gate FG_MCorresponding to the amount of charge Q in the floating gate FG_MAnd the accumulated charge Q_MThe multi-value data (for example, 2-bit data “0” to “3”) corresponding to is stored. Therefore, it is possible to realize a compact multi-value memory having good controllability when storing multi-value data.
[0094]
In the present embodiment, the plurality of control gates CG1 and CG2 are coupled to the floating gate FG via capacitances C1 and C2 having different values, respectively. Therefore, various voltages V can be efficiently applied to the floating gate FG using the minimum number of control gates._MCan be generated.
[0095]
In this embodiment, the plurality of control gates CG1 and CG2 have different thicknesses. Therefore, electrostatic capacitances C1 and C2 having different values can be easily realized without requiring a particularly complicated process.
[0096]
Next, a method of manufacturing a nonvolatile memory including the above-described memory cell MC will be described with reference to FIGS. 12 to 18 are drawings illustrating main cross sections of the memory array section 42 and / or the peripheral circuit section 44 constituting the nonvolatile memory in order to describe a method of manufacturing the nonvolatile memory. FIGS. 19 to 24 are drawings illustrating a planar configuration of the memory array section 42 that constitutes the nonvolatile memory in order to describe a method of manufacturing the nonvolatile memory.
[0097]
The memory array section 42 shown in FIG. 12 corresponds to the cross section 12-12 in FIG. The memory array portion 42 shown in FIG. 14A corresponds to the cross section 14A-14A in FIG. The memory array section 42 shown in FIG. 17 corresponds to the cross section 17-17 in FIG. The memory array section 42 shown in FIG. 18 corresponds to the cross section 18-18 in FIG.
[0098]
First, as shown in FIG. 19, a P-type semiconductor substrate 46 is prepared, and a predetermined active region 51 is set on the semiconductor substrate 46. A field oxide film 52 for element isolation is formed in a portion of the semiconductor substrate 46 other than the active region 51 by using a LOCOS method or the like. In the memory array portion 42, both the active region 51 and the field oxide film 52 are formed in a stripe shape with the X direction as the longitudinal direction.
[0099]
Next, as shown in FIG. 12, after ion implantation for threshold adjustment is performed on the semiconductor substrate 46 (active region 51) of the memory array section 42, the gate oxide film GM, the polysilicon layer 56, and the ONO A film 58 is formed.
[0100]
The gate oxide film GM is formed by thermal oxidation. The polysilicon layer 56 is formed by depositing polysilicon by a low pressure CVD method or the like. The ONO film 58 is obtained by stacking a thermal oxide film, a silicon nitride film, and a thermal oxide film in this order.
[0101]
Although these film thicknesses are not particularly limited, in this embodiment, the gate oxide film GM has a film thickness of about 200 angstroms, the polysilicon layer 56 has a film thickness of about 3000 angstroms, and an ONO film. The film thickness of 58 is about 300 angstroms.
[0102]
Next, the ONO film 58 and the polysilicon layer 56 deposited on the peripheral circuit portion 44 are removed, and ion implantation for adjusting the threshold value is performed on the semiconductor substrate 46 (active region 51) of the peripheral circuit portion 44. Thereafter, a gate oxide film GM is formed.
[0103]
Next, a polysilicon layer 60, a tungsten silicide (WSi) layer 62, and a hard mask layer 64 made of silicon nitride are stacked in this order on the peripheral circuit portion 44 and the memory array portion. Although these film thicknesses are not particularly limited, in this embodiment, the total film thickness of the polysilicon layer 60 and the tungsten silicide (WSi) layer 62 is set to about 6000 angstroms.
[0104]
Next, a photoresist (not shown) having a predetermined shape is formed on the hard mask layer 64, and anisotropic etching is performed using the photoresist as a mask. By this etching, as shown in FIG. 13, the hard mask layer 64, the tungsten silicide layer 62, and the polysilicon layer 60 of the memory array portion 42 are patterned into a predetermined shape. At the same time, the hard mask layer 64, the tungsten silicide layer 62, and the polysilicon layer 60 of the peripheral circuit portion 44 are patterned into a predetermined shape, and the gate portion 68 is formed.
[0105]
Note that the tungsten silicide layer 62 and the polysilicon layer 60 patterned in the memory array portion 42 become the control gate CG2. On the other hand, the tungsten silicide layer 62 and the polysilicon layer 60 patterned in the peripheral circuit portion 44 become the gate G.
[0106]
Next, after removing the photoresist, the peripheral circuit portion 44 is covered with another photoresist (not shown), and anisotropic etching with a high etching rate of polysilicon / silicon nitride is performed. As a result, as shown in FIG. 14A, the ONO film 58 and the polysilicon layer 56 of the memory array section 42 are patterned into a predetermined shape using the hard mask layer 64 as a mask, and the stacked gate section 72 is formed.
[0107]
Note that the dimension in the X direction of the stacked gate portion 72 is not particularly limited, but is about 5000 angstroms in this embodiment. The polysilicon layer 56 patterned in the memory array portion 42 becomes the control gate CG1. A plan view of the memory array section 42 in this state is shown in FIG.
[0108]
As shown in FIG. 20, the stacked gates 72 are formed in a stripe shape (a stripe shape with the Y direction as the longitudinal direction) orthogonal to the active region 51 and the field oxide film 52.
[0109]
Next, as shown in FIG. 14B, in the memory array portion 42, a region to be the drain D (see FIG. 18) is covered with the photoresist PR1, and the photoresist PR1, the stacked gate portion 72, and the field oxide film 52 (FIG. 20) are covered. Source S is formed in a self-aligned manner. The source S is shared between two memory cells adjacent in the row direction (X direction).
[0110]
Next, as shown in FIG. 15A, low concentration phosphorus (P) is ion-implanted in the peripheral circuit portion 44 to form a low concentration drain LDD in a self-aligned manner with respect to the gate portion 68 and the field oxide film 52. Form.
[0111]
Next, as shown in FIG. 15B, another ONO film 69 is formed. The ONO film 69 is obtained by stacking a thermal oxide film, a silicon nitride film, and a thermal oxide film in this order. The thickness of the ONO film 69 is not particularly limited, but in this embodiment, it is about 200 angstroms.
[0112]
Next, as shown in FIG. 16A, the ONO film 69 is etched back at least as much as the film thickness. By the etch back, the ONO film 69 on the side surfaces of the stacked gate portion 72 of the memory array portion 42 and the gate portion 68 of the peripheral circuit portion 44 is left behind. Of the remaining ONO film 69, the ONO film 69 on the drain D side of the stacked gate portion 72 is the side insulating film SIM (see FIG. 18).
[0113]
In this etch-back process, the ONO film 69 and the gate oxide film GM therebelow on the region to be the source S and drain D (see FIG. 18) of the stacked gate portion 72 are removed.
[0114]
Thereafter, the tunnel oxide film TM is formed by performing thermal oxidation. The thickness of the tunnel oxide film TM is not particularly limited, but in this embodiment, it is about 100 angstroms.
[0115]
Next, as shown in FIG. 16B, a polysilicon layer 71 is formed. The polysilicon layer 71 is formed by depositing polysilicon by a low pressure CVD method or the like.
[0116]
Next, as shown in FIG. 17, the polysilicon layer 71 is etched back at least as much as the film thickness. The polysilicon layer 71 left behind by the etch back becomes the sidewall SW. Of the sidewall SW, the sidewall SW on the drain D side of the stacked gate portion 72 is a floating gate FG (see FIG. 18).
[0117]
The thickness of the floating gate FG is not particularly limited, but in this embodiment, it is about 2000 angstroms. A plan view of the memory array section 42 in this state is shown in FIG.
[0118]
Next, as shown in FIG. 22, a photoresist PR2 is formed in stripes parallel to the active region 51 so as to cover the active region 51 of the memory array section 42, and etching is performed using the photoresist PR2 as a mask. The sidewall SW in the portion indicated by the right-down hatching is removed. As a result, the floating gates FG of the memory cells become independent from each other (see FIG. 24).
[0119]
Next, as shown in FIG. 23, a photoresist PR3 is formed so as to cover the region to be the drain D (see FIG. 18) and the field oxide film 52 between the regions, and the photoresist PR3, the stacked gate portion 72, etching with high selectivity to silicon oxide is performed using the ONO film 69 and the sidewall SW as a mask. This etching is called SAS etching. By this SAS etching, the field oxide film 52 existing between the sources S is selectively removed.
[0120]
After removing the photoresist PR3, high concentration arsenic (As) is ion-implanted as shown in FIG. Thereby, in the peripheral circuit portion 44, high concentration arsenic is injected into the region to be the source PS and drain PD, and in the memory array portion 42, high concentration arsenic is injected into the region to be the drain D. Is done.
[0121]
Further, high-concentration arsenic is not only a source S shared between memory cells adjacent in the row direction (X direction), but also a region connecting the sources S in the column direction as shown in FIG. It is also implanted into the region where the field oxide film 52 has been removed by the SAS etching.
[0122]
Thereafter, by heating, as shown in FIG. 18, the source PS and drain PD of the peripheral circuit section 44 are formed, and the drain D of the memory array section 42 is formed. Further, as shown in FIG. 24, a diffusion source wiring 74 having a structure in which the sources S of the memory cells are connected in the Y direction is formed. In this manner, the diffusion source wiring 74 can be formed in a self-aligned manner with respect to the stacked gate portion 72. This is the SAS technology. By using the SAS technology, the memory array unit 42 can be further densified.
[0123]
Thereafter, a non-volatile memory including the memory cells MC is manufactured through an interlayer film forming process, a wiring forming process, a passivation film forming process, and the like.
[0124]
Next, FIG. 10 shows a circuit diagram of a 2-bit DA converter 10 which is a semiconductor device according to another embodiment of the present invention. If this DA converter 10 is used, a stepped voltage output Vout can be obtained based on 2-bit input data.
[0125]
The DA converter 10 includes a transistor TR1 that is an N-MOSFET (N-channel metal oxide semiconductor field effect transistor) having a floating gate FG, and a normal P-MOSFET (P-channel metal oxide semiconductor electric field that does not have a floating gate FG). The transistor TR2 which is an effect transistor) is connected in series.
[0126]
Transistor TR1 has substantially the same configuration as memory cell MC shown in FIG. However, in the transistor TR1, the film thickness of the portion corresponding to the tunnel oxide film TM of the memory cell MC is approximately the same as the film thickness of the gate oxide film GM (in the embodiment, approximately 200 angstroms). Therefore, unlike the memory cell MC, the transistor TR1 does not inject or extract electrons from the floating gate FG.
[0127]
A terminal for applying the voltage V1 is connected to the control gate CG1 of the transistor TR1, and a terminal for applying the voltage V2 is connected to the control gate CG2. The drain D has a power supply voltage V_DDAs described above, the source S is connected to the source S of the transistor TR2, and the voltage at the connection portion is taken out as the output Vout.
[0128]
On the other hand, a ground potential is applied to the gate G and drain D of the transistor TR2.
[0129]
Depending on the values of the voltage V1 and the voltage V2 applied to the control gates CG1 and CG2 of the transistor TR1, the voltage V between the source S and the drain D of the transistor TR1._SDWill change. Therefore,
Vout = V_DD-V_SD
The output Vout expressed as follows also changes according to the values of the voltage V1 and the voltage V2 applied to the control gates CG1 and CG2 of the transistor TR1.
[0130]
That is, when a voltage (“L” level potential (ground potential) or “H” level potential (power supply potential)) corresponding to each bit value of 2-bit input data is applied to the control gates CG1 and CG2 of the transistor TR1, An output Vout corresponding to the input data is obtained.
[0131]
FIG. 11A is a table for explaining the operation of the DA converter 10. FIG. 11B is a graph showing the relationship between input data and output Vout. As shown in FIGS. 11A and 11B, an output Vout corresponding to 2-bit input data (“0” to “3”) can be obtained.
[0132]
For example, in order to input the input data “2”, the voltage V1 and the voltage V2 may be set to “L” level and “H”, respectively. The voltage V between the source S and drain D of the transistor TR1 at this time_SDV_SDIf the output is 2, the output Vout is
Vout = V_DD-V_SD2
It becomes.
[0133]
As in the case of the memory cell MC described above, also in the DA converter 10, if three or more second conductor portions of the transistor TR1 are arranged in a stacked manner, multi-value data of 3 bits or more is converted into an output Vout. be able to.
[0134]
Thus, in this embodiment, various voltages V between the drain D and the source S corresponding to various voltages generated in the floating gate FG._SDIt is characterized by the fact that this occurs.
[0135]
Therefore, various voltages V between the drain D and the source S according to the combination of the voltages V1 and V2 applied to the plurality of control gates CG1 and CG2._SDCan occur. That is, it is possible to realize a compact AD converter 10 or the like that has good controllability when handling multi-value data.
[0136]
In each of the above-described embodiments, the plurality of second conductor portions are configured to have different thicknesses, but the present invention is not limited to this. For example, the thickness of the corresponding side insulating film can be made different for each second conductor portion. Moreover, it can also comprise so that the dielectric constant of a corresponding side part insulating film may differ for every 2nd conductor part.
[0137]
Further, in each of the above-described embodiments, the plurality of second conductor portions are configured to be coupled to the first conductor portion via different values of capacitance, but the present invention is not limited thereto. Is not to be done. For example, a plurality of second conductor parts can be configured to be coupled to the first conductor part via the same value of capacitance. However, as described above, if the plurality of second conductor portions are configured to be coupled to the first conductor portion via capacitances having different values, as described above, a minimum number of second conductor portions is provided. Using the body part, various electrical states can be efficiently generated in the first conductor part, which is advantageous.
[Brief description of the drawings]
FIG. 1 is a drawing showing a cross-sectional configuration of a memory cell MC constituting a nonvolatile memory that is a semiconductor device according to an embodiment of the present invention;
FIG. 2 illustrates a part of a circuit diagram showing a plurality of memory cells MC arranged in a matrix in the memory array section 42;
FIG. 3A is a conceptual diagram of a memory cell MC for explaining a write operation when a tunnel current is used at the time of data write. FIG. 3B is a table for explaining the write operation in this case.
FIG. 4 shows a gate voltage V applied to the control gate CG1 during reading when a tunnel current is used when writing data._CG1 and the gate voltage V applied to the control gate CG2_CG2 and drain current I_DIs a graph expressing the written data as a parameter.
FIG. 5A is a conceptual diagram of a memory cell MC for explaining an erase operation in the case where a tunnel current is used at the time of data writing. FIG. 5B is a table for explaining the erase operation in this case.
FIG. 6 is a table for explaining a read operation when a tunnel current is used at the time of data writing.
FIG. 7A is a conceptual diagram of a memory cell MC for explaining a write operation when HCI (hot carrier injection) is used at the time of data write. FIG. 7B is a table for explaining the write operation in this case.
FIG. 8 shows a gate voltage V applied to the control gate CG1 at the time of reading when HCI is used at the time of data writing._CG1 and the gate voltage V applied to the control gate CG2_CG2 and drain current I_DIs a graph expressing the written data as a parameter.
FIG. 9A is a conceptual diagram of a memory cell MC for explaining an erase operation when HCI is used at the time of data writing. FIG. 9B is a table for explaining the erase operation in this case.
FIG. 10 is an example of a circuit diagram of a 2-bit DA converter 10 which is a semiconductor device according to another embodiment of the present invention.
FIG. 11A is a table for explaining the operation of the DA converter 10; FIG. 11B is a graph showing the relationship between input data and output Vout.
FIG. 12 is a drawing depicting main cross sections of a memory array section and a peripheral circuit section constituting the nonvolatile memory in order to describe a method for manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 13 is a drawing depicting main cross sections of a memory array section and a peripheral circuit section constituting the nonvolatile memory in order to describe a method of manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 14A and FIG. 14B are drawings depicting main cross sections of a memory array section 42 constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention; .
FIG. 15A is a drawing showing a main cross section of a peripheral circuit section 44 constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention; FIG. 15B is a drawing showing a main cross section of the memory array section 42 constituting the nonvolatile memory.
FIG. 16A and FIG. 16B are drawings depicting main cross sections of a memory array section 42 constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention; .
FIG. 17 is a drawing depicting main cross sections of a memory array portion and a peripheral circuit portion 44 constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 18 is a drawing illustrating main cross sections of a memory array section and a peripheral circuit section 44 constituting the nonvolatile memory in order to describe a method of manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 19 is a drawing depicting a planar configuration of a memory array section 42 constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 20 is a drawing illustrating a planar configuration of a memory array section constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 21 is a drawing illustrating a planar configuration of a memory array section constituting a nonvolatile memory in order to describe a method for manufacturing the nonvolatile memory according to an embodiment of the present invention;
FIG. 22 is a drawing illustrating a planar configuration of a memory array section constituting a nonvolatile memory in order to describe a method for manufacturing the nonvolatile memory according to an embodiment of the present invention;
FIG. 23 is a drawing illustrating a planar configuration of a memory array section constituting the nonvolatile memory, for explaining a method of manufacturing the nonvolatile memory according to one embodiment of the present invention;
FIG. 24 is a drawing illustrating a planar configuration of a memory array section constituting a nonvolatile memory in order to describe a method for manufacturing the nonvolatile memory according to an embodiment of the present invention;
FIG. 25A is a cross-sectional view showing the structure of a conventional memory cell 6 storing multi-value information. FIG. 25B is a cross-sectional view showing the structure of another conventional memory cell 8 that stores multilevel information.
[Explanation of symbols]
CG1 Control gate
CG2 ... Control gate
FG: Floating gate
MC ... Memory cell
V1 ・ ・ ・ ・ ・ ・ Voltage
V2 ・ ・ ・ ・ ・ ・ Voltage
V_M ······Voltage

Claims (5)

  A channel formation region of a first conductivity type set in a semiconductor region provided in a semiconductor substrate;
  A first high-concentration impurity region and a second high-concentration impurity region of the second conductivity type disposed across the channel formation region;
  A lower insulating film formed on the channel formation region;
  A first conductor portion formed on the lower insulating film and on the first high-concentration impurity region side;
  A plurality of second conductor parts formed on the second high-concentration impurity region side on the lower insulating film and coupled to the first conductor parts via capacitances, respectively;
  With
  Stacking the second conductor portions in the height direction of the semiconductor device while insulating each other,
  Various voltages are generated in the first conductor portion according to a combination of electrical states of the plurality of second conductor portions, and the first voltage corresponding to the various voltages generated in the first conductor portion is It was configured to store various amounts of charge in the conductor and to store multi-value information corresponding to the stored charge,
  A semiconductor device characterized by the above. The semiconductor device according to claim 1 .
The sidewall-like first conductor portion is formed on the side surface of the plurality of second conductor portions via a side insulating film made of a dielectric,
It is characterized by. The semiconductor device according to claim 1 or 2 ,
In response to various voltages generated in the first conductor portion, various voltages are generated between the first high concentration impurity region and the second high concentration impurity region.
It is characterized by. The semiconductor device according to any one of claims 1 to 3 ,
The plurality of second conductor portions are coupled to the first conductor portion via capacitances of different values,
It is characterized by. The semiconductor device according to claim 4 .
The plurality of second conductor portions are configured to have different thicknesses,
It is characterized by.

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