JP3667907B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくいえば、トレンチ型のパワー半導体装置の製造方法の改善に関する。
【０００２】
【従来の技術】
以下で従来例に係る半導体装置の製造方法について図７〜図１２を参照しながら説明する。図７〜図１２は、従来のいわゆるトレンチ構造のパワーＭＯＳＦＥＴの製造方法を説明する断面図である。
まず、図７に示すように、ｎ+ 型のシリコンからなる半導体基板１Ａの表層にｎ- 型のドレイン層１Ｂを形成し、その表層にｐ+ 型のチャネル層１Ｃを形成する。さらにチャネル層１Ｃの上に酸化膜３を形成し、選択的にｎ+ 型不純物を注入・拡散してソース領域２を形成する。その後、ソース領域２近くの酸化膜３，半導体基板１を選択的にエッチングしてトレンチ４を形成する。
【０００３】
次に、図８に示すように全面を熱酸化することにより酸化膜５をトレンチ４の内壁に形成する。
次いで、図９に示すように全面にポリシリコン層６を形成してトレンチ４の内部にまで充填させたのちに、全面をエッチバックして基板表面のポリシリコン層６を除去し、図１０に示すようにトレンチ４の中に充填されたゲート電極７と、引出電極パッド８を同時に形成する。
【０００４】
次に、図１１に示すように、ＣＶＤ法により酸化膜などよりなる層間絶縁膜９を全面に形成してゲート電極７及び引出電極パッド８を被覆した後に、ソース領域２の一部領域にある層間絶縁膜９を除去し、図１２に示すようにソース領域２とコンタクトをとるメタル配線層１０を形成する。
【０００５】
【発明が解決しようとする課題】
上記の製造方法によれば、ポリシリコン層６のトレンチ４上のくぼみを無くすためには、通常の条件でポリシリコン層６を１．５μｍ程度積層する必要があるが、この際に図１０に示す段差ｄもまた１．５μｍと大きくなってしまうので、この段差によりステップカバレージが劣化し、段差部における絶縁耐圧低下、またはその上に形成するメタル配線層１０が断線してしまうなどといった不具合の原因となってしまう。
【０００６】
さらに、ＣＶＤ法によって層間絶縁膜を堆積する必要があり、工程数も多くなっていた。
【０００７】
【課題を解決するための手段】
本発明は上記従来の欠点に鑑み成されたもので、図１に示すように、半導体基板に溝を形成する工程と、前記溝を充填し、かつ前記半導体基板全面を被覆する導電体層を形成する工程と、パッドを形成する領域にマスクを選択形成し、前記導電体層の膜厚のほぼ半分程度の膜厚まで前記導電体層をエッチバックする工程と、前記導電体層を熱酸化して、溝に充填された前記導電体層と前記パッド領域に残存する導電体層とを電気的に分離する層間絶縁膜を形成する工程とを有する事を特徴とする半導体装置の製造方法により、上記課題を解決するものである。
【０００８】
【発明の実施の形態】
以下で、本発明の実施形態に係るトレンチ構造のパワーＭＯＳＦＥＴについて図面を参照しながら説明する。図１〜図６は、本実施形態に係るパワーＭＯＳＦＥＴの製造方法を説明する断面図である。
まず、図１に示すようにｎ+ 型のシリコンからなる半導体基板１１Ａの表層にｎ- 型のドレイン層１１Ｂをエピタキシャル成長法で形成し、その表層にｐ+ 型のチャネル層１１Ｃを形成する。さらにそのチャネル層１１Ｃ上にシリコン酸化膜１３を形成し、Ｎ+ 型不純物である砒素（Ａｓ+）をドーズ量６×１０13ｃｍ-1の条件でチャネル層の表層に選択的に注入・拡散して、ソース領域１２を形成する。その後、ソース領域１２の近傍のシリコン酸化膜１３及び半導体基板１１を選択的にドライエッチングして幅１μｍ、深さ１．５〜３μｍ、好ましくは２μｍ程度のトレンチ１４を形成する。
【０００９】
次に、図２に示すように全面を熱酸化して、トレンチ１４の内壁に膜厚５００Å程度のシリコン酸化膜１５を形成する。このシリコン酸化膜は、本実施形態のパワーＭＯＳＦＥＴにおけるゲート絶縁膜となる。
次いで、図３に示すようにトレンチ１４を充填し、かつ半導体基板１１の全面を被覆するように全面に膜厚１．５μｍ程度のポリシリコン層１６を形成する。
【００１０】
次に、後に引出電極パッドを形成するべき領域（以下でパッド領域と称する）にフォトレジストＰＲを選択形成し、図４に示すようにポリシリコン層１６の厚さが半分以下の約０．５μｍになる程度までポリシリコン層１６をエッチバックする。従って、この時点でのパッド領域に残存するポリシリコンと、エッチバックされたポリシリコン層１６の表面との段差ｄ′は０．５μｍ程度になる。
【００１１】
次いで、フォトレジストＰＲを剥離した後にポリシリコン層１６を、約６０００Å程度の熱酸化膜が形成される条件、具体的には、例えば、約１１００℃ ２０分のスチーム酸化の条件で熱酸化する。すると、ポリシリコン層１６の表面は酸化されてシリコン酸化膜となるが、トレンチ１４内部のポリシリコン層までは酸化されず、ポリシリコンの状態を保持する。
【００１２】
また、引出電極パッドの形成領域についてはエッチバックされていないので膜厚は１．５μｍ程度であって、表面は酸化されるものの内部は酸化されずに、底面から半分程度の厚さだけポリシリコンの状態を保持する。
かくして、図５に示すようにトレンチ１４内と、パッド領域にはポリシリコンが残存し、かつこれらのポリシリコンは、ポリシリコン層の酸化によって形成された酸化膜よりなる層間絶縁膜１７によって電気的に分離されることとなる。このうち、トレンチ内に残存するポリシリコンは本実施形態のパワーＭＯＳＦＥＴのゲート電極１８として機能し、引出電極パッドを形成する領域のポリシリコンは引出電極パッド１９として機能する。
【００１３】
その後、ソース領域１２の一部領域の層間絶縁膜１７を選択的にエッチングなどで除去してソース領域１２を露出したのちに、全面にアルミなどのメタルからなる配線層２０を形成し、これをパターニングすることによって図６に示すようなトレンチ型のパワーＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、ゲート電極と引出電極パッドを同時に形成する際に、エッチバックでポリシリコン層を全て除去してこれらを分離したのちにＣＶＤ法で層間絶縁膜を形成するという工程をとらずに、図４に示すように約半分の膜厚までポリシリコン層１６をエッチバックしたのちに、図５に示すように全面を熱酸化する事によってゲート電極１８と引出電極パッド１９を同時に形成しなおかつ層間絶縁膜１７までも同時に形成しているので、パッド領域における段差ｄ′も従来に比してほぼ１／３まで低減でき、従来の課題であったこの段差におけるステップカバレージの劣化、絶縁耐圧低下、またはその上に形成するメタル配線層の断線などを低減する事が可能になる。
【００１４】
また、層間絶縁膜をゲート電極等の形成工程において同時に形成しているので、別途ＣＶＤ法などによってこれを形成していた従来に比して工程数を削減でき、製造時間の短縮、歩留まりの向上、製造コストの低減などが可能になる。
なお、本実施形態ではポリシリコン層１６の膜厚を１．５μｍとし、エッチバックしたのちの膜厚を０．５μｍとしているが、本発明はこれらの数値に限られず、これらの数値を変動させても、エッチバックしたのちの膜厚が元の膜厚のほぼ半分程度の膜厚であれば、同様の効果を奏する。
【００１５】
また、本実施形態ではトレンチ構造のパワーＭＯＳＦＥＴの製造方法について説明しているが、本発明はこれに限らず、トレンチの中にポリシリコン等の電極を埋めこみ形成すると同時に、その近傍の基板表面に電極パッドを形成するような用途であれば、凡そどのような場合によっても、同様の効果を奏することができ、トレンチ構造のＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）にも適用できることは説明するまでもない。
【００１６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、約半分の膜厚までポリシリコン層をエッチバックしたのちに、全面を熱酸化する事によってゲート電極と引出電極パッドを同時に形成しなおかつ層間絶縁膜も同時に形成しているので、電極パッドにおける段差も従来に比して低減でき、従来の課題であったこの段差におけるステップカバレージの劣化、絶縁耐圧低下、またはその上に形成するメタル配線層の断線などを低減する事が可能になる。
【００１７】
また、層間絶縁膜を同時に形成することにより、別途ＣＶＤ法などによってこれを形成していた従来に比して工程数を削減できるので、製造時間の短縮、歩留まりの向上、製造コストの低減などが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する第１の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する第２の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する第３の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する第４の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する第５の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する第６の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する第１の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する第２の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する第３の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明する第４の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明する第５の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明する第６の断面図である。
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくいえば、トレンチ型のパワー半導体装置の製造方法の改善に関する。
【０００２】
【従来の技術】
以下で従来例に係る半導体装置の製造方法について図７〜図１２を参照しながら説明する。図７〜図１２は、従来のいわゆるトレンチ構造のパワーＭＯＳＦＥＴの製造方法を説明する断面図である。
まず、図７に示すように、ｎ+ 型のシリコンからなる半導体基板１Ａの表層にｎ- 型のドレイン層１Ｂを形成し、その表層にｐ+ 型のチャネル層１Ｃを形成する。さらにチャネル層１Ｃの上に酸化膜３を形成し、選択的にｎ+ 型不純物を注入・拡散してソース領域２を形成する。その後、ソース領域２近くの酸化膜３，半導体基板１を選択的にエッチングしてトレンチ４を形成する。
【０００３】
次に、図８に示すように全面を熱酸化することにより酸化膜５をトレンチ４の内壁に形成する。
次いで、図９に示すように全面にポリシリコン層６を形成してトレンチ４の内部にまで充填させたのちに、全面をエッチバックして基板表面のポリシリコン層６を除去し、図１０に示すようにトレンチ４の中に充填されたゲート電極７と、引出電極パッド８を同時に形成する。
【０００４】
次に、図１１に示すように、ＣＶＤ法により酸化膜などよりなる層間絶縁膜９を全面に形成してゲート電極７及び引出電極パッド８を被覆した後に、ソース領域２の一部領域にある層間絶縁膜９を除去し、図１２に示すようにソース領域２とコンタクトをとるメタル配線層１０を形成する。
【０００５】
【発明が解決しようとする課題】
上記の製造方法によれば、ポリシリコン層６のトレンチ４上のくぼみを無くすためには、通常の条件でポリシリコン層６を１．５μｍ程度積層する必要があるが、この際に図１０に示す段差ｄもまた１．５μｍと大きくなってしまうので、この段差によりステップカバレージが劣化し、段差部における絶縁耐圧低下、またはその上に形成するメタル配線層１０が断線してしまうなどといった不具合の原因となってしまう。
【０００６】
さらに、ＣＶＤ法によって層間絶縁膜を堆積する必要があり、工程数も多くなっていた。
【０００７】
【課題を解決するための手段】
本発明は上記従来の欠点に鑑み成されたもので、図１に示すように、半導体基板に溝を形成する工程と、前記溝を充填し、かつ前記半導体基板全面を被覆する導電体層を形成する工程と、パッドを形成する領域にマスクを選択形成し、前記導電体層の膜厚のほぼ半分程度の膜厚まで前記導電体層をエッチバックする工程と、前記導電体層を熱酸化して、溝に充填された前記導電体層と前記パッド領域に残存する導電体層とを電気的に分離する層間絶縁膜を形成する工程とを有する事を特徴とする半導体装置の製造方法により、上記課題を解決するものである。
【０００８】
【発明の実施の形態】
以下で、本発明の実施形態に係るトレンチ構造のパワーＭＯＳＦＥＴについて図面を参照しながら説明する。図１〜図６は、本実施形態に係るパワーＭＯＳＦＥＴの製造方法を説明する断面図である。
まず、図１に示すようにｎ+ 型のシリコンからなる半導体基板１１Ａの表層にｎ- 型のドレイン層１１Ｂをエピタキシャル成長法で形成し、その表層にｐ+ 型のチャネル層１１Ｃを形成する。さらにそのチャネル層１１Ｃ上にシリコン酸化膜１３を形成し、Ｎ+ 型不純物である砒素（Ａｓ+）をドーズ量６×１０13ｃｍ-1の条件でチャネル層の表層に選択的に注入・拡散して、ソース領域１２を形成する。その後、ソース領域１２の近傍のシリコン酸化膜１３及び半導体基板１１を選択的にドライエッチングして幅１μｍ、深さ１．５〜３μｍ、好ましくは２μｍ程度のトレンチ１４を形成する。
【０００９】
次に、図２に示すように全面を熱酸化して、トレンチ１４の内壁に膜厚５００Å程度のシリコン酸化膜１５を形成する。このシリコン酸化膜は、本実施形態のパワーＭＯＳＦＥＴにおけるゲート絶縁膜となる。
次いで、図３に示すようにトレンチ１４を充填し、かつ半導体基板１１の全面を被覆するように全面に膜厚１．５μｍ程度のポリシリコン層１６を形成する。
【００１０】
次に、後に引出電極パッドを形成するべき領域（以下でパッド領域と称する）にフォトレジストＰＲを選択形成し、図４に示すようにポリシリコン層１６の厚さが半分以下の約０．５μｍになる程度までポリシリコン層１６をエッチバックする。従って、この時点でのパッド領域に残存するポリシリコンと、エッチバックされたポリシリコン層１６の表面との段差ｄ′は０．５μｍ程度になる。
【００１１】
次いで、フォトレジストＰＲを剥離した後にポリシリコン層１６を、約６０００Å程度の熱酸化膜が形成される条件、具体的には、例えば、約１１００℃ ２０分のスチーム酸化の条件で熱酸化する。すると、ポリシリコン層１６の表面は酸化されてシリコン酸化膜となるが、トレンチ１４内部のポリシリコン層までは酸化されず、ポリシリコンの状態を保持する。
【００１２】
また、引出電極パッドの形成領域についてはエッチバックされていないので膜厚は１．５μｍ程度であって、表面は酸化されるものの内部は酸化されずに、底面から半分程度の厚さだけポリシリコンの状態を保持する。
かくして、図５に示すようにトレンチ１４内と、パッド領域にはポリシリコンが残存し、かつこれらのポリシリコンは、ポリシリコン層の酸化によって形成された酸化膜よりなる層間絶縁膜１７によって電気的に分離されることとなる。このうち、トレンチ内に残存するポリシリコンは本実施形態のパワーＭＯＳＦＥＴのゲート電極１８として機能し、引出電極パッドを形成する領域のポリシリコンは引出電極パッド１９として機能する。
【００１３】
その後、ソース領域１２の一部領域の層間絶縁膜１７を選択的にエッチングなどで除去してソース領域１２を露出したのちに、全面にアルミなどのメタルからなる配線層２０を形成し、これをパターニングすることによって図６に示すようなトレンチ型のパワーＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、ゲート電極と引出電極パッドを同時に形成する際に、エッチバックでポリシリコン層を全て除去してこれらを分離したのちにＣＶＤ法で層間絶縁膜を形成するという工程をとらずに、図４に示すように約半分の膜厚までポリシリコン層１６をエッチバックしたのちに、図５に示すように全面を熱酸化する事によってゲート電極１８と引出電極パッド１９を同時に形成しなおかつ層間絶縁膜１７までも同時に形成しているので、パッド領域における段差ｄ′も従来に比してほぼ１／３まで低減でき、従来の課題であったこの段差におけるステップカバレージの劣化、絶縁耐圧低下、またはその上に形成するメタル配線層の断線などを低減する事が可能になる。
【００１４】
また、層間絶縁膜をゲート電極等の形成工程において同時に形成しているので、別途ＣＶＤ法などによってこれを形成していた従来に比して工程数を削減でき、製造時間の短縮、歩留まりの向上、製造コストの低減などが可能になる。
なお、本実施形態ではポリシリコン層１６の膜厚を１．５μｍとし、エッチバックしたのちの膜厚を０．５μｍとしているが、本発明はこれらの数値に限られず、これらの数値を変動させても、エッチバックしたのちの膜厚が元の膜厚のほぼ半分程度の膜厚であれば、同様の効果を奏する。
【００１５】
また、本実施形態ではトレンチ構造のパワーＭＯＳＦＥＴの製造方法について説明しているが、本発明はこれに限らず、トレンチの中にポリシリコン等の電極を埋めこみ形成すると同時に、その近傍の基板表面に電極パッドを形成するような用途であれば、凡そどのような場合によっても、同様の効果を奏することができ、トレンチ構造のＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）にも適用できることは説明するまでもない。
【００１６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、約半分の膜厚までポリシリコン層をエッチバックしたのちに、全面を熱酸化する事によってゲート電極と引出電極パッドを同時に形成しなおかつ層間絶縁膜も同時に形成しているので、電極パッドにおける段差も従来に比して低減でき、従来の課題であったこの段差におけるステップカバレージの劣化、絶縁耐圧低下、またはその上に形成するメタル配線層の断線などを低減する事が可能になる。
【００１７】
また、層間絶縁膜を同時に形成することにより、別途ＣＶＤ法などによってこれを形成していた従来に比して工程数を削減できるので、製造時間の短縮、歩留まりの向上、製造コストの低減などが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する第１の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する第２の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する第３の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する第４の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する第５の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する第６の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する第１の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する第２の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する第３の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明する第４の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明する第５の断面図である。
【図１２】従来例に係る半導体装置の製造方法を説明する第６の断面図である。
Claims (4)
- 半導体基板に溝を形成する工程と、
前記溝を充填し、かつ前記半導体基板全面を被覆する導電体層を形成する工程と、
電極パッドを形成するパッド領域にマスクを選択形成し、前記導電体層の膜厚のほぼ半分程度の膜厚まで前記導電体層をエッチバックする工程と、
前記導電体層を熱酸化して、溝に充填された前記導電体層と前記パッド領域に残存する導電体層とを電気的に分離する層間絶縁膜を形成する工程とを有する事を特徴とする半導体装置の製造方法。 - 前記導電体層を形成する工程ではポリシリコン層を形成し、かつ前記層間絶縁膜を形成する工程ではシリコン酸化膜からなる層間絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 一導電型の半導体基板の表層に前記一導電型のドレイン領域層を形成し、前記ドレイン領域層の表層に逆導電型のチャネル領域層を形成する工程と、
前記半導体基板表面に第１の絶縁膜を形成し、前記チャネル領域層に一導電型の不純物を拡散してソース領域を形成する工程と、
前記ソース領域近傍の領域の前記第１の絶縁膜及び前記半導体基板を選択的にエッチングして溝を形成し、前記溝の内壁に第２の絶縁膜を形成する工程と、
前記溝を充填し、かつ半導体基板全面を被覆する導電体層を形成する工程と、
引出電極パッドを形成する領域であるパッド領域にマスクを選択形成し、前記導電体層の膜厚のほぼ半分程度の膜厚まで前記導電体層をエッチバックする工程と、
前記導電体層を熱酸化して、溝に充填された前記導電体層と前記パッド領域に残存する導電体層とを電気的に分離する層間絶縁膜を形成し、前記溝に充填された導電体層をゲート電極とし、前記パッド領域の導電体層を引出電極パッドとする工程と、
前記ソース領域の一部の前記層間絶縁膜を選択的に除去して前記ソース領域を露出し、前記ソース領域とコンタクトをとる配線層を形成する工程とを有する事を特徴とする半導体装置の製造方法。 - 前記導電体層を形成する工程ではポリシリコン層を形成し、かつ前記層間絶縁膜を形成する工程ではシリコン酸化膜からなる層間絶縁膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31385396A JP3667907B2 (ja) | 1996-11-25 | 1996-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31385396A JP3667907B2 (ja) | 1996-11-25 | 1996-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154811A JPH10154811A (ja) | 1998-06-09 |
| JP3667907B2 true JP3667907B2 (ja) | 2005-07-06 |
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ID=18046300
Family Applications (1)
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| JP31385396A Expired - Fee Related JP3667907B2 (ja) | 1996-11-25 | 1996-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3667907B2 (ja) |
Families Citing this family (1)
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|---|---|---|---|---|
| JP4740523B2 (ja) * | 2003-01-27 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型半導体装置 |
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1996
- 1996-11-25 JP JP31385396A patent/JP3667907B2/ja not_active Expired - Fee Related
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| JPH10154811A (ja) | 1998-06-09 |
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