JP3603887B2

JP3603887B2 - アクティブマトリクス基板及びそれを用いたアクティブマトリクス型液晶表示装置、並びに投写型表示装置

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Publication number: JP3603887B2
Application number: JP2002238479A
Authority: JP
Inventors: 正夫村出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-08-19
Filing date: 2002-08-19
Publication date: 2004-12-22
Anticipated expiration: 2017-03-26
Also published as: JP2003177376A

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路における信号配線の時定数調整技術に関し、例えば薄膜トランジスタ（以下、ＴＦＴと称す。）を有した画素電極を駆動する周辺駆動回路、或いは周辺駆動回路を備えたアクティブマトリクス型液晶表示装置、或いは該アクティブマトリクス型液晶表示装置を用いた投写型表示装置に関する。
【０００２】
【従来の技術】
従来、アクティブマトリクス型液晶表示装置としては、ガラス基板上にマトリクス状に画素電極を形成すると共に、各画素電極に対応してアモルファスシリコンやポリシリコンを用いたＴＦＴを形成して、各画素電極にＴＦＴにより電圧を印加して液晶を駆動するようにした構成のアクティブマトリクス型液晶表示装置が実用化されている。このうちポリシリコンＴＦＴを用いたアクティブマトリクス型液晶表示装置は、外部から入力される画像信号をサンプリングしてデータ線に伝送するためのＴＦＴや該ＴＦＴを順番にオン、オフ制御するシフトレジスタ回路等の周辺駆動回路を構成する相補型ＴＦＴ（以下、ＣＭＯＳ型ＴＦＴと称す。）を画素駆動用ＴＦＴとともに同一プロセスで同一基板上に集積形成することが可能なため、近年広く実用化されるようになってきている。
【０００３】
また、アクティブマトリクス型液晶表示装置に供給される画像信号はアナログ信号であるため、画像信号の周波数帯域が狭くなると、サンプリング信号でサンプルホールド回路をオンさせてデータ線に画像信号を供給する際に、画像信号が変化している部分でサンプリングしてしまうことがある。この場合、サンプルホールド回路を構成するサンプルホールド用ＴＦＴがオフされる直前の画像信号がサンプリングされるため、平均の電圧ではなく、画像信号の電圧が上がる方向に変化しているときには高めの電圧が、また画像信号の電圧が下がる方向に変化しているときには低めの電圧がサンプリングされてしまう。また、サンプリング信号のタイミングがほんの少しずれただけでサンプリングの電圧が変化してしまうという不具合がある。
【０００４】
そこで、例えば図１４に示すように、画像信号を複数系列に相展開して周波数帯域を拡大させて、それぞれのサンプリング信号Ｘ１、Ｘ２、…、Ｘｎのタイミングに合わせて、サンプリング中の画像信号ＶＩＤ１〜ＶＩＤ６の電圧レベルが変化しないように処理（例えば図１４の点線楕円部に示すように、サンプリング期間中は画像信号の平均電圧が現れるように処理する。）して、それらをアクティブマトリクス型液晶表示装置に供給するようにした技術がある。
【０００５】
前記のように相展開された複数の画像信号により駆動されるように構成されたアクティブマトリクス型液晶表示装置では、一般に図１５に示すように、入力用端子Ｔ１〜Ｔ６から入力される外部で形成された複数の画像信号ＶＩＤ１〜ＶＩＤ６は、画像信号線Ｖ１〜Ｖ６に伝送され、中継用配線Ｈ１〜Ｈ６を経て、データ線駆動回路１５によってスイッチングされるサンプルホールド回路１６に供給される。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記画像信号ＶＩＤ１〜ＶＩＤ６を入力用端子Ｔ１〜Ｔ６からサンプルホールド回路１６まで供給する画像信号線Ｖ１〜Ｖ６は、データ線駆動回路１５から出力されるサンプリング信号線Ｘ１、Ｘ２、…、Ｘｎと交差するため、入力用端子Ｔ１〜Ｔ６からサンプルホールド回路１６まで同一の導電膜（例えば、低抵抗金属のアルミニウム膜等）で構成することができない。そこで、従来は、画像信号ＶＩＤ１〜ＶＩＤ６をまずアルミニウム膜からなる互いにほぼ平行で配線幅がほぼ等しい画像信号線Ｖ１〜Ｖ６でサンプルホールド回路１６の近傍まで伝送し、ここで絶縁膜を介して交差する他の導電膜（例えば、ポリシリコン膜等）からなる中継用の接続配線Ｈ１〜Ｈ６に乗り換えてからサンプルホールド回路１６のソース電極（もしくはドレイン電極）に伝送されるように構成していた。この場合、一般的なレイアウト方法に従って、図１６に示すようにサンプルホールド回路１６を一列に並べて配置すると、中継用配線Ｈ１〜Ｈ６の配線長（コンタクトホール４５から４６までの距離）Ｌが異なることとなる。尚、図１６においてサンプリング信号線Ｘ１、Ｘ２、…、Ｘｎは、中継用配線Ｈ１〜Ｈ６と同一材料のポリシリコン膜等で形成される。
【０００７】
ところが、前記中継用配線Ｈ１〜Ｈ６がポリシリコン膜で構成されていると、ポリシリコン膜はアルミニウム膜と比較して抵抗率が２桁以上高いため、中継用配線Ｈ１〜Ｈ６の配線幅Ｗ及び配線膜厚をほぼ一定に形成すると、配線長Ｌが中継用配線Ｈ１〜Ｈ６毎に異なるため、該中継用配線Ｈ１〜Ｈ６間の抵抗が異なる。つまり、サンプルホールド回路１６にサンプリングされる画像信号がＶＩＤ１〜ＶＩＤ６毎に時定数が異なることとなり、これが原因となってアクティブマトリクス型液晶表示装置の表示ムラが生じてしまうという欠点がある。そこで、中継用配線Ｈ１〜Ｈ６毎に線幅Ｗを変える（画像信号線Ｖ１〜Ｖ６からサンプルホールド回路１６までの距離が短い場合は、中継用配線Ｈ１〜Ｈ６の線幅Ｗを細くし、距離が長い場合は線幅Ｗを太くする）ことにより抵抗値を一定にすることが考えられる。しかしながら、配線の幅を変えて抵抗値を一定にする方法（図１６）では、他の画像信号線との重なり容量を一定にすることができず、また、配線幅がプロセスのばらつきによって変動すると、配線幅のばらつきに対する抵抗値の変化は配線幅Ｗによって異なり、配線幅Ｗが狭いほどプロセスのばらつきに顕著に影響を受けるので、時定数のばらつきが大きくなるという不具合が生じることが明らかになった。
【０００８】
本発明の目的は、複数の信号配線から駆動回路に信号を伝送する中継用配線の配線幅Ｗがばらついても、抵抗値および容量値のばらつきは小さく、複数の信号配線間の時定数をほぼ均一にできる。これによって、アクティブマトリクス型液晶表示装置の表示ムラを抑制し、品位の高い表示を行えるアクティブマトリクス型液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記目的を達成するために、基板上に、並列して形成された第１及び第２の画像補助入力信号線と、複数のデータ線に対応して並設された第１及び第２のトランジスタと、前記第１のトランジスタのソース側の配線から、金属からなる第１の補助中継配線を介して、前記第１の画像補助入力信号線に接続される、ポリシリコンからなる第１の中継配線と、前記第２のトランジスタのソース側の配線から、前記第１の補助中継配線とは長さが異なる金属からなる第２の補助中継配線を介して、前記第２の画像補助入力信号線に接続される、ポリシリコンからなる第２の中継配線と、を有するプリチャージ回路を備え、前記第１及び第２の中継配線は互いに配線幅及び長さ及び膜厚がほぼ等しく、前記第１の画像補助入力信号線は前記第２の画像補助入力信号線に対して前記第１及び第２のトランジスタから遠い側に位置し、前記第１の中継配線の先端は、幅広の前記第１の画像補助入力信号線における前記トランジスタに近い側の縁部において接続され、前記第２の中継配線の先端は、幅広の前記第２の画像補助入力信号線における前記トランジスタに遠い側の縁部において接続されること、を特徴とする。
【００１０】
これにより、前記中継用配線の抵抗値がほぼ均一になる。そこで、前記複数の信号配線を中継用配線と交差する領域で互いにほぼ並行に配線し、配線幅をほぼ等しくすることで、他の信号配線との重なり容量がほぼ均一になり、伝送される信号に対する時定数が各信号配線経路間でほぼ等しくなる。更に、中継用配線の長さおよび幅および膜厚がほぼ等しいため、プロセスばらつきにより配線幅が目標値からずれても信号配線経路間の抵抗値および容量値のばらつきはほぼ一定になり、時定数のばらつきに伴うアクティブマトリクス型液晶表示装置の表示ムラを抑制することができるという利点がある。
また、本願発明の構成では中継配線と画像補助入力線の交差によって寄生容量が形成されるのは、第１の第２の画像補助入力線における１箇所であり、寄生容量による中継配線の電位揺れの影響は最小で済む。さらにこの構成では中継配線の長さを最短にすることができるため、中継配線の低抵抗化がはかれると共に、配線に必要な領域を最小にすることができるため効率良い設計が行える。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１２】
（参考の実施例１）
図１は、本発明が適用されるアクティブマトリクス型液晶表示装置のアクティブマトリクス型液晶表示装置用基板の一構成例を示す。図１において、１０はアクティブマトリクス型液晶表示装置を構成する一方のガラス基板や石英基板等の基板、１１および１２は互いに交差する方向に配設された走査線およびデータ線、１３は前記走査線１１とデータ線１２とに接続された画素で、各画素１３はＩＴＯ等からなる画素電極とこの画素電極に順次画像信号に応じた電圧を印加するＴＦＴからなる。同一行のＴＦＴはそのゲート電極が同一の走査線１１に接続され、ドレイン電極が対応する画素電極に接続されている。また、同一列のＴＦＴはそのソース電極が同一のデータ線１２に接続されている。この実施例においては、画素を駆動するＴＦＴはポリシリコン膜をチャネル層とするいわゆるポリシリコンＴＦＴで構成されており、周辺駆動回路（データ線駆動回路１５や走査線駆動回路１４Ａ、１４Ｂ等）を構成するＣＭＯＳ型ＴＦＴとともに同一プロセスにより、同一基板上に形成される。
【００１３】
本実施例では、走査線１１の両端にそれぞれ該走査線１１を順次選択駆動するＹシフトレジスタ回路やバッファー回路等を含む走査線駆動回路１４Ａ、１４Ｂが設けられている。走査線駆動回路１４Ａと１４Ｂは、同一の電圧を同一のタイミングで各走査線１１に印加する。つまり、１本の走査線１１をその両側から同時に駆動する。これによって、走査線１１の有する寄生抵抗による電圧のレベル落ちや信号遅延を軽減することができる。
【００１４】
一方、本実施例では、データ線１２を選択駆動するＸシフトレジスタ回路やバッファー回路等を含むデータ線駆動回路１５が設けられている。また、データ線１２の両端に画像信号サンプリング用の回路１６、１７が設けられている。このうち１７は各データ線１２にプリチャージレベルを印加するプリチャージ回路であり、他方の１６は各データ線１２に画像信号に応じた電圧を印加するサンプルホールド回路である。サンプルホールド回路１６及びプリチャージ回路１７は、基本的な等価回路図で示すと図２０に示す３通りのいずれかの型に属する。すなわち、サンプルホールド用ＴＦＴ１６０及びプリチャージ用ＴＦＴ１７０は、図２０（Ａ）Ｎチャネル型ＴＦＴ、（Ｂ）Ｐチャネル型ＴＦＴ、（Ｃ）ＣＭＯＳ型ＴＦＴのいずれかの形態を取る。図２０において、Ｎチャネル型ＴＦＴのサンプリング信号Ｓに対して、Ｐチャネル型ＴＦＴのサンプリング信号ＳＢはサンプリング信号Ｓの反転信号であることを示している。プリチャージ回路１７のソース（データ線１２側の接続電極と反対側の電極）には外部から供給される画像補助入力信号ＮＲＳ１、ＮＲＳ２がデータ線１２に対して１本おきに印加され、画像補助入力信号線１９Ａ、１９Ｂによってプリチャージ回路１７に供給されるとともに、該プリチャージ回路１７のゲート電極には外部から供給されるタイミング信号ＮＲＧが信号配線１８を介して共通に印加されている。これによって、すべてのデータ線１２は１水平帰線期間中でサンプルホールド回路１６からの画像信号レベルの印加前に、画像補助入力信号ＮＲＳ１、ＮＲＳ２のレベルにそれぞれ同時にプリチャージされる。また、隣り合うデータ線１２毎に画像信号の極性を変える駆動を行う際には、画像補助入力信号ＮＲＳ１、ＮＲＳ２は互いに反対の極性を持つようにすると有効である。
【００１５】
各データ線１２の他端に設けられたサンプルホールド回路１６のソース電極には、外部から供給される相展開された画像信号ＶＩＤ１〜ＶＩＤ６が画像信号線群２０を介して入力され、サンプルホールド回路１６のゲート電極にはデータ線１２を順次選択するシフトレジスタ回路やバッファー回路等を含むデータ線駆動回路１５から出力されるサンプリング信号が印加されている。本実施例では、画像信号を６相に展開したが、サンプルホールド用ＴＦＴ１６０の書込特性が高ければ相展開数を減らすことも可能であるし、書込特性が低ければ相展開数を増やしても良い。また、ＮＴＳＣ信号やＰＡＬ信号に対応したＲＧＢパラレル信号でも良いことは言うまでもない。データ線駆動回路１５は、外部から供給されるスタート信号ＳＰＸと８個のクロック信号ＣＬＸ１〜４，ＣＬＸＢ１〜４に基づいて１水平走査期間中にすべてのデータ線１２を順番に１回ずつ選択するようなサンプリング信号Ｘ１，Ｘ２，Ｘ３，‥‥‥Ｘｎを形成してサンプルホールド回路１６のゲート電極に供給する。クロック信号ＣＬＸ１〜４（またはその逆相クロック信号ＣＬＸＢ１〜４）は互いに位相が順次４５°ずつずれた同一周期のクロック信号である。ところで、逆相クロック信号ＣＬＸＢ１〜４は、外部から入力されたクロック信号ＣＬＸ１〜４を基に、周辺駆動回路内に設けた信号生成回路によってアクティブマトリクス型液晶表示装置基板内部で生成することも可能である。
【００１６】
特に限定されるものではないが、この実施例では、図８に示すようにデータ線駆動回路１５は４系統のシフトレジスタ回路により構成されており、各系統のシフトレジスタ回路は各々逆相の１対のクロック信号ＣＬＸｉ、ＣＬＸＢｉによって動作され、４本おきに信号配線を選択するタイミング信号を与えるべく構成されている。このようにクロック信号が８個あることにより、外部から入力されるクロック信号ＣＬＸ１〜４、ＣＬＸＢ１〜４のそれぞれの駆動周波数を低減することができ、アクティブマトリクス型液晶表示装置の周辺駆動回路の負荷が軽減される。
【００１７】
また、本実施例では、データ線１２を一定のタイミングで１ライン毎に順次駆動していく方法を説明したが、３ラインや６ラインや１２ラインといった多数の隣り合うデータ線１２を１個のデータサンプリング信号で同時に選択し、外部から入力する画像信号のタイミンングを変化させる方法でも本実施例を用いることができる。
【００１８】
また、本実施例ではデータ線駆動回路１５や走査線駆動回路１４Ａ，１４Ｂを含む周辺駆動回路と、データ線駆動回路１５に接続された複数のデータ線１２と走査線駆動回路１４Ａ、１４Ｂにに接続された走査線１１がマトリクス状に交差されて成り、該データ線１２及び走査線１１に接続された画素トランジスタと該画素トランジスタに接続された画素電極が同一基板上に形成されたアクティブマトリクス型液晶表示装置について説明したが、周辺駆動回路の部分を石英基板等の高価な基板上に高温ポリシリコンＴＦＴにより形成し、データ線１２及び走査線１１と画素１３を含む領域１３０（図１点線内）をガラス基板等の安価な基板上にアモルファスシリコンＴＦＴやプロセス温度が６００度以下の低温ポリシリコンＴＦＴにより形成し、これらの基板を繋ぎ合わせてアクティブマトリクス型液晶表示装置用基板を構成することも可能である。
【００１９】
図２は、本発明を前記画像信号線群２０とサンプルホールド回路１６との接続部に適用した場合の実施例を示すもので、Ｖ１〜Ｖ６が外部入力端子から入力され前記相展開された画像信号ＶＩＤ１〜ＶＩＤ６を伝送する信号配線としての画像信号線である。これらの画像信号線Ｖ１〜Ｖ６は、特に制限されないがデータ線１２と同一材料の低抵抗のアルミニウム膜によって形成されている。。Ｘ１、Ｘ２、…、Ｘｎは前記データ線駆動回路１５から出力されるサンプリング信号をサンプルホールド回路１６のゲート電極に供給するための配線であり、前記サンプリング信号線Ｘ１、Ｘ２、…、Ｘｎは前記画像信号線Ｖ１〜Ｖ６と交差する方向に配設され、走査線と同一材料のポリシリコン膜からなり、前記サンプルホールド回路１６のゲート電極と連続するように形成されている。
【００２０】
４１，４２は各々前記サンプリング信号線Ｘ１、Ｘ２、…、Ｘｎの両側に設けられたポリシリコン膜からなるサンプルホールド回路１６を構成するサンプルホールド用ＴＦＴ１６０のソース・ドレイン領域であり、サンプルホールド用ＴＦＴ１６０のソース領域４１には低抵抗のアルミニウム膜等からなる補助中継用配線としての引き出し線Ｓ１〜Ｓ６がコンタクトホール４３にて接続されている。また、各サンプルホールド回路１６のドレイン領域４２には画素駆動用ＴＦＴに接続される前記データ線１２がコンタクトホール４４にて接続されている。この実施例では、特に限定されないが、前記データ線１２および補助中継用配線Ｓ１〜Ｓ６と画像信号線Ｖ１〜Ｖ６は同一プロセスにて形成されるアルミニウム膜によって構成されている。
【００２１】
さらに、本実施例では、前記画像信号線Ｖ１と前記補助中継用配線Ｓ１との間に、前記画像信号線Ｖ１〜Ｖ６と交差する方向に画像信号線Ｖ２〜Ｖ６とは層間絶縁膜を介して別層で、走査線１１と同一層のポリシリコン膜等の導電膜からなる中継用配線Ｈ１が設けられる。中継用配線Ｈ１は配線端において、画像信号線Ｖ１とはコンタクトホール４５にて、補助中継用配線Ｓ１とはコンタクトホール４６にてそれぞれ接続される。同様にその他の画像信号線Ｖ２〜Ｖ６と、該画像信号線Ｖ２〜Ｖ６に対応した補助中継用配線Ｓ２〜Ｓ６との間も、コンタクトホール４５及び４６において中継用配線Ｈ２〜Ｈ６とそれぞれ接続される。これらの中継用配線Ｈ１〜Ｈ６を経て前記サンプルホールド回路１６を構成するサンプルホールド用ＴＦＴ１６０のソース電極に画像信号ＶＩＤ１〜ＶＩＤ６を伝送するように構成されている。そして、前記中継用配線Ｈ１〜Ｈ６はすべてその線幅Ｗおよび長さ（コンタクトホール４５から４６までの距離）Ｌ及び配線膜厚がほぼ等しくなるように設計されているとともに、前記中継用配線Ｈ１〜Ｈ６とサンプルホールド回路１６との信号経路に関しては、前記補助中継用配線Ｓ１〜Ｓ６を延長させることによって長さの違いを吸収するようにされている。また、画像信号線Ｖ１〜Ｖ６は中継用配線Ｈ１〜Ｈ６と交差する領域では少なくとも互いにほぼ平行に配線され、該画像信号線Ｖ１〜Ｖ６の線幅は互いにほぼ等しく設計されている。
【００２２】
中継用配線Ｈ１〜Ｈ６がＴＦＴのゲート電極を形成するポリシリコン膜で構成され、補助中継用配線Ｓ１〜Ｓ６がアルミニウム膜で構成される場合、その抵抗率はアルミニウム膜の方がポリシリコン膜に比べて２桁程度小さいので、補助中継用配線Ｓ１〜Ｓ６の長さの相違による抵抗値の相違は極めて小さくて済む。また、他の画像信号線との重畳する面積が等しくなるため重なり容量が均等になり、各画像信号線の容量も均一化される。そのため、伝送される画像信号に対する時定数が各信号経路間で等しくなるとともに、画像信号線Ｖ１〜Ｖ６の線幅が互いにほぼ等しく、中継用配線Ｈ１〜Ｈ６間の線幅Ｗも互いにほぼ等しいため、プロセスばらつきにより線幅が設計目標値からずれても各画像信号間の容量値及び抵抗値のばらつきはほぼ同じになり、該時定数のばらつきに伴う表示ムラを抑制することができる。
【００２３】
なお、前記中継用配線Ｈ１〜Ｈ６の長さＬは前記信号配線群２０（画像信号線Ｖ１〜Ｖ６）の線幅Ｌ１＋３０μｍ以内に設定するのが最も効率的である。抵抗値の高い中継用配線Ｈ１〜Ｈ６の長さＬが最も短くなって配線抵抗が小さくなるとともに、占有面積も少なくて済むため、周辺駆動回路領域を微細に集積できる効率の良い設計が行える。
【００２４】
本実施例では、前記データ線１２および補助中継用配線Ｓ１〜Ｓ６と画像信号線Ｖ１〜Ｖ６は同一プロセスにて形成されるアルミニウム膜によって構成したが、Ｃｒ、Ｔａ等の金属膜や金属シリサイド膜等の異なる導電膜で構成することも可能である。また、中継用配線Ｈ１〜Ｈ６もポリシリコン膜だけではなく、Ｍｏ、Ｔａ、Ｗ、Ｃｒ等の金属膜やＭｏ−Ｓｉ、Ｗ−Ｓｉ等の金属シリサイド膜で構成すれば、低抵抗化が可能となり、配線間の時定数の均一化に更に効果が上がる。
【００２５】
図３には前記実施例１の変形例を示す。この変形例は、前記サンプルホールド回路１６を構成するサンプルホールド用ＴＦＴ１６０のソース領域４１へのコンタクトホール４３とドレイン領域４２へのコンタクトホール４４とを互い違いに配置するとともに、サンプリング信号配線Ｘ１、Ｘ２、…、Ｘｎのうちサンプルホールド用ＴＦＴ１６０のゲート電極部分を前記コンタクトホール４３、４４を回避するように蛇行させたものである。コンタクトホールの開孔部が小さ過ぎると、コンタクト抵抗が高くなる等の要因から該コンタクトホールのサイズには限界があり、また、接続配線の最小幅よりも大きくすることができない。そこで、前記のようにサンプルホールド用ＴＦＴ１６０のゲート電極を蛇行したパターンとすることにより隣り合うサンプルホールド回路１６のピッチＬ２を小さくすることが可能となり、高集積化により画素ピッチが小さくなったときにそれに合わせてサンプルホールド回路１６を形成することができるようになる。
【００２６】
図４には前記実施例１の更に他の変形例を示す。この変形例は、サンプルホールド回路１６の占有面積を小さくできることが可能である。すなわち、サンプルホールド用ＴＦＴ１６０のゲート電極を制御するサンプリング信号配線Ｘ１、Ｘ２、…、Ｘｎの端部を二股に形成し、その外側に二股に形成したドレイン領域４２にデータ線１２を接続させるように構成されている。隣り合うデータ線１２のピッチＬ３は、図示しない配列された１画素当たりのピッチ等に依存して決定されるので、隣り合うデータ線１２のピッチＬ３が一つのサンプルホールド回路１６を構成するサンプルホールド用ＴＦＴ１６０のソース・ドレイン領域の幅に比較して大きいような場合には、サンプルホールド用ＴＦＴ１６０を図４のようにソース領域４１に対して両側にトランジスタを構成するようにする。これにより、サンプルホールド回路１６の横方向のピッチＬ３を有効に活用して無駄なスペースを少なくし、全体としての占有面積を低減することができる。また、図２におけるサンプリング信号配線Ｘ１、Ｘ２、…、Ｘｎと比較して、サンプルホールド用ＴＦＴ１６０のチャネル幅Ｌ４を同じ長さで設計した場合に約２倍のドレイン電流特性が得られる。言うまでもないが、ソース領域４１を二股に形成し、ドレイン領域４２をシングルに形成しても良い。
【００２７】
図５には前記実施例１の更に他の変形例を示す。この変形例は、前記画像信号線Ｖ１〜Ｖ６からサンプルホールド回路１６までの距離を互いにほぼ同一とすることにより、中継用配線Ｈ１〜Ｈ６と同様に補助中継用配線Ｓ１〜Ｓ６の長さＬ４も互いにほぼ同一となるようにしたものである。かかる構成によって、画像信号ごとの時定数のばらつきをさらに小さくすることができる。図５においては、サンプルホールド回路１６をゲート電極を二股に形成したものを示したが、図２と同様にゲート電極をシングルに形成することも可能である。
【００２８】
また、図２〜５で示した実施例では、片チャネル型のＴＦＴで構成したサンプルホールド用ＴＦＴ１６０を示したが、該サンプルホールド用ＴＦＴ１６０はＮチャネル型ＴＦＴ（図２０Ａ）であっても、Ｐチャネル型ＴＦＴ（図２０Ｂ）であっても良いことは言うまでもない。
【００２９】
図６には前記実施例のさらに他の変形例を示す。この変形例は、前記サンプルホールド用ＴＦＴ１６０をＣＭＯＳ型ＴＦＴ（Ｐチャネル型ＴＦＴ４２ＰとＮチャネル型ＴＦＴ４２Ｎを並列に設けたもの。図２０Ｃ）で形成したものである。Ｐチャネル型ＴＦＴ４２ＰとＮチャネル型ＴＦＴ４２Ｎを同時にオンさせるには、Ｐチャネル型ＴＦＴ４２Ｐのゲート電極に伝送されるサンプリング信号と逆相のサンプリング信号をＮチャネル型ＴＦＴ４２Ｎのゲート電極に同時に印加する必要がある。そこで、データ線駆動回路１５に接続されるゲート電極を含むサンプリング信号配線Ｘ１、Ｘ２、…、Ｘｎが２系統化され、Ｐチャネル型ＴＦＴ４２Ｐのゲート電極にはＰチャネル型ＴＦＴ用サンプリング信号配線Ｘ１Ｐ、Ｘ２Ｐ、…、ＸｎＰが、またＮチャネル型ＴＦＴ４２Ｎのゲート電極にはＮチャネル型ＴＦＴ用サンプリング信号配線Ｘ１Ｎ、Ｘ２Ｎ、…、ＸｎＮが中継用配線Ｈ１〜Ｈ６および補助中継用配線Ｓ１〜Ｓ６を挟んで互いにほぼ平行に接続配置されている。かかる構成によって、画像信号がＴＦＴのしきい値分だけレベル低下を起こすのを防止することができる。また、サンプルホールド用ＴＦＴ１６０のプッシュダウンを抑制することができる。
【００３０】
以上の実施例においては、相展開された画像信号ＶＩＤ１〜ＶＩＤ６を伝送する画像信号線Ｖ１〜Ｖ６からサンプルホールド回路１６へ伝送する部分に適用した場合を説明したが、本発明が適用される信号伝送路は、画像信号を伝送する画像信号線のみでなく、各データ線１２にプリチャージレベルを印加するプリチャージ回路１７や外部から入力されるクロック信号をシフトレジスタ回路に伝送するためのクロック信号配線とシフトレジスタ回路との間の伝送部分に適用することもできる。
【００３１】
（最適な実施例）
次に、本発明を適用して最適な実施例を説明する。図７は各信号線１２にプリチャージレベルを印加するプリチャージ回路１７に外部からの画像補助入力信号ＮＲＳ１、ＮＲＳ２（図１参照）を供給する画像補助入力信号線１９Ａ、１９Ｂとプリチャージ回路１７との間に本発明を適用した場合の実施例を示す。この実施例においては、画像補助入力信号ＮＲＳ１、ＮＲＳ２を供給する画像補助入力信号線１９Ａ、１９Ｂは特に限定されないが低抵抗のアルミニウム膜等の金属膜からなり、互いにほぼ平行に配線され、その線幅が互いにほぼ等しく、幅広く形成されて配線抵抗が低減される。また、これらの画像補助入力信号線１９Ａ、１９Ｂに交互に接続される中継用配線Ｈ１、Ｈ２は、プリチャージ用ＴＦＴ１７０から遠い側の画像補助入力信号線１９Ｂに対してはプリチャージ用ＴＦＴ１７０に近い側の縁部に形成されたコンタクトホール４９Ｂにて、またプリチャージ用ＴＦＴ１７０に近い側の画像補助入力信号線１９Ａに対してはＴＦＴ１５Ａから遠い側の縁部に形成されたコンタクトホール４９Ａにてそれぞれ接続されることによって同一の長さすなわち同一の時定数を有するように構成されている。これにより、中継用配線Ｈ１、Ｈ２の配線長さ（コンタクトホール４９Ａから５０Ａまでの距離、あるいは、コンタクトホール４９Ｂから５０Ｂまでの距離）Ｌ及び幅Ｗ及び膜厚をほぼ一定にすることで、配線抵抗及び重なり容量をほぼ均一にすることが可能となる。すなわち、時定数の均一化を図ることができる。また、画像補助入力信号線１９Ａ、１９Ｂと中継用配線Ｈ１、Ｈ２をそれぞれ接続するコンタクトホール４９Ａ、４９Ｂを図７に示すように形成すると、配線領域Ｌ６の長さを最小に設計できるため、無駄な領域を省くことが可能となり、効率良い設計が行える。特に限定されないが、信号極性が正反対な２本の信号線から中継用配線を引き出す際に有効な手段である。
【００３２】
なお、この実施例においても中継用配線Ｈ１、Ｈ２は、プリチャージ用ＴＦＴ１７０のゲート電極から延設されゲート電極を制御する信号ＮＲＧを伝送するポリシリコン配線１８０と同じポリシリコン膜で形成され、中継用配線Ｈ１、Ｈ２の他端はアルミニウム膜からなる補助中継用配線Ｓ１、Ｓ２を介してプリチャージ用ＴＦＴ１７０のソース領域（あるいはドレイン領域）に接続される。プリチャージ用ＴＦＴ１７０は、ゲート電極をストレートに形成した片チャネル型ＴＦＴ（Ｎチャネル型ＴＦＴあるいはＰチャネル型ＴＦＴ。図２０参照）のものが示されているが、これに限定されず、ゲート電極を二股に形成したものあるいはＣＭＯＳ型ＴＦＴ（図２０Ｃ）のものを用いるようにしても良い。ところで、プリチャージ用ＴＦＴ１７０にＣＭＯＳ型ＴＦＴを用いた場合は、プリチャージ回路駆動用信号ＮＲＧとその反転信号が必要なため、プリチャージ回路駆動用信号線は少なくとも２本必要となる。この場合にも本発明の中継用配線を適用できることは言うまでもない。また、前記ポリシリコン配線１８０はアルミニウム膜からなるプリチャージ回路駆動信号線１８に接続され、共通の信号ＮＲＧが印加される。
【００３３】
（参考の実施例２）
図８は、図１におけるデータ線駆動回路１５を構成するＸシフトレジスタ回路１５０とこれにクロック信号ＣＬＸ１〜４、逆相クロック信号ＣＬＸＢ１〜４を伝送するための信号配線との関係を示す。
【００３４】
本実施例では、データ線駆動回路内に形成されたＸシフトレジスタ回路１５０をクロックドインバータ２００、２０１で構成した例を示すが、トランスミッションゲート等を使用しても良い。クロック信号ＣＬＸ１〜ＣＬＸ４は４系統に分割され、クロック信号ＣＬＸ１〜ＣＬＸ４の逆相クロック信号ＣＬＸＢ１〜ＣＬＸＢ４を合わせて互いに位相が４５°ずつずれた８相のクロック信号のいずれかが中継用配線９１〜９８を経て、Ｘシフトレジスタ回路１５０のクロックドインバータのゲート電極に伝送されることにより駆動される。そこで、クロック信号線ＣＬＸ１〜ＣＬＸ４，ＣＬＸＢ１〜ＣＬＸＢ４から中継用配線９１〜９８までの構成に、図２で示した画像信号線Ｖ１〜Ｖ６からサンプルホールド回路１６に至る信号経路に用いられた中継用配線Ｈ１〜Ｈ６及び補助中継用配線Ｓ１〜Ｓ６と同様の構成を適用する。すなわち、クロック信号線とＸシフトレジスタ回路１５０を接続することにより、Ｘシフトレジスタ回路１５０のクロック信号系列間の時定数差がなくなり、アクティブマトリクス型液晶表示装置における表示ムラを抑制することが可能となる。
【００３５】
また、本実施例では、Ｘシフトレジスタ回路１５０だけでなく、図１における走査線駆動回路１４Ａ，１４Ｂを構成するＹシフトレジスタ回路にも適用できることは言うまでもない。すなわち、クロック信号ＣＬＹと逆相クロック信号ＣＬＹＢを伝送するクロック信号線とＹシフトレジスタ回路間における中継用の配線に本発明の中継用配線及び補助中継用配線を用いれば、Ｙシフトレジスタ回路内でのクロック信号ＣＬＹと逆相クロック信号の遅延差による生じる１行おきの走査線１１の遅延差を抑制し、高品位なアクティブマトリクス型液晶表示装置を提供できる。
【００３６】
（参考の実施例３）
また、更に本発明の他の実施例を図１８に示す。これは、例えばシフトレジスタ回路から順次伝送されてくる奇数段に伝送される信号Ｎ１，Ｎ３，Ｎ５，…を２端子ＮＡＮＤ回路２０２の一方の端子に接続し、もう一方の端子に外部から入力されるイネーブル信号ＥＮＢ１を接続する。また同様に、偶数段に伝送される信号Ｎ２，Ｎ４，Ｎ６，…を２端子ＮＡＮＤ回路２０３の一方の端子に接続し、もう一方の端子に外部から入力されるイネーブル信号ＥＮＢ２を接続する。このような回路構成にすれば、図１９に示すタイミングチャートのように、隣り合うサンプル信号線間でサンプリング信号Ｘ１、Ｘ２、…、Ｘｎ間を（Ａ）オーバーラップさせたり、（Ｂ）離したりすることが自由にできる。そこで、本実施例３におけるイネーブル信号線ＥＮＢ１からＮＡＮＤ回路２０２に中継接続される中継用配線８１と、イネーブル信号線ＥＮＢ２からＮＡＮＤ回路２０３に中継接続される中継用配線８２に、図２に示す画像信号線Ｖ１〜Ｖ６とサンプルホールド回路用ＴＦＴ１６０とを接続するために用いる中継用配線Ｈ１〜Ｈ６及び補助中継用配線Ｓ１〜Ｓ６の関係を適用すれば良い。これにより、アクティブマトリクス型液晶表示装置用基板内でのイネーブル信号ＥＮＢ１及びＥＮＢ２の信号遅延差が無くなり、高品位なアクティブマトリクス型液晶表示装置を提供できる。
【００３７】
また、これらのイネーブル信号ＥＮＢ１，ＥＮＢ２により制御される回路は２端子ＮＡＮＤ回路２０２、２０３だけでなく３端子以上のＮＡＮＤ回路で更に複数のイネーブル信号や周辺駆動回路内部で生成した制御信号を組み合わせて、複雑な回路構成にすることも可能である。更に、ＮＡＮＤ回路の代わりにＮＯＲ回路等を使用しても良い。
【００３８】
本発明は、少なくとも２本以上の信号配線を有し、該信号配線に伝送される信号により制御される駆動回路を構成する際には、全て適用できる。
【００３９】
（製造プロセスの説明）
図９〜図１１に画素１３及び画像信号線部の製造プロセスを工程順に示す。図９〜図１１の画素ＴＦＴ部は図１７に示された画素平面図のＡ−Ａ’に沿った断面図、画像信号線部は図２の平面図のＢ−Ｂ’に沿った断面図を示す。
【００４０】
まず、工程（１）で、ガラス基板あるいは石英基板等の基板１０上に、減圧ＣＶＤ法等によりポリシリコン膜を５００〜２０００オングストローム好ましくは約１０００オングストロームのような厚さで基板全面に堆積して半導体層１を形成する。半導体層１の形成は、アモルファスシリコン膜を堆積した後、６００〜７００℃、１〜８時間のアニール処理を施して、ポリシリコン膜を形成しても良いし、ポリシリコン膜を堆積した後、シリコンを打ち込んで非晶質化し、アニール処理により再結晶化してポリシリコン膜を形成しても良い。
【００４１】
（２）の工程では、フォトリソグラフィ工程及びエッチング工程等により、半導体層１をパターニングして、画素ＴＦＴ部には島状のチャネルを含む層１ａを形成する。
【００４２】
（３）の工程では、（２）工程で形成された画素ＴＦＴ部の前記ポリシリコン膜（１ａ）の表面を９００〜１３００℃の温度で熱酸化することにより、チャネル層１ａ上にゲート酸化膜２を形成する。また、基板のそり等を防ぐために、熱酸化膜を２００〜５００オングストローム形成した上にＨＴＯ膜やＳｉＮ膜等を形成することにより、多層のゲート絶縁膜を形成しても良い。この工程により、チャネルを含む層１ａは最終的に３００〜１５００オングストローム、好ましくは３５０〜４５０オングストロームのような厚さとなり、ゲート絶縁膜２は約６００〜１５００オングストロームとなる。
【００４３】
（４）の工程では、（３）工程で形成された画素ＴＦＴ部の前記ゲート絶縁膜２の上に、ゲート電極及び走査線となるべき低抵抗のポリシリコン膜３を減圧ＣＶＤ法等により堆積する。
【００４４】
（５）の工程では、（４）工程で形成された前記ポリシリコン膜３をフォトリソグラフィ工程及びエッチング工程によりパターニングして、画素ＴＦＴ部ではゲート電極（走査線）１１を形成し、同時に画像信号線部では、ゲート電極１１と同じ材料により中継用配線Ｈ１を形成する。ゲート電極１１及び中継用配線Ｈ１の材料としては、ポリシリコンの他、Ｍｏ、Ｔａ、Ｔｉ、Ｗ等の高融点金属あるいはこれらの金属シリサイドを用いることができる。
【００４５】
（６）の工程では、前記ゲート電極１１をマスクとして、前記チャネル層１に不純物（リン）を１×１０^１３／ｃｍ^２〜３×１０^１３／ｃｍ^２のドーズ量にてライトドープして低濃度領域１ｄ、１ｅを形成する。さらに、ゲート電極１１の幅よりも広いマスク層でゲート電極上にレジスト膜１００形成して、不純物（リン）１０１を１×１０^１５／ｃｍ^２〜３×１０^１５／ｃｍ^２のドーズ量で打ち込んで、Ｎチャネル型ＴＦＴを形成する。同様に、Ｐチャネル型ＴＦＴを形成する場合は、図示しないが、Ｎチャネル型ＴＦＴ領域をレジストで被覆保護した上で、不純物（ボロン）を１×１０^１３／ｃｍ^２〜３×１０^１３／ｃｍ^２のドーズ量にてライトドープして低濃度領域１ｄ、１ｅを形成する。さらに、ゲート電極３ａの幅よりも広いマスク層をゲート電極３ａ上に形成して、不純物（ボロン）を１×１０^１５／ｃｍ^２〜３×１０^１５／ｃｍ^２のドーズ量で打ち込んで、Ｐチャネル型ＴＦＴを形成する。これによりマスクされた領域がライトリー・ドープト・ドレイン（ＬＤＤ）構造となり、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴから成るＣＭＯＳ型ＴＦＴを形成する。また、不純物をライトドープしないで、１ｄ、１ｅ領域をオフセット状態にしても良い。また、本実施例では画素ＴＦＴをＮチャネル型ＴＦＴで形成したが、Ｐチャネル型ＴＦＴで形成しても良いことは言うまでもない。
【００４６】
（７）の工程では、前記ゲート電極１１及び中継用配線Ｈ１を覆うように、ＮＳＧ膜（ボロンおよびリンを含まないシリケートガラス膜）等からなる第１の層間絶縁膜４を、例えば常圧ＣＶＤ法等により８００度のような温度下で５０００〜１５０００オングストロームのような厚さに堆積する。（図１０）
（８）の工程では、この第１の層間絶縁膜４にドライエッチング等により、画素ＴＦＴ部ではソース領域に対応した位置にコンタクトホール５を開孔し、画像信号線部では中継用配線Ｈ１に接続するためのコンタクトホール４５、４６を開孔する。前記コンタクトホール５、４５及び４６の開孔方法としては、反応性イオンエッチングや反応性イオンビームエッチング等のドライエッチングにより異方性のコンタクトホールを開孔した方が画素の高精細化に有利である。また、該ドライエッチングとウェットエッチングを組み合わせて行い、開孔部をテーパー状に形成すると、配線接続時の断線防止に効果がある。
【００４７】
（９）の工程では、基板上にアルミニウムやアルミニウム合金等の金属膜や金属シリサイド膜で低抵抗導電膜６をスパッタ法により堆積させる。低抵抗導電膜６は画素ＴＦＴ部においては、コンタクトホール５を介してソース領域１ｂに接続され、画像信号線部においては、コンタクホール４５、４６を介して中継用配線Ｈ１に接続される。
【００４８】
（１０）の工程では、前記低抵抗導電膜６をフォトリソグラフィ工程及びエッチング工程によりパターニングして、ソース領域１ｂに接続されるようにソース電極を兼ねるデータ線１２を形成し、中継用配線Ｈ１に接続される画像信号線Ｖ１と補助中継用配線５１を形成する。また、この際、他の画像信号配線Ｖ２〜Ｖ６が同時に形成される。
【００４９】
（１１）の工程では、前記データ線１２及び画像信号線Ｖ１〜Ｖ６及び補助中継用配線５１上を覆うように、ＢＰＳＧ膜（ボロンとリンを含むシリケートガラス膜）のような第２の層間絶縁膜７を、例えばプラズマオゾンＴＥＯＳ法や常圧オゾンＴＥＯＳ法等により例えば５００度のような低温下で５０００〜１５０００オングストロームのような厚さに形成する。あるいは、有機膜等をスピンコートにより塗布することで段差形状のない平坦化膜を形成しても良い。（図１１）
（１２）の工程では、前記第２の層間絶縁膜７およびその下の第１の層間絶縁膜４とゲート絶縁膜２からなる重畳膜に対してフォトリソグラフィ工程及びエッチング工程等により、画素ＴＦＴ部のドレイン領域に対応した位置にコンタクトホール８を形成する。前記コンタクトホール８の開孔方法としては、反応性イオンエッチングや反応性イオンビームエッチング等のドライエッチングにより異方性のコンタクトホールを開孔した方が画素の高精細化に有利である。また、該ドライエッチングとウェットエッチングを組み合わせて行い、開孔部をテーパー状に形成すると、配線接続時の断線防止に効果がある。
【００５０】
（１３）の工程では、画素ＴＦＴ部において、前記第２層間絶縁膜７上に画素電極９ａとなるＩＴＯ膜９をスパッタ法で、例えば１５００オングストロームのような厚さに形成する。このときＴＦＴ部では、ＩＴＯ膜９がコンタクトホール８にて高濃度ドレイン領域１ｃに接続される。
【００５１】
（１４）の工程では、画素ＴＦＴ部において、前記ＩＴＯ膜９に対してフォトリソグラフィ工程及びエッチング工程等により画素電極９ａを形成する。
【００５２】
そして、前記画素電極９および第２層間絶縁膜７上にかけてはポリイミド等からなる配向膜を約２００〜１０００オングストロームのような厚さに形成して、ラビング（配向処理）を行なうことでアクティブマトリクス型液晶表示装置用基板と成る。尚、反射型のアクティブマトリクス型液晶表示装置の場合、前記画素電極９ａとしてアルミニウム等の反射率の高い膜を形成しても良い。
【００５３】
なお、特に限定されないが、本実施例では、図１７に示すように、画素ＴＦＴのドレイン領域１ｃに寄因する容量を付加するために、ドレイン領域１ｃを延設し、その上部をゲート絶縁膜２を介して常に定電位が供給される容量線３ａを配置している。該容量線３ａは前記走査線１１と同一材料、同一工程で形成されている。また、従来は画素電極９ａ等の横方向電界等の影響を受けて生じる液晶のディスクリネーション発生部は画面表示品位の劣化を引き起こすため、対向基板上のブラックマトリクスで遮光されていたデッドスペースであったが、該ディスクリネーション発生領域部に容量線３ａを配置することで、画素の光が透過する開口面積を劣化させることなく、フリッカー等が発生しない高品位なアクティブマトリクス型液晶表示装置を提供することができる。
【００５４】
上述のように、図２〜図８の実施例におけるポリシリコン膜からなる中継用配線Ｈ１〜Ｈ６は、前記ＴＦＴ部におけるゲート電極となるポリシリコン膜１１と同時に形成される。また、図２〜図８の実施例におけるアルミニウム膜からなる画像信号線Ｖ１〜Ｖ６、画像補助入力信号線１９Ａ，１９Ｂ、クロック信号線ＣＬＸ１〜ＣＬＸ４，ＣＬＸＢ１〜ＣＬＸＢ４及び補助中継用配線Ｓ１〜Ｓ６は、前記ＴＦＴ部におけるデータ線１２となるアルミニウム膜と同時に形成される。言うまでもないが、その他の信号配線と各々の中継用配線及び補助中継用配線も同一の工程で形成できる。これによって、何らプロセスを変更することなく図２〜図８の実施例を実現することができる。
【００５５】
（アクティブマトリクス型液晶表示装置の説明）
図１２（Ａ）は本実施例で作製したアクティブマトリクス型液晶表示装置の平面図を示す。図１２（Ｂ）は、（Ａ）のＹ−Ｙ’線における該アクティブマトリクス型液晶表示装置の断面図を示す。図１５に示すように、前記アクティブマトリクス型液晶表示装置用基板１０上のデータ線駆動回路１５及び走査線駆動回路１４Ａ，１４Ｂは、電荷の直流成分によりポリイミド等の配向膜や液晶の劣化を防ぐために、前記対向基板１１０の外周より外側に配置している。また、前記アクティブマトリクス型液晶表示装置用基板上に形成した画素電極の表面には、ガラスやネオセラムあるいは石英といった透明基板上に透明対向電極電位を印加することができるＩＴＯ膜等の透明導電膜からなる電極１１１を有する対向基板１１０が、適当な間隔をおいて配置され、図７に示すように該データ線駆動回路１５及び該走査線駆動回路１４Ａ、１４Ｂと画素１３間のデータ線１２及び走査線１１上でシール材１１２により封止する。更に、画面表示領域外側は、モジュールとして組立た際に光が漏れないように対向基板３１上にブラックマトリクス１１３と同一層で周辺見切りを形成する。尚、１１４は対向基板１１０側に設けられた対向電極１１１に、アクティブマトリクス型液晶表示装置側から共通電極電位ＬＣＣＯＭ（図１参照）を供給するための上下基板導通用端子１１５であり、該上下基板導通用端子１１５上に所定の径を有する導電性接着剤を介在させて、該対向基板と導通を図るように構成されている。また、外部入出力端子１１６は前記対向基板１１０より外側の部分に配置され、ワイヤーボンディング、ＡＣＦ（ａｎｉｓｏｔｏｒｏｐｉｃｃｏｎｄｕｃｔｉｖｅＦｉｌｍ）圧着等により外部ＩＣと接続される。
【００５６】
図１２（Ｂ）に示されるように、周囲をシール材１１２で封止された間隔内に周知のＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）型液晶等の液晶１１７を充填し、液晶封入孔を封止剤１１８で封止することにより、アクティブマトリクス型液晶表示装置として構成する。また、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜も偏光板も不要になるため、光利用効率が高くなり、明るいアクティブマトリクス型液晶表示装置を提供できる。更に、画素電極をＩＴＯ膜からアルミニウム膜等の非透過で反射率の高い金属膜を用いた反射型液晶表示装置の場合には、電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（ＳｕｐｅｒＨｏｍｅｏｔｒｏｐｉｃ）型液晶などを用いても良い。更にその他の液晶を用いても良いことは言うまでもない。
【００５７】
（投写型表示装置の説明）
図１３には前記構成のアクティブマトリクス型液晶表示装置をライトバルブとして応用した投写型表示装置の一例としてデータプロジェクタの構成例が示されている。
【００５８】
図１３において、３７０はハロゲンランプ等の光源、３７１は放物ミラー、３７２は熱線カットフィルター、３７３，３７５，３７６はそれぞれ青色反射、緑色反射、赤色反射のダイクロイックミラー、３７４，３７７は反射ミラー、３７８，３７９，３８０は前記実施例のアクティブマトリクス型液晶表示装置からなるライトバルブ、３８３はダイクロイックプリズム、３８５は制御装置である。図１に示されているアクティブマトリクス型液晶表示装置用基板に外部から供給される画像信号やクロック信号、各種制御信号は前記制御装置３８５で形成される。
【００５９】
この実施例のデータプロジェクタにおいては、光源３７０から発した白色光は放物ミラー３７１により集光され、熱線カットフィルター３７２を通過して赤外域の熱線が遮断されて、可視光のみがダイクロイックミラー系に入射される。そして先ず、青色反射ダイクロイックミラー３７３により、青色光（概ね５００ｎｍ以下の波長）が反射され、その他の光（黄色光）は透過する。反射した青色光は反射ミラー３７４により方向を変え青色変調ライトバルブ３７８に入射する。
【００６０】
一方、前記青色反射ダイクロイックミラー３７３を透過した光は緑色反射ダイクロイックミラー３７５に入射し、緑色光（概ね５００〜６００ｎｍの波長）が反射され、その他の光である赤色光（概ね６００ｎｍ以上の波長）は透過する。ダイクロイックミラー３７５で反射した緑色光は、緑色変調ライトバルブ３７９に入射する。また、ダイクロイックミラー３７５を透過した赤色光は、反射ミラー３７６，３７７により方向を変え赤色変調ライトバルブ３８０に入射する。
【００６１】
ライトバルブ３７８，３７９，３８０は、図示しない信号処理回路から供給される青、緑、赤の原色信号でそれぞれ駆動され、各ライトバルブに入射した光はそれぞれのライトバルブで変調された後、ダイクロイックプリズム３８３で合成される。ダイクロイックプリズム３８３は、赤色反射面３８１と青色反射面３８２とが互いに交差するように形成されている。そして、ダイクロイックプリズム３８３で合成されたカラー画像は、投射レンズ３８４によってスクリーン上に拡大投射され、表示される。
【００６２】
【発明の効果】
以上説明したように、本発明は、基板上に、並列して形成された第１および第２の画像補助入力信号線と、前記画像補助入力信号線に並列して形成されたタイミング信号線と、データ線に対応して設けられたトランジスタと、前記第１及び第２の画像補助入力信号線の一方と前記トランジスタのソース側の配線とに接続される中継配線と、前記タイミング信号線に接続し前記トランジスタのゲート電極を形成する駆動信号線とを有するプリチャージ回路を備え、前記中継用配線は他の中継用配線と配線幅及び長さ及び膜厚が互いにほぼ等しいことを特徴とする。
これにより、前記中継用配線の抵抗値がほぼ均一になる。そこで、前記複数の信号配線を中継用配線と交差する領域で互いにほぼ並行に配線し、配線幅をほぼ等しくすることで、他の信号配線との重なり容量がほぼ均一になり、伝送される信号に対する時定数が各信号配線経路間でほぼ等しくなる。更に、中継用配線の長さおよび幅および膜厚がほぼ等しいため、プロセスばらつきにより配線幅が目標値からずれても信号配線経路間の抵抗値および容量値のばらつきはほぼ一定になり、時定数のばらつきに伴うアクティブマトリクス型液晶表示装置の表示ムラを抑制することができるという効果がある。
【図面の簡単な説明】
【図１】本発明が適用されるアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス型液晶表示装置用基板の一例を示すブロック図。
【図２】本発明を、アクティブマトリクス型液晶表示装置における画像信号を供給する信号配線群とサンプルホールド回路との接続部に適用した場合の実施例を示す配線レイアウト図。
【図３】図２の実施例の変形例を示す配線レイアウト図。
【図４】図２の実施例の他の変形例を示す配線レイアウト図。
【図５】図２の実施例のさらに他の変形例を示す配線レイアウト図。
【図６】図２の実施例のさらに他の変形例を示す配線レイアウト図。
【図７】本発明の第２の実施例を示す配線レイアウト図。
【図８】本発明を適用して好適なアクティブマトリク型液晶表示装置におけるシフトレジスタ回路とそれにクロック信号を供給するクロック信号配線群を示す構成図。
【図９】本発明を適用したアクティブマトリクス型液晶表示装置の画素ＴＦＴ部および画像信号線部の製造プロセス（前半）を工程順に示す断面図。
【図１０】本発明を適用したアクティブマトリクス型液晶表示装置の画素ＴＦＴ部および画像信号線部の製造プロセス（中盤）を工程順に示す断面図。
【図１１】本発明を適用したアクティブマトリクス型液晶表示装置の画素ＴＦＴ部および画像信号線部の製造プロセス（後半）を工程順に示す断面図。
【図１２】（Ａ）はアクティブマトリクス型液晶表示装置の平面図、（Ｂ）は（Ａ）のＹ−Ｙ’の断面図。
【図１３】実施例のアクティブマトリクス型液晶表示装置をライトバルブとして応用した投写型表示装置の一例としてのデータプロジェクタ概略構成図。
【図１４】相展開された画像信号とアクティブマトリクス型液晶表示装置のサンプリング信号との関係を示す一例としてのタイミングチャート。
【図１５】アクティブマトリクス型液晶表示装置用基板における画像信号を供給する信号配線群とサンプルホールド回路との接続関係を示す一例としての回路図。
【図１６】アクティブマトリクス型液晶表示装置用基板における画像信号を供給する信号配線群とサンプルホールド回路との接続配線を示すレイアウト図。
【図１７】本発明のアクティブマトリクス型液晶表示装置の画素部の平面図。
【図１８】本発明を適用して好適なアクティブマトリク型液晶表示装置におけるＮＡＮＤ回路とそれにイネーブル信号を供給する信号配線群を示す一例としての構成図。
【図１９】本発明を適用して好適なアクティブマトリク型液晶表示装置におけるイネーブル信号とサンプリング信号Ｘ１、Ｘ２、…、Ｘｎの関係を示す一例としてのタイミングチャート図であり、（Ａ）隣り合うサンプリング信号Ｘ１、Ｘ２、…、Ｘｎ間が互いにオーバーラップするタイミングチャート図、（Ｂ）隣り合うサンプリング信号Ｘ１、Ｘ２、…、Ｘｎ間が互いに離れているタイミングチャート。
【図２０】本発明のアクティブマトリクス型液晶表示装置のサンプルホールド回路及びプリチャージ回路を構成する等価回路を示しており、それぞれ（Ａ）Ｎチャネル型ＴＦＴ、（Ｂ）Ｐチャネル型ＴＦＴ、（Ｃ）ＣＭＯＳ型ＴＦＴを示す等価回路図。
【符号の説明】
１半導体層
１ａチャネル領域
２ゲート絶縁膜
３ポリシリコン膜
３ａ容量線
４第１層間絶縁膜
５，８コンタクトホール
６アルミニウム膜
７第２層間絶縁膜
９ＩＴＯ膜
９ａ画素電極
１０基板
１１走査線
１２データ線（ソース電極）
１３画素
１４Ａ、１４ＢＹシフトレジスタ回路
１５データ線駆動回路
１６サンプルホールド回路
１７プリチャージ回路
１８プリチャージ回路駆動信号線
１９Ａ画像補助入力信号線（ＮＲＳ１）
１９Ｂ画像補助入力信号線（ＮＲＳ２）
２０画像信号配線群
４１サンプルホールド用ＴＦＴソース電極
４２サンプルホールド用ＴＦＴドレイン電極
４２ＡＰチャネル型ＴＦＴ
４２ＢＮチャネル型ＴＦＴ
４３サンプルホールド用ＴＦＴソース電極側コンタクトホール
４４サンプルホールド用ＴＦＴドレイン電極側コンタクトホール
４５画像信号線と中継用配線間のコンタクトホール
４６中継用配線と補助中継用配線間のコンタクトホール
４９Ａ画像補助入力信号線（ＮＲＳ１）と中継用配線間のコンタクトホール
４９Ｂ画像補助入力信号線（ＮＲＳ２）と中継用配線間のコンタクトホール
５０Ａ中継用配線Ｈ１と補助中継用配線Ｓ１とのコンタクトホール
５０Ｂ中継用配線Ｈ２と補助中継用配線Ｓ２とのコンタクトホール
８１，８２イネーブル信号線からＮＡＮＤ回路までの中継用配線
９１〜９８クロック信号線からシフトレジスタ回路までの中継用配線
１００レジスト
１０１高濃度不純物イオン
１１０対向基板
１１１対向電極
１１２シール材
１１３ブラックマトリクス
１１５上下導通端子
１１６外部入出力端子
１１７液晶
１１８封止剤
１３０画素領域
１５０Ｘシフトレジスタ回路
１６０サンプルホールド用ＴＦＴ
１７０プリチャージ用ＴＦＴ
１８０ポリシリコン配線
２００，２０１クロックドインバータ
２０２，２０３ＮＡＮＤ回路
３７０ランプ
３７３，３７５，３７６ダイクロイックミラー
３７４，３７７反射ミラー
３７８，３７９，３８０ライトバルブ
３８３ダイクロイックプリズム
３８４投写レンズ
３８５制御装置

Claims

基板上に、並列して形成された第１及び第２の画像補助入力信号線と、
複数のデータ線に対応して並設された第１及び第２のトランジスタと、
前記第１のトランジスタのソース側の配線から、金属からなる第１の補助中継配線を介して、前記第１の画像補助入力信号線に接続される、ポリシリコンからなる第１の中継配線と、
前記第２のトランジスタのソース側の配線から、前記第１の補助中継配線とは長さが異なる金属からなる第２の補助中継配線を介して、前記第２の画像補助入力信号線に接続される、ポリシリコンからなる第２の中継配線と、
を有するプリチャージ回路を備え、
前記第１及び第２の中継配線は互いに配線幅及び長さ及び膜厚がほぼ等しく、
前記第１の画像補助入力信号線は前記第２の画像補助入力信号線に対して前記第１及び第２のトランジスタから遠い側に位置し、
前記第１の中継配線の先端は、幅広の前記第１の画像補助入力信号線における前記トランジスタに近い側の縁部において接続され、
前記第２の中継配線の先端は、幅広の前記第２の画像補助入力信号線における前記トランジスタに遠い側の縁部において接続されること、
を特徴とするアクティブマトリクス基板。
前記第１および第２の画像補助入力信号線と並列に形成された駆動信号線と、
前記駆動信号線に接続し、前記第１及び第２のトランジスタのゲート電極を形成するポリシリコン配線とを有し、
前記ポリシリコン配線は前記ゲート電極領域で幅が狭くなることを特徴とする請求項１に記載のアクティブマトリクス基板。
前記第１及び第２の画像補助入力信号線に対して互いに信号極性が正反対な信号を供給することを特徴とする請求項１または２に記載のアクティブマトリクス基板。
請求項１乃至請求項３のいずれか一項に記載のアクティブマトリクス基板と、対向電極を有する透明性の対向基板とが適当な間隔をおいて配置されるとともに、該アクティブマトリクス基板と該対向基板との間隔内に液晶が封入されていることを特徴とするアクティブマトリクス型液晶表示装置。
光源と、該光源からの光を変調して、透過もしくは反射する請求項４に記載のアクティブマトリクス型液晶表示装置と、該アクティブマトリクス型液晶表示装置により変調された光を集光し拡大投射する投写光学手段とを備えていることを特徴とする投写型表示装置。