JP3598068B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000000034 method Methods 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 250
- 229910052697 platinum Inorganic materials 0.000 claims description 124
- 238000005229 chemical vapour deposition Methods 0.000 claims description 26
- 238000004544 sputter deposition Methods 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 229910052741 iridium Inorganic materials 0.000 claims description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 302
- 239000007789 gas Substances 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 17
- 239000010410 layer Substances 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 229910001882 dioxygen Inorganic materials 0.000 description 5
- 229910000510 noble metal Inorganic materials 0.000 description 5
- 239000002243 precursor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- NRAKMNFIFIFJNP-UHFFFAOYSA-N C[Pt]C.C1CCC=CC=CC1 Chemical compound C[Pt]C.C1CCC=CC=CC1 NRAKMNFIFIFJNP-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- OEBXVKWKYKWDDA-UHFFFAOYSA-N [Ta].[Bi].[Sr] Chemical compound [Ta].[Bi].[Sr] OEBXVKWKYKWDDA-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜を有する半導体素子の下部電極又は上部電極となる導電膜の成膜方法に関する。
【０００２】
【従来の技術】
ペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜を有する半導体素子の下部電極又は上部電極となる導電膜としては、耐酸化性を有する白金膜等の貴金属膜が用いられ、該貴金属膜はスパッタ法により成膜される。
【０００３】
ところで、半導体集積回路の微細化及び高集積化に伴って、半導体集積回路を構成するＤＲＡＭセルも微細化が求められ、ＤＲＡＭセルを構成する容量素子は三次元化されるようになり、コンケーブ型の容量素子が提案されている。
【０００４】
以下、コンケーブ型の容量素子を有する従来の半導体装置の製造方法について、図７（ａ）を参照しながら説明する。
【０００５】
まず、半導体基板１の上に、シリコン酸化膜からなり凹部を有する絶縁膜２を形成した後、該絶縁膜２の凹部の壁面及び底面に、スパッタ法により第１の白金膜からなる下部電極３を形成する。
【０００６】
次に、下部電極３の上に、例えばＢＳＴ（バリウム ストロンチウム チタンオキサイド）膜等のペロブスカイト型の高誘電体よりなる容量絶縁膜４を成膜した後、該容量絶縁膜４の上にスパッタ法により第２の白金膜からなる上部電極５を形成する。
【０００７】
【発明が解決しようとする課題】
ところで、ＤＲＡＭセルの一層の微細化の要求に伴って容量素子の微細化が求められるようになり、下部電極３が形成される絶縁膜２の凹部の平面的なサイズは、例えば短辺が０．１５μｍで長辺が０．３μｍ程度に微細化されるようになってきた。
【０００８】
このため、絶縁膜２の凹部のアスペクト比が従来よりも高くなるので、スパッタ法により形成される白金膜からなる下部電極３及び上部電極５の各底部の隅部において、カバレッジ（被覆量）が不足して膜厚が薄くなると共に、上部電極５の上部においてオーバーハングが形成されてしまう。
【０００９】
下部電極３の底部隅部の膜厚が薄くなると、容量絶縁膜４をＣＶＤ法（化学気相成長法）により成膜する際の熱処理において、下部電極を構成する白金膜が凝集して、つまり薄膜部の白金が厚膜部に移動して、図７（ｂ）に示すように、下部電極３が底部隅部において途切れてしまうという問題がある。
【００１０】
また、上部電極５の底部隅部の膜厚が薄くなると、容量絶縁膜４の膜質を向上させるための熱処理工程において、上部電極５を構成する白金膜が凝集して、図７（ｂ）に示すように、上部電極５が底部隅部において途切れてしまうという問題が発生し、また、上部電極５の上部にオーバーハングができると、上部電極５に空間部が形成されてしまうという問題が発生する。
【００１１】
そこで、例えば、ＵＳＰ６１６２７１２、ＵＳＰ５７８３７１９、ＵＳＰ５９２９２６７又は特開平１１−２９２８８９号公報に示されるように、下部電極３及び上部電極５となる白金膜を、カバレッジに優れるＣＶＤ法により成膜することが考えられる。
【００１２】
ところが、下部電極３となる白金膜をＣＶＤ法により成膜すると、シリコン酸化膜からなる絶縁膜２の上にＣＶＤ法により白金膜を成膜することになるため、白金膜のモフォロジーが悪化するので、つまり白金膜の表面にミクロな凹凸が形成されるので、該白金膜の上に形成される容量絶縁膜４の膜質が低下するという問題がある。
【００１３】
また、上部電極５となる白金膜をＣＶＤ法により成膜すると、ＢＳＴ膜からなる容量絶縁膜４の上にＣＶＤ法を行なうことになり、ＢＳＴ膜及び原料ガスから発生する炭素等の有機物が白金膜中に巻き込まれるので、容量絶縁膜４と上部電極５との界面の電気的特性が低下するという問題がある。
【００１４】
前記に鑑み、本発明は、絶縁膜の凹部の壁面及び底面に成膜され下部電極となる導電膜の底部隅部に途切れ部が形成されないようにすると共に、該導電膜の上に成膜される容量絶縁膜の膜質の向上を図ることを第１の目的とし、微細な凹部に成膜され上部電極となる導電膜の底部隅部に途切れ部が形成されず且つ上部にオーバーハングが形成され難くすると共に、容量絶縁膜と上部電極との界面の電気的特性を向上させることを第２の目的とする。
【００１５】
【課題を解決するための手段】
前記の第１の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、下部電極と、該下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、該容量絶縁膜の上に形成された上部電極からなるコンケーブ型の容量素子を有する半導体装置の製造方法を対象とし、下部電極となる導電膜を成膜する工程は、基板上の絶縁膜に形成された凹部の壁面及び底面にスパッタ法により下層導電膜を成膜する工程と、該下層導電膜の上にＣＶＤ法により上層導電膜を成膜する工程とを含む。
【００１６】
本発明に係る第１の半導体装置の製造方法によると、下部電極となる導電膜を構成する下層導電膜はスパッタ法により成膜されるため、下部電極となる導電膜のモフォロジーが向上するので、該導電膜の上に形成される容量絶縁膜の膜質が向上する。また、下層導電膜の上に成膜される上層導電膜はＣＶＤ法により成膜されるため、下部電極となる導電膜の膜厚が均一になるので、微細な凹部に下部電極を形成するにも拘わらず、容量絶縁膜となるペロブスカイト型の高誘電体膜又は強誘電体膜を成膜する際の熱処理工程において、下部電極となる導電膜が凝集し難くなり、下部電極が底部の隅部において途切れる事態を防止することができる。
【００１７】
第１の半導体装置の製造方法において、下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることが好ましい。
【００１８】
このようにすると、下層導電膜の厚さが均一になるので、該下層導電膜の上にＣＶＤ法により上層の導電膜を安定して成膜できるので、下部電極となる導電膜の膜厚が均一になると共に、下部電極が底部の隅部において途切れる事態を確実に防止することができる。
【００１９】
前記の第２の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、下部電極と、該下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、該容量絶縁膜の上に形成された上部電極からなる容量素子を有する半導体装置の製造方法を対象とし、上部電極となる導電膜を成膜する工程は、スパッタ法により下層導電膜を成膜する工程と、該下層導電膜の上にＣＶＤ法により上層導電膜を成膜する工程とを含む。
【００２０】
本発明に係る第２の半導体装置の製造方法によると、上部電極となる導電膜を構成する下層導電膜はスパッタ法により成膜されるため、ペロブスカイト型の高誘電体膜又は強誘電体膜及び原料ガスから発生する炭素等の有機物が下層導電膜に巻き込まれる事態を回避できるので、容量絶縁膜と上部電極との界面の電気的特性の低下を防止することができる。また、下層導電膜の上に成膜される上層導電膜はＣＶＤ法により成膜されるため、上部電極となる導電膜の膜厚が均一になるので、ペロブスカイト型の高誘電体膜又は強誘電体膜の電気的特性を向上させるための熱処理工程において、上部電極となる導電膜が凝集し難くなり、上部電極が底部隅部において途切れる事態を防止することができる。さらに、上部電極となる導電膜のオーバーハングを防止することができる。
【００２１】
第２の半導体装置の製造方法において、容量素子は、コンケーブ型の容量素子であってもよいし、スタック型の容量素子であってもよい。
【００２２】
第２の半導体装置の製造方法において、上層導電膜を成膜するためのＣＶＤ法は、酸化性雰囲気中において行なわれることが好ましい。
【００２３】
このようにすると、容量絶縁膜となるペロブスカイト型の高誘電体膜又は強誘電体膜が劣化する事態を防止できると共に、自己触媒効果が抑制されて均一な厚さを持つ上層導電膜を成膜することができる。
【００２４】
第２の半導体装置の製造方法において、下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることが好ましい。
【００２５】
このようにすると、下層導電膜の厚さが均一になるので、該下層導電膜の上にＣＶＤ法により上層の導電膜を安定して成膜できるので、上部電極となる導電膜の膜厚が均一になると共に、上部電極が底部の隅部において途切れる事態及び上部電極の上部においてオーバーハングが形成される事態を確実に防止することができる。
【００２６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態として、コンケーブ型の容量素子を有する半導体装置の製造方法について、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）、（ｂ）を参照しながら説明する。
【００２７】
まず、図１（ａ）に示すように、半導体基板１０の上に、例えばＣＶＤ法によりシリコン酸化膜よりなる第１の層間絶縁膜１１を形成した後、該第１の層間絶縁膜１１にプラグ１２及びバリア層１３を埋め込む。プラグ１２は例えばタングステン又はポリシリコン等からなり、バリア層１３は、耐酸化性を有すると共に電気抵抗が小さい材料例えばＴｉＡｌＮ等からなり、プラグ１２が酸化されることを防止する。その後、プラグ１２及びバリア層１３を含む第１の層間絶縁膜１１の上に、例えばＣＶＤ法により、シリコン酸化膜よりなる第２の層間絶縁膜１４を形成する。
【００２８】
次に、図１（ｂ）に示すように、第２の層間絶縁膜１４に対して選択的にドライエッチングを行なって、第２の層間絶縁膜１４に、バリア層１３を露出させる凹部１４ａを形成する。
【００２９】
次に、図１（ｃ）に示すように、スパッタ法により、第２の層間絶縁膜１４の上面並びに凹部１４ａの壁面及び底面に第１の下層白金膜１５ａを例えば０．５〜５ｎｍ程度の厚さに成膜する。尚、図示は省略しているが、第２の層間絶縁膜１４と第１の下層白金膜１５ａとの間に、例えばチタン膜等からなる密着層をスパッタ法により形成しておいてもよい。
【００３０】
次に、図２（ａ）に示すように、酸化性ガス雰囲気中においてＣＶＤ法を行なうことにより、第１の下層白金膜１５ａの上に第１の上層白金膜１５ｂを例えば１０〜２０ｎｍ程度の厚さに成膜すると、第１の下層白金膜１５ａと第１の上層白金膜１５ｂとの積層膜からなる第１の白金膜１５が形成される。第１の上層白金膜１５ｂの成膜条件は次の通りである。
【００３１】
プリカーサ（前駆体）：ジメチルプラチナシクロオクタジエン（化学式：（ＣＨ３）２ＰｔＣ８Ｈ１２）
成膜温度：３５０℃
成膜法：溶液気化ＭＯＣＶＤ法（ＬＤ−ＭＯＣＶＤ法）
溶媒：テトラヒドラフラン
酸化ガス：酸素ガス（流量：５０〜１００ｍｌ／ｍｉｎ（標準状態））
キャリアガス：アルゴンガス（流量：ほぼ２００ｍｌ／ｍｉｎ（標準状態））
チャンバー圧力：１３３Ｐａ〜２６６Ｐａ
気化器温度：ほぼ１００℃
尚、プリカーサとしては、（ＣＨ３Ｃ５Ｈ４）（ＣＨ３）３Ｐｔ又は（Ｃ５Ｈ５）（ＣＨ３）３ Ｐｔを用いてもよい。
【００３２】
また、成膜温度は３５０℃以下であることが好ましい。３５０℃よりも高い温度で成膜すると、成膜メカニズムが供給律則から反応律則に移行するため、カバレッジに優れた良い膜が形成できなくなると共に、バリア層１３となるＴｉＡｌＮ層の表面が酸化され、バリア層１３と第１の白金膜１５との界面に絶縁性の酸化膜が形成されてプラグ抵抗が高くなってしまうからである。
【００３３】
ところで、第１の上層白金膜１５ｂの成膜は酸化性ガス雰囲気中において行なわれるため、還元性雰囲気中で成膜される場合に比べて、自己触媒効果を低減することができる。自己触媒効果とは、原料ガスに含まれる白金有機金属の分解が生じ、白金の堆積が行なわれる白金膜の表面において、該白金膜の表面が白金有機金属を分解するための触媒として働く効果のことを言う。自己触媒効果が起きると、白金膜の表面における堆積レートが、白金膜とは異なる他の膜の表面における堆積レートよりも大きくなる現象がもたらされ、これにより、白金で覆われた部分に優先的に白金の堆積が生じる。
【００３４】
ところが、第１の上層白金膜１５ｂは、酸化性ガス雰囲気中において成膜されるため、自己触媒効果を抑制できるので、ＣＶＤプロセスの制御が容易になり、これによって、均一な厚さを持つ第１の上層白金膜１５ｂを成膜することができる。この場合、酸素ガスの流量としては、バリア層１３が酸化性ガス雰囲気中において酸化される事態を防止できる値に設定することが好ましい。
【００３５】
次に、図２（ｂ）に示すように、第１の白金膜１５の上に、例えばシリコン酸化膜１６を第１の白金膜１５の凹部が埋まるように堆積する。尚、シリコン酸化膜１６に代えて、レジスト膜又は有機塗布膜等を用いてもよい。
【００３６】
次に、シリコン酸化膜１６における第１の白金膜１５の上に堆積されている部分をエッチバック又はＣＭＰ法により除去して、第１の白金膜１５を露出させた後、該第１の白金膜１５を、アルゴンガス、塩素ガス及び酸素ガスの混合ガスよりなるエッチングガスを用いて、第２の層間絶縁膜１４が露出するまでエッチバックすることにより、図２（ｃ）に示すように、第１の白金膜１５からなり凹部を有する下部電極１５Ａを形成する。
【００３７】
次に、図３（ａ）に示すように、酸素プラズマを用いるアッシングにより、下部電極１５Ａの凹部に残存しているシリコン酸化膜１６を除去する。
【００３８】
次に、図３（ｂ）に示すように、ＣＶＤ法により、下部電極１５Ａの凹部の壁面及び底面並びに第２の層間絶縁膜１４の上に全面に亘って、ペロブスカイト型の高誘電体膜又は強誘電体膜、例えばＢＳＴ膜１７を堆積する。このようにすると、下部電極１５Ａの上に、凹部を有するＢＳＴ膜１７が形成される。ＢＳＴ膜１７の成膜条件は次の通りである。
【００３９】
プリカーサ（前駆体）：Ｂａ（Ｃ１１Ｈ１９Ｏ２）２、Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２及びＴｉ（Ｃ１１Ｈ１９Ｏ２）２（Ｃ３Ｈ７Ｏ）２
成膜温度：４５０℃〜５５０℃
成膜法：溶液気化ＭＯＣＶＤ法
酸化ガス：酸素ガス（流量：ほぼ５００ｍｌ／ｍｉｎ（標準状態））
チャンバー圧力：２６６Ｐａ
【００４０】
次に、図３（ｃ）に示すように、スパッタ法により、ＢＳＴ膜１７の凹部の壁面及び底面並びにＢＳＴ膜１７の上面に第２の下層白金膜１８ａを例えば０．５〜５ｎｍ程度の厚さに成膜した後、酸化性ガス雰囲気中においてＣＶＤ法を行なって、第２の下層白金膜１８ａの上に第２の上層白金膜１８ｂを例えば５０ｎｍ程度の厚さに成膜すると、第２の下層白金膜１８ａと第２の上層白金膜１８ｂとの積層膜からなる第２の白金膜１８が形成される。
【００４１】
尚、第２の下層白金膜１８ａの成膜条件は第１の下層白金膜１５ａと同様であると共に、第２の上層白金膜１８ｂの成膜条件は第１の上層白金膜１５ｂと同様であるが、第２の下層白金膜１８ａの成膜工程は、ＢＳＴ膜１７がダメージを受けないように、比較的低いエネルギーで行なうことが好ましい。
【００４２】
ところで、第２の上層白金膜１８ｂの成膜が還元性雰囲気中において行なわれると、ＢＳＴ膜１７が劣化してしまうが、ここでは、第２の上層白金膜１８ｂは酸化性ガス雰囲気中において成膜されるため、ＢＳＴ膜１７が劣化する恐れはない。また、第２の上層白金膜１８ｂが、酸化性ガス雰囲気中において成膜されるため、自己触媒効果が抑制されるので、均一な厚さを持つ第２の上層白金膜１８ｂを成膜することができる。
【００４３】
次に、図４（ａ）に示すように、第２の白金膜１８の上にレジストパターン１９を形成した後、第２の白金膜１８及びＢＳＴ膜１７に対してレジストパターン１９をマスクにして順次ドライエッチングを行なって、第２の白金膜１８からなる上部電極１８Ａを形成すると共に、ＢＳＴ膜１７からなる容量絶縁膜１７Ａを形成する。尚、第２の白金膜１８に対するエッチング工程においては、アルゴンガス、塩素ガス及び酸素ガスの混合ガスよりなるエッチングガスを用いることができる。
【００４４】
次に、図４（ｂ）に示すように、レジストパターン１９を除去すると、プラグ１１及びバリア層１２の上に、下部電極１５Ａ、容量絶縁膜１７Ａ及び上部電極１８Ａからなる容量素子が得られる。
【００４５】
第１の実施形態によると、下部電極１５Ａとなる第１の白金膜１５を構成する第１の下層白金膜１５ａはスパッタ法により成膜されるため、第１の白金膜１５のモフォロジーが向上するので、容量絶縁膜１７ＡとなるＢＳＴ膜１７の膜質が向上する。また、第１の下層白金膜１５ａの上に成膜される第１の上層白金膜１５ｂはＣＶＤ法により成膜されるため、第１の白金膜１５の膜厚が均一になる。このため、短辺が０．１５μｍ程度で且つ長辺が０．３μｍ程度の微細な凹部に下部電極１５Ａを形成するにも拘わらず、ＢＳＴ膜１７を成膜する際の熱処理工程において、下部電極１５Ａとなる第１の白金膜１５が凝集し難くなるので、下部電極１５Ａが底部隅部において途切れる事態を防止することができる。
【００４６】
また、第１の実施形態によると、上部電極１８Ａとなる第２の白金膜１８を構成する第２の下層白金膜１８ａはスパッタ法により成膜されるため、ＢＳＴ膜１７及び原料ガスから発生する炭素等の有機物が第２の下層白金膜１８ａに巻き込まれる事態を回避できるので、容量絶縁膜１７Ａと上部電極１８Ａとの界面の電気的特性の低下を防止することができる。また、第２の下層白金膜１８ａの上に成膜される第２の上層白金膜１８ｂはＣＶＤ法により成膜されるため、第２の白金膜１８の膜厚が均一になるので、ＢＳＴ膜１７の電気的特性を向上させるための熱処理工程において、上部電極１８Ａとなる第２の白金膜１８が凝集し難くなるので、上部電極１８Ａが底部隅部において途切れる事態を防止することができる。
【００４７】
第１の実施形態において、第１の白金膜１５を構成する第１の下層白金膜１５ａ及び第２の白金膜１８を構成する第２の下層白金膜１８ａの厚さを０．５ｎｍ以上で且つ５ｎｍ以下に設定した理由は次の通りである。すなわち、第１及び第２の下層白金膜１５ａ、１８ａの厚さが０．５ｎｍよりも薄いと、第１及び第２の下層白金膜１５ａ、１８ａの連続性が確保できなくなる。また、第１又は第２の下層白金膜１５ａ、１８ａの厚さが５ｎｍよりも厚いと、「発明が解決しようとする課題」の項で説明した問題が解決されないと共に、ＣＶＤ法により形成される第１又は第２の上層白金膜１５ｂ、１８ｂの膜厚の均一性が低下する。従って、第１及び第２の下層白金膜１５ａ、１８ａの厚さは、０．５ｎｍ〜５ｎｍの範囲が好ましい。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態として、スタック型の容量素子を有する半導体装置の製造方法について、図５（ａ）〜（ｃ）及び図６（ａ）、（ｂ）を参照しながら説明する。
【００４９】
まず、図５（ａ）に示すように、半導体基板２０の上に例えばＣＶＤ法によりシリコン酸化膜よりなる層間絶縁膜２１を形成した後、該層間絶縁膜２１に、プラグ２２及びバリア層２３を互いに近接して埋め込む。その後、バリア層２３及び層間絶縁膜２１の上に全面に亘って、スパッタ法により、白金膜よりなり２００〜３００ｎｍの厚さを有する第１の白金膜２４を成膜する。
【００５０】
次に、図５（ｂ）に示すように、第１の白金膜２４を選択的にエッチングして、第１の白金膜２４からなる下部電極２４Ａを形成する。
【００５１】
次に、図５（ｃ）に示すように、ＣＶＤ法により、下部電極２４Ａ及び層間絶縁膜２１の上に全面に亘って、ペロブスカイト型の高誘電体膜又は強誘電体膜、例えばＢＳＴ膜２５を堆積する。この場合の成膜条件は、第１の実施形態と同様である。
【００５２】
次に、図６（ａ）に示すように、スパッタ法により、ＢＳＴ膜２５の上に全面に亘って下層白金膜２６ａを例えば０．５〜５ｎｍ程度の厚さに成膜する。尚、下層白金膜２６ａの成膜条件は、第１の実施形態における第１の下層白金膜１５ａ及び第２の下層白金膜１８ａと同様である。
【００５３】
次に、図６（ｂ）に示すように、ＣＶＤ法により、下層白金膜２６ａの上に全面に亘って上層白金膜２６ｂを例えば５０ｎｍ程度の厚さに成膜して、下層白金膜２６ａと上層白金膜２６ｂとの積層膜からなる第２の白金膜２６を形成する。尚、上層白金膜２６ｂの成膜条件は、第１の実施形態における第１の上層白金膜１５ｂ及び第２の上層白金膜１８ｂと同様である。
【００５４】
次に、図示は省略しているが、第２の白金膜２６及びＢＳＴ膜２５をパターニングして、第２の白金膜２６からなる上部電極を形成すると共に、ＢＳＴ膜２５からなる容量絶縁膜を形成する。
【００５５】
第２の実施形態によると、上部電極となる第２の白金膜２６を構成する下層白金膜２６ａはスパッタ法により成膜されるため、ＢＳＴ膜２５及び原料ガスから発生する炭素等の有機物が下層白金膜２６ａに巻き込まれる事態を回避できるので、容量絶縁膜と上部電極との界面の電気的特性の低下を防止することができる。また、下層白金膜２６ａの上に成膜される上層白金膜２６ｂはＣＶＤ法により成膜されるため、下部電極２４Ａが互いに接近しているため第２の白金膜２６は微細な凹部に形成されることになるにも拘わらず、第２の白金膜２６の膜厚が均一になる。このため、容量絶縁膜となるＢＳＴ膜２５の電気的特性を向上させるための熱処理工程において、上部電極となる第２の白金膜２６が凝集し難くなるので、上部電極が底部隅部において途切れる事態を防止することができる。
【００５６】
尚、第１及び第２の実施形態態における第１の白金膜及び第２の白金膜に代えて、ルテニウム若しくはイリジウム等の貴金属、これらの貴金属の合金又はこれらの酸化物からなる貴金属膜を用いてもよい。
【００５７】
また、第１及び第２の実施形態においては、容量絶縁膜は、ＢＳＴ膜であったが、これに代えて、ＳＢＴ（ストロンチウム ビスマス タンタル）、ＰＺＴ（鉛ジルコニウム チタンオキサイド）、ＳＴ（ストロンチウム チタンオキサイド）、ＢＴ（バリウム チタンオキサイド）等の、ペロブスカイト型の高誘電体膜又は強誘電体膜を用いてもよい。
【００５８】
【発明の効果】
本発明に係る第１の半導体装置の製造方法によると、下部電極となる導電膜のモフォロジーが向上するので、該導電膜の上に形成される容量絶縁膜の膜質が向上し、また、下部電極となる導電膜の膜厚が均一になるため、微細な凹部に下部電極を形成するにも拘わらず、高誘電体膜又は強誘電体膜を成膜する際の熱処理工程において、下部電極となる導電膜が凝集し難くなるので、下部電極が底部の隅部において途切れる事態を防止することができる。
【００５９】
本発明に係る第２の半導体装置の製造方法によると、ペロブスカイト型の高誘電体膜又は強誘電体膜及び原料ガスから発生する炭素等の有機物が下層導電膜に巻き込まれる事態を回避できるので、容量絶縁膜と上部電極との界面の電気的特性の低下を防止することができ、また、高誘電体膜又は強誘電体膜の電気的特性を向上させるための熱処理工程において、上部電極となる導電膜が凝集し難くなるので、上部電極が底部隅部において途切れる事態を防止することができ、さらに、上部電極となる導電膜のオーバーハングを防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）、（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）、（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）は従来の半導体装置の製造方法を示す断面図であり、（ｂ）は従来の半導体装置の製造方法の問題点を示す断面図である。
【符号の説明】
１０ 半導体基板
１１ 第１の層間絶縁膜
１２ プラグ
１３ バリア層
１４ 第２の層間絶縁膜
１４ａ 凹部
１５ 第１の白金膜
１５ａ 第１の下層白金膜
１５ｂ 第１の上層白金膜
１５Ａ 下部電極
１６ シリコン酸化膜
１７ ＢＳＴ膜
１８ 第２の白金膜
１８ａ 第２の下層白金膜
１８ｂ 第２の上層白金膜
１８Ａ 上部電極
１９ レジストパターン
２０ 半導体基板
２１ 層間絶縁膜
２２ プラグ
２３ バリア層
２４ 第１の白金膜
２４Ａ 下部電極
２５ ＢＳＴ膜
２６ 第２の白金膜
２６ａ 下層白金膜
２６ｂ 上層白金膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜を有する半導体素子の下部電極又は上部電極となる導電膜の成膜方法に関する。
【０００２】
【従来の技術】
ペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜を有する半導体素子の下部電極又は上部電極となる導電膜としては、耐酸化性を有する白金膜等の貴金属膜が用いられ、該貴金属膜はスパッタ法により成膜される。
【０００３】
ところで、半導体集積回路の微細化及び高集積化に伴って、半導体集積回路を構成するＤＲＡＭセルも微細化が求められ、ＤＲＡＭセルを構成する容量素子は三次元化されるようになり、コンケーブ型の容量素子が提案されている。
【０００４】
以下、コンケーブ型の容量素子を有する従来の半導体装置の製造方法について、図７（ａ）を参照しながら説明する。
【０００５】
まず、半導体基板１の上に、シリコン酸化膜からなり凹部を有する絶縁膜２を形成した後、該絶縁膜２の凹部の壁面及び底面に、スパッタ法により第１の白金膜からなる下部電極３を形成する。
【０００６】
次に、下部電極３の上に、例えばＢＳＴ（バリウム ストロンチウム チタンオキサイド）膜等のペロブスカイト型の高誘電体よりなる容量絶縁膜４を成膜した後、該容量絶縁膜４の上にスパッタ法により第２の白金膜からなる上部電極５を形成する。
【０００７】
【発明が解決しようとする課題】
ところで、ＤＲＡＭセルの一層の微細化の要求に伴って容量素子の微細化が求められるようになり、下部電極３が形成される絶縁膜２の凹部の平面的なサイズは、例えば短辺が０．１５μｍで長辺が０．３μｍ程度に微細化されるようになってきた。
【０００８】
このため、絶縁膜２の凹部のアスペクト比が従来よりも高くなるので、スパッタ法により形成される白金膜からなる下部電極３及び上部電極５の各底部の隅部において、カバレッジ（被覆量）が不足して膜厚が薄くなると共に、上部電極５の上部においてオーバーハングが形成されてしまう。
【０００９】
下部電極３の底部隅部の膜厚が薄くなると、容量絶縁膜４をＣＶＤ法（化学気相成長法）により成膜する際の熱処理において、下部電極を構成する白金膜が凝集して、つまり薄膜部の白金が厚膜部に移動して、図７（ｂ）に示すように、下部電極３が底部隅部において途切れてしまうという問題がある。
【００１０】
また、上部電極５の底部隅部の膜厚が薄くなると、容量絶縁膜４の膜質を向上させるための熱処理工程において、上部電極５を構成する白金膜が凝集して、図７（ｂ）に示すように、上部電極５が底部隅部において途切れてしまうという問題が発生し、また、上部電極５の上部にオーバーハングができると、上部電極５に空間部が形成されてしまうという問題が発生する。
【００１１】
そこで、例えば、ＵＳＰ６１６２７１２、ＵＳＰ５７８３７１９、ＵＳＰ５９２９２６７又は特開平１１−２９２８８９号公報に示されるように、下部電極３及び上部電極５となる白金膜を、カバレッジに優れるＣＶＤ法により成膜することが考えられる。
【００１２】
ところが、下部電極３となる白金膜をＣＶＤ法により成膜すると、シリコン酸化膜からなる絶縁膜２の上にＣＶＤ法により白金膜を成膜することになるため、白金膜のモフォロジーが悪化するので、つまり白金膜の表面にミクロな凹凸が形成されるので、該白金膜の上に形成される容量絶縁膜４の膜質が低下するという問題がある。
【００１３】
また、上部電極５となる白金膜をＣＶＤ法により成膜すると、ＢＳＴ膜からなる容量絶縁膜４の上にＣＶＤ法を行なうことになり、ＢＳＴ膜及び原料ガスから発生する炭素等の有機物が白金膜中に巻き込まれるので、容量絶縁膜４と上部電極５との界面の電気的特性が低下するという問題がある。
【００１４】
前記に鑑み、本発明は、絶縁膜の凹部の壁面及び底面に成膜され下部電極となる導電膜の底部隅部に途切れ部が形成されないようにすると共に、該導電膜の上に成膜される容量絶縁膜の膜質の向上を図ることを第１の目的とし、微細な凹部に成膜され上部電極となる導電膜の底部隅部に途切れ部が形成されず且つ上部にオーバーハングが形成され難くすると共に、容量絶縁膜と上部電極との界面の電気的特性を向上させることを第２の目的とする。
【００１５】
【課題を解決するための手段】
前記の第１の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、下部電極と、該下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、該容量絶縁膜の上に形成された上部電極からなるコンケーブ型の容量素子を有する半導体装置の製造方法を対象とし、下部電極となる導電膜を成膜する工程は、基板上の絶縁膜に形成された凹部の壁面及び底面にスパッタ法により下層導電膜を成膜する工程と、該下層導電膜の上にＣＶＤ法により上層導電膜を成膜する工程とを含む。
【００１６】
本発明に係る第１の半導体装置の製造方法によると、下部電極となる導電膜を構成する下層導電膜はスパッタ法により成膜されるため、下部電極となる導電膜のモフォロジーが向上するので、該導電膜の上に形成される容量絶縁膜の膜質が向上する。また、下層導電膜の上に成膜される上層導電膜はＣＶＤ法により成膜されるため、下部電極となる導電膜の膜厚が均一になるので、微細な凹部に下部電極を形成するにも拘わらず、容量絶縁膜となるペロブスカイト型の高誘電体膜又は強誘電体膜を成膜する際の熱処理工程において、下部電極となる導電膜が凝集し難くなり、下部電極が底部の隅部において途切れる事態を防止することができる。
【００１７】
第１の半導体装置の製造方法において、下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることが好ましい。
【００１８】
このようにすると、下層導電膜の厚さが均一になるので、該下層導電膜の上にＣＶＤ法により上層の導電膜を安定して成膜できるので、下部電極となる導電膜の膜厚が均一になると共に、下部電極が底部の隅部において途切れる事態を確実に防止することができる。
【００１９】
前記の第２の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、下部電極と、該下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、該容量絶縁膜の上に形成された上部電極からなる容量素子を有する半導体装置の製造方法を対象とし、上部電極となる導電膜を成膜する工程は、スパッタ法により下層導電膜を成膜する工程と、該下層導電膜の上にＣＶＤ法により上層導電膜を成膜する工程とを含む。
【００２０】
本発明に係る第２の半導体装置の製造方法によると、上部電極となる導電膜を構成する下層導電膜はスパッタ法により成膜されるため、ペロブスカイト型の高誘電体膜又は強誘電体膜及び原料ガスから発生する炭素等の有機物が下層導電膜に巻き込まれる事態を回避できるので、容量絶縁膜と上部電極との界面の電気的特性の低下を防止することができる。また、下層導電膜の上に成膜される上層導電膜はＣＶＤ法により成膜されるため、上部電極となる導電膜の膜厚が均一になるので、ペロブスカイト型の高誘電体膜又は強誘電体膜の電気的特性を向上させるための熱処理工程において、上部電極となる導電膜が凝集し難くなり、上部電極が底部隅部において途切れる事態を防止することができる。さらに、上部電極となる導電膜のオーバーハングを防止することができる。
【００２１】
第２の半導体装置の製造方法において、容量素子は、コンケーブ型の容量素子であってもよいし、スタック型の容量素子であってもよい。
【００２２】
第２の半導体装置の製造方法において、上層導電膜を成膜するためのＣＶＤ法は、酸化性雰囲気中において行なわれることが好ましい。
【００２３】
このようにすると、容量絶縁膜となるペロブスカイト型の高誘電体膜又は強誘電体膜が劣化する事態を防止できると共に、自己触媒効果が抑制されて均一な厚さを持つ上層導電膜を成膜することができる。
【００２４】
第２の半導体装置の製造方法において、下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることが好ましい。
【００２５】
このようにすると、下層導電膜の厚さが均一になるので、該下層導電膜の上にＣＶＤ法により上層の導電膜を安定して成膜できるので、上部電極となる導電膜の膜厚が均一になると共に、上部電極が底部の隅部において途切れる事態及び上部電極の上部においてオーバーハングが形成される事態を確実に防止することができる。
【００２６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態として、コンケーブ型の容量素子を有する半導体装置の製造方法について、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）、（ｂ）を参照しながら説明する。
【００２７】
まず、図１（ａ）に示すように、半導体基板１０の上に、例えばＣＶＤ法によりシリコン酸化膜よりなる第１の層間絶縁膜１１を形成した後、該第１の層間絶縁膜１１にプラグ１２及びバリア層１３を埋め込む。プラグ１２は例えばタングステン又はポリシリコン等からなり、バリア層１３は、耐酸化性を有すると共に電気抵抗が小さい材料例えばＴｉＡｌＮ等からなり、プラグ１２が酸化されることを防止する。その後、プラグ１２及びバリア層１３を含む第１の層間絶縁膜１１の上に、例えばＣＶＤ法により、シリコン酸化膜よりなる第２の層間絶縁膜１４を形成する。
【００２８】
次に、図１（ｂ）に示すように、第２の層間絶縁膜１４に対して選択的にドライエッチングを行なって、第２の層間絶縁膜１４に、バリア層１３を露出させる凹部１４ａを形成する。
【００２９】
次に、図１（ｃ）に示すように、スパッタ法により、第２の層間絶縁膜１４の上面並びに凹部１４ａの壁面及び底面に第１の下層白金膜１５ａを例えば０．５〜５ｎｍ程度の厚さに成膜する。尚、図示は省略しているが、第２の層間絶縁膜１４と第１の下層白金膜１５ａとの間に、例えばチタン膜等からなる密着層をスパッタ法により形成しておいてもよい。
【００３０】
次に、図２（ａ）に示すように、酸化性ガス雰囲気中においてＣＶＤ法を行なうことにより、第１の下層白金膜１５ａの上に第１の上層白金膜１５ｂを例えば１０〜２０ｎｍ程度の厚さに成膜すると、第１の下層白金膜１５ａと第１の上層白金膜１５ｂとの積層膜からなる第１の白金膜１５が形成される。第１の上層白金膜１５ｂの成膜条件は次の通りである。
【００３１】
プリカーサ（前駆体）：ジメチルプラチナシクロオクタジエン（化学式：（ＣＨ３）２ＰｔＣ８Ｈ１２）
成膜温度：３５０℃
成膜法：溶液気化ＭＯＣＶＤ法（ＬＤ−ＭＯＣＶＤ法）
溶媒：テトラヒドラフラン
酸化ガス：酸素ガス（流量：５０〜１００ｍｌ／ｍｉｎ（標準状態））
キャリアガス：アルゴンガス（流量：ほぼ２００ｍｌ／ｍｉｎ（標準状態））
チャンバー圧力：１３３Ｐａ〜２６６Ｐａ
気化器温度：ほぼ１００℃
尚、プリカーサとしては、（ＣＨ３Ｃ５Ｈ４）（ＣＨ３）３Ｐｔ又は（Ｃ５Ｈ５）（ＣＨ３）３ Ｐｔを用いてもよい。
【００３２】
また、成膜温度は３５０℃以下であることが好ましい。３５０℃よりも高い温度で成膜すると、成膜メカニズムが供給律則から反応律則に移行するため、カバレッジに優れた良い膜が形成できなくなると共に、バリア層１３となるＴｉＡｌＮ層の表面が酸化され、バリア層１３と第１の白金膜１５との界面に絶縁性の酸化膜が形成されてプラグ抵抗が高くなってしまうからである。
【００３３】
ところで、第１の上層白金膜１５ｂの成膜は酸化性ガス雰囲気中において行なわれるため、還元性雰囲気中で成膜される場合に比べて、自己触媒効果を低減することができる。自己触媒効果とは、原料ガスに含まれる白金有機金属の分解が生じ、白金の堆積が行なわれる白金膜の表面において、該白金膜の表面が白金有機金属を分解するための触媒として働く効果のことを言う。自己触媒効果が起きると、白金膜の表面における堆積レートが、白金膜とは異なる他の膜の表面における堆積レートよりも大きくなる現象がもたらされ、これにより、白金で覆われた部分に優先的に白金の堆積が生じる。
【００３４】
ところが、第１の上層白金膜１５ｂは、酸化性ガス雰囲気中において成膜されるため、自己触媒効果を抑制できるので、ＣＶＤプロセスの制御が容易になり、これによって、均一な厚さを持つ第１の上層白金膜１５ｂを成膜することができる。この場合、酸素ガスの流量としては、バリア層１３が酸化性ガス雰囲気中において酸化される事態を防止できる値に設定することが好ましい。
【００３５】
次に、図２（ｂ）に示すように、第１の白金膜１５の上に、例えばシリコン酸化膜１６を第１の白金膜１５の凹部が埋まるように堆積する。尚、シリコン酸化膜１６に代えて、レジスト膜又は有機塗布膜等を用いてもよい。
【００３６】
次に、シリコン酸化膜１６における第１の白金膜１５の上に堆積されている部分をエッチバック又はＣＭＰ法により除去して、第１の白金膜１５を露出させた後、該第１の白金膜１５を、アルゴンガス、塩素ガス及び酸素ガスの混合ガスよりなるエッチングガスを用いて、第２の層間絶縁膜１４が露出するまでエッチバックすることにより、図２（ｃ）に示すように、第１の白金膜１５からなり凹部を有する下部電極１５Ａを形成する。
【００３７】
次に、図３（ａ）に示すように、酸素プラズマを用いるアッシングにより、下部電極１５Ａの凹部に残存しているシリコン酸化膜１６を除去する。
【００３８】
次に、図３（ｂ）に示すように、ＣＶＤ法により、下部電極１５Ａの凹部の壁面及び底面並びに第２の層間絶縁膜１４の上に全面に亘って、ペロブスカイト型の高誘電体膜又は強誘電体膜、例えばＢＳＴ膜１７を堆積する。このようにすると、下部電極１５Ａの上に、凹部を有するＢＳＴ膜１７が形成される。ＢＳＴ膜１７の成膜条件は次の通りである。
【００３９】
プリカーサ（前駆体）：Ｂａ（Ｃ１１Ｈ１９Ｏ２）２、Ｓｒ（Ｃ１１Ｈ１９Ｏ２）２及びＴｉ（Ｃ１１Ｈ１９Ｏ２）２（Ｃ３Ｈ７Ｏ）２
成膜温度：４５０℃〜５５０℃
成膜法：溶液気化ＭＯＣＶＤ法
酸化ガス：酸素ガス（流量：ほぼ５００ｍｌ／ｍｉｎ（標準状態））
チャンバー圧力：２６６Ｐａ
【００４０】
次に、図３（ｃ）に示すように、スパッタ法により、ＢＳＴ膜１７の凹部の壁面及び底面並びにＢＳＴ膜１７の上面に第２の下層白金膜１８ａを例えば０．５〜５ｎｍ程度の厚さに成膜した後、酸化性ガス雰囲気中においてＣＶＤ法を行なって、第２の下層白金膜１８ａの上に第２の上層白金膜１８ｂを例えば５０ｎｍ程度の厚さに成膜すると、第２の下層白金膜１８ａと第２の上層白金膜１８ｂとの積層膜からなる第２の白金膜１８が形成される。
【００４１】
尚、第２の下層白金膜１８ａの成膜条件は第１の下層白金膜１５ａと同様であると共に、第２の上層白金膜１８ｂの成膜条件は第１の上層白金膜１５ｂと同様であるが、第２の下層白金膜１８ａの成膜工程は、ＢＳＴ膜１７がダメージを受けないように、比較的低いエネルギーで行なうことが好ましい。
【００４２】
ところで、第２の上層白金膜１８ｂの成膜が還元性雰囲気中において行なわれると、ＢＳＴ膜１７が劣化してしまうが、ここでは、第２の上層白金膜１８ｂは酸化性ガス雰囲気中において成膜されるため、ＢＳＴ膜１７が劣化する恐れはない。また、第２の上層白金膜１８ｂが、酸化性ガス雰囲気中において成膜されるため、自己触媒効果が抑制されるので、均一な厚さを持つ第２の上層白金膜１８ｂを成膜することができる。
【００４３】
次に、図４（ａ）に示すように、第２の白金膜１８の上にレジストパターン１９を形成した後、第２の白金膜１８及びＢＳＴ膜１７に対してレジストパターン１９をマスクにして順次ドライエッチングを行なって、第２の白金膜１８からなる上部電極１８Ａを形成すると共に、ＢＳＴ膜１７からなる容量絶縁膜１７Ａを形成する。尚、第２の白金膜１８に対するエッチング工程においては、アルゴンガス、塩素ガス及び酸素ガスの混合ガスよりなるエッチングガスを用いることができる。
【００４４】
次に、図４（ｂ）に示すように、レジストパターン１９を除去すると、プラグ１１及びバリア層１２の上に、下部電極１５Ａ、容量絶縁膜１７Ａ及び上部電極１８Ａからなる容量素子が得られる。
【００４５】
第１の実施形態によると、下部電極１５Ａとなる第１の白金膜１５を構成する第１の下層白金膜１５ａはスパッタ法により成膜されるため、第１の白金膜１５のモフォロジーが向上するので、容量絶縁膜１７ＡとなるＢＳＴ膜１７の膜質が向上する。また、第１の下層白金膜１５ａの上に成膜される第１の上層白金膜１５ｂはＣＶＤ法により成膜されるため、第１の白金膜１５の膜厚が均一になる。このため、短辺が０．１５μｍ程度で且つ長辺が０．３μｍ程度の微細な凹部に下部電極１５Ａを形成するにも拘わらず、ＢＳＴ膜１７を成膜する際の熱処理工程において、下部電極１５Ａとなる第１の白金膜１５が凝集し難くなるので、下部電極１５Ａが底部隅部において途切れる事態を防止することができる。
【００４６】
また、第１の実施形態によると、上部電極１８Ａとなる第２の白金膜１８を構成する第２の下層白金膜１８ａはスパッタ法により成膜されるため、ＢＳＴ膜１７及び原料ガスから発生する炭素等の有機物が第２の下層白金膜１８ａに巻き込まれる事態を回避できるので、容量絶縁膜１７Ａと上部電極１８Ａとの界面の電気的特性の低下を防止することができる。また、第２の下層白金膜１８ａの上に成膜される第２の上層白金膜１８ｂはＣＶＤ法により成膜されるため、第２の白金膜１８の膜厚が均一になるので、ＢＳＴ膜１７の電気的特性を向上させるための熱処理工程において、上部電極１８Ａとなる第２の白金膜１８が凝集し難くなるので、上部電極１８Ａが底部隅部において途切れる事態を防止することができる。
【００４７】
第１の実施形態において、第１の白金膜１５を構成する第１の下層白金膜１５ａ及び第２の白金膜１８を構成する第２の下層白金膜１８ａの厚さを０．５ｎｍ以上で且つ５ｎｍ以下に設定した理由は次の通りである。すなわち、第１及び第２の下層白金膜１５ａ、１８ａの厚さが０．５ｎｍよりも薄いと、第１及び第２の下層白金膜１５ａ、１８ａの連続性が確保できなくなる。また、第１又は第２の下層白金膜１５ａ、１８ａの厚さが５ｎｍよりも厚いと、「発明が解決しようとする課題」の項で説明した問題が解決されないと共に、ＣＶＤ法により形成される第１又は第２の上層白金膜１５ｂ、１８ｂの膜厚の均一性が低下する。従って、第１及び第２の下層白金膜１５ａ、１８ａの厚さは、０．５ｎｍ〜５ｎｍの範囲が好ましい。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態として、スタック型の容量素子を有する半導体装置の製造方法について、図５（ａ）〜（ｃ）及び図６（ａ）、（ｂ）を参照しながら説明する。
【００４９】
まず、図５（ａ）に示すように、半導体基板２０の上に例えばＣＶＤ法によりシリコン酸化膜よりなる層間絶縁膜２１を形成した後、該層間絶縁膜２１に、プラグ２２及びバリア層２３を互いに近接して埋め込む。その後、バリア層２３及び層間絶縁膜２１の上に全面に亘って、スパッタ法により、白金膜よりなり２００〜３００ｎｍの厚さを有する第１の白金膜２４を成膜する。
【００５０】
次に、図５（ｂ）に示すように、第１の白金膜２４を選択的にエッチングして、第１の白金膜２４からなる下部電極２４Ａを形成する。
【００５１】
次に、図５（ｃ）に示すように、ＣＶＤ法により、下部電極２４Ａ及び層間絶縁膜２１の上に全面に亘って、ペロブスカイト型の高誘電体膜又は強誘電体膜、例えばＢＳＴ膜２５を堆積する。この場合の成膜条件は、第１の実施形態と同様である。
【００５２】
次に、図６（ａ）に示すように、スパッタ法により、ＢＳＴ膜２５の上に全面に亘って下層白金膜２６ａを例えば０．５〜５ｎｍ程度の厚さに成膜する。尚、下層白金膜２６ａの成膜条件は、第１の実施形態における第１の下層白金膜１５ａ及び第２の下層白金膜１８ａと同様である。
【００５３】
次に、図６（ｂ）に示すように、ＣＶＤ法により、下層白金膜２６ａの上に全面に亘って上層白金膜２６ｂを例えば５０ｎｍ程度の厚さに成膜して、下層白金膜２６ａと上層白金膜２６ｂとの積層膜からなる第２の白金膜２６を形成する。尚、上層白金膜２６ｂの成膜条件は、第１の実施形態における第１の上層白金膜１５ｂ及び第２の上層白金膜１８ｂと同様である。
【００５４】
次に、図示は省略しているが、第２の白金膜２６及びＢＳＴ膜２５をパターニングして、第２の白金膜２６からなる上部電極を形成すると共に、ＢＳＴ膜２５からなる容量絶縁膜を形成する。
【００５５】
第２の実施形態によると、上部電極となる第２の白金膜２６を構成する下層白金膜２６ａはスパッタ法により成膜されるため、ＢＳＴ膜２５及び原料ガスから発生する炭素等の有機物が下層白金膜２６ａに巻き込まれる事態を回避できるので、容量絶縁膜と上部電極との界面の電気的特性の低下を防止することができる。また、下層白金膜２６ａの上に成膜される上層白金膜２６ｂはＣＶＤ法により成膜されるため、下部電極２４Ａが互いに接近しているため第２の白金膜２６は微細な凹部に形成されることになるにも拘わらず、第２の白金膜２６の膜厚が均一になる。このため、容量絶縁膜となるＢＳＴ膜２５の電気的特性を向上させるための熱処理工程において、上部電極となる第２の白金膜２６が凝集し難くなるので、上部電極が底部隅部において途切れる事態を防止することができる。
【００５６】
尚、第１及び第２の実施形態態における第１の白金膜及び第２の白金膜に代えて、ルテニウム若しくはイリジウム等の貴金属、これらの貴金属の合金又はこれらの酸化物からなる貴金属膜を用いてもよい。
【００５７】
また、第１及び第２の実施形態においては、容量絶縁膜は、ＢＳＴ膜であったが、これに代えて、ＳＢＴ（ストロンチウム ビスマス タンタル）、ＰＺＴ（鉛ジルコニウム チタンオキサイド）、ＳＴ（ストロンチウム チタンオキサイド）、ＢＴ（バリウム チタンオキサイド）等の、ペロブスカイト型の高誘電体膜又は強誘電体膜を用いてもよい。
【００５８】
【発明の効果】
本発明に係る第１の半導体装置の製造方法によると、下部電極となる導電膜のモフォロジーが向上するので、該導電膜の上に形成される容量絶縁膜の膜質が向上し、また、下部電極となる導電膜の膜厚が均一になるため、微細な凹部に下部電極を形成するにも拘わらず、高誘電体膜又は強誘電体膜を成膜する際の熱処理工程において、下部電極となる導電膜が凝集し難くなるので、下部電極が底部の隅部において途切れる事態を防止することができる。
【００５９】
本発明に係る第２の半導体装置の製造方法によると、ペロブスカイト型の高誘電体膜又は強誘電体膜及び原料ガスから発生する炭素等の有機物が下層導電膜に巻き込まれる事態を回避できるので、容量絶縁膜と上部電極との界面の電気的特性の低下を防止することができ、また、高誘電体膜又は強誘電体膜の電気的特性を向上させるための熱処理工程において、上部電極となる導電膜が凝集し難くなるので、上部電極が底部隅部において途切れる事態を防止することができ、さらに、上部電極となる導電膜のオーバーハングを防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）、（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）、（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）は従来の半導体装置の製造方法を示す断面図であり、（ｂ）は従来の半導体装置の製造方法の問題点を示す断面図である。
【符号の説明】
１０ 半導体基板
１１ 第１の層間絶縁膜
１２ プラグ
１３ バリア層
１４ 第２の層間絶縁膜
１４ａ 凹部
１５ 第１の白金膜
１５ａ 第１の下層白金膜
１５ｂ 第１の上層白金膜
１５Ａ 下部電極
１６ シリコン酸化膜
１７ ＢＳＴ膜
１８ 第２の白金膜
１８ａ 第２の下層白金膜
１８ｂ 第２の上層白金膜
１８Ａ 上部電極
１９ レジストパターン
２０ 半導体基板
２１ 層間絶縁膜
２２ プラグ
２３ バリア層
２４ 第１の白金膜
２４Ａ 下部電極
２５ ＢＳＴ膜
２６ 第２の白金膜
２６ａ 下層白金膜
２６ｂ 上層白金膜
Claims (10)
- 下部電極と、前記下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極からなるコンケーブ型の容量素子を有する半導体装置の製造方法であって、
前記下部電極となる導電膜を成膜する工程は、基板上の絶縁膜に形成された凹部の壁面及び底面にスパッタ法により下層導電膜を成膜する工程と、前記下層導電膜の上にＣＶＤ法により上層導電膜（ルテニウム膜は除く）を成膜する工程とを含み、
前記下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることを特徴とする半導体装置の製造方法。 - 下部電極と、前記下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極からなる容量素子を有する半導体装置の製造方法であって、
前記上部電極となる導電膜を成膜する工程は、スパッタ法により下層導電膜を成膜する工程と、前記下層導電膜の上にＣＶＤ法により上層導電膜（ルテニウム膜は除く）を成膜する工程とを含み、
前記下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることを特徴とする半導体装置の製造方法。 - 下部電極と、前記下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極からなる容量素子を有する半導体装置の製造方法であって、
前記上部電極となる導電膜を成膜する工程は、スパッタ法により下層導電膜を成膜する工程と、前記下層導電膜の上にＣＶＤ法により上層導電膜（ルテニウム膜は除く）を成膜する工程とを含み、
前記容量素子はコンケーブ型の容量素子であることを特徴とする半導体装置の製造方法。 - 前記容量素子はスタック型の容量素子であることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記下層導電膜の厚さは、０．５ｎｍ以上で且つ５ｎｍ以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 下部電極と、前記下部電極の上に形成されたペロブスカイト型の高誘電体又は強誘電体よりなる容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極からなるコンケーブ型の容量素子を有する半導体装置の製造方法であって、
前記下部電極となる導電膜を成膜する工程は、基板上の絶縁膜に形成された凹部の壁面及び底面にスパッタ法により下層導電膜を成膜する工程と、前記下層導電膜の上にＣＶＤ法により上層導電膜（ルテニウム膜は除く）を成膜する工程とを含み、
前記下部電極となる導電膜の膜厚は均一であることを特徴とする半導体装置の製造方法。 - 前記ＣＶＤ法は、酸化性雰囲気中において行なわれることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置の製造方法。
- 前記上層導電膜は、白金膜であることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置の製造方法。
- 前記下層導電膜は、白金膜であることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法。
- 前記上層導電膜及び前記下層導電膜は、イリジウム膜であることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030068A JP3598068B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体装置の製造方法 |
| US10/032,564 US6773979B2 (en) | 2001-02-06 | 2002-01-02 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030068A JP3598068B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231905A JP2002231905A (ja) | 2002-08-16 |
| JP3598068B2 true JP3598068B2 (ja) | 2004-12-08 |
Family
ID=18894335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001030068A Expired - Lifetime JP3598068B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6773979B2 (ja) |
| JP (1) | JP3598068B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| KR100725690B1 (ko) * | 2003-07-08 | 2007-06-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| JP2005158842A (ja) * | 2003-11-21 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4528807B2 (ja) * | 2004-01-08 | 2010-08-25 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP4653426B2 (ja) | 2004-06-25 | 2011-03-16 | セイコーエプソン株式会社 | 半導体装置 |
| JP2006108291A (ja) * | 2004-10-04 | 2006-04-20 | Seiko Epson Corp | 強誘電体キャパシタ及びその製造方法、並びに強誘電体メモリ装置 |
| US7857948B2 (en) * | 2006-07-19 | 2010-12-28 | Oerlikon Trading Ag, Trubbach | Method for manufacturing poorly conductive layers |
| US7812425B2 (en) * | 2007-10-05 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device with lower capacitor electrode that includes islands of conductive oxide films arranged on a noble metal film |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| US5783716A (en) | 1996-06-28 | 1998-07-21 | Advanced Technology Materials, Inc. | Platinum source compositions for chemical vapor deposition of platinum |
| US5571746A (en) * | 1995-10-19 | 1996-11-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of forming a back end capacitor with high unit capacitance |
| KR100227843B1 (ko) | 1997-01-22 | 1999-11-01 | 윤종용 | 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법 |
| JP3749776B2 (ja) * | 1997-02-28 | 2006-03-01 | 株式会社東芝 | 半導体装置 |
| US5783719A (en) | 1997-05-13 | 1998-07-21 | Lexmark International, Inc. | Method for making silicone copolymers |
| JP3321729B2 (ja) | 1998-04-03 | 2002-09-09 | 株式会社高純度化学研究所 | トリメチル（エチルシクロペンタジエニル）白金とそ の製造方法及びそれを用いた白金含有薄膜の製造方法 |
| TW383494B (en) * | 1998-04-21 | 2000-03-01 | United Microelectronics Corp | Structure and manufacturing method for capacitors |
| JP2000357783A (ja) | 1999-04-13 | 2000-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100289739B1 (ko) * | 1999-04-21 | 2001-05-15 | 윤종용 | 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법 |
| US6168991B1 (en) * | 1999-06-25 | 2001-01-02 | Lucent Technologies Inc. | DRAM capacitor including Cu plug and Ta barrier and method of forming |
| US6239010B1 (en) * | 1999-07-02 | 2001-05-29 | United Microelectronics Corp. | Method for manually manufacturing capacitor |
| US6197651B1 (en) * | 1999-08-30 | 2001-03-06 | Taiwan Semiconductor Manufacturing Company | Structure and method for forming a capacitor dielectric using yttrium barium copper oxide |
| JP2001135799A (ja) | 1999-11-08 | 2001-05-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001144270A (ja) | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体装置 |
| US6534809B2 (en) * | 1999-12-22 | 2003-03-18 | Agilent Technologies, Inc. | Hardmask designs for dry etching FeRAM capacitor stacks |
-
2001
- 2001-02-06 JP JP2001030068A patent/JP3598068B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-02 US US10/032,564 patent/US6773979B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231905A (ja) | 2002-08-16 |
| US6773979B2 (en) | 2004-08-10 |
| US20020106816A1 (en) | 2002-08-08 |
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