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KR100289739B1 - 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법 - Google Patents

전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법 Download PDF

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KR100289739B1
KR100289739B1 KR1019990014272A KR19990014272A KR100289739B1 KR 100289739 B1 KR100289739 B1 KR 100289739B1 KR 1019990014272 A KR1019990014272 A KR 1019990014272A KR 19990014272 A KR19990014272 A KR 19990014272A KR 100289739 B1 KR100289739 B1 KR 100289739B1
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윤종용
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Abstract

전기 도금 방법을 이용하여 배리드 콘택(buried contact)과 스토리지 노드(storage node)를 동시에 형성하는 샐프얼라인 스택 커패시터의 제조 방법에 관하여 개시한다. 본 발명에 따른 스택 커패시터에서는 도전 영역이 노출된 반도체 기판을 준비한다. 상기 반도체 기판상에 상기 도전 영역을 노출시키는 배리드 콘택홀을 갖춘 층간절연막을 형성한다. 상기 배리드 콘택홀의 내벽 및 상기 층간절연막의 상면을 포함한 전면에 걸쳐서 연속적으로 연결되는 제1 도전성 시드층을 형성한다. 상기 배리드 콘택홀을 노출시키는 스토리지 노드 홀을 갖춘 부도체 패턴을 상기 층간절연막 상면의 제1 도전성 시드층 위에 형성한다. 전기 도금에 의하여 상기 배리드 콘택홀을 채우는 배리드 콘택 및 상기 스토리지 노드 홀을 채우는 하부 전극을 동시에 형성한다.

Description

전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조 방법 {Method for manufacturing self-aligned stack capacitor using electroplating method}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 전기 도금 방법을 이용하여 스택 커패시터를 제조하는 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 커패시터의 유효 면적을 증가시키기 위해 커패시터 하부 전극의 구조를 입체화시키는 방법 등이 제안되고 있다.
그러나, 상기한 바와 같은 방법을 채용하더라도 기존의 유전체를 사용한다면 1G DRAM 이상의 메모리 소자에서는 소자 작동에 필요한 커패시턴스 값을 얻기 어렵다. 따라서, 이와 같은 문제를 해결하기 위하여 커패시터의 유전막으로서 (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT) 등과 같은 고유전율을 갖는 박막으로 대체하는 연구가 활발히 진행중에 있다.
종래 기술에서는, BST와 같은 고유전 물질을 DRAM에 적용하는 경우에, 커패시터를 제조하기 위하여 먼저 도핑된 폴리실리콘과 같은 도전성 플러그에 의하여 배리드 콘택(Buried Contact; 이하, 'BC'라 함)을 형성한 후 그 위에 전극 물질을 증착하여 하부 전극을 형성하고, 유전 물질을 증착하였다.
일반적으로, BST막과 같은 고유전막을 사용하는 커패시터에서는 전극 물질로서 백금족 원소 또는 그 산화물, 예를 들면 Pt, Ir, Ru, RuO2, IrO2등을 사용한다. 그 중에서도 특히 우수한 내산화성을 갖는 Pt는 실리콘과의 반응성이 크다. 따라서, Pt와 같은 백금족 원소 또는 그 산화물을 전극 물질로서 채용하는 경우에는, 상기 전극 물질이 BC를 구성하는 도핑된 폴리실리콘과 접할 때 BC와 하부 전극간에 상호 반응 및 상호 확산이 일어난다.
따라서, 종래 방법에 의하여 커패시터를 제조하는 경우에는, BC와 하부 전극간의 상호 반응 및 상호 확산을 방지하기 위하여 BC와 하부 전극 사이에 이들을 서로 격리시킬 수 있는 배리어막(barrier layer)을 형성하였다.
그러나, 상기 배리어막을 BC와 하부 전극 사이에 형성하면, 유전막 형성 공정시 배리어막의 측벽으로부터 그 내부로 산소가 확산되어 들어오는 문제가 있다. 따라서, 종래 기술에서는 배리어막의 측벽을 통한 산소 확산을 방지하기 위하여 배리어막의 측벽을 덮는 스페이서를 형성하기 위한 별도의 공정을 필요로 하였다. 그 결과, 커패시터 제조 공정이 복잡해지는 단점이 있었다.
또한, 종래 기술에서는 전극 물질로서 백금족 금속을 사용하여 하부 전극을 형성하기 위하여, 먼저 상기 백금족 금속으로 이루어지는 도전막을 형성한 후 이를 건식 식각 방법으로 패터닝하여 스토리지 노드를 형성하였다. 그러나, 백금족 금속으로 이루어지는 도전막은 건식 식각하기 매우 어렵다. 따라서, 300nm 이하의 스토리지 노드 폭을 가지는 메모리 소자, 특히 4Gbit DRAM 이상의 DRAM을 형성할 때에는 건식 식각에 의하여 하부 전극을 형성하는 데 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점들을 해결하고자 하는 것으로서, BC와 하부 전극 사이에 배리어막을 형성할 필요가 없는 스택 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 백금족 금속과 같은 도전막을 이용하여 하부 전극을 형성할 때 스토리지 노드 분리를 위하여 상기 도전막을 건식 식각할 필요가 없으며, BC와 하부 전극이 미스얼라인될 염려가 없는 스택 커패시터의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 스택 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 제2 실시예에 따른 스택 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 제3 실시예에 따른 스택 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 4의 (a)는 본 발명의 방법에 따라 Pt를 전기 도금하여 배리드 콘택 및 하부 전극을 형성한 후 얻어진 X-선 회절 패턴이고, (b)는 상기 하부 전극 위에 BST를 증착한 후 얻어진 X-선 회절 패턴이다.
도 5는 본 발명의 방법에 따라 제조된 커패시터의 누설 전류 특성을 평가한 그래프이다.
도 6은 본 발명의 방법에 따라 제조된 커패시터에서 인가 전압에 따른 등가산화막 두께(Toxeq) 및 유전손실계수의 변화를 나타낸 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 패드, 20: 층간절연막, 32: 배리어막, 34: 접착층, 40: 도전성 시드층, 50: 부도체 패턴, 70: 금속막, 72: BC, 74: 하부 전극, 80: 유전막, 90: 상부 전극
상기 목적들을 달성하기 위하여, 본 발명에 따른 스택 커패시터 형성 방법에서는 도전 영역이 노출된 반도체 기판을 준비한다. 상기 반도체 기판상에 상기 도전 영역을 노출시키는 배리드 콘택홀을 갖춘 층간절연막을 형성한다. 상기 배리드 콘택홀의 내벽 및 상기 층간절연막의 상면을 포함한 전면에 걸쳐서 연속적으로 연결되는 제1 도전성 시드층을 형성한다. 상기 배리드 콘택홀을 노출시키는 스토리지 노드 홀을 갖춘 부도체 패턴을 상기 층간절연막 상면의 제1 도전성 시드층 위에 형성한다. 전기 도금에 의하여 상기 배리드 콘택홀을 채우는 배리드 콘택 및 상기 스토리지 노드 홀을 채우는 하부 전극을 동시에 형성한다.
상기 제1 도전성 시드층은 백금족 금속, 백금족 금속 산화물, 도전성 페로브스카이트 물질, 도전성 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
바람직하게는, 상기 제1 도전성 시드층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Cu, Al, Ta, Mo, W, Au, Ag, WSix, TiSix, MoSix, CoSix, NoSix, TaSix, TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 부도체 패턴은 BPSG(boro-phospho-silicate glass), SOG(spin-on glass), PSG(phospho-silicate glass), 포토레지스트, SiOx, SiNx, SiONx, TiOx, AlOx및 AlNx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
전기 도금에 의하여 배리드 콘택 및 하부 전극을 형성한 후, 상기 부도체 패턴을 제거하여 상기 층간절연막 상면의 제1 도전성 시드층을 노출시킨다. 상기 제1 도전성 시드층의 노출된 부분을 제거하여 상기 층간절연막의 상면을 노출시킨다. 그 후, 상기 하부 전극 위에 유전막을 형성한다. 상기 유전막 위에 상부 전극을 형성한다.
상기 유전막은 Ta2O5, Al2O3, AlN, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3(PLZT) 및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 상부 전극은 CVD 방법, 스퍼터링 방법 또는 MOD(Metal-Organic Deposition) 방법에 의하여 형성된다.
상기 상부 전극을 형성하기 위한 다른 방법으로서, 상기 유전막 위에 제2 도전성 시드층을 형성한 후, 전기 도금에 의하여 상기 제2 도전성 시드층 위에 전극층을 형성하는 단계를 포함할 수 있다.
상기 제2 도전성 시드층은 백금족 금속, 백금족 금속 산화물 및 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
또한, 상기 목적들을 달성하기 위하여, 본 발명에 따른 스택 커패시터 제조 방법에서는 도전 영역을 노출시키는 배리드 콘택홀이 형성된 반도체 기판을 준비한다. 상기 배리드 콘택홀의 내벽 및 상기 반도체 기판 전면에 접착층을 형성한다. 상기 접착층 위에 도전성 시드층을 형성한다. 상기 배리드 콘택홀이 형성된 영역에서만 상기 도전성 시드층을 노출시키는 스토리지 노드 홀이 형성된 부도체 패턴으로 상기 시드층의 일부를 덮는다. 전기 도금에 의하여 상기 배리드 콘택홀을 채우는 배리드 콘택 및 상기 스토리지 노드 홀을 채우는 하부 전극을 동시에 형성한다.
상기 도전 영역은 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, WSix, NiSix, TiSix, MoSix, TaSix및 CoSix로 이루어지는 군에서 선택되는 어느 하나로 이루어지는 배리어막으로 구성된다.
상기 접착층은 금속 질화물 및 금속 실리사이드로 이루어지는 군에서 선택되는 어느 하나로 형성된다.
본 발명에 의하면, 백금족 금속과 같은 도전막을 이용하여 하부 전극을 형성할 때 스토리지 노드 분리를 위하여 상기 도전막을 건식 식각할 필요가 없으며, BC와 하부 전극 사이에 미스얼라인이 발생될 염려가 없다. 또한, BC와 하부 전극 사이에 별도의 배리어막을 형성할 필요가 없으므로 공정이 단순하다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 스택 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에서 도핑된 폴리실리콘으로 이루어지는 패드(pad)(12)에 연결되는 커패시터를 형성하기 위하여, 먼저 상기 패드(12)의 상면을 노출시키는 배리드 콘택홀(buried contact hole; 이하, 'BC 홀'이라 함)(BCH)이 형성된 층간 절연막(20)을 상기 반도체 기판(10) 위에 형성한다.
상기 층간 절연막(20)은 2,000 ∼ 3,000Å 또는 그 이상의 두께로 형성하는 것이 가능하다. 상기 BC 홀(BCH)은 예를 들면 120nm의 폭으로 형성할 수 있으며, 상기 BC 홀(BCH)의 아스펙트 비(aspect ratio)를 2:1 이상으로 크게 할 수 있다.
상기 패드(12)는 후속 공정에서 형성될 배리드 콘택을 상기 반도체 기판(10)의 활성 영역에 전기적으로 연결시키기 위하여 형성된 것이다. 상기 패드(12)는 도핑된 폴리실리콘, 도전성 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 조합으로 형성될 수 있다.
본 실시예에서 상기 패드(12)는 생략 가능하다. 상기 배리드 콘택홀을 상기 패드(12)에 연결시키지 않고 상기 반도체 기판(10)의 활성 영역에 직접 연결시킬 수도 있다.
도 1b를 참조하면, 상기 BC 홀(BCH)에 의하여 노출되는 상기 패드(12) 위에 배리어막(32)을 약 200 ∼ 400Å의 두께로 형성한다.
더욱 상세히 설명하면, CVD(Chemical Vapor Deposition) 방법을 이용하여 상기 BC 홀(BCH)의 내부 및 상기 층간절연막(20) 위에 TiN을 증착한 후 이를 다시 에치백하여 상기 BC 홀(BCH)의 내부에만 TiN이 남도록 하여 상기 배리어막(32)을 형성한다.
상기 배리어막(32)은 상기 패드(12)와 후속 공정에서 형성되는 BC 사이의 상호 반응 및 상호 확산을 방지하기 위하여 형성하는 것으로서, 상기 배리어막(32)은 경우에 따라서 생략 가능하다.
상기 배리어막(32)은 예를 들면 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물, 또는 WSix, TiSix, MoSix, TaSix, NiSix, CoSix와 같은 금속 실리사이드로 형성될 수 있다.
도 1c를 참조하면, CVD 방법에 의하여 상기 BC 홀(BCH)의 내벽 및 상기 층간절연막(20)의 노출된 표면을 덮는 접착층(34)을 약 50 ∼ 100Å의 두께로 형성한다.
상기 접착층(34)은 상기 층간절연막(10)과 상기 BC 홀(BCH) 내에 채워지는 금속막간의 접착력을 향상시키는 역할 뿐 만 아니라 상호 확산을 방지하는 역할도 한다. 상기 접착층(34)은 경우에 따라 생략 가능하다.
상기 접착층(34)은 예를 들면 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물, 또는 WSix, TiSix, MoSix, TaSix, CoSix와 같은 금속 실리사이드로 형성될 수 있다.
도 1d를 참조하면, 상기 접착층(34)이 형성된 결과물 전면에 걸쳐서 연속적으로 연결되는 도전성 시드층(40)을 약 10nm의 두께로 형성한다.
상기 도전성 시드층(40)은 내산화성이 우수한 도전 물질, 예를 들면 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3과 같은 도전성 페로브스카이트 물질; Cu, Al, Ta, Mo, W, Au, Ag와 같은 도전성 금속; WSix, TiSix, MoSix, TaSix와 같은 금속 실리사이드; 및 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
상기 도전성 시드층(40)으로서 Ru막을 형성할 때, DC 스퍼터링 장비를 사용하여 DC 파워가 1,000W, Ar 가스의 유량이 20sccm, 웨이퍼의 온도가 200℃인 조건하에서 Ru막을 약 10nm의 두께로 증착한다.
도 1e를 참조하면, 상기 도전성 시드층(40)이 형성된 결과물에서 상기 BC 홀(BCH)이 형성된 영역을 제외한 영역에만 선택적으로 부도체 패턴(50)을 형성함으로서, 상기 BC 홀(BCH)과 연통되는 스토리지 노드홀(SNH)을 한정한다.
보다 상세히 설명하면, 상기 도전성 시드층(40)이 형성된 결과물 전면에 CVD 방법에 의하여 부도체층을 형성한다. 상기 부도체층은 형성하고자 하는 하부 전극의 두께에 따라서 원하는 대로 형성할 수 있다. 예를 들면, 상기 부도체층은 약 500nm의 두께로 형성한다.
상기 부도체층은 예를 들면 BPSG(boro-phospho-silicate glass), SOG(spin-on glass), PSG(phospho-silicate glass), 포토레지스트, SiOx, SiNx, SiONx, TiOx, AlOx및 AlNx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
이어서, 상기 부도체층에 대하여 통상적인 포토리소그래피 공정을 진행한 후, RIE(Reactive Ion Etching) 방법에 의하여 상기 BC 홀(BCH) 영역 위에 형성된 부도체층만을 선택적으로 제거하여, 상기 BC 홀(BCH)과 연통되고 상기 BC 홀(BCH)을 완전히 노출시키는 스토리지 노드 홀(SNH)을 갖춘 부도체 패턴(50)을 형성한다. 상기 부도체 패턴(50)은 상기 층간절연막(20) 상면에 형성된 도전성 시드층(40)을 완전히 덮게 된다.
상기 방법에 의하여 형성된 상기 부도체 패턴(50)은 강산성 및 고온의 도금액 내에서 용해되지 않으며 잘 무너지지 않는 장점이 있다.
도 1f를 참조하면, 파워 소스(power source)(62)의 음극에는 와이어(68)를 통하여 상기 도전성 시드층(40)을 연결하고 양극에는 와이어(66)를 통하여 전극(64), 예를 들면 Pt 전극을 연결한 상태로 상기 결과물을 아질산 암모늄 백금(ammonium platinum nitrite; Pt(NH3)2(NO2)2) 도금액(plating solution)에 담가서 전기 도금을 행한다. 그 결과, 상기 부도체 패턴(50)의 스토리지 노드 홀(SNH)을 통하여 노출되는 도전성 시드층(40) 위에만 백금막이 균일하게 형성되고, 상기 부도체 패턴(50) 위에는 백금막이 형성되지 않는다.
상기 BC 홀(BCH) 및 스토리지 노드 홀(SNH)을 완전히 채우는 금속막(70)이 형성될 때까지 상기 전기 도금 공정을 진행 하여, 상기 BC 홀(BCH)을 채우는 BC(72)와 상기 스토리지 노드 홀(SNH)을 채우는 하부 전극(74)을 동시에 형성한다.
이 때, 전기 도금 조건으로서 도금 욕조(浴槽)(plating bathtub)의 온도는 80℃, 도금액의 농도는 10g/l, 도금액의 pH는 1.0, 도금액 내의 전도염 황산의 농도는 1g/l, 전류 밀도는 1A/dm2으로 한다. 150초 동안 전기 도금을 행하면 약 250nm의 두께를 가지는 백금막으로 이루어지는 상기 금속막(70)을 얻을 수 있다.
도금액으로서 상기한 아질산 암모늄 백금 대신 다른 금속염을 포함하는 도금액을 사용하면 상기 BC 홀(BCH) 및 스토리지 노드 홀(SNH) 내에 해당 금속을 채울 수 있다. 예를 들면, 상기 도금액으로서 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화백금산(chloroplatinic acid; H2PtCl6)을 사용할 수도 있다.
상기 도금액으로는 백금족 금속인 Pt, Ir, Ru, Rh, Os, Pd, Au 및 Ag로 이루어지는 군에서 선택되는 하나 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용할 수 있다. 상기 전극(64)은 Pt, Ir, Ru, Rh, Os, Pd, Au 및 Ag로 이루어지는 군에서 선택되는 하나의 금속으로 이루어진다.
도 1g를 참조하면, 습식 식각 방법에 의하여 상기 부도체 패턴(50)만을 선택적으로 제거한다. 상기 부도체 패턴(50)이 SiO2로 이루어진 경우에는 불산(HF)을 이용한 습식 스트립 방법으로 상기 부도체 패턴(50)만을 효과적으로 제거할 수 있다.
상기 부도체 패턴(50)의 제거 후 노출된 도전성 시드층(40) 및 그 하부의 접착층(34)을 RIE 방법에 의하여 제거하여 시드층 패턴(40a) 및 접착층 패턴(34a)을 형성함으로써 각 스토리지 노드를 전기적으로 격리시킨다. 이로써, 상기 BC(72)에 연속하여 그와 일체로 셀프얼라인된 하부 전극(74)이 얻어진다.
상기한 바와 같이, 상기 BC(72)와 하부 전극(74)은 셀프 얼라인 방식으로 동시에 형성되므로, 상기 BC(72)와 하부 전극(74) 사이에 미스얼라인이 발생될 염려가 없다.
그리고, 상기 BC(72)와 하부 전극(74)이 동일한 물질로 동시에 형성되므로, 상기 BC(72)와 하부 전극(74) 사이에 별도의 배리어막을 형성해야 하는 종래 기술에 비하여 공정이 단순해지는 효과가 있다. 또한, 종래 기술에서와 같이 후속의 유전막 형성 공정시 배리어막으로 산소가 확산되는 문제는 발생하지 않는다.
설령 후속의 유전막 형성 공정시 노출된 상기 접착층 패턴(34a)의 측벽으로부터 산소가 확산된다고 하더라도, 산소의 확산 경로가 상기 BC 홀(BCH)의 깊이에 해당하는 거리만큼 길어지는 효과가 있으므로, 산소 확산에 의하여 소자에 악영향을 미칠 우려는 없다.
도 1h를 참조하면, 상기 BC(72)와 일체로 형성된 하부 전극(74)이 형성된 결과물상에 CVD 방법 또는 스퍼터링 방법에 의하여 유전 물질을 증착하여 유전막(80)을 약 20nm의 두께로 형성한 후, 그 위에 CVD 방법 또는 스퍼터링 방법에 의하여 도전 물질을 증착하여 상부 전극(90)을 약 50nm의 두께로 형성함으로써 본 발명에 따른 스택 커패시터를 완성한다.
상기 유전막(80)은 Ta2O5, Al2O3, AlN, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3(PLZT) 및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 상부 전극(90)은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3과 같은 도전성 페로브스카이트 물질; Cu, Al, Ta, Mo, W, Au, Ag와 같은 도전성 금속; WSix, TiSix, MoSix, TaSix와 같은 금속 실리사이드; 및 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
또한, MOD(Metal-Organic Deposition) 방법을 이용하여 Pt 박막을 약 50nm의 두께로 형성하여 상기 상부 전극(90)을 형성할 수도 있다. 이 때에는, 스핀 코팅 방법을 이용하여 스핀 회수 및 Pt MOD 용액(10%의 Pt-아세틸아세토네이트와 90%의 에탄올의 혼합물)의 농도를 조절하여 형성되는 Pt 박막의 두께 및 밀도를 조절할 수 있다.
제1 실시예에서는 상부 전극을 형성하기 위하여 증착 방법을 사용하였으나, 본 발명은 이에 한정되지 않는다. 본 발명에 따르면, BC 및 하부 전극을 형성할 때와 같이 상부 전극을 전기 도금 방법에 의하여 형성할 수도 있다. 이 방법에 대하여 다음에 상세히 설명한다.
도 2는 본 발명의 제2 실시예에 따른 스택 커패시터의 제조 방법을 설명하기 위한 단면도이다.
제2 실시예에서는 상부 전극(190)을 전기 도금 방법에 의하여 형성한다.
보다 상세히 설명하면, 도 1a 내지 도 1g를 참조하여 설명한 방법과 같은 방법으로 반도체 기판(100)상에 금속층(170)을 형성하여 BC(172)와 하부 전극(174)을 동시에 셀프 얼라인 방식으로 형성한 후, 도 1h를 참조하여 설명한 방법과 같은 방법으로 유전막(180)을 형성한다.
그 후, 상기 유전막(180) 위에 CVD 방법 또는 스퍼터링 방법에 의하여 도전성 시드층(140)을 약 10nm의 두께로 형성한다.
상기 도전성 시드층(140)은 예를 들면 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3과 같은 도전성 페로브스카이트 물질; 및 Cu, Al, Ta, Mo, W, Au, Ag와 같은 도전성 금속으로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
이어서, 파워 소스(162)의 음극에는 와이어(168)를 통하여 상기 도전성 시드층(140)을 연결하고 양극에는 와이어(166)를 통하여 전극(164)을 연결한 상태에서, 도 1d를 참조하여 설명한 전기 도금 방법과 같은 방법으로 상기 도전성 시드층(140) 위에 상부 전극(190)을 약 50nm의 두께로 형성한다.
이 때, Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Cu, Mo, Co, Ni, Zn, Cr 및 Fe로 이루어지는 군에서 선택되는 하나 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용할 수 있다. 상기 전극(164)은 Pt, Ir, Ru, Rh, Os, Pd, Au, Ag, Cu, Mo, Co, Ni, Zn, Cr 및 Fe로 이루어지는 군에서 선택되는 하나의 금속으로 이루어진다.
도 2를 참조하여 설명한 제2 실시예에서와 같이 상부 전극을 전기 도금 방법에 의하여 형성하면, 도금에 의하여 형성되는 막의 스텝 커버리지가 매우 우수하여 웨이퍼상의 전면에 형성되는 상부 전극을 용이하게 형성할 수 있다. 또한, 도금 두께를 증가시키면 각 스토리지 노드 사이의 공간이 완전히 매워지고, 상부 전극의 평탄화가 가능하게 된다.
도 3a 내지 도 3e는 본 발명의 제3 실시예에 따른 스택 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
제3 실시예에서는 커패시터를 형성하기 전에, 반도체 기판(200)상에 형성되는 패드(210)를 통상의 패드 형성에 사용되는 물질로 이루어지는 도전층 패턴(212) 위에 배리어 패턴(232)이 적층된 구조로 형성한다. 이 경우에는 후속 공정에서 BC 홀 내에 배리어막을 별도로 형성할 필요가 없다.
상기 배리어 패턴(232)은 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN과 같은 금속 질화물, 또는 WSix, TiSix, MoSix, TaSix, NiSix, CoSix와 같은 금속 실리사이드로 형성될 수 있다.
보다 상세히 설명하면, 반도체 기판(200)상에 도핑된 폴리실리콘, 도전성 금속, 금속 실리사이드 또는 금속 질화물로 이루어지는 도전층을 형성한 후, 상기 도전층 위에 배리어막을 형성한다. 상기 베리어막은 제1 실시예에서 배리어막(32) 형성에 사용될 수 있는 물질중 어느 하나에 의하여 형성된다.
그 후, 상기 배리어막 및 도전층을 동시에 패터닝하여 도 3a에 도시된 바와 같이 도전층 패턴(212) 및 배리어 패턴(232)이 차례로 적층된 패드(210)를 형성한다.
도 3b를 참조하면, 상기 패드(210)를 구성하는 배리어 패턴(232)의 상면을 노출시키는 BC 홀(BCH')이 형성된 층간 절연막(220)을 형성한다. 상기 층간절연막(220)은 도 1a의 층간절연막(20) 형성 방법과 동일한 방법으로 형성한다.
도 3c를 참조하면, 도 1c의 접착층(34) 형성 방법과 동일한 방법으로 상기 BC 홀(BCH')의 내벽 및 상기 층간절연막(220)의 노출된 표면을 덮는 접착층(234)을 형성한다.
그 후, 도 1d의 도전성 시드층(40) 형성 방법과 동일한 방법으로 상기 접착층(234) 위에 도전성 시드층(240)을 형성한 후, 도 1e의 부도체 패턴(50) 형성 방법과 동일한 방법으로 상기 BC 홀(BCH')과 연통되는 스토리지 노드 홀(SNH')을 갖춘 부도체 패턴(250)을 형성한다.
도 3d를 참조하면, 도 1f를 참조하여 설명한 방법과 동일한 방법에 의하여, 파워 소스(262)의 음극에는 와이어(268)를 통하여 상기 도전성 시드층(240)을 연결하고, 양극에는 와이어(266)를 통하여 전극(264)을 연결한 상태로 전기 도금을 행하여, 상기 BC 홀(BCH')을 채우는 BC(272)와 상기 스토리지 노드 홀(SNH')을 채우는 하부 전극(74)을 동시에 형성한다.
도 3e를 참조하면, 도 1g에서와 동일한 방법으로 상기 부도체 패턴(250)을 제거한 후, 노출된 도전성 시드층(240) 및 그 하부의 접착층(234)을 제거하여 시드층 패턴(240a) 및 접착층 패턴(234a)을 형성함으로써 각 스토리지 노드를 전기적으로 격리시킨다. 이로써, 상기 BC(272)에 연속하여 그와 일체로 셀프얼라인된 하부 전극(274)이 얻어진다.
그 후, 도 1h의 방법 또는 도 2의 방법에 의하여 유전막 및 상부 전극을 형성하여 본 발명의 제3 실시예에 따른 스택 커패시터를 완성한다.
도 4는 본 발명에 따라서 전기 도금 방법에 의해 BC와 셀프얼라인으로 형성된 하부 전극의 결정 구조를 평가하기 위한 X-선 회절 패턴이다.
구체적으로, 도 4의 (a)는 본 발명의 방법에 따라 Pt를 전기 도금하여 BC 및 하부 전극을 형성한 후 얻어진 Pt 하부 전극에서의 X-선 회절 패턴이고, (b)는 500℃에서 스퍼터링 방법에 의하여 상기 Pt 하부 전극 위에 BST를 40nm 두께로 증착한 후 얻어진 X-선 회절 패턴이다.
(a)의 결과에서, 본 발명에 따라 전기 도금 방법으로 형성된 Pt 하부 전극의 결정 방위는 통상적인 스퍼터링 방법에 의하여 형성된 Pt막에서 얻어지는 결정 방위와 마찬가지로 (111) 방위가 우선하는 것을 알 수 있다.
또한, (b)의 결과에서, 본 발명에 따라 전기 도금 방법으로 형성된 Pt 하부 전극 위에 스퍼터링 방법에 의하여 BST막을 형성한 후에도 Pt 하부 전극의 결정성이 그대로 유지되면서 (111) 방위가 우선하는 것을 알 수 있다.
도 5는 본 발명의 방법에 따라 제조된 커패시터의 누설 전류 특성을 평가한 그래프이다.
구체적으로, 본 발명에 따라 전기 도금 방법으로 Pt 하부 전극을 형성하고, 스퍼터링 방법으로 BST 유전막을 형성하여 얻어진 커패시터를 질소 분위기하에서 650℃로 어닐링하였다.
이와 같이 어닐링된 커패시터에 대하여 인가 전압에 따른 누설 전류 밀도를 측정한 결과, 도 5에서 알 수 있는 바와 같이 ±1.5V에서 200nA/cm2이하의 누설 전류 밀도가 얻어졌다. 이로부터, 본 발명에 따라 전기 도금방법에 의하여 형성된 Pt 하부 전극은 BST를 유전막으로 채용하는 커패시터를 형성하기에 적합한 것을 알 수 있다.
도 6은 본 발명에 따라 전기 도금 방법으로 형성된 Pt 하부 전극을 이용하는 커패시터에서, 스퍼터링 방법에 의하여 40nm 두께로 증착된 BST막을 유전막으로 채용하는 경우에 인가 전압에 따른 등가산화막 두께(Toxeq) 및 유전손실계수의 변화를 나타낸 그래프이다.
도 6에 나타낸 바와 같이, 40nm 두께의 BST막의 Toxeq 및 유전손실계수는 0V에서 각각 0.70nm 및 0.0080이었다.
따라서, 본 발명에 따라 전기 도금 방법으로 형성된 Pt 하부 전극은 BST를 유전막으로 채용하는 커패시터를 형성하기에 적합한 것을 알 수 있다.
상기한 바와 같이, 본 발명에 의하면 전기 도금 방법에 의하여 상기 BC 및 하부 전극을 동시에 형성함으로써 BC에 일체로 셀프얼라인된 하부 전극을 형성할 수 있다. 따라서, 백금족 금속과 같은 도전막을 이용하여 하부 전극을 형성할 때 스토리지 노드 분리를 위하여 상기 도전막을 건식 식각할 필요가 없으며, BC와 하부 전극 사이에 미스얼라인이 발생될 염려가 없다.
그리고, BC와 하부 전극이 동일한 물질로 동시에 형성되므로, BC와 하부 전극 사이에 별도의 배리어막을 형성해야 하는 종래 기술에 비하여 공정이 단순해지는 효과가 있으며, 종래 기술에서와 같이 후속의 유전막 형성 공정시 배리어막으로 산소가 확산되는 문제는 발생하지 않는다. BST와 같은 고유전막 형성시 접착층을 통하여 산소가 확산된다 하더라도 산소 확산 경로가 충분히 길기 때문에 소자 동작에 미치는 영향은 거의 없다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (30)

  1. (a) 도전 영역이 노출된 반도체 기판을 준비하는 단계와,
    (b) 상기 반도체 기판상에 상기 도전 영역을 노출시키는 배리드 콘택홀을 갖춘 층간절연막을 형성하는 단계와,
    (c) 상기 배리드 콘택홀의 내벽 및 상기 층간절연막의 상면을 포함한 전면에 걸쳐서 연속적으로 연결되는 제1 도전성 시드층을 형성하는 단계와,
    (d) 상기 배리드 콘택홀을 노출시키는 스토리지 노드 홀을 갖춘 부도체 패턴을 상기 층간절연막 상면의 제1 도전성 시드층 위에 형성하는 단계와,
    (e) 전기 도금에 의하여 상기 배리드 콘택홀을 채우는 배리드 콘택 및 상기 스토리지 노드 홀을 채우는 하부 전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  2. 제1항에 있어서, 상기 단계 (c)에서 상기 제1 도전성 시드층은 백금족 금속, 백금족 금속 산화물, 도전성 페로브스카이트 물질, 도전성 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  3. 제2항에 있어서, 상기 제1 도전성 시드층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Cu, Al, Ta, Mo, W, Au, Ag, WSix, TiSix, MoSix, CoSix, NiSix, TaSix, TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  4. 제1항에 있어서, 상기 단계 (d)에서 상기 부도체 패턴은 BPSG(boro-phospho-silicate glass), SOG(spin-on glass), PSG(phospho-silicate glass), 포토레지스트, SiOx, SiNx, SiONx, TiOx, AlOx및 AlNx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  5. 제1항에 있어서, 상기 단계 (e)에서 도금액으로서 아질산 암모늄 백금(ammonium platinum nitrite; Pt(NH3)2(NO2)2), 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화백금산(chloroplatinic acid; H2PtCl6)을 사용하여 전기 도금을 행하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  6. 제1항에 있어서, 상기 단계 (e)에서 Pt, Ir, Ru, Rh, Os, Pd, Au 및 Ag로 이루어진 군에서 선택되는 하나 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용하여 전기 도금을 행하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  7. 제1항에 있어서, 상기 단계 (e) 후에
    (f) 상기 부도체 패턴을 제거하여 상기 층간절연막 상면의 제1 도전성 시드층을 노출시키는 단계와,
    (g) 상기 제1 도전성 시드층의 노출된 부분을 제거하여 상기 층간절연막의 상면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  8. 제7항에 있어서, 상기 단계 (g)에서 상기 제1 도전성 시드층의 노출된 부분은 건식 식각 방법에 의하여 제거되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  9. 제7항에 있어서, 상기 단계 (g) 후에,
    (h) 상기 하부 전극 위에 유전막을 형성하는 단계와,
    (i) 상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  10. 제9항에 있어서, 상기 단계 (h)에서 상기 유전막은 Al2O3, AlN, Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3(PLZT) 및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  11. 제9항에 있어서, 상기 단계 (i)에서, 상기 상부 전극은 CVD 방법, 스퍼터링 방법 또는 MOD(Metal-Organic Deposition) 방법에 의하여 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  12. 제11항에 있어서, 상기 상부 전극은 백금족 금속, 백금족 금속 산화물, 도전성 페로브스카이트 물질, 도전성 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  13. 제9항에 있어서, 상기 단계 (i)에서, 상기 상부 전극을 형성하는 단계는,
    (i-1) 상기 유전막 위에 제2 도전성 시드층을 형성하는 단계와,
    (i-2) 전기 도금에 의하여 상기 제2 도전성 시드층 위에 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  14. 제13항에 있어서, 상기 제2 도전성 시드층은 백금족 금속, 백금족 금속 산화물 및 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  15. 제14항에 있어서, 상기 제2 도전성 시드층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3및 (La,Sr)CoO3로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  16. 제13항에 있어서, 상기 단계 (i-2)에서는 도금액으로서 아질산 암모늄 백금(ammonium platinum nitrite; Pt(NH3)2(NO2)2), 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화백금산(chloroplatinic acid; H2PtCl6)을 사용하여 전기 도금을 행하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  17. 제13항에 있어서, 상기 단계 (i-2)에서는 Pt, Ir, Ru, Rh, Os, Pd, Au 및 Ag로 이루어지는 군에서 선택되는 하나 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용하여 전기 도금을 행하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  18. 제1항에 있어서, 상기 단계 (a)에서 상기 도전 영역은 상기 배리드 콘택을 상기 반도체 기판의 활성 영역에 전기적으로 연결시키기 위한 패드인 것을 특징으로 하는 스택 커패시터의 제조 방법.
  19. 제18항에 있어서, 상기 패드는 도핑된 폴리실리콘, 도전성 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  20. 제1항에 있어서, 상기 단계 (b)의 층간절연막 형성 후 상기 단계 (c)의 제1 도전성 시드층 형성 전에,
    상기 배리드 콘택홀의 저면에 배리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  21. 제20항에 있어서, 상기 배리어막은 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, WSix, TiSix, MoSix, TaSix, NiSix및 CoSix로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 스택 커패시터의 제조 방법.
  22. (a) 도전 영역을 노출시키는 배리드 콘택홀이 형성된 반도체 기판을 준비하는 단계와,
    (b) 상기 배리드 콘택홀의 내벽 및 상기 반도체 기판 전면에 접착층을 형성하는 단계와,
    (c) 상기 접착층 위에 도전성 시드층을 형성하는 단계와,
    (d) 상기 배리드 콘택홀이 형성된 영역에서만 상기 도전성 시드층을 노출시키는 스토리지 노드 홀이 형성된 부도체 패턴으로 상기 시드층의 일부를 덮는 단계와,
    (e) 전기 도금에 의하여 상기 배리드 콘택홀을 채우는 배리드 콘택 및 상기 스토리지 노드 홀을 채우는 하부 전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  23. 제22항에 있어서, 상기 단계 (a)에서 상기 도전 영역은 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, WSix, NiSix, TiSix, MoSix, TaSix및 CoSix로 이루어지는 군에서 선택되는 어느 하나로 이루어지는 배리어막으로 구성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  24. 제22항에 있어서, 상기 단계 (b)에서 상기 접착층은 금속 질화물 및 금속 실리사이드로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  25. 제22항에 있어서, 상기 단계 (c)에서 상기 도전성 시드층은 백금족 금속, 백금족 금속 산화물, 도전성 페로브스카이트 물질, 도전성 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  26. 제25항에 있어서, 상기 도전성 시드층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Cu, Al, Ta, Mo, W, Au, Ag, WSix, TiSix, MoSix, TaSix, NiSix, CoSix, TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  27. 제22항에 있어서, 상기 단계 (e)에서 도금액으로서 아질산 암모늄 백금(ammonium platinum nitrite; Pt(NH3)2(NO2)2), 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화백금산(chloroplatinic acid; H2PtCl6)을 사용하여 전기 도금을 행하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  28. 제22항에 있어서, 상기 단계 (e)에서 Pt, Ir, Ru, Rh, Os, Pd, Au 및 Ag로 이루어진 군에서 선택되는 하나 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용하여 전기 도금을 행하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  29. 제22항에 있어서, 상기 단계 (e) 후에
    (f) 상기 부도체 패턴을 제거하여 상기 도전성 시드층의 일부를 노출시키는 단계와,
    (g) 상기 도전성 시드층의 노출된 부분 및 그 하부에 있는 접착층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 스택 커패시터의 제조 방법.
  30. 제29항에 있어서, 상기 단계 (g)는 건식 식각 방법에 의하여 행해지는 것을 특징으로 하는 스택 커패시터의 제조 방법.
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