JP3596846B2

JP3596846B2 - プラズマディスプレイパネルの駆動方法

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Publication number: JP3596846B2
Application number: JP15626798A
Authority: JP
Inventors: 雅博鈴木; 勉徳永
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1997-07-22
Filing date: 1998-06-04
Publication date: 2004-12-02
Anticipated expiration: 2018-06-04
Also published as: JPH1195721A; US6262699B1

Description

【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
ＰＤＰは、周知の如く、薄型の平面表示装置として種々の研究がなされており、その１つにマトリクス表示方式のＰＤＰが知られている。
かかるマトリクス表示方式のＰＤＰを階調表示させる方法の一つとして、１フィールド分の表示期間を、Ｎビットの画素データの各ビット桁の重み付けに対応した時間だけ点灯するＮ個のサブフィールドに分割して表示するいわゆるサブフィールド法が知られている。
【０００３】
このサブフィールド法では、上記の如き各サブフィールドにおいて、全放電セルを一旦初期化する一斉リセットと、画像データに基づくアドレス走査（データ書込）を行うことにより点灯放電セル及び消灯放電セルを設定するアドレス書込と、維持パルスの印加により上記点灯放電セル及び消灯放電セル各々での放電状態を維持させる維持放電とを実施する。
【０００４】
この際、かかるＰＤＰにおいてライン数を増やしたり、表示の階調数を増やして高精細化を実現する為には、上記アドレス書込みのサイクルを短くしなければならない。
例えば、６４０×４８０ドットのＶＧＡ解像度の画像表示を行う場合、そのスキャンレートは４〜５［μＳＥＣ］あれば十分であるが、１０２４×７６８ドットのＸＧＡ解像度の画像表示を行う為には、より高速な書込み、例えば２［μＳＥＣ］程度の書込み期間が要求される。
【０００５】
図１は、かかる高速アドレス書込を実施すべく為されたプラズマディスプレイ装置の構成を示す図である。
図１に示されるＰＤＰ１０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第４行）に対応した行電極対を為す行電極Ｙ_１〜Ｙ_４及び行電極Ｘ_１〜Ｘ_４が形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第４列）に対応した列電極を為す列電極Ｄ_１〜Ｄ_４が形成されている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交叉部に１つの放電セルが形成される。
【０００６】
アドレスドライバ２０は、ＰＤＰ１０の１画面分の画素データを１行分毎に、これら画素データに対応した画素データパルスに変換しこれを図２に示されるが如く、
第１行目に対応した画素データパルス群ＤＰ_１
第３行目に対応した画素データパルス群ＤＰ_３
第２行目に対応した画素データパルス群ＤＰ_２
第４行目に対応した画素データパルス群ＤＰ_４
なる順でアドレス電極Ｄ_１〜Ｄ_４各々に印加して行く。
【０００７】
ここで、Ｘ行電極ドライバ３０は、先ず、図２に示されるが如きリセットパルスＲＰ_Ｘを行電極Ｘ_１〜Ｘ_４に印加する。
Ｙ行電極ドライバ４０Ａは、ＰＤＰ１０の１画面の上半分の行電極Ｙのブロック、すなわち、行電極Ｙ_１及びＹ_２に対して以下に説明するが如き各種駆動パルスを印加するものである。一方、Ｙ行電極ドライバ４０Ｂは、ＰＤＰ１０の１画面の下半分の行電極Ｙのブロック、すなわち、行電極Ｙ_３及びＹ_４に対して以下に説明するが如き各種駆動パルスを印加するものである。
【０００８】
図２において、Ｙ行電極ドライバ４０Ａは、リセットパルスＲＰ_Ｘの印加と同時に、図２に示されるが如きリセットパルスＲＰ_Ｙを行電極Ｙ_１及びＹ_２に印加する。又、上記リセットパルスＲＰ_Ｘの印加と同時に、Ｙ行電極ドライバ４０Ｂは、図２に示されるが如きリセットパルスＲＰ_Ｙを行電極Ｙ_３及びＹ_４に夫々印加する（リセット行程）。
【０００９】
かかるリセットパルスの印加によりＰＤＰ１０の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
次に、Ｙ行電極ドライバ４０Ａは、図２に示されるが如き正電圧のプライミングパルスを行電極Ｙ_１に印加した直後に、負電圧の走査パルスＳＰをかかる行電極Ｙ_１に印加する。ここで、Ｙ行電極ドライバ４０Ｂは、図２に示されるが如きタイミングにて正電圧のプライミングパルスを行電極Ｙ_３に印加し、その直後に負電圧の走査パルスＳＰをかかる行電極Ｙ_３に印加する。更に、Ｙ行電極ドライバ４０Ａは、図２に示されるが如きタイミングにて正電圧のプライミングパルスを行電極Ｙ_２に印加し、その直後に負電圧の走査パルスＳＰをかかる行電極Ｙ_２に印加する。
更に、Ｙ行電極ドライバ４０Ｂは、図２に示されるが如きタイミングにて正電圧のプライミングパルスを行電極Ｙ_４に印加し、その直後に負電圧の走査パルスＳＰをかかる行電極Ｙ_４に印加する（アドレス行程）。
【００１０】
この際、走査パルスＳＰが印加された行電極に存在する放電セルの内で、高電圧の画素データパルスＤＰが印加された放電セルでは放電が生じてその壁電荷の大半が失われる。一方、低電圧の画素データパルスＤＰが印加された放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。すなわち、列電極に印加された画素データパルスＤＰに応じて、各放電セル内に壁電荷が残留するか否かが決定するといういわゆる画素データの書込が為されるのである。
【００１１】
尚、走査パルスを印加する直前にプライミングパルスＰＰを印加しておくことにより、上記リセット行程にて得られ、時間経過と共に減少してしまった上記荷電粒子がＰＤＰ１０の放電空間内に再形成される。
よって、第１行〜第４行のいずれにおいても、かかる荷電粒子が存在するという同一条件下にて上記走査パルスＳＰの印加による画素データの書き込みが為されることになる。
【００１２】
次に、Ｘ行電極ドライバ３０は、正電圧の維持パルスＩＰ_Ｘを連続して行電極Ｘ_１〜Ｘ_４各々に印加する。Ｙ行電極ドライバ４０Ａ及び４０Ｂは、かかる維持パルスＩＰ_Ｘの印加タイミングとは、ずれたタイミングにて正電圧の維持パルスＩＰ_Ｙを連続して行電極Ｙ_１〜Ｙ_４各々に印加する（維持放電行程）。
かかる維持パルスＩＰ_Ｘ及びＩＰ_Ｙが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている放電セルが放電発光を繰り返しその発光状態を維持する。
【００１３】
以上の如く、かかる駆動方法においては、プライミングパルスＰＰの印加時期と、他の行電極に対する走査パルスＳＰの印加時期とを重ねることにより、アドレス書込サイクルの短縮化を計っているのである。
例えば、第１行目の行電極Ｙ_１に対して書込み走査（アドレス）を行う場合、この行電極Ｙ_１に印加される負極性の走査パルスＳＰと、列電極Ｄ_１〜Ｄ_４に印加される正極性の画素データパルスＤＰ_１と、第２の行電極群（行電極Ｙ_３及びＹ_４）の内の第３行目の行電極Ｙ_３に印加される正極性のプライミングパルスＰＰとを時間的に重なるタイミングにて印加しているのである。
【００１４】
ところが、このように画素データパルスＤＰ_１とプライミングパルスＰＰとが時間的に重なると、上記行電極Ｙ_３に印加されるプライミングパルスＰＰによるプライミング放電の際に、列電極Ｄ_１〜Ｄ_４各々に負の壁電荷が蓄積してしまう。
従って、このプライミング放電に続く第３行目の書込み走査において、行電極Ｙ_３に負極性の走査パルスＳＰを印加することにより、正極性の画素データパルスＤＰ_３に応じた選択消去放電を生じさせる際に、直前のプライミング放電で蓄積された列電極Ｄ_１〜Ｄ_４上の負の壁電荷の影響により選択消去放電が生じにくくなり、安定な表示動作が困難となる。
【００１５】
又、上記第１の行電極群に印加すべき各駆動パルスの波形と、第２の行電極群に印加すべき各駆動パルスの波形とを異ならせると、Ｙ行電極ドライバ４０Ａと４０Ｂとでアドレスマージンがアンバランスになるという問題も生じる。
【００１６】
【発明が解決しようとする課題】
本発明は、上記の如き問題を解決するためになされたものであり、アドレス書込サイクルを短縮しつつも、誤放電の無い安定した高精細、高画質表示を実現することができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動装置は、複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを発光駆動するプラズマディスプレイの駆動方法であって、前記行電極対の各々を夫々隣接するもの同士で第１行電極群と第２行電極群とに区分けし、前記第１行電極群に属する行電極対の一方の行電極及び前記第２行電極群に属する行電極対の一方の行電極に対して交互に所定極性のプライミングパルス及び前記所定極性とは逆極性の走査パルスを連続印加しつつ、前記走査パルスと同一タイミングにて前記列電極に画素データパルスを印加することにより前記放電セルを点灯放電セル及び消灯放電セルのいずれか一方に設定するアドレスステップと、前記行電極対に維持パルスを印加することにより前記点灯放電セルに設定されている前記放電セルを繰り返し放電発光させる維持放電ステップと、前記プライミングパルスの立ち上がり期間中において所定期間に亘り前記行電極への電圧印加を停止せしめることにより前記走査パルスよりも高電位であり且つ前記プライミングパルスよりも低電位なフロントポーチ部を形成させるフロントポーチ生成ステップと、前記走査パルスの立ち上がり期間中において所定期間に亘り前記行電極への電圧印加を停止せしめることにより前記走査パルスよりも高電位であり且つ前記プライミングパルスよりも低電位なバックポーチ部を形成させるバックポーチ生成ステップと、を有し、前記電圧印加を停止させるタイミングによって前記フロントポーチ部及び前記バックポーチ部の電位を設定することを特徴とする。
【００１８】
【発明の実施の形態】
図３は、本発明による駆動方法によってＰＤＰの駆動を行うプラズマディスプレイ装置の構成を示す図であり、図４は、かかる駆動方法による各種駆動パルスの印加タイミングを示す図である。
図３に示されるＰＤＰ５０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ_１〜Ｙ_ｎ及び行電極Ｘ_１〜Ｘ_ｎが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ_１〜Ｄ_ｍが形成されている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交叉部に１つの放電セルが形成される。この際、ＰＤＰ５０の１画面は、図３に示されるように上下２つのブロックＡ及びＢに分けられている。
【００１９】
Ｙ行電極ドライバ８０Ａは、かかるブロックＡに含まれる行電極Ｙ、すなわち、行電極Ｙ_１〜Ｙ_ｋ各々に対して以下に説明するが如き各種駆動パルスを印加するものである。一方、Ｙ行電極ドライバ８０Ｂは、上記ブロックＢに含まれる行電極Ｙ、すなわち、行電極Ｙ_ｋ＋１〜Ｙ_ｎ各々に対して以下に説明するが如き各種駆動パルスを印加するものである。尚、Ｘ行電極ドライバ７０は、ＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎ各々に対して以下に説明するが如き各種駆動パルスを印加するものである。
【００２０】
先ず、Ｘ行電極ドライバ７０は、図４に示されるが如き正電圧のリセットパルスＲＰ_ＸをＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎに同時に印加する。かかるリセットパルスＲＰ_Ｘの印加と同時に、Ｙ行電極ドライバ８０Ａは、図４に示されるが如き負電圧のリセットパルスＲＰ_ＹをＰＤＰ５０の行電極Ｙ_１〜Ｘ_ｋ各々に同時に印加する。又、かかるリセットパルスＲＰ_Ｘの印加と同時に、Ｙ行電極ドライバ８０Ｂは、図４に示されるが如き負電圧のリセットパルスＲＰ_ＹをＰＤＰ５０の行電極Ｙ_ｋ＋１〜Ｙ_ｎ各々に同時に印加する（リセット行程）。
【００２１】
これらリセットパルスＲＰ_Ｘ及びＲＰ_Ｙの印加に応じてＰＤＰ５０の全ての放電セルが放電して各放電空間内に荷電粒子が発生し、かかる放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
かかるリセット行程が終了すると、アドレスドライバ６０は、１画面分の画素データを１行分毎の画素データパルス群ＤＰに変換し、各行毎に対応した画素データパルス群ＤＰ_１〜ＤＰ_ｎ各々を図４に示されるが如き形態にて印加して行く。
【００２２】
すなわち、図３に示されるが如きＰＤＰ５０のブロックＡに含まれる”行”各々に対応している画素データパルス群ＤＰ_１〜ＤＰ_ｋ各々を図４に示されるが如き周期Ｔ_１毎に順次、列電極に印加して行くと共に、これら画素データパルス群ＤＰ_１〜ＤＰ_ｋ各々のタイミングとは、そのパルス幅分だけ遅れたタイミングにて、上記ブロックＢに含まれる”行”各々に対応している画素データパルス群ＤＰ_ｋ＋１〜ＤＰ_ｎ各々を上記の周期Ｔ_１毎に順次、列電極に印加して行くのである。
【００２３】
ここで、Ｙ行電極ドライバ８０Ａは、上記画素データパルス群ＤＰ_１が列電極に印加される直前に図４に示されるが如き正電圧のプライミングパルスＰＰを発生しこれを行電極Ｙ_１に印加する。次に、Ｙ行電極ドライバ８０Ａは、かかる画素データパルス群ＤＰ_１の印加タイミングと同一タイミングにて、図４に示されるが如き負電圧の走査パルスＳＰを行電極Ｙ_１に印加する。
【００２４】
一方、Ｙ行電極ドライバ８０Ｂは、上記画素データパルス群ＤＰ_ｋ＋１が列電極に印加される直前に図４に示されるが如き正電圧のプライミングパルスＰＰを発生しこれを行電極Ｙ_ｋ＋１に印加する。次に、Ｙ行電極ドライバ８０Ｂは、かかる画素データパルス群ＤＰ_ｋ＋１の印加タイミングと同一タイミングにて、図４に示されるが如き負電圧の走査パルスＳＰを行電極Ｙ_ｋ＋１に印加する。
【００２５】
Ｙ行電極ドライバ８０Ｂによる上記走査パルスＳＰの印加が終了すると、Ｙ行電極ドライバ８０Ａは、上記画素データパルス群ＤＰ_２が列電極に印加される直前に図４に示されるが如き正電圧のプライミングパルスＰＰを発生しこれを行電極Ｙ_２に印加する。次に、Ｙ行電極ドライバ８０Ａは、かかる画素データパルス群ＤＰ_２の印加タイミングと同一タイミングにて、図４に示されるが如き負電圧の走査パルスＳＰを行電極Ｙ_２に印加する。
【００２６】
一方、Ｙ行電極ドライバ８０Ｂは、上記画素データパルス群ＤＰ_ｋ＋２が列電極に印加される直前に図４に示されるが如き正電圧のプライミングパルスＰＰを発生しこれを行電極Ｙ_ｋ＋２に印加する。次に、Ｙ行電極ドライバ８０Ｂは、かかる画素データパルス群ＤＰ_ｋ＋２の印加タイミングと同一タイミングにて、図４に示されるが如き負電圧の走査パルスＳＰを行電極Ｙ_ｋ＋２に印加する。
【００２７】
上述と同様なタイミングにて、Ｙ行電極ドライバ８０Ａは、ＰＤＰ５０の行電極Ｙ_３〜Ｙ_ｋ各々に対して順次、プライミングパルスＰＰ及び走査パルスＳＰを印加して行く。又、Ｙ行電極ドライバ８０ＢＡは、行電極Ｙ_ｋ＋３〜Ｙ_ｎ各々に対して順次、プライミングパルスＰＰ及び走査パルスＳＰを印加して行く（アドレス行程）。
【００２８】
以上の如きアドレス行程において、走査パルスＳＰの印加が為された行電極に存在する放電セル各々は、かかる時点において印加された画素データパルス群ＤＰに応じて放電励起するものとそうでないものとに分かれる。この際、放電励起しなかった放電セルの誘電体層には壁電荷が残留し、一方、放電励起した放電セルではその誘電体層に存在していた壁電荷は消滅する。この壁電荷の量により点灯放電セルと消灯放電セルとが設定され、いわゆる画素データの書込が為されるる。
【００２９】
尚、走査パルスＳＰを印加する直前にプライミングパルスＰＰを印加しておくことにより、上記リセット行程によって発生し、時間経過と共に減少してしまった上記荷電粒子がＰＤＰ５０の放電空間内に再形成される。つまり、この荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されるのである。従って、第１行〜第ｎ行のいずれにおいても同一条件下（放電セル内に存在する荷電粒子の量）にて画素データの書込が実施されることになる。
【００３０】
次に、Ｘ行電極ドライバ７０は、図４に示されるが如き正電圧の維持パルスＩＰ_Ｘを連続して行電極Ｘ_１〜Ｘ_ｎ各々に印加する。Ｙ行電極ドライバ８０Ａ及び８０Ｂは、かかる維持パルスＩＰ_Ｘの印加タイミングとは、ずれたタイミングにて図４に示されるが如き正電圧の維持パルスＩＰ_Ｙを連続して行電極Ｙ_１〜Ｙ_ｎ各々に印加する（維持放電行程）。
【００３１】
かかる維持パルスＩＰ_Ｘ及びＩＰ_Ｙが交互に印加されている期間に亘り、上記アドレス行程において点灯放電セルとなった放電セル（壁電荷が残留したままとなっている放電セル）が放電発光を繰り返しその発光状態を維持する。この維持放電を実施している期間によって視覚的に輝度が認識される。
以上の如く、図４に示されるが如き駆動方法においては、異なる２つの行電極に対するプライミングパルスＰＰの印加タイミングを略同一とすることによりアドレス書込サイクルの短縮を計っている。例えば、図４における行電極Ｙ_１及び行電極Ｙ_ｋ＋１各々に印加するプライミングパルスＰＰのタイミング、あるいは、行電極Ｙ_２及び行電極Ｙ_ｋ＋２各々に印加するプライミングパルスＰＰのタイミングは、略同一となっている。
【００３２】
更に、上記図４に示されるように、行電極対Ｘ及びＹの内の行電極Ｙを２つのグループＡ及びＢに分け、グループＡにおける行電極Ｙに対する走査パルスＳＰの印加直後にグループＢにおける行電極Ｙに対して走査パルスを印加するようにしている。かかる駆動方法により、画素データパルス群ＤＰ_１〜ＤＰ_ｎ各々の印加タイミング（走査パルスＳＰの印加タイミング）が、いずれの行電極に対するプライミングパルスＰＰの印加タイミングとも同一とはならないようにしている。
【００３３】
これにより、アドレス書込サイクルの短縮を実現しながらも、画素データパルス群ＤＰとプライミングパルスＰＰとが同時印加されることによって生じる誤放電が防止され、高い画像品質を維持することが可能となるのである。
又、上記図３に示される実施例においては、ＰＤＰ５０の画面の上半分に存在する行電極Ｘ_１〜Ｘ_ｋ（Ｙ_１〜Ｙ_ｋ）と、下半分に存在する行電極Ｘ_ｋ＋１〜Ｘ_ｎ（Ｙ_ｋ＋１〜Ｙ_ｎ）とにより上下２つのブロックＡ及びＢに分け、かかるブロックＡに対する行電極駆動をＹ行電極ドライバ８０Ａ、ブロックＢに対する行電極駆動をＹ行電極ドライバ８０Ｂに夫々受け持たせてある。
【００３４】
しかしながら、図５に示されるように、ＰＤＰ５０の画面の上半分に存在する行電極Ｘ_１〜Ｘ_ｋ（Ｙ_１〜Ｙ_ｋ）、及び下半分に存在する行電極Ｘ_ｋ＋１〜Ｘ_ｎ（Ｙ_ｋ＋１〜Ｙ_ｎ）各々を更に上下２つのブロックＡ及びＢに分け、かかるブロックＡに対する行電極駆動をＹ行電極ドライバ８０Ａ、ブロックＢに対する行電極駆動をＹ行電極ドライバ８０Ｂに夫々受け持たせるようにしても良い。
【００３５】
かかる図５においては、ＰＤＰ５０の画面の上半分に存在する行電極Ｘ_１〜Ｘ_ｋ（Ｙ_１〜Ｙ_ｋ）を行電極Ｘ_１〜Ｘ_ｐ（Ｙ_１〜Ｙ_ｐ）からなるブロックＡ、及び行電極Ｘ_ｐ＋１〜Ｘ_ｋ（Ｙ_ｐ＋１〜Ｙ_ｋ）からなるブロックＢに分けている。又、ＰＤＰ５０の画面の下半分に存在する行電極Ｘ_ｋ＋１〜Ｘ_ｎ（Ｙ_ｋ＋１〜Ｙ_ｎ）を行電極Ｘ_ｋ＋１〜Ｘ_ｒ（Ｙ_ｋ＋１〜Ｙ_ｒ）からなるブロックＡ、及び行電極Ｘ_ｒ＋１〜Ｘ_ｎ（Ｙ_ｒ＋１〜Ｙ_ｎ）からなるブロックＢに分けている。
【００３６】
この際、Ｙ行電極ドライバ８０Ａは、行電極Ｙ_１〜Ｙ_ｐと行電極Ｙ_ｋ＋１〜Ｙ_ｒとを同時に駆動し、Ｙ行電極ドライバ８０Ｂは、行電極Ｙ_ｐ＋１〜Ｙ_ｋと行電極Ｙ_ｒ＋１〜Ｙ_ｎとを同時に駆動する。
更に、列電極Ｄ_１〜Ｄ_ｍをＰＤＰ５０の上半分（第１行〜第ｋ行）と下半分（第（ｋ＋１）行〜第ｎ行）とで２つに分離し、上半分を第１アドレスドライバ６０Ａ、下半分を第２アドレスドライバ６０Ｂにて駆動する構成としている。尚、第１アドレスドライバ６０Ａに供給される画素データＡは、ＰＤＰ５０の第１行〜第ｋ行までに対応したものであり、第２アドレスドライバ６０Ｂに供給される画素データＢは、ＰＤＰ５０の第（ｋ＋１）行〜第ｎ行に対応したものである。
【００３７】
かかる図５に示される構成によれば、ＰＤＰ５０の上半分の行電極群と、下半分の行電極群とを同時に書込走査することが可能となる。
例えば、図５において、Ｙ行電極ドライバ８０Ａは、行電極Ｙ_１と行電極Ｙ_ｋとに同時に走査パルスＳＰを印加する。この際、行電極Ｙ_１に対応した画素データパルス群ＤＰ_１は第１アドレスドライバ６０Ａによって各列電極に印加され、行電極Ｙ_ｋに対応した画素データパルス群ＤＰ_ｋは第２アドレスドライバ６０Ｂによって各列電極に印加される。つまり、１回の走査により２行分の書込が為されるのである。
【００３８】
従って、上記図５に示される構成を採用すれば、アドレス書込サイクルを更に１／２に短縮することが可能となるのである。
又、上記図４に示される実施例においては、ブロックＡでのプライミングパルスＰＰの印加開始タイミングと、ブロックＢでのプライミングパルスＰＰの印加開始タイミングとは完全に一致していないが、図６に示されるように、ブロックＢでのプライミングパルスＰＰの印加開始タイミングを早めることにより両者を完全に一致させても良い。
【００３９】
ところが、このように、ブロックＢでのプライミングパルスＰＰの印加開始タイミングを早めるということは、Ｙ行電極ドライバ８０Ｂによって発生するプライミングパルスＰＰのパルス幅がＹ行電極ドライバ８０Ａによって発生するプライミングパルスＰＰのパルス幅よりも大となってしまう。
よって、Ｙ行電極ドライバ８０Ａと８０Ｂとでアドレスマージンがアンバランスになるという問題が発生する。
【００４０】
図７は、かかる問題点を克服すべく為された駆動装置の他の構成を示す図である。
尚、かかる図７に示される構成においては、セレクタ９０を除いた他の構成は図３に示されるものと同一であり、かかる図３に示されているものと同一機能モジュールには、同一の符号を付してある。
【００４１】
図７に示されるセレクタ９０は、フィールド切換信号に応じてＹ行電極ドライバ８０Ａからの各種駆動パルスを、ブロックＡの各行電極（行電極Ｙ_１〜Ｙ_ｋ）、又はブロックＢの各行電極（行電極Ｙ_ｋ＋１〜Ｙ_ｎ）に印加する。又、セレクタ９０は、かかるフィールド切換信号に応じて、Ｙ行電極ドライバ８０Ｂからの各種駆動パルスをブロックＢの各行電極（行電極Ｙ_ｋ＋１〜Ｙ_ｎ）、又はブロックＡの各行電極（行電極Ｙ_１〜Ｙ_ｋ）に印加する。
【００４２】
この際、かかるフィールド切換信号は、供給されてくる画素データのフィールド（サブフィールド）毎に例えば論理レベル”１”から”０”、”０”から”１”へと変化するものである。
例えば、フィールド切換信号の論理レベルが”１”である場合には、Ｙ行電極ドライバ８０Ａからの各種駆動パルスがブロックＡの各行電極（行電極Ｙ_１〜Ｙ_ｋ）に印加されると共に、Ｙ行電極ドライバ８０Ｂからの各種駆動パルスがブロックＢの各行電極（行電極Ｙ_ｋ＋１〜Ｙ_ｎ）に印加される。ここで、フィールド切換信号の論理レベルが”１”から”０”に切り替わると、Ｙ行電極ドライバ８０Ａからの各種駆動パルスは、ブロックＢの各行電極（行電極Ｙ_ｋ＋１〜Ｙ_ｎ）に印加され、Ｙ行電極ドライバ８０Ｂからの各種駆動パルスがブロックＡの各行電極（行電極Ｙ_１〜Ｙ_ｋ）に印加されるのである。
【００４３】
すなわち、上記図７に示される構成においては、Ｙ行電極ドライバ８０Ａ及び８０Ｂ各々はフィールド（サブフィールド）毎に、ブロックＡに対する駆動、及びブロックＢに対する駆動を交代するのである。
従って、例え、Ｙ行電極ドライバ８０Ａが発生するプライミングパルスＰＰのパルス幅と、Ｙ行電極ドライバ８０Ｂが発生するプライミングパルスＰＰのパルス幅とが異なっていても、アドレスマージンを均一にさせることが出来るのである。
【００４４】
図８は、上記Ｙ行電極ドライバ８０の内部構成の一部（プライミングパルス発生部及び走査パルス発生部）を示す図である。
図８に示されるように、上記Ｙ行電極ドライバ８０には、互いに電圧値の異なる３つの第１電源Ｂ１〜第３電源Ｂ３が設けられている。第２電源Ｂ２は、第１電源Ｂ１が発生する直流電圧Ｖ_１よりも所定電圧だけ低い直流電圧Ｖ_２を発生する。第３電源Ｂ３の正側端子と直流電源Ｂ２の正側端子とは互いに接続されており、この第３電源Ｂ３の両端子間には、スイッチング素子Ｓ１及びＳ２から成る直列回路が接続されている。スイッチング素子Ｓ１は、そのオン動作時において第２電源Ｂ２の正側端子（又は第３電源Ｂ３の正側端子）の電位をラインＬ上に印加する。又、スイッチング素子ＳＷ２は、そのオン動作時において上記第３電源Ｂ３の負側端子の電位をラインＬ上に印加する。
【００４５】
直流電圧Ｖ_１を発生する第１電源Ｂ１の正側端子には、かかるラインＬが接続されている。
パルス出力回路８２_１〜８２_ｋは互いに同一回路構成からなり、各々には、そのオン動作時において上記ラインＬ上の電位を行電極Ｙに印加するスイッチング素子Ｓ１１、並びにそのオン動作時において上記第１電源Ｂ１の負側端子電位を行電極Ｙに印加するスイッチング素子Ｓ１２が設けられている。
【００４６】
図９は、図８に示される内部構成を有するＹ行電極ドライバ８０を、図３におけるＹ行電極ドライバ８０Ａ及び８０Ｂ各々に適用した場合のプラズマディスプレイ装置の構成を示す図であり、図１０は、その動作波形を示す図である。
尚、図１０においては、ブロックＡの各行電極の内の行電極Ｙ_１、ブロックＢの各行電極の内の行電極Ｙ_ｋ＋１に対してプライミングパルスＰＰ及び走査パルスＳＰを印加する際の動作のみを示している。
【００４７】
図１０に示されるように、Ｙ行電極ドライバ８０に備えられているスイッチング素子Ｓ１ａ及びＳ２ａ（Ｓ１ｂ及びＳ２ｂ）各々を交互にかつ周期的にオン・オフさせる。これにより、第１電源Ｂ１ａの正側端子電位ＶＡ_Ｈ及び負側端子電位ＶＡ_Ｌ（第１電源Ｂ１ｂの正側端子ＶＢ_Ｈ及び負側端子ＶＢ_Ｌ）各々に、周期的に電圧値Ｖ_３の分だけオフセットした電位を有する期間を形成させる。ここで、スイッチング素子Ｓ１１ａ（Ｓ１１ｂ）をオフ、Ｓ１２ａ（Ｓ１２ｂ）をオンにしている間は、上記負側端子電位ＶＡ_Ｌ（ＶＢ_Ｌ）がそのまま行電極Ｙ上に印加される。次に、スイッチング素子Ｓ１１ａ（Ｓ１１ｂ）をオン、Ｓ１２ａ（Ｓ１２ｂ）をオフに切り替えると、上記正側端子電位ＶＡ_Ｈ（ＶＢ_Ｈ）がそのまま行電極Ｙ上に印加される。これが、プライミングパルスＰＰとなる。次に、再び、スイッチング素子Ｓ１１ａ（Ｓ１１ｂ）をオフ、Ｓ１２ａ（Ｓ１２ｂ）をオンに切り替えると、上記負側端子電位ＶＡ_Ｌ（ＶＢ_Ｌ）がそのまま行電極Ｙ上に印加される。この際、上述の如く、電圧値Ｖ_３の分だけオフセットした電位を有する期間が走査パルスＳＰとなるのである。
【００４８】
尚、図１０においても、ブロックＡ中の１の行電極（Ｙ_１）に対する走査パルスＳＰの印加に引き続きブロックＢ中の１の行電極（Ｙ_ｋ＋１）に対して走査パルスＳＰを印加する。すなわち、ブロックＡの１のライン、及びブロックＢの１のラインに対し連続してアドレス動作（選択消去アドレス）を実行しているのである。
【００４９】
この際、図１０に示されるように、ブロックＢの行電極Ｙ_ｋ＋１に走査パルスＳＰを印加すると共に列電極Ｄ_１〜Ｄ_ｍに画素データパルスＤＰ_ｋ＋１を印加して画素データの書込が行われる際、このタイミングと同一タイミングでのブロックＡの行電極Ｙ_１上には、走査パルスＳＰのバックポーチＢＰが存在する。ところが、かかる走査パルスＳＰとバックポーチＢＰとの電位差Ｖ_Ｂが小さいと、画素データパルスＤＰ_ｋ＋１により、行電極Ｙ_１と列電極との間に誤放電が生じてしまう。又、図１０に示される電位差Ｖ_Ａが小さいと、プライミングパルスＰＰの直前のフロントポーチＦＰにて誤ったプライミング放電（行電極Ｘ及びＹ間での）が生じ易くなる。
【００５０】
そこで、図９及び図１０に示される実施例では、ブロックＢの走査パルスの印加期間に重なるブロックＡのバックポーチＢＰの電位は、走査パルスＳＰの電位とプライミングパルスＰＰの電位の中間電位（第３の電位）に設定する。
又、ブロックＢの走査パルスＳＰ直後のバックポーチＢＰを削除して、ブロックＢの走査パルスＳＰのパルス幅をブロックＡにおけるプライミングパルスＰＰよりも長くするようにしても良い。
【００５１】
図１１は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の動作波形を示す図である。
図１１においては、先ず、Ｙ行電極ドライバ８０Ｂに設けられているスイッチング素子Ｓ１１ｂ（Ｓ１２ｂ）をオフからオン（オンからオフ）に切り替えるタイミングを、Ｙ行電極ドライバ８０Ａのスイッチング素子Ｓ１１ａ及びＳ１２ａの切換タイミングと同一にする。その後、Ｙ行電極ドライバ８０Ｂに設けられている第１電源Ｂ１ｂの正側端子電位ＶＢ_Ｈ及び負側端子電位ＶＢ_Ｌ各々に、電圧値Ｖ_３のオフセットが生じている期間だけスイッチング素子Ｓ１１ｂ（Ｓ１２ｂ）をオフ（オン）状態にするのである。これにより、図１１に示されるように、行電極Ｙ_ｋ＋１上においては、走査パルスの印加直後のバックポーチＢＰのみならず、プライミングパルスＰＰの直前のフロントポーチＦＰもが省かれる。
【００５２】
図１１に示されるように、Ｙ行電極ドライバ８０ＡによるブロックＡに対する駆動においては、その走査パルスＳＰ直後にバックポーチＢＰが存在するが、Ｙ行電極ドライバ８０ＢによるブロックＢに対する駆動では、バックポーチＢＰ及びフロントポーチＦＰが削除されるのである。これにより、ブロックＢにおけるプライミングパルスＰＰのパルス幅を長くすることが出来、ブロックＢでのアドレスマージンが大になる。
【００５３】
又、図９及び図１１に示される実施例においては、ブロックＡの駆動において存在するバックポーチＢＰ及びフロントポーチＦＰ各々の電位は、上記第１電源Ｂ１の負側端子の電位によって決定してしまう。従って、これらバックポーチＢＰ及びフロントポーチＦＰ各々の電位をむやみに調整することは出来ないので、誤放電防止の対策を施すのが容易ではない。
【００５４】
図１２は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の構成を示す図である。
図１２に示されるプラズマディスプレイ装置においては、図９に示される構成においてＹ行電極ドライバ８０Ａ及び８０Ｂ毎に設けていた、第２電源Ｂ２ａ（Ｂ２ｂ）、第３電源Ｂ３ａ（Ｂ３ｂ）、スイッチング素子Ｓ１ａ（Ｓ１ｂ）及びＳ２ａ（Ｓ２ｂ）なる回路を、Ｙ行電極ドライバ８０Ａ及び８０Ｂにて共有するようにしている。更に、図１２における各パルス出力回路８２’では、スイッチング素子Ｓ１１ａ（Ｓ１１ｂ）又はＳ１２ａ（Ｓ１２ｂ）からの出力を、スイッチング素子Ｓ１３ａ（Ｓ１３ｂ）を介して各行電極Ｙに印加する構成としている。つまり、スイッチング素子Ｓ１３がオフである期間中は、行電極Ｙに対する電圧印加が強制的に停止するのである。
【００５５】
図１３は、かかる図１２に示されるプラズマディスプレイ装置による動作波形を示す図である。図１３に示されるように、ブロックＡでの駆動時においてスイッチング素子Ｓ１３ａをオン状態からオフ状態に切り替えることにより、Ｙ行電極ドライバ８０Ａからの電圧印加を停止せしめる。この際、ＰＤＰ５０は容量性負荷であるので、行電極Ｙ上にはその切り替え直後の電位が固定化されて残り、これが図１３に示されるように、バックポーチＢＰ又はフロントポーチＦＰとなるのである。すなわち、スイッチング素子Ｓ１３ａによるオン状態からオフ状態への切り替えタイミングにより、プライミングパルスＰＰの直前に存在するフロントポーチＦＰ、並びに走査パルスＳＰの直後に存在するバックポーチＢＰ各々の電位が設定されることになる。よって、このタイミングを調整すれば、バックポーチＢＰ及びフロントポーチＦＰ各々の電位を行電極間、又は行電極及び列電極間で誤放電が生じない範囲内に収まるように設定することが可能となるのである。
【００５６】
従って、アドレスマージンを広げることが容易となり、画質の向上及びパネル歩留まりの向上を図ることが可能となる。又、図１２に示されるように、Ｙ行電極ドライバ８０Ａ及び８０Ｂ毎に設けていた第２電源Ｂ２及び第３電源Ｂ３を共有化したので、図９に示される構成に比してその回路規模を低減させることが出来る。
【００５７】
尚、上述の各実施例では、ＰＤＰ５０の１画面を上下に２分割し、行電極対の一方を２つの行電極群に分けて駆動する例を示したが、これに限らず、奇数ラインと偶数ラインに２分割し、行電極対の一方を３つ又は４つの行電極群に分けて駆動するように構成しても良い。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の駆動装置による各種駆動パルスの印加タイミングを示す図である。
【図３】本発明による駆動方法によって駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
【図４】本発明の駆動方法に基づく駆動パルスの印加タイミングを示す図である。
【図５】本発明による駆動方法によって駆動を行うプラズマディスプレイ装置の他の実施例を示す図である。
【図６】本発明の他の駆動方法に基づく駆動パルスの印加タイミングを示す図である。
【図７】本発明による駆動方法によって駆動を行うプラズマディスプレイ装置の他の実施例を示す図である。
【図８】Ｙ行電極ドライバ８０の内部構成を示す図である。
【図９】図８に示されるＹ行電極ドライバ８０を適用したプラズマディスプレイ装置の構成を示す図である。
【図１０】図９に示されるプラズマディスプレイ装置による動作波形を示す図である。
【図１１】図９に示されるプラズマディスプレイ装置による動作波形の他の例を示す図である。
【図１２】図９に示されるプラズマディスプレイ装置の他の構成例を示す図である。
【図１３】図１２に示されるプラズマディスプレイ装置による動作波形の他の例を示す図である。
【符号の簡単な説明】
５０ＰＤＰ
６０アドレスドライバ
７０Ｘ行電極ドライバ
８０Ａ，８０ＢＹ行電極ドライバ

Claims

複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを発光駆動するプラズマディスプレイの駆動方法であって、
前記行電極対の各々を夫々隣接するもの同士で第１行電極群と第２行電極群とに区分けし、前記第１行電極群に属する行電極対の一方の行電極及び前記第２行電極群に属する行電極対の一方の行電極に対して交互に所定極性のプライミングパルス及び前記所定極性とは逆極性の走査パルスを連続印加しつつ、前記走査パルスと同一タイミングにて前記列電極に画素データパルスを印加することにより前記放電セルを点灯放電セル及び消灯放電セルのいずれか一方に設定するアドレスステップと、
前記行電極対に維持パルスを印加することにより前記点灯放電セルに設定されている前記放電セルを繰り返し放電発光させる維持放電ステップと、
前記プライミングパルスの立ち上がり期間中において所定期間に亘り前記行電極への電圧印加を停止せしめることにより前記走査パルスよりも高電位であり且つ前記プライミングパルスよりも低電位なフロントポーチ部を形成させるフロントポーチ生成ステップと、
前記走査パルスの立ち上がり期間中において所定期間に亘り前記行電極への電圧印加を停止せしめることにより前記走査パルスよりも高電位であり且つ前記プライミングパルスよりも低電位なバックポーチ部を形成させるバックポーチ生成ステップと、を有し、
前記電圧印加を停止させるタイミングによって前記フロントポーチ部及び前記バックポーチ部の電位を設定することを特徴とするプラズマディスプレイの駆動方法。
全ての前記放電セルに壁電荷を形成させるリセットステップを更に備え、
前記アドレスステップにおいて前記壁電荷を前記画素データパルスに応じて選択的に消去することにより前記点灯放電セル及び前記消灯放電セルの設定を行うことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
前記フロントポーチ部は前記第１行電極群及び前記第２行電極群の内の一方の行電極群に属する行電極に印加される前記プライミングパルスの直前のみに形成され、前記バックポーチ部は前記一方の行電極群に属する行電極に印加される前記走査パルスの直後のみに形成されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
前記第１行電極群及び前記第２行電極群の内の他方の行電極群に属する行電極に印加される前記プライミングパルスのパルス幅は前記一方の行電極群に属する行電極に印加される前記プライミングパルスのパルス幅よりも大であることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。