JP3523890B2 - クロマ信号復調回路 - Google Patents
クロマ信号復調回路Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、副搬送波が色信号で変
調されたクロマ信号を復調するクロマ信号復調回路に関
する。
調されたクロマ信号を復調するクロマ信号復調回路に関
する。
【０００２】クロマ信号復調回路を含むビデオ信号再生
回路の概略ブロック図が図６に示されている。図６にお
いて、コンポジットビデオ信号がＹ／Ｃ分離回路２０に
供給され、Ｙ／Ｃ分離回路２０にてコンポジットビデオ
信号が輝度信号とクロマ信号に分けられる。輝度信号は
映像処理回路２１にて所定の処理が施されて下記するマ
トリックス回路２２に供給され、又、クロマ信号はクロ
マ信号復調回路Ａの搬送色信号増幅回路２３に供給され
る。
回路の概略ブロック図が図６に示されている。図６にお
いて、コンポジットビデオ信号がＹ／Ｃ分離回路２０に
供給され、Ｙ／Ｃ分離回路２０にてコンポジットビデオ
信号が輝度信号とクロマ信号に分けられる。輝度信号は
映像処理回路２１にて所定の処理が施されて下記するマ
トリックス回路２２に供給され、又、クロマ信号はクロ
マ信号復調回路Ａの搬送色信号増幅回路２３に供給され
る。
【０００３】搬送色信号増幅回路（ＡＣＣ）２３は入力
レベルの大小にかかわらず一定レベルのクロマ信号を出
力するよう制御し、この出力クロマ信号を色同期回路
（ＡＰＣ）２４と色復調回路２５にそれぞれ出力する。
レベルの大小にかかわらず一定レベルのクロマ信号を出
力するよう制御し、この出力クロマ信号を色同期回路
（ＡＰＣ）２４と色復調回路２５にそれぞれ出力する。
【０００４】色同期回路２４はクロマ信号のバースト信
号に同期した基準副搬送波クロックｆsc（ディジタルの
場合には４ｆsc）を作成し、このクロックｆscを色復調
回路２５に出力する。色復調回路２５は基準副搬送波ク
ロックに基づきクロマ信号を色差信号Ｒ−Ｙ，Ｇ−Ｙ，
Ｂ−Ｙに変換し、この色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙ
をマトリックス回路２２に出力する。マトリックス回路
２２は輝度信号Ｙと色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙと
から色信号Ｒ，Ｇ，Ｂを復調する。
号に同期した基準副搬送波クロックｆsc（ディジタルの
場合には４ｆsc）を作成し、このクロックｆscを色復調
回路２５に出力する。色復調回路２５は基準副搬送波ク
ロックに基づきクロマ信号を色差信号Ｒ−Ｙ，Ｇ−Ｙ，
Ｂ−Ｙに変換し、この色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙ
をマトリックス回路２２に出力する。マトリックス回路
２２は輝度信号Ｙと色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙと
から色信号Ｒ，Ｇ，Ｂを復調する。
【０００５】図７にはディジタル処理を行う場合の上記
色同期回路２４の従来例が示されている。図７におい
て、位相比較器２６とラグリードフィルタ２７とＤ／Ａ
変換器２８と電圧制御発振器（ＶＣＯ）２９と分周器３
０とでループを構成し、位相比較器２６にはディジタル
クロマ信号とパーストゲートパルスとが導かれている。
位相比較器２６は、クロマ信号をバーストゲートパルス
で打ち抜いて得たバースト信号と分周器３０の出力との
位相比較を行い、電圧制御発振器２９からはバースト信
号に同期した副搬送波の４倍の周波数（４ｆsc）の基準
クロックを出力するようフィードバック制御される。基
準クロックを４ｆscとした場合、バーストロックした時
のサンプリング位置が図８に示す如くになり、Ｒ−Ｙと
Ｂ−Ｙの位相にサンプリング位置がくるため、復調も同
時に行われる利点があるためである。
色同期回路２４の従来例が示されている。図７におい
て、位相比較器２６とラグリードフィルタ２７とＤ／Ａ
変換器２８と電圧制御発振器（ＶＣＯ）２９と分周器３
０とでループを構成し、位相比較器２６にはディジタル
クロマ信号とパーストゲートパルスとが導かれている。
位相比較器２６は、クロマ信号をバーストゲートパルス
で打ち抜いて得たバースト信号と分周器３０の出力との
位相比較を行い、電圧制御発振器２９からはバースト信
号に同期した副搬送波の４倍の周波数（４ｆsc）の基準
クロックを出力するようフィードバック制御される。基
準クロックを４ｆscとした場合、バーストロックした時
のサンプリング位置が図８に示す如くになり、Ｒ−Ｙと
Ｂ−Ｙの位相にサンプリング位置がくるため、復調も同
時に行われる利点があるためである。
【０００６】図９にはディジタル処理を行う場合の上記
搬送色信号増幅回路２３の従来例が示されている。図９
において、掛算器３１とバーストピーク検波器３２と比
較器３３と積分器３４とでループを構成する。バースト
ピーク検波器３２はバースト信号の最大レベル値を検出
し、比較器３３はこの最大レベル値と基準レベルとを比
較する。この比較器３３の差分データが積分器３４で積
分され、時定数をもった差分データに基づく係数で掛算
器３１が入力クロマ信号に掛算処理を行い、一定レベル
のバースト信号を出力するようフィードバック制御され
る。クロマ信号のレベルはバースト信号のレベルに比例
するからクロマ信号のレベルが常に一定に保持される。
搬送色信号増幅回路２３の従来例が示されている。図９
において、掛算器３１とバーストピーク検波器３２と比
較器３３と積分器３４とでループを構成する。バースト
ピーク検波器３２はバースト信号の最大レベル値を検出
し、比較器３３はこの最大レベル値と基準レベルとを比
較する。この比較器３３の差分データが積分器３４で積
分され、時定数をもった差分データに基づく係数で掛算
器３１が入力クロマ信号に掛算処理を行い、一定レベル
のバースト信号を出力するようフィードバック制御され
る。クロマ信号のレベルはバースト信号のレベルに比例
するからクロマ信号のレベルが常に一定に保持される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記デ
ィジタル式の色同期回路２４は、位相比較器２６、ラグ
リードフィルタ２７がディジタルの専用回路で構成され
るため、回路規模も膨大なものとなると共に他のクロマ
信号処理との共有化も不可能であるという欠点があっ
た。
ィジタル式の色同期回路２４は、位相比較器２６、ラグ
リードフィルタ２７がディジタルの専用回路で構成され
るため、回路規模も膨大なものとなると共に他のクロマ
信号処理との共有化も不可能であるという欠点があっ
た。
【０００８】また、上記ディジタル式の搬送色信号増幅
回路２３も、掛算器３１、バーストピーク検波器３２、
比較器３３、積分器３４がディジタルの専用回路で構成
されるため、上記と同様の欠点があった。
回路２３も、掛算器３１、バーストピーク検波器３２、
比較器３３、積分器３４がディジタルの専用回路で構成
されるため、上記と同様の欠点があった。
【０００９】そこで、本発明は回路規模を小さく、且
つ、他のクロマ信号処理も併用可能なクロマ信号復調回
路を提供することを課題とする。
つ、他のクロマ信号処理も併用可能なクロマ信号復調回
路を提供することを課題とする。
【００１０】上記課題を達成するための請求項１に係る
クロマ信号復調回路は、クロマ信号に含まれるバースト
信号の位相に同期してバースト信号の４倍の周波数で発
振するようにＡＰＣループで制御される可変周波数発振
器からの信号に基づいてクロマ信号を復調するクロマ信
号復調回路において、バーストゲートパルスの開始のタ
イミングを前記可変周波数発振器から得られた基準副搬
送波クロックのタイミングに一致させるバーストゲート
パルスタイミング制御手段と、前記バーストゲートパル
スタイミング制御手段からのバーストゲートパルスタイ
ミングの開始のタイミングでリセットされ、その後に前
記可変周波数発振器からのバースト信号の４倍の周波数
の信号によりカウントアップを行うアドレスカウンタ
と、前記アドレスカウンタからの書き込みアドレスに基
づき連続するアドレスにバースト信号の瞬時値が順次書
き込まれるメモリと、前記メモリの連続するアドレスに
順次書き込まれたバースト信号の瞬時値のデータを、４
ｎ（ｎは自然数）番目と（４ｎ＋２）番目のアドレスを
対にして順次読み出す制御部と、前記メモリに対してバ
スを介して接続されており、前記メモリから４ｎ番目と
（４ｎ＋２）番目のアドレスを対にして順次読み出され
た二つのバースト信号の瞬時値の差を順次求めてその差
を累計し、位相の進み度合いデータとして出力する演算
部と、前記演算部の出力に基づき前記可変周波数発振器
を制御するＤ／Ａ変換器とを備えているものである。
クロマ信号復調回路は、クロマ信号に含まれるバースト
信号の位相に同期してバースト信号の４倍の周波数で発
振するようにＡＰＣループで制御される可変周波数発振
器からの信号に基づいてクロマ信号を復調するクロマ信
号復調回路において、バーストゲートパルスの開始のタ
イミングを前記可変周波数発振器から得られた基準副搬
送波クロックのタイミングに一致させるバーストゲート
パルスタイミング制御手段と、前記バーストゲートパル
スタイミング制御手段からのバーストゲートパルスタイ
ミングの開始のタイミングでリセットされ、その後に前
記可変周波数発振器からのバースト信号の４倍の周波数
の信号によりカウントアップを行うアドレスカウンタ
と、前記アドレスカウンタからの書き込みアドレスに基
づき連続するアドレスにバースト信号の瞬時値が順次書
き込まれるメモリと、前記メモリの連続するアドレスに
順次書き込まれたバースト信号の瞬時値のデータを、４
ｎ（ｎは自然数）番目と（４ｎ＋２）番目のアドレスを
対にして順次読み出す制御部と、前記メモリに対してバ
スを介して接続されており、前記メモリから４ｎ番目と
（４ｎ＋２）番目のアドレスを対にして順次読み出され
た二つのバースト信号の瞬時値の差を順次求めてその差
を累計し、位相の進み度合いデータとして出力する演算
部と、前記演算部の出力に基づき前記可変周波数発振器
を制御するＤ／Ａ変換器とを備えているものである。
【００１１】請求項２に係るクロマ信号復調回路は、ク
ロマ信号に含まれるバースト信号の位相に同期してバー
スト信号の４倍の周波数で発振するようにＡＰＣループ
で制御される可変周波数発振器からの信号に基づいてク
ロマ信号を復調するクロマ信号復調回路において、バー
ストゲートパルスの開始のタイミングを前記可変周波数
発振器から得られた基準副搬送波クロックのタイミング
に一致させるバーストゲートパルスタイミング制御手段
と、前記バーストゲートパルスタイミング制御手段から
のバーストゲートパルスタイミングの開始のタイミング
でリセットされ、その後に前記可変周波数発振器からの
バースト信号の４倍の周波数の信号によりカウントアッ
プを行うアドレスカウンタと、前記アドレスカウンタか
らの書き込みアドレスに基づき連続するアドレスにバー
スト信号の瞬時値が順次書き込まれるメモリと、前記メ
モリの連続するアドレスに順次書き込まれたバースト信
号の瞬時値のデータを、４ｎ（ｎは自然数）番目と（４
ｎ＋２）番目のアドレスを対にして順次読み出すと共
に、２ｎ番目と（２ｎ＋１）番目のアドレスを対にして
順次読み出す制御部と、前記メモリに対してバスを介し
て接続されており、１水平区間毎に前記メモリから４ｎ
番目と（４ｎ＋２）番目のアドレスを対にして順次読み
出された二つのバースト信号の瞬時値の差を順次求めて
その差を累計し、位相の進み度合いデータとして出力す
ると共に、前記メモリの２ｎ番目と（２ｎ＋１）番目の
アドレスを対にして順次読み出された二つのバースト信
号の瞬時値の絶対値の和を順次求め、各和の中の最大値
を求め、この最大値とリファレンス値との差を求め、こ
の差を積分し、この積分した値をＡＣＣ用の差分データ
として出力する演算部と、前記演算部からの位相の進み
度合いデータに基づき前記可変周波数発振器を制御する
Ｄ／Ａ変換器と、前記演算部からのＡＣＣ用の差分デー
タに基づきクロマ信号のレベルを制御する回路とを備え
ているものである。
ロマ信号に含まれるバースト信号の位相に同期してバー
スト信号の４倍の周波数で発振するようにＡＰＣループ
で制御される可変周波数発振器からの信号に基づいてク
ロマ信号を復調するクロマ信号復調回路において、バー
ストゲートパルスの開始のタイミングを前記可変周波数
発振器から得られた基準副搬送波クロックのタイミング
に一致させるバーストゲートパルスタイミング制御手段
と、前記バーストゲートパルスタイミング制御手段から
のバーストゲートパルスタイミングの開始のタイミング
でリセットされ、その後に前記可変周波数発振器からの
バースト信号の４倍の周波数の信号によりカウントアッ
プを行うアドレスカウンタと、前記アドレスカウンタか
らの書き込みアドレスに基づき連続するアドレスにバー
スト信号の瞬時値が順次書き込まれるメモリと、前記メ
モリの連続するアドレスに順次書き込まれたバースト信
号の瞬時値のデータを、４ｎ（ｎは自然数）番目と（４
ｎ＋２）番目のアドレスを対にして順次読み出すと共
に、２ｎ番目と（２ｎ＋１）番目のアドレスを対にして
順次読み出す制御部と、前記メモリに対してバスを介し
て接続されており、１水平区間毎に前記メモリから４ｎ
番目と（４ｎ＋２）番目のアドレスを対にして順次読み
出された二つのバースト信号の瞬時値の差を順次求めて
その差を累計し、位相の進み度合いデータとして出力す
ると共に、前記メモリの２ｎ番目と（２ｎ＋１）番目の
アドレスを対にして順次読み出された二つのバースト信
号の瞬時値の絶対値の和を順次求め、各和の中の最大値
を求め、この最大値とリファレンス値との差を求め、こ
の差を積分し、この積分した値をＡＣＣ用の差分データ
として出力する演算部と、前記演算部からの位相の進み
度合いデータに基づき前記可変周波数発振器を制御する
Ｄ／Ａ変換器と、前記演算部からのＡＣＣ用の差分デー
タに基づきクロマ信号のレベルを制御する回路とを備え
ているものである。
【００１２】
【作用】請求項１の発明によれば、メモリの特定アドレ
スには特定の位相データが常に書き込まれるようにフィ
ードバック制御され、マイクロプログラミングにより位
相の進み度合いを検出して基準クロック等を得るため色
同期回路そのものの回路規模を小さくできると共にメモ
リに書き込まれたバーストデータの位相が特定可能とな
ったためこの情報を用いて他のクロマ信号処理も可能で
ある。
スには特定の位相データが常に書き込まれるようにフィ
ードバック制御され、マイクロプログラミングにより位
相の進み度合いを検出して基準クロック等を得るため色
同期回路そのものの回路規模を小さくできると共にメモ
リに書き込まれたバーストデータの位相が特定可能とな
ったためこの情報を用いて他のクロマ信号処理も可能で
ある。
【００１３】請求項２の発明によれば、上記請求項１の
説明にあるようにメモリの特定アドレスには特定の位相
データが常に書き込まれるようにフィードバック制御さ
れ、基準クロック等を得るＡＰＣループを構成すると共
にメモリの特定アドレスには特定の位相データが書き込
まれていることからマイクロプログラミングにより差分
データを算出でき、この差分データに基づく係数で掛算
器が掛算処理を行い、出力バースト信号を一定レベルと
するようにフィードバック制御される。そして、マイク
ロプログラミングにより差分データも算出するため搬送
色信号増幅回路そのものの回路規模を小さくできると共
に色同期回路等と兼用できる。
説明にあるようにメモリの特定アドレスには特定の位相
データが常に書き込まれるようにフィードバック制御さ
れ、基準クロック等を得るＡＰＣループを構成すると共
にメモリの特定アドレスには特定の位相データが書き込
まれていることからマイクロプログラミングにより差分
データを算出でき、この差分データに基づく係数で掛算
器が掛算処理を行い、出力バースト信号を一定レベルと
するようにフィードバック制御される。そして、マイク
ロプログラミングにより差分データも算出するため搬送
色信号増幅回路そのものの回路規模を小さくできると共
に色同期回路等と兼用できる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１から図５は本発明の一実施例を示す。図１には
クロマ信号復調回路の一部回路ブロック図が示されてい
る。図１において、コンポジットビデオ信号をＹ／Ｃ分
離処理して得たディジタルクロマ信号が掛算器１に導か
れ、掛算器１はこの入力クロマ信号にＲＯＭ１５の係数
データで掛算処理を行う。ディジタルクロマ信号はゼロ
クロス点をゼロとする２の補数表現でディジタル化され
ている。この掛算器１の出力クロマ信号はマイクロプロ
セッサＢに導かれており、マイクロプロセッサＢに入力
されたクロマ信号は切替スイッチＳＷを介してメモリ２
に供給されている。
る。図１から図５は本発明の一実施例を示す。図１には
クロマ信号復調回路の一部回路ブロック図が示されてい
る。図１において、コンポジットビデオ信号をＹ／Ｃ分
離処理して得たディジタルクロマ信号が掛算器１に導か
れ、掛算器１はこの入力クロマ信号にＲＯＭ１５の係数
データで掛算処理を行う。ディジタルクロマ信号はゼロ
クロス点をゼロとする２の補数表現でディジタル化され
ている。この掛算器１の出力クロマ信号はマイクロプロ
セッサＢに導かれており、マイクロプロセッサＢに入力
されたクロマ信号は切替スイッチＳＷを介してメモリ２
に供給されている。
【００１５】一方、フリップフロップ回路３にはバース
トゲートパルス（ＢＧＰ）と基準副搬送波クロックｆsc
とが導かれている。バーストゲートパルス（図２の
（ａ）参照）はビデオ信号のバースト区間に同期したパ
ルスであり、この実施例のバーストゲートパルスの幅は
バースト信号（８サイクル）の前後に３サイクルのマー
ジンを見込んだ１４サイクルの長さに設定されている。
基準副搬送波クロックｆsc（図２の（ｂ）参照）は下記
に説明するようにバースト信号に同期した同一周波数の
クロックであり、フリップフロップ回路３からはバース
トゲートパルスを基準副搬送波クロックｆscでサンプリ
ングし直して得られる、ラッチされたバーストゲートパ
ルス（図２の（ｃ）参照）が出力される。このラッチさ
れたバーストゲートパルスはリセット回路４、切替スイ
ッチＳＷ及びメモリ２にそれぞれ導かれている。
トゲートパルス（ＢＧＰ）と基準副搬送波クロックｆsc
とが導かれている。バーストゲートパルス（図２の
（ａ）参照）はビデオ信号のバースト区間に同期したパ
ルスであり、この実施例のバーストゲートパルスの幅は
バースト信号（８サイクル）の前後に３サイクルのマー
ジンを見込んだ１４サイクルの長さに設定されている。
基準副搬送波クロックｆsc（図２の（ｂ）参照）は下記
に説明するようにバースト信号に同期した同一周波数の
クロックであり、フリップフロップ回路３からはバース
トゲートパルスを基準副搬送波クロックｆscでサンプリ
ングし直して得られる、ラッチされたバーストゲートパ
ルス（図２の（ｃ）参照）が出力される。このラッチさ
れたバーストゲートパルスはリセット回路４、切替スイ
ッチＳＷ及びメモリ２にそれぞれ導かれている。
【００１６】リセット回路４は、ラッチされたバースト
ゲートパルスの立上りを検出してカウンタリセットパル
ス（図２の（ｄ）参照）をアドレスカウンタ５に出力す
る。アドレスカウンタ５はこのカウンタリセットパルス
の立下りでカウントをスタートし、基準クロック４ｆsc
に基づきカウントアップする書き込みアドレスをメモリ
２に出力する。
ゲートパルスの立上りを検出してカウンタリセットパル
ス（図２の（ｄ）参照）をアドレスカウンタ５に出力す
る。アドレスカウンタ５はこのカウンタリセットパルス
の立下りでカウントをスタートし、基準クロック４ｆsc
に基づきカウントアップする書き込みアドレスをメモリ
２に出力する。
【００１７】切替スイッチＳＷは、掛算器１側の固定端
子ａと内部バス側の固定端子ｂとを選択的に切替えるも
ので、ラッチされたバーストゲートパルス区間は掛算器
１側の固定端子ａに、それ以外の区間は内部バス側の固
定端子ｂにそれぞれ接続される。従って、メモリ２には
ラッチされたバーストゲートパルス区間だけクロマ信
号、即ち、バースト信号が入力され、バースト信号が基
準クロック４ｆscのタイミングで書き込まれる。
子ａと内部バス側の固定端子ｂとを選択的に切替えるも
ので、ラッチされたバーストゲートパルス区間は掛算器
１側の固定端子ａに、それ以外の区間は内部バス側の固
定端子ｂにそれぞれ接続される。従って、メモリ２には
ラッチされたバーストゲートパルス区間だけクロマ信
号、即ち、バースト信号が入力され、バースト信号が基
準クロック４ｆscのタイミングで書き込まれる。
【００１８】マイクロプロセッサＢは前記メモリ２の他
に演算部６、制御部７等を有し、制御部７はメモリ２の
書き込み・読み出し、演算部６の演算処理等を制御す
る。具体的には図４に示すＡＰＣ（色同期処理）のフロ
ーチャートを実行することによって位相の進み度合いデ
ータを算出すると共に図５に示すＡＣＣ（搬送波増幅処
理）のフローチャートを実行することによって差分デー
タを算出するもので、詳しい説明は作用の箇所で行う。
に演算部６、制御部７等を有し、制御部７はメモリ２の
書き込み・読み出し、演算部６の演算処理等を制御す
る。具体的には図４に示すＡＰＣ（色同期処理）のフロ
ーチャートを実行することによって位相の進み度合いデ
ータを算出すると共に図５に示すＡＣＣ（搬送波増幅処
理）のフローチャートを実行することによって差分デー
タを算出するもので、詳しい説明は作用の箇所で行う。
【００１９】位相の進み度合いデータはアキュムレータ
８よりバス９を介してＡＰＣレジスタ１０に格納され、
ＡＰＣレジスタ１０に格納された位相の進み度合いデー
タはＤ／Ａ変換器１２を介して電圧制御発振器（ＶＣ
Ｏ）１３に出力される。電圧制御発振器１３は位相の進
み度合いデータがゼロとなるよう発振が制御されるた
め、電圧制御発振器１３からはバースト信号にロックし
た４ｆscの基準クロックが出力される。１／４分周器１
４はこの４ｆscの基準クロックを分周して基準副搬送波
クロックｆscを出力する。即ち、アドレスカウンタ５と
メモリ２と演算部６と電圧制御発振器１３等でＡＰＣル
ープが構成されている。
８よりバス９を介してＡＰＣレジスタ１０に格納され、
ＡＰＣレジスタ１０に格納された位相の進み度合いデー
タはＤ／Ａ変換器１２を介して電圧制御発振器（ＶＣ
Ｏ）１３に出力される。電圧制御発振器１３は位相の進
み度合いデータがゼロとなるよう発振が制御されるた
め、電圧制御発振器１３からはバースト信号にロックし
た４ｆscの基準クロックが出力される。１／４分周器１
４はこの４ｆscの基準クロックを分周して基準副搬送波
クロックｆscを出力する。即ち、アドレスカウンタ５と
メモリ２と演算部６と電圧制御発振器１３等でＡＰＣル
ープが構成されている。
【００２０】差分データはアキュムレータ８よりバス９
を介してＡＣＣレジスタ１１に格納され、ＡＣＣレジス
タ１１に格納された差分データはＲＯＭ１５に出力され
る。ＲＯＭ１５には差分データと係数データとの対照デ
ータテーブルが格納され、ＲＯＭ１５は差分データに対
応する係数データを出力し、ＲＯＭ１５は差分データが
ゼロとなるよう係数データを制御する。即ち、掛算器１
とメモリ２と演算部６とＲＯＭ１５等でＡＣＣループが
構成されている。
を介してＡＣＣレジスタ１１に格納され、ＡＣＣレジス
タ１１に格納された差分データはＲＯＭ１５に出力され
る。ＲＯＭ１５には差分データと係数データとの対照デ
ータテーブルが格納され、ＲＯＭ１５は差分データに対
応する係数データを出力し、ＲＯＭ１５は差分データが
ゼロとなるよう係数データを制御する。即ち、掛算器１
とメモリ２と演算部６とＲＯＭ１５等でＡＣＣループが
構成されている。
【００２１】以下、上記構成の作用を説明する。掛算器
１より出力されるディジタルクロマ信号の内、バースト
ゲートパルス区間の信号（バースト信号）のみがメモリ
２に供給され、アドレスカウンタ５の書込みアドレスに
よってバースト信号がメモリ２に書き込まれる。書込み
アドレスはバーストゲートパルスを基準副搬送波クロッ
クｆsc（バースト信号にロック）でサンプリングし直し
たバーストゲートパルスによりスタートするため、バー
スト信号に対して一定の位相でバーストデータがメモリ
２に書き込まれる。
１より出力されるディジタルクロマ信号の内、バースト
ゲートパルス区間の信号（バースト信号）のみがメモリ
２に供給され、アドレスカウンタ５の書込みアドレスに
よってバースト信号がメモリ２に書き込まれる。書込み
アドレスはバーストゲートパルスを基準副搬送波クロッ
クｆsc（バースト信号にロック）でサンプリングし直し
たバーストゲートパルスによりスタートするため、バー
スト信号に対して一定の位相でバーストデータがメモリ
２に書き込まれる。
【００２２】そして、制御部７はメモリ２に書き込まれ
たバーストデータに対して図４のフローチャートで示す
処理を実行する。即ち、アドレス（４ｎ）のデータより
アドレス（４ｎ＋２）のデータを引算し、これの１／２
値を求め（ステップＳ1）、このデータをバス９を介し
て一旦メモリ２に記憶する。全ての値を算出するとメモ
リ２にストアした全データの加算平均を取る（ステップ
Ｓ2）。このデータにラグリードフィルタ処理（ステッ
プＳ3）を施したものを位相の進み度合いデータとして
ＡＰＣレジスタ１０に記憶し（ステップＳ4）、このデ
ータによって電圧制御発振器１３をコントロールする。
たバーストデータに対して図４のフローチャートで示す
処理を実行する。即ち、アドレス（４ｎ）のデータより
アドレス（４ｎ＋２）のデータを引算し、これの１／２
値を求め（ステップＳ1）、このデータをバス９を介し
て一旦メモリ２に記憶する。全ての値を算出するとメモ
リ２にストアした全データの加算平均を取る（ステップ
Ｓ2）。このデータにラグリードフィルタ処理（ステッ
プＳ3）を施したものを位相の進み度合いデータとして
ＡＰＣレジスタ１０に記憶し（ステップＳ4）、このデ
ータによって電圧制御発振器１３をコントロールする。
【００２３】ここで、ＡＰＣループがロックすると、図
２の（ｅ），（ｆ）に示すように、基準クロック４ｆsc
がバースト信号に同期した４倍のクロック周波数である
ため、アドレス（４ｎ）にはバースト信号のゼロクロス
点（−（Ｒ−Ｙ）位相）のデータが、又、アドレス（４
ｎ＋２）には逆方向のゼロクロス点（（Ｒ−Ｙ）位相）
のデータが書き込まれ、位相の進み度合いデータはゼロ
となる。
２の（ｅ），（ｆ）に示すように、基準クロック４ｆsc
がバースト信号に同期した４倍のクロック周波数である
ため、アドレス（４ｎ）にはバースト信号のゼロクロス
点（−（Ｒ−Ｙ）位相）のデータが、又、アドレス（４
ｎ＋２）には逆方向のゼロクロス点（（Ｒ−Ｙ）位相）
のデータが書き込まれ、位相の進み度合いデータはゼロ
となる。
【００２４】図３（Ａ）に示す如くＡＰＣループのロッ
クが外れると（黒丸がサンプリング位置、白丸がロック
時のサンプリング位置）、アドレス（４ｎ）又は（４ｎ
＋２）にはゼロクロス点よりシフトしたデータが書き込
まれるため、位相の進み度合いデータがプラス側にずれ
る。すると、電圧制御発振器１３のクロック周波数が上
がりアドレス（４ｎ）と（４ｎ＋２）に書き込まれるデ
ータのサンプリング位置をゼロクロス点に近づけるよう
制御される。即ち、メモリ２の特定アドレスには常に特
定の位相データが書き込まれるようフィードバックがか
かる。
クが外れると（黒丸がサンプリング位置、白丸がロック
時のサンプリング位置）、アドレス（４ｎ）又は（４ｎ
＋２）にはゼロクロス点よりシフトしたデータが書き込
まれるため、位相の進み度合いデータがプラス側にずれ
る。すると、電圧制御発振器１３のクロック周波数が上
がりアドレス（４ｎ）と（４ｎ＋２）に書き込まれるデ
ータのサンプリング位置をゼロクロス点に近づけるよう
制御される。即ち、メモリ２の特定アドレスには常に特
定の位相データが書き込まれるようフィードバックがか
かる。
【００２５】また、図３（Ｂ）に示す如くＡＰＣループ
のロックが外れると（黒丸がサンプリング位置、白丸が
ロック時のサンプリング位置）、上記と反対に位相の進
み度合いデータがマイナス側にずれる。すると、電圧制
御発振器１３のクロック周波数が下がり、アドレス（４
ｎ）と（４ｎ＋２）に書き込まれるデータのサンプリン
グ位置をゼロクロス点に近づけるよう制御される。以上
よりＡＰＣループはフィードバック制御によりアドレス
（４ｎ）のデータは常にＲ−Ｙ位相となり、バーストゲ
ートパルスをサンプリングしている基準副搬送波クロッ
クｆscもバースト信号のＲ−Ｙ位相となる。
のロックが外れると（黒丸がサンプリング位置、白丸が
ロック時のサンプリング位置）、上記と反対に位相の進
み度合いデータがマイナス側にずれる。すると、電圧制
御発振器１３のクロック周波数が下がり、アドレス（４
ｎ）と（４ｎ＋２）に書き込まれるデータのサンプリン
グ位置をゼロクロス点に近づけるよう制御される。以上
よりＡＰＣループはフィードバック制御によりアドレス
（４ｎ）のデータは常にＲ−Ｙ位相となり、バーストゲ
ートパルスをサンプリングしている基準副搬送波クロッ
クｆscもバースト信号のＲ−Ｙ位相となる。
【００２６】一方、制御部７は１水平ライン区間毎に図
５のフローチャートで示す処理も実行する。即ち、アド
レス（２ｎ）とその隣りのアドレス（２ｎ＋１）との各
データの絶対値を加算し（ステップＳ5）、この各加算
値を一旦メモリ２に書き込む。そして、この各加算値を
比較演算してその内の最大値ＭMAXを求める（ステップ
Ｓ6）。次に、この最大値ＭMAXとリファレンス値Ａとの
差分を求め（ステップＳ7）、この差分データＸと前の
データＹn-1との積分を行う（ステップＳ8）。そして、
積分演算後の差分データＹnをＡＣＣレジスタ１１に記
憶し（ステップＳ9）、この差分データＹnに対応する係
数をＲＯＭ１５が出力して差分データＹnがゼロとなる
よう制御される。即ち、バースト信号のレベルが一定値
となるようフィードバックがかかる。
５のフローチャートで示す処理も実行する。即ち、アド
レス（２ｎ）とその隣りのアドレス（２ｎ＋１）との各
データの絶対値を加算し（ステップＳ5）、この各加算
値を一旦メモリ２に書き込む。そして、この各加算値を
比較演算してその内の最大値ＭMAXを求める（ステップ
Ｓ6）。次に、この最大値ＭMAXとリファレンス値Ａとの
差分を求め（ステップＳ7）、この差分データＸと前の
データＹn-1との積分を行う（ステップＳ8）。そして、
積分演算後の差分データＹnをＡＣＣレジスタ１１に記
憶し（ステップＳ9）、この差分データＹnに対応する係
数をＲＯＭ１５が出力して差分データＹnがゼロとなる
よう制御される。即ち、バースト信号のレベルが一定値
となるようフィードバックがかかる。
【００２７】ここで、メモリ２に記憶されるデータの絶
対値の最大値はアドレス（２ｎ±１）のデータとなるた
め、単にアドレス（２ｎ±１）の各データの最大値を求
めれば良い。しかし、この実施例の如くアドレス（２
ｎ）と（２ｎ＋１）の各データの加算値を求めれば、弱
電界でランダムノイズが乗った場合に差分データＹnの
値が大きくなるため、その結果色がしぼられるという利
点がある。
対値の最大値はアドレス（２ｎ±１）のデータとなるた
め、単にアドレス（２ｎ±１）の各データの最大値を求
めれば良い。しかし、この実施例の如くアドレス（２
ｎ）と（２ｎ＋１）の各データの加算値を求めれば、弱
電界でランダムノイズが乗った場合に差分データＹnの
値が大きくなるため、その結果色がしぼられるという利
点がある。
【００２８】
【発明の効果】以上述べたように請求項１の発明によれ
ば、バースト信号に同期した基準クロックに基づきバー
ストデータをメモリに書き込み、メモリの特定アドレス
には特定の位相データが常に書き込まれるように位相の
進み度合いデータを検出して基準クロックの電圧制御発
振器にフィードバックをかけ、位相の進み度合いデータ
をマイクロプログラミング処理により算出するよう構成
したので、色同期回路そのものの回路規模を小さくでき
ると共にメモリに書き込まれたバーストデータの位相が
特定可能となったためこれを利用して他のクロマ信号処
理も可能になるという効果を奏する。
ば、バースト信号に同期した基準クロックに基づきバー
ストデータをメモリに書き込み、メモリの特定アドレス
には特定の位相データが常に書き込まれるように位相の
進み度合いデータを検出して基準クロックの電圧制御発
振器にフィードバックをかけ、位相の進み度合いデータ
をマイクロプログラミング処理により算出するよう構成
したので、色同期回路そのものの回路規模を小さくでき
ると共にメモリに書き込まれたバーストデータの位相が
特定可能となったためこれを利用して他のクロマ信号処
理も可能になるという効果を奏する。
【００２９】請求項２の発明によれば、請求項１の構成
に加えて差分データを検出して掛算器にフィードバック
をかけ、差分データをマイクロプログラミング処理によ
り算出するよう構成したので、搬送色信号増幅回路その
ものの回路規模を小さくできると共に色同期回路等とも
兼用できるという効果を奏する。
に加えて差分データを検出して掛算器にフィードバック
をかけ、差分データをマイクロプログラミング処理によ
り算出するよう構成したので、搬送色信号増幅回路その
ものの回路規模を小さくできると共に色同期回路等とも
兼用できるという効果を奏する。
【００３０】また、本発明においては、連続するアドレ
スにバースト信号の瞬時値が順次書き込まれるメモリを
設け、メモリの連続するアドレスにバースト信号の瞬時
値が順次書き込んでいるので、バスを介してバースト信
号の所望の位置の瞬時値を容易に得ることができ、この
データに基づく演算により、ＡＰＣ及びＡＣＣに必要な
信号を容易に得ることができる。また、バーストゲート
パルスの開始のタイミングを可変周波数発振器から得ら
れた基準副搬送波クロックのタイミングに一致させるバ
ーストゲートパルスタイミング制御手段と、バーストゲ
ートパルスタイミング制御手段からのバーストゲートパ
ルスタイミングの開始のタイミングでリセットされ、そ
の後に可変周波数発振器からのバースト信号の４倍の周
波数の信号によりカウントアップを行うアドレスカウン
タとを設けているので、ＡＰＣループのロック状態で
は、メモリに書き込まれた特定アドレスのバーストデー
タは、特定の位相データになる。これにより、メモリか
ら連続して読み出された二つのバースト信号の瞬時値の
差を順次求めてその差を累計するという簡単な処理によ
りＡＰＣ用の位相の進み度合いデータを得ることが可能
となる。また、メモリの連続するアドレスから連続して
読み出された二つのバースト信号の瞬時値の絶対値の和
を順次求めてその最大値を求め、この最大値リファレン
ス値との差をとるという簡単な処理によりＡＣＣ用の差
分データを得ることができる等の効果を奏する。
スにバースト信号の瞬時値が順次書き込まれるメモリを
設け、メモリの連続するアドレスにバースト信号の瞬時
値が順次書き込んでいるので、バスを介してバースト信
号の所望の位置の瞬時値を容易に得ることができ、この
データに基づく演算により、ＡＰＣ及びＡＣＣに必要な
信号を容易に得ることができる。また、バーストゲート
パルスの開始のタイミングを可変周波数発振器から得ら
れた基準副搬送波クロックのタイミングに一致させるバ
ーストゲートパルスタイミング制御手段と、バーストゲ
ートパルスタイミング制御手段からのバーストゲートパ
ルスタイミングの開始のタイミングでリセットされ、そ
の後に可変周波数発振器からのバースト信号の４倍の周
波数の信号によりカウントアップを行うアドレスカウン
タとを設けているので、ＡＰＣループのロック状態で
は、メモリに書き込まれた特定アドレスのバーストデー
タは、特定の位相データになる。これにより、メモリか
ら連続して読み出された二つのバースト信号の瞬時値の
差を順次求めてその差を累計するという簡単な処理によ
りＡＰＣ用の位相の進み度合いデータを得ることが可能
となる。また、メモリの連続するアドレスから連続して
読み出された二つのバースト信号の瞬時値の絶対値の和
を順次求めてその最大値を求め、この最大値リファレン
ス値との差をとるという簡単な処理によりＡＣＣ用の差
分データを得ることができる等の効果を奏する。
【図１】クロマ信号再生回路の回路ブロック図（実施
例）。
例）。
【図２】各部のタイムチャート（実施例）。
【図３】（Ａ），（Ｂ）はそれぞれＡＰＣループのロッ
クが外れた場合のサンプリング位置のずれを示す図（実
施例）。
クが外れた場合のサンプリング位置のずれを示す図（実
施例）。
【図４】ＡＰＣのフローチャート（実施例）。
【図５】ＡＣＣのフローチャート（実施例）。
【図６】ビデオ信号再生回路の概略ブロック図（従来
例）。
例）。
【図７】色同期回路の回路ブロック図（従来例）。
【図８】４ｆscの場合のサンプリング位置を示す図（従
来例）。
来例）。
【図９】搬送色信号増幅回路の回路ブロック図（従来
例）。
例）。
１，３１…掛算器
２…メモリ
５…アドレスカウンタ
６…演算部
１３，２９…電圧制御発振器
フロントページの続き
(56)参考文献 特開 昭62−268288（ＪＰ，Ａ)
特開 平４−185009（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 クロマ信号に含まれるバースト信号の位
相に同期してバースト信号の４倍の周波数で発振するよ
うにＡＰＣループで制御される可変周波数発振器からの
信号に基づいてクロマ信号を復調するクロマ信号復調回
路において、 バーストゲートパルスの開始のタイミングを前記可変周
波数発振器から得られた基準副搬送波クロックのタイミ
ングに一致させるバーストゲートパルスタイミング制御
手段と、 前記バーストゲートパルスタイミング制御手段からのバ
ーストゲートパルスタイミングの開始のタイミングでリ
セットされ、その後に前記可変周波数発振器からのバー
スト信号の４倍の周波数の信号によりカウントアップを
行うアドレスカウンタと、 前記アドレスカウンタからの書き込みアドレスに基づき
連続するアドレスにバースト信号の瞬時値が順次書き込
まれるメモリと、 前記メモリの連続するアドレスに順次書き込まれたバー
スト信号の瞬時値のデータを、４ｎ（ｎは自然数）番目
と（４ｎ＋２）番目のアドレスを対にして順次読み出す
制御部と、 前記メモリに対してバスを介して接続されており、前記
メモリから４ｎ番目と（４ｎ＋２）番目のアドレスを対
にして順次読み出された二つのバースト信号の瞬時値の
差を順次求めてその差を累計し、位相の進み度合いデー
タとして出力する演算部と、 前記演算部の出力に基づき前記可変周波数発振器を制御
するＤ／Ａ変換器とを備えているクロマ信号復調回路。 - 【請求項２】 クロマ信号に含まれるバースト信号の位
相に同期してバースト信号の４倍の周波数で発振するよ
うにＡＰＣルーフで制御される可変周波数発振器からの
信号に基づいてクロマ信号を復調するクロマ信号復調回
路において、 バーストゲートパルスの開始のタイミングを前記可変周
波数発振器から得られた基準副搬送波クロックのタイミ
ングに一致させるバーストゲートパルスタイミング制御
手段と、 前記バーストゲートパルスタイミング制御手段からのバ
ーストゲートパルスタイミングの開始のタイミングでリ
セットされ、その後に前記可変周波数発振器からのバー
スト信号の４倍の周波数の信号によりカウントアップを
行うアドレスカウンタと、 前記アドレスカウンタからの書き込みアドレスに基づき
連続するアドレスにバースト信号の瞬時値が順次書き込
まれるメモリと、 前記メモリの連続するアドレスに順次書き込まれたバー
スト信号の瞬時値のデータを、４ｎ（ｎは自然数）番目
と（４ｎ＋２）番目のアドレスを対にして順次読み出す
と共に、２ｎ番目と（２ｎ＋１）番目のアドレスを対に
して順次読み出す制御部と、 前記メモリに対してバスを介して接続されており、１水
平ライン区間毎に前記メモリから４ｎ番目と（４ｎ＋
２）番目のアドレスを対にして順次読み出された二つの
バースト信号の瞬時値の差を順次求めてその差を累計
し、位相の進み度合いデータとして出力すると共に、前
記メモリの２ｎ番目と（２ｎ＋１）番目のアドレスを対
にして順次読み出された二つのバースト信号の瞬時値の
絶対値の和を順次求め、各和の中の最大値を求め、この
最大値とリファレンス値との差を求め、この差を積分
し、この積分した値をＡＣＣ用の差分データとして出力
する演算部と、 前記演算部からの位相の進み度合いデータに基づき前記
可変周波数発振器を制御するＤ／Ａ変換器と、 前記演算部からのＡＣＣ用の差分データに基づきクロマ
信号のレベルを制御する回路とを備えているクロマ信号
復調回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343293A JP3523890B2 (ja) | 1993-07-01 | 1993-07-01 | クロマ信号復調回路 |
| US08/267,677 US5532757A (en) | 1993-07-01 | 1994-06-29 | APC and ACC processing using common circuitry |
| TW083105981A TW241435B (ja) | 1993-07-01 | 1994-06-30 | |
| DE69413608T DE69413608T2 (de) | 1993-07-01 | 1994-06-30 | Schaltung zur Verarbeitung eines Chrominanzsignals |
| EP94304784A EP0632664B1 (en) | 1993-07-01 | 1994-06-30 | Chrominance signal processing circuit |
| MYPI94001710A MY122555A (en) | 1993-07-01 | 1994-06-30 | Chrominance signal processing circuit |
| CN94109537A CN1075325C (zh) | 1993-07-01 | 1994-07-01 | 采用公用电路的自动相位控制和自动色度控制的处理装置 |
| KR1019940015748A KR100320881B1 (ko) | 1993-07-01 | 1994-07-01 | 크로미넌스신호처리장치및그방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343293A JP3523890B2 (ja) | 1993-07-01 | 1993-07-01 | クロマ信号復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723407A JPH0723407A (ja) | 1995-01-24 |
| JP3523890B2 true JP3523890B2 (ja) | 2004-04-26 |
Family
ID=15773786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16343293A Expired - Fee Related JP3523890B2 (ja) | 1993-07-01 | 1993-07-01 | クロマ信号復調回路 |
Country Status (8)
| Country | Link |
|---|---|
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| EP (1) | EP0632664B1 (ja) |
| JP (1) | JP3523890B2 (ja) |
| KR (1) | KR100320881B1 (ja) |
| CN (1) | CN1075325C (ja) |
| DE (1) | DE69413608T2 (ja) |
| MY (1) | MY122555A (ja) |
| TW (1) | TW241435B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001095005A (ja) * | 1999-09-20 | 2001-04-06 | Matsushita Electric Ind Co Ltd | クロック発生回路 |
| US7143207B2 (en) * | 2003-11-14 | 2006-11-28 | Intel Corporation | Data accumulation between data path having redrive circuit and memory device |
| US7345708B2 (en) * | 2003-12-23 | 2008-03-18 | Lsi Logic Corporation | Method and apparatus for video deinterlacing and format conversion |
| JP2008294629A (ja) * | 2007-05-23 | 2008-12-04 | Funai Electric Co Ltd | テレビ受信機 |
| CN101448074B (zh) * | 2007-11-26 | 2010-08-11 | 晨星半导体股份有限公司 | 多切割的水平同步讯号的产生装置与方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3136522A1 (de) * | 1981-09-15 | 1983-03-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems |
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| DE3438564A1 (de) * | 1984-10-20 | 1986-04-30 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Abtastregelkreis |
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| GB9013151D0 (en) * | 1990-06-13 | 1990-08-01 | Questech Ltd | Digital signal processing system |
| GB9122711D0 (en) * | 1991-10-25 | 1991-12-11 | Alpha Image Ltd | Digitally phase locking analogue signals |
-
1993
- 1993-07-01 JP JP16343293A patent/JP3523890B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-29 US US08/267,677 patent/US5532757A/en not_active Expired - Lifetime
- 1994-06-30 MY MYPI94001710A patent/MY122555A/en unknown
- 1994-06-30 DE DE69413608T patent/DE69413608T2/de not_active Expired - Fee Related
- 1994-06-30 EP EP94304784A patent/EP0632664B1/en not_active Expired - Lifetime
- 1994-06-30 TW TW083105981A patent/TW241435B/zh active
- 1994-07-01 CN CN94109537A patent/CN1075325C/zh not_active Expired - Fee Related
- 1994-07-01 KR KR1019940015748A patent/KR100320881B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1124435A (zh) | 1996-06-12 |
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