JP3512763B2 - 薄膜トランジスタ液晶表示装置のゲートドライバに用いられるシングルエンド型高電圧レベルシフタ - Google Patents
薄膜トランジスタ液晶表示装置のゲートドライバに用いられるシングルエンド型高電圧レベルシフタInfo
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
液晶表示装置のゲートドライバに用いられるシングルエ
ンド型高電圧レベルシフタに関し、特に、ゲートドライ
バのチップ面積を大幅に低減できるシングルエンド型高
電圧レベルシフタに関する。
液晶表示装置のゲートドライバに用いられるシングルエ
ンド型高電圧レベルシフタに関し、特に、ゲートドライ
バのチップ面積を大幅に低減できるシングルエンド型高
電圧レベルシフタに関する。
【０００２】
【従来の技術】図１は、薄膜トランジスタ液晶表示装置
のゲートドライバを示すブロック図である。図１に示す
ゲートドライバは、２５６個の出力チャネルを有し、各
出力チャネルの回路が、双方向シフトレジスターと、イ
ネーブル・コントロールと、レベルシフタと、出力ドラ
イバとを備えている。双方向シフトレジストは、シフト
クロックSCLKの立ち上がりエッジで同期トリガーされ、
右データの入／出力DIORの始動パルスまたは左データの
入／出力DIOLの始動パルスを連続的にシフトさせるため
に用いられる。右シフト／左シフト制御は、右シフト／
左シフト制御信号RLのレベルによって決められる。各レ
ジスターの出力は、出力イネーブル信号OE及びグローバ
ル・オン・コントロール信号XONに基づいて非同期ゲート
されたあと、レベルシフトされて高電圧出力を駆動す
る。
のゲートドライバを示すブロック図である。図１に示す
ゲートドライバは、２５６個の出力チャネルを有し、各
出力チャネルの回路が、双方向シフトレジスターと、イ
ネーブル・コントロールと、レベルシフタと、出力ドラ
イバとを備えている。双方向シフトレジストは、シフト
クロックSCLKの立ち上がりエッジで同期トリガーされ、
右データの入／出力DIORの始動パルスまたは左データの
入／出力DIOLの始動パルスを連続的にシフトさせるため
に用いられる。右シフト／左シフト制御は、右シフト／
左シフト制御信号RLのレベルによって決められる。各レ
ジスターの出力は、出力イネーブル信号OE及びグローバ
ル・オン・コントロール信号XONに基づいて非同期ゲート
されたあと、レベルシフトされて高電圧出力を駆動す
る。
【０００３】図２は、従来のレベルシフタ２１と出力ド
ライバ２２が接続されている回路を示す回路図である。
レベルシフタ２１は、高電圧PMOSトランジスタM１、M３
と、高電圧NMOSトランジスタM２、M４とを備えている。
ここでいう高電圧MOSトランジスタは、通常のMOSトラン
ジスタと違い、ドレイン―ソース（ゲート―ソース）の
間には極高い電圧例えば４０Vを耐えることができる。
また、高電圧MOSトランジスタのしきい電圧も、通常のM
OSトランジスタのしきい電圧より高い。一般に、高電圧
PMOSトランジスタのしきい電圧は、約１.７Vであり、高
電圧NMOSトランジスタのしきい電圧は、約２.７Vであ
る。また、入力信号INはトランジスターM２を駆動し、
反転入力信号INBはトランジスターM４を駆動する。
ライバ２２が接続されている回路を示す回路図である。
レベルシフタ２１は、高電圧PMOSトランジスタM１、M３
と、高電圧NMOSトランジスタM２、M４とを備えている。
ここでいう高電圧MOSトランジスタは、通常のMOSトラン
ジスタと違い、ドレイン―ソース（ゲート―ソース）の
間には極高い電圧例えば４０Vを耐えることができる。
また、高電圧MOSトランジスタのしきい電圧も、通常のM
OSトランジスタのしきい電圧より高い。一般に、高電圧
PMOSトランジスタのしきい電圧は、約１.７Vであり、高
電圧NMOSトランジスタのしきい電圧は、約２.７Vであ
る。また、入力信号INはトランジスターM２を駆動し、
反転入力信号INBはトランジスターM４を駆動する。
【０００４】入力信号INの電位が低電圧電源の電圧Vs
s、例えば−５V、の場合、回路が安定なとなると、トラ
ンジスタM２はオフとなり、トランジスタM４はオンとな
る。そのとき、ノードBの電位が−５Vであり、トランジ
スタM１がオンとなるため、ノードAの電位が高電圧電源
電圧VDD、通常２５〜３５V、にプルアップされて、トラ
ンジスタM３がオフとなる。従って、M６がオンとなり、
出力信号OUTの電位が−５Vになる。一方、入力信号INの
電位が低電源電圧から高電源電圧例えば‐５V＋３.３V
＝−１.７V、になる場合、トランジスタM２がオンとな
り、トランジスタM４が初期のオン状態から徐々にオフ
となる。ノードAの電位が−５Vになり、トランジスタM
３がオンとなるため、ノードBの電位が高電圧電源電圧
にプルアップされ、トランジスタM１が徐々にオフとな
る。ノードAの電位が−５Vであるため、トランジスタM
５がオンとなり、出力信号OUTの電位が高電圧電源電圧
になる。
s、例えば−５V、の場合、回路が安定なとなると、トラ
ンジスタM２はオフとなり、トランジスタM４はオンとな
る。そのとき、ノードBの電位が−５Vであり、トランジ
スタM１がオンとなるため、ノードAの電位が高電圧電源
電圧VDD、通常２５〜３５V、にプルアップされて、トラ
ンジスタM３がオフとなる。従って、M６がオンとなり、
出力信号OUTの電位が−５Vになる。一方、入力信号INの
電位が低電源電圧から高電源電圧例えば‐５V＋３.３V
＝−１.７V、になる場合、トランジスタM２がオンとな
り、トランジスタM４が初期のオン状態から徐々にオフ
となる。ノードAの電位が−５Vになり、トランジスタM
３がオンとなるため、ノードBの電位が高電圧電源電圧
にプルアップされ、トランジスタM１が徐々にオフとな
る。ノードAの電位が−５Vであるため、トランジスタM
５がオンとなり、出力信号OUTの電位が高電圧電源電圧
になる。
【０００５】このような従来の回路は、ノードA（ノー
ドB）の電位が低電圧電源電圧または高電圧電源電圧の
どちらにあっても消費静電力が存在しないという利点が
ある。しかし、入力信号ハイレベルが高電圧NMOSのしき
い電圧値に近い場合、高電圧トランジスタM２、M４のサ
イズが高電圧トランジスタM１、M３のサイズよりずっと
大きく設計されなければならない。これは、高電圧トラ
ンジスタM２、M４がオン状態のとき、十分大きな電流が
流れ、ノードA、Bの電位を、短時間内に低電源電圧から
高電源電圧に上昇させる、または高電源電圧から低電源
電圧に降下させるためである。もちろん、図２のレベル
シフタを動作させるために、入力信号のハイレベルは高
電圧トランジスタM２、M４のしきい電圧よりも高くする
必要がある。
ドB）の電位が低電圧電源電圧または高電圧電源電圧の
どちらにあっても消費静電力が存在しないという利点が
ある。しかし、入力信号ハイレベルが高電圧NMOSのしき
い電圧値に近い場合、高電圧トランジスタM２、M４のサ
イズが高電圧トランジスタM１、M３のサイズよりずっと
大きく設計されなければならない。これは、高電圧トラ
ンジスタM２、M４がオン状態のとき、十分大きな電流が
流れ、ノードA、Bの電位を、短時間内に低電源電圧から
高電源電圧に上昇させる、または高電源電圧から低電源
電圧に降下させるためである。もちろん、図２のレベル
シフタを動作させるために、入力信号のハイレベルは高
電圧トランジスタM２、M４のしきい電圧よりも高くする
必要がある。
【０００６】図３は、もう一つの従来のレベルシフタ３
１と出力ドライバ３２が接続されている回路を示す回路
図である。図３の出力ドライバ３２は、図２の出力ドラ
イバ２２と同じである。低電圧トランジスタM７、M８の
ゲートは、入力信号IN及びその反転信号INBをそれぞれ
受ける。高電圧トランジスタM２、M４は、低電圧トラン
ジスタM７、M８とそれぞれ直列に接続し、それらのゲー
トは、ともに基準電圧VRL、例えば５Vを受ける。それ
は、トランジスタM７、M８がドレインとソースの間の過
大な電位差によって崩壊してしまうことを防止するため
に、トランジスタM７、M８のドレインの電圧が、VRL−V
Tを超えないように制限する必要があるからである。こ
の従来の回路は、低電圧トランジスタM７、M８の配置に
より、高電圧トランジスタM２、M４が図２の回路のよう
に、高電圧トランジスタM１、M３よりずっと大きく設計
される必要がなく、結果的には、レベルシフタ３１のチ
ップ面積がレベルシフタ２１のチップサイズより小さい
という長所がある。
１と出力ドライバ３２が接続されている回路を示す回路
図である。図３の出力ドライバ３２は、図２の出力ドラ
イバ２２と同じである。低電圧トランジスタM７、M８の
ゲートは、入力信号IN及びその反転信号INBをそれぞれ
受ける。高電圧トランジスタM２、M４は、低電圧トラン
ジスタM７、M８とそれぞれ直列に接続し、それらのゲー
トは、ともに基準電圧VRL、例えば５Vを受ける。それ
は、トランジスタM７、M８がドレインとソースの間の過
大な電位差によって崩壊してしまうことを防止するため
に、トランジスタM７、M８のドレインの電圧が、VRL−V
Tを超えないように制限する必要があるからである。こ
の従来の回路は、低電圧トランジスタM７、M８の配置に
より、高電圧トランジスタM２、M４が図２の回路のよう
に、高電圧トランジスタM１、M３よりずっと大きく設計
される必要がなく、結果的には、レベルシフタ３１のチ
ップ面積がレベルシフタ２１のチップサイズより小さい
という長所がある。
【０００７】図３のレベルシフタ３１は、図２のレベル
シフタ２１より改良されたものの、高電圧トランジスタ
を４つも使用している。これらの高電圧トランジスタは
低圧トランジスターよりずっと大きく、相当なチップ面
積を占めり、ゲートドライバICのコストにも大きく影響
する。
シフタ２１より改良されたものの、高電圧トランジスタ
を４つも使用している。これらの高電圧トランジスタは
低圧トランジスターよりずっと大きく、相当なチップ面
積を占めり、ゲートドライバICのコストにも大きく影響
する。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上述
の問題を鑑みてなされたものであって、薄膜トランジス
タ液晶表示装置のゲートドライバに用いられるシングル
型高電圧レベルシフタを提供することにある。高電圧ト
ランジスタを２個のみ使用することにより、ゲートドラ
イバのチップ面積が大幅に低減される。さらに、一部の
コントロールロジックをレベルシフタ回路に実現するこ
とにより、ゲートドライバのチップ面積が更に低減でき
るため、ゲートドライバICの製造コストが大幅に削減で
きる。
の問題を鑑みてなされたものであって、薄膜トランジス
タ液晶表示装置のゲートドライバに用いられるシングル
型高電圧レベルシフタを提供することにある。高電圧ト
ランジスタを２個のみ使用することにより、ゲートドラ
イバのチップ面積が大幅に低減される。さらに、一部の
コントロールロジックをレベルシフタ回路に実現するこ
とにより、ゲートドライバのチップ面積が更に低減でき
るため、ゲートドライバICの製造コストが大幅に削減で
きる。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、シングルエンド型入力信号を受け、薄
膜トランジスタ液晶表示装置のゲートドライバに用いら
れるシングル型高電圧レベルシフタを提供する。このレ
ベルシフタは、高電源電圧と低電源電圧と、第１低電圧
NMOSトランジスタと、高電圧NMOSトランジスタと、第１
高電圧PMOSトランジスタと、を備えている。前記第１低
電圧NMOSトランジスタは、ゲートが前記入力信号を受
け、ソースが前記の低電源電圧に接続されている。前記
の高電圧NMOSトランジスタは、ゲートが前記入力信号と
前記高電源電圧との間のレベルを有する第１基準電圧を
受け、ソースが前記第１低電圧NMOSトランジスタのドレ
インに接続されている。前記第１高電圧PMOSトランジス
タは、ゲートがこの第１高電圧PMOSトランジスターのオ
ン状態を保持し第１基準電圧より高いレベルを有する第
２基準電圧を受け、ソースが前記高電源電圧に接続さ
れ、ドレインが前記高電圧NMOSトランジスタのドレイン
に接続されレベルシフタの出力端子として次段の出力ド
ライバに接続されている。
めに、本発明は、シングルエンド型入力信号を受け、薄
膜トランジスタ液晶表示装置のゲートドライバに用いら
れるシングル型高電圧レベルシフタを提供する。このレ
ベルシフタは、高電源電圧と低電源電圧と、第１低電圧
NMOSトランジスタと、高電圧NMOSトランジスタと、第１
高電圧PMOSトランジスタと、を備えている。前記第１低
電圧NMOSトランジスタは、ゲートが前記入力信号を受
け、ソースが前記の低電源電圧に接続されている。前記
の高電圧NMOSトランジスタは、ゲートが前記入力信号と
前記高電源電圧との間のレベルを有する第１基準電圧を
受け、ソースが前記第１低電圧NMOSトランジスタのドレ
インに接続されている。前記第１高電圧PMOSトランジス
タは、ゲートがこの第１高電圧PMOSトランジスターのオ
ン状態を保持し第１基準電圧より高いレベルを有する第
２基準電圧を受け、ソースが前記高電源電圧に接続さ
れ、ドレインが前記高電圧NMOSトランジスタのドレイン
に接続されレベルシフタの出力端子として次段の出力ド
ライバに接続されている。
【００１０】
【発明の実施形態】以下、図面を参照しながら本発明の
実施の形態を説明する。
実施の形態を説明する。
【００１１】図４は、本発明の第１実施形態におけるレ
ベルシフタ４１と出力ドライバ４２が接続されている回
路を示す回路図である。図４に示すように、シングルエ
ンド型入力信号INを受けるレベルシフタ４１は、高電圧
PMOSトランジスタM１と、高電圧NMOSトランジスタM２
と、NMOSトランジスタM７と、を備えている。トランジ
スタM１は、ソースが第１高値である高電源電圧VDDに接
続されている。トランジスタM７は、ソースが低電源電
圧Vssに接続されている。トランジスタM１は、ゲートが
基準電圧VRHを受ける。前記基準電圧VRHによってトラン
ジスタM１が常にオン状態例えば、高電源電圧VDD＝３０
V、VRH＝２４V、低電源電圧Vss＝‐５Vに保持されてい
る。トランジスタM２は、ゲートがもう一つの基準電圧V
RL（例えば５V）を受ける。それは、トランジスタM７が
ドレインとソースとの間の過大な電位差による崩壊を防
止するために、ドレインの電圧がVRL−VT（例えば５V‐
２.７V＝２.３V）を超えないように制限する必要がある
からである。トランジスタM７は、シングルエンド型入
力信号INを受けるために用いられる。入力信号INの初期
信号レベルが変換されると、ローレベルがVLLから低電
源電圧Vssに変わり、ハイレベルが、VLHからVAAに変わ
る。VAAは、第２高値であり、VAA＝Vss＋（３.３V〜５.
５V）である。
ベルシフタ４１と出力ドライバ４２が接続されている回
路を示す回路図である。図４に示すように、シングルエ
ンド型入力信号INを受けるレベルシフタ４１は、高電圧
PMOSトランジスタM１と、高電圧NMOSトランジスタM２
と、NMOSトランジスタM７と、を備えている。トランジ
スタM１は、ソースが第１高値である高電源電圧VDDに接
続されている。トランジスタM７は、ソースが低電源電
圧Vssに接続されている。トランジスタM１は、ゲートが
基準電圧VRHを受ける。前記基準電圧VRHによってトラン
ジスタM１が常にオン状態例えば、高電源電圧VDD＝３０
V、VRH＝２４V、低電源電圧Vss＝‐５Vに保持されてい
る。トランジスタM２は、ゲートがもう一つの基準電圧V
RL（例えば５V）を受ける。それは、トランジスタM７が
ドレインとソースとの間の過大な電位差による崩壊を防
止するために、ドレインの電圧がVRL−VT（例えば５V‐
２.７V＝２.３V）を超えないように制限する必要がある
からである。トランジスタM７は、シングルエンド型入
力信号INを受けるために用いられる。入力信号INの初期
信号レベルが変換されると、ローレベルがVLLから低電
源電圧Vssに変わり、ハイレベルが、VLHからVAAに変わ
る。VAAは、第２高値であり、VAA＝Vss＋（３.３V〜５.
５V）である。
【００１２】入力信号INがVAA、例えば−１.７Vの場
合、トランジスタM７がオンとなり、ノードBの電圧がVs
sにプルダウンされ、トランジスタM２もオンとなる（M
２のVGSは、そのしきい電圧VTよりずっと大きい）。同
様に、ノードAの電圧もVSSにプルダウンされ、その結
果、トランジスタM５がオン状態、トランジスタM６がオ
フとなり、出力信号OUTがVDD、例えば３０Vになる。一
方、入力信号INがVAAからローのVssになる場合、トラン
ジスタM７がオフとなり、トランジスタ−M２が、暫くの
間にはオン状態のまま（）であるので、ノードBが充電
され、ノードBの電位が徐々に上昇する。ノードBの電位
が、VRL−VTの近くになると、トランジスタM２のVGSがV
Tになるため、M２に電流が流れなくなってオフとなる。
ここで、トランジスタM１にとって、VSG ＞ VTの条件が
常に満足されているため、オン状態を続ける。従って、
ノードAは、電圧がVDDになるまでに継続的に充電され
る。その時、トランジスタM６がオンとなるため、出力
信号OUTがVssにプルダウンされる。
合、トランジスタM７がオンとなり、ノードBの電圧がVs
sにプルダウンされ、トランジスタM２もオンとなる（M
２のVGSは、そのしきい電圧VTよりずっと大きい）。同
様に、ノードAの電圧もVSSにプルダウンされ、その結
果、トランジスタM５がオン状態、トランジスタM６がオ
フとなり、出力信号OUTがVDD、例えば３０Vになる。一
方、入力信号INがVAAからローのVssになる場合、トラン
ジスタM７がオフとなり、トランジスタ−M２が、暫くの
間にはオン状態のまま（）であるので、ノードBが充電
され、ノードBの電位が徐々に上昇する。ノードBの電位
が、VRL−VTの近くになると、トランジスタM２のVGSがV
Tになるため、M２に電流が流れなくなってオフとなる。
ここで、トランジスタM１にとって、VSG ＞ VTの条件が
常に満足されているため、オン状態を続ける。従って、
ノードAは、電圧がVDDになるまでに継続的に充電され
る。その時、トランジスタM６がオンとなるため、出力
信号OUTがVssにプルダウンされる。
【００１３】入力信号INがVAAの場合、トランジスタM
１、M２、M７が全部オンとなるため、レベルシフタ４１
に静電流が流れるが、２５６個の出力チャンネルの中に
せいぜい１個の出力チャンネルがこのような状態になる
ので、この状態による余分な電力損失は殆ど無視でき
る。
１、M２、M７が全部オンとなるため、レベルシフタ４１
に静電流が流れるが、２５６個の出力チャンネルの中に
せいぜい１個の出力チャンネルがこのような状態になる
ので、この状態による余分な電力損失は殆ど無視でき
る。
【００１４】本発明におけるレベルシフタは、高電圧ト
ランジスタの使用個数の削減によって必要なチップ面積
が低減される以外に、一部のコントロールロジックを図
４に示すレベルシフタ回路の中に実現することによっ
て、ゲートドライバのチップ面積が更に低減できる。
ランジスタの使用個数の削減によって必要なチップ面積
が低減される以外に、一部のコントロールロジックを図
４に示すレベルシフタ回路の中に実現することによっ
て、ゲートドライバのチップ面積が更に低減できる。
【００１５】図５は、本発明の第２実施形態におけるレ
ベルシフタ５１と出力ドライバー５２が接続されている
回路を示す回路図である。図４のレベルシフタ４１と較
べると、図５のレベルシフタ５１は、さらに、部分回路
５１１と５１２を備えている。部分回路５１１は、第１
グローバル・オン・コントロール信号XON１を受けるNMO
SトランジスタM９と、出力イネーブル信号OEを受けるNM
OSトランジスタM１０と、を備えている。部分回路５１
２は、第２グローバル・オン・コントロール信号XON２
を受ける高電圧PMOSトランジスタM１１と、第３グロー
バル・オン・コントロール信号XON３を受ける高電圧PMO
SトランジスタM１２と、を備えている。部分回路５１１
は、各出力チャネルに対応するレベルシフタが各自に備
える回路であるが、部分回路５１２は、各出力チャネル
に対応するレベルシフタが共用する回路である。第1グ
ローバル・オン・コントロール信号XON１と出力イネー
ブル信号OEの初期信号のレベルが変換されると、ローレ
ベルがVLLから低電源電圧Vssに変わり、ハイレベルがV
LHから第２高値であるVAA に変わる。そこで、VAA＝Vss
＋（３.３V〜５.５V）。第２、第３グローバル・オン・
コントロール信号XON２、XON３は、それらのローレベル
が共に低電源電圧Vssであり、ハイレベルが共に第１高
値の高電源電圧VDDである。
ベルシフタ５１と出力ドライバー５２が接続されている
回路を示す回路図である。図４のレベルシフタ４１と較
べると、図５のレベルシフタ５１は、さらに、部分回路
５１１と５１２を備えている。部分回路５１１は、第１
グローバル・オン・コントロール信号XON１を受けるNMO
SトランジスタM９と、出力イネーブル信号OEを受けるNM
OSトランジスタM１０と、を備えている。部分回路５１
２は、第２グローバル・オン・コントロール信号XON２
を受ける高電圧PMOSトランジスタM１１と、第３グロー
バル・オン・コントロール信号XON３を受ける高電圧PMO
SトランジスタM１２と、を備えている。部分回路５１１
は、各出力チャネルに対応するレベルシフタが各自に備
える回路であるが、部分回路５１２は、各出力チャネル
に対応するレベルシフタが共用する回路である。第1グ
ローバル・オン・コントロール信号XON１と出力イネー
ブル信号OEの初期信号のレベルが変換されると、ローレ
ベルがVLLから低電源電圧Vssに変わり、ハイレベルがV
LHから第２高値であるVAA に変わる。そこで、VAA＝Vss
＋（３.３V〜５.５V）。第２、第３グローバル・オン・
コントロール信号XON２、XON３は、それらのローレベル
が共に低電源電圧Vssであり、ハイレベルが共に第１高
値の高電源電圧VDDである。
【００１６】グローバル・オン・コントロール信号XON
は、ゲートドライバの制御に用いられるオペレーション
・モードがノーマル・モードまたはグローバル・オン・
コントロール・モードである。第１、第２グローバル・
オン・コントロール信号XON１、XON２が共にVss、第３
グローバル・オン・コントロール信号XON３がVDDの場
合、ゲートドライバはノーマル・モードである。即ち、
出力チャンネルの中には１個のみがオンとなる。第１グ
ローバル・オン・コントロール信号XON１がVAAにプルア
ップされると、M９がオンとなり、ノードBとノードAの
電圧がVssにプルダウンされ、M１、M２、M９が同時にオ
ンとなり、レベルシフタ５１に消費直流電流が発生す
る。２５６個のチャネルに同時にこの直流電流が存在す
れば、相当大きな消費直流電流になる。これを避けるた
めに、第２グローバル・オン・コントロール信号XON２
をVDDにプルアップし、M１１をオフさせる必要がある。
同時に、第３グローバル・オン・コントロール信号XON
３をVssにプルダウンして、M１２をオンさせ、E点の電
位がVDDにプルアップされるので、M１のゲート電位がV
DDになり、M１がオフとなる。このようにすれば、前述
した消費直流電流が避けられる。
は、ゲートドライバの制御に用いられるオペレーション
・モードがノーマル・モードまたはグローバル・オン・
コントロール・モードである。第１、第２グローバル・
オン・コントロール信号XON１、XON２が共にVss、第３
グローバル・オン・コントロール信号XON３がVDDの場
合、ゲートドライバはノーマル・モードである。即ち、
出力チャンネルの中には１個のみがオンとなる。第１グ
ローバル・オン・コントロール信号XON１がVAAにプルア
ップされると、M９がオンとなり、ノードBとノードAの
電圧がVssにプルダウンされ、M１、M２、M９が同時にオ
ンとなり、レベルシフタ５１に消費直流電流が発生す
る。２５６個のチャネルに同時にこの直流電流が存在す
れば、相当大きな消費直流電流になる。これを避けるた
めに、第２グローバル・オン・コントロール信号XON２
をVDDにプルアップし、M１１をオフさせる必要がある。
同時に、第３グローバル・オン・コントロール信号XON
３をVssにプルダウンして、M１２をオンさせ、E点の電
位がVDDにプルアップされるので、M１のゲート電位がV
DDになり、M１がオフとなる。このようにすれば、前述
した消費直流電流が避けられる。
【００１７】出力イネーブル信号OEは、出力信号OUTの
イネーブルを制御するために用いられる。出力イネーブ
ル信号OEがVAAの場合、対応する出力チャネルが正常に
信号OUTを出力する。出力イネーブル信号OEがVssの場
合、第１グローバル・オン・コントロール信号XON１がV
ssであれば、出力信号OUTがVssになる。
イネーブルを制御するために用いられる。出力イネーブ
ル信号OEがVAAの場合、対応する出力チャネルが正常に
信号OUTを出力する。出力イネーブル信号OEがVssの場
合、第１グローバル・オン・コントロール信号XON１がV
ssであれば、出力信号OUTがVssになる。
【００１８】以下に、第１〜第３グローバル・オン・コ
ントロール信号XON１、XON２、XON３及び出力イネーブ
ル信号OEの信号レベルを３つの状況に分けて、更に説明
する。
ントロール信号XON１、XON２、XON３及び出力イネーブ
ル信号OEの信号レベルを３つの状況に分けて、更に説明
する。
【００１９】（１）第１、第２グローバル・オン・コン
トロール信号XON１、XON２がVss、第３グローバル・オ
ン・コントロール信号XON３がVDD、出力イネーブル信号
OEがVAAの場合、図５の回路が図６の回路に簡略化さ
れ、図４の回路とまったく同じ回路動作になる。
トロール信号XON１、XON２がVss、第３グローバル・オ
ン・コントロール信号XON３がVDD、出力イネーブル信号
OEがVAAの場合、図５の回路が図６の回路に簡略化さ
れ、図４の回路とまったく同じ回路動作になる。
【００２０】（２）第１、第２グローバル・オン・コン
トロール信号XON１、XON２がVss、第３グローバル・オ
ン・コントロール信号XON３がVDD、出力イネーブル信号
OEがVssの場合、ノードBの下の２つのルートが共に遮断
され、出力ドライバ５２の出力信号OUTがVssになる。
トロール信号XON１、XON２がVss、第３グローバル・オ
ン・コントロール信号XON３がVDD、出力イネーブル信号
OEがVssの場合、ノードBの下の２つのルートが共に遮断
され、出力ドライバ５２の出力信号OUTがVssになる。
【００２１】（３）第１グローバル・オン・コントロー
ル信号XON１がVAA、第２グローバル・オン・コントロー
ル信号XON２がVDDにプルアップされ、第３グローバル・
オン・コントロール信号XON３がVss、出力イネーブル信
号OEがVssまたはVAAである場合、M２、M９が共にオンと
なり、ノードAの電位がVssにプルダウンされ、入力信号
INがVssまたはVAAのどちらにあっても出力信号OUTがVDD
である。ただし、このとき、M１がオン状態ではないの
で、静電流が存在せず、消費電力も発生しない。
ル信号XON１がVAA、第２グローバル・オン・コントロー
ル信号XON２がVDDにプルアップされ、第３グローバル・
オン・コントロール信号XON３がVss、出力イネーブル信
号OEがVssまたはVAAである場合、M２、M９が共にオンと
なり、ノードAの電位がVssにプルダウンされ、入力信号
INがVssまたはVAAのどちらにあっても出力信号OUTがVDD
である。ただし、このとき、M１がオン状態ではないの
で、静電流が存在せず、消費電力も発生しない。
【００２２】
【発明の効果】本発明のシングル型高電圧レベルシフタ
によれば、高電圧トランジスタを２個のみ使用すること
により、ゲートドライバのチップ面積が大幅に低減され
る。さらに、一部のコントロールロジックをレベルシフ
タ回路に実現することにより、ゲートドライバのチップ
面積が更に低減できるため、ゲートドライバICの製造コ
ストが大幅に削減できる。
によれば、高電圧トランジスタを２個のみ使用すること
により、ゲートドライバのチップ面積が大幅に低減され
る。さらに、一部のコントロールロジックをレベルシフ
タ回路に実現することにより、ゲートドライバのチップ
面積が更に低減できるため、ゲートドライバICの製造コ
ストが大幅に削減できる。
【００２３】以上の実施形態では、本発明の技術を簡単
に説明するために、提出された具体例であり、本発明を
前記実施形態に限定されることなく、本発明の請求する
範囲で、種々の変更が可能である。
に説明するために、提出された具体例であり、本発明を
前記実施形態に限定されることなく、本発明の請求する
範囲で、種々の変更が可能である。
【図１】薄膜トランジスタ液晶表示装置のゲートドライ
バを示すブロック図である。
バを示すブロック図である。
【図２】従来のレベルシフタと出力ドライバが接続され
ている回路を示す回路図図である。
ている回路を示す回路図図である。
【図３】もう一つの従来のレベルシフタと出力ドライバ
が接続されている回路を示す回路図である。
が接続されている回路を示す回路図である。
【図４】本発明の第１実施形態におけるレベルシフタと
出力ドライバが接続されている回路を示す回路図であ
る。
出力ドライバが接続されている回路を示す回路図であ
る。
【図５】本発明の第２実施形態におけるレベルシフタと
出力ドライバが接続されている回路を示す回路図であ
る。
出力ドライバが接続されている回路を示す回路図であ
る。
【図６】図５の回路を簡略化した回路図である。
SCLK シフトクロック
DIOR 右データ入／出力
DIOL 左データ入／出力
RL 右シフト／左シフト制御信号
OE 出力イネーブル信号
VLH 初期信号ハイレベル電圧
VLL 初期信号ローレベル電圧
VAA 変換された初期信号のハイレベル電圧
VDD 高電源電圧
Vss 低電源電圧
XON グロバール・オン・コントロール信号
XON１ 第１グロバール・オン・コントロール信号
XON２ 第２グロバール・オン・コントロール信号
XON３ 第３グロバール・オン・コントロール信号IN
入力信号 INB 反転入力信号 OUT 出力信号 VRH、VRL 基準電圧 ２１、３１、４１、５１ レベルシフタ ２２、３２、４２、５２ 出力ドライバ ５１１、５１２ レベルシフタ５１の部分回路
入力信号 INB 反転入力信号 OUT 出力信号 VRH、VRL 基準電圧 ２１、３１、４１、５１ レベルシフタ ２２、３２、４２、５２ 出力ドライバ ５１１、５１２ レベルシフタ５１の部分回路
フロントページの続き
(56)参考文献 特開2002−135104（ＪＰ，Ａ)
特開 平７−74616（ＪＰ，Ａ)
特開 昭56−1557（ＪＰ，Ａ)
特開 昭62−183624（ＪＰ，Ａ)
特開 昭52−147049（ＪＰ，Ａ)
特開 平３−10518（ＪＰ，Ａ)
特開 昭61−202523（ＪＰ，Ａ)
特開 平７−7414（ＪＰ，Ａ)
特表2003−500883（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0185
G09G 3/20 - 3/36
Claims (4)
- 【請求項１】 高電源電圧及び低電源電圧と、 ゲートが入力信号を受け、ソースが前記低電源電圧に接
続されている第１低電圧NMOSトランジスタと、 ゲートが前記入力信号と前記高電源電圧との間のレベル
を有する第１基準電圧を受け、ソースが前記第１低電圧
NMOSトランジスタのドレインに接続されている高電圧NM
OSトランジスタと、 ゲートがこの第１高電圧PMOSトランジスターのオン状態
を保持し前記第１基準電圧より高いレベルを有する第２
基準電圧を受け、ソースが前記高電源電圧に接続され、
ドレインが、前記高電圧NMOSトランジスタのドレインに
接続され、レベルシフターの出力端子として次段の出力
ドライバに接続されている第１高電圧PMOSトランジスタ
と、 を備えていることを特徴とする、薄膜トランジスタ液晶
表示装置のゲートドライバに用いられるシングルエンド
型高電圧レベルシフタ。 - 【請求項２】 高電源電圧及び低電源電圧と、 ゲートに入力信号を受け、ソースが前記低電源電圧に接
続されている第１低電圧NMOSトランジスタと、 ゲートが前記入力信号と前記高電源電圧との間のレベル
を有する第１基準電圧を受け、ソースが前記第１低電圧
NMOSトランジスタのドレインに接続されている高電圧NM
OSトランジスタと、 ソースが前記高電源電圧に接続され、ドレインが前記高
電圧NMOSトランジスタのドレインに接続され、レベルシ
フタの出力端子として次段の出力ドライバに接続されて
いる第１高電圧PMOSトランジスタと、 ゲートが第１グローバル・オン・コントロール信号を受
け、ソースが前記低電源電圧に接続され、ドレインが前
記第１低電圧NMOSトランジスタのドレインに接続されて
いる第２低電圧NMOSトランジスタと、 ゲートが第２グローバル・オン・コントロール信号を受
け、ソースまたはドレインの何れかが前記第１高電圧PM
OSトランジスタのオン状態を保持し前記第１基準電圧よ
り高いレベルを有する第２基準電圧に接続され、その他
のソースまたはドレインが前記第１高電圧PMOSトランジ
スタのゲートに接続されている第２高電圧PMOSトランジ
スタと、 ゲートが第３グローバル・オン・コントロール信号を受
け、ソースが前記高電源電圧に接続され、ドレインが前
記第１高電圧PMOSトランジスタのゲートに接続されてい
る第３高電圧PMOSトランジスタと、 を備え、前記第１及び前記第２グローバル・オン・コント
ロール信号がローレベルにプルダウンされ、前記第３グ
ローバル・オン・コントロール信号が第１高値にプルアッ
プされたとき、ゲートドライバがノーマル・モードとな
り、複数個の出力チャンネルが一つのみがオンするが、
前記第１グローバル・オン・コントロール信号が第２高値
にプルアップされ、前記第２グローバル・オン・コントロ
ール信号が第１高値にプルアップされ、第３グローバル
・オン・コントロール信号がローレベルにプルダウンされ
たとき、ゲートドライバはグローバル・オン・モードとな
り、複数個の出力チャンネルがすべてオンすることを特
徴とする、薄膜トランジスタ液晶表示装置のゲートドラ
イバに用いられるシングルエンド型高電圧レベルシフ
タ。 - 【請求項３】 高電源電圧及び低電源電圧と、 ゲートが入力信号を受ける第１低電圧NMOSトランジスタ
と、 ゲートが出力イネーブル信号を受け、ソースが前記低電
源電圧に接続され、ドレインが前記第１低電圧NMOSトラ
ンジスタのソースに接続されている第３低電圧NMOSトラ
ンジスタと、 ゲートが前記入力信号と前記高電源電圧との間のレベル
を有する第１基準電圧を受け，ソースが前記第１低電圧
NMOSトランジスタのドレインに接続されている高電圧NM
OSトランジスタと、 ゲートがこの第１高電圧PMOSトランジスターのオン状態
を保持し前記第１基準電圧よりも高いレベルを有する第
２基準電圧を受け、ソースが前記高電源電圧に接続さ
れ、ドレインが前記高電圧NMOSトランジスタのドレイン
に接続され、レベルシフタの出力端子として次段の出力
ドライバに接続されている第１高電圧PMOSトランジスタ
と、 を備えていることを特徴とする、薄膜トランジスタ液晶
表示装置のゲートドライバに用いられるシングルエンド
型高電圧レベルシフタ。 - 【請求項４】 高電源電圧及び低電源電圧と、 ゲートが入力信号を受ける第１低電圧NMOSトランジスタ
と、 ゲートが第１グローバル・オン・コントロール信号を受
け、ソースが前記低電源電圧に接続され、ドレインが前
記第１低電圧NMOSトランジスタのドレインに接続されて
いる第２低電圧NMOSトランジスタと、 ゲートが出力イネーブル信号を受け、ソースが前記低電
源電圧に接続され、ドレインが前記第１低電圧NMOSトラ
ンジスタのソースに接続されている第３低電圧NMOSトラ
ンジスタと、 ゲートが前記入力信号と前記高電源電圧との間のレベル
を有する第１基準電圧を受け、ソースが前記第１低電圧
NMOSトランジスタのドレインに接続されている高電圧NM
OSトランジスタと、 ソースが前記高電源電圧に接続され、ドレインが前記高
電圧NMOSトランジスタのドレインに接続され、レベルシ
フタの出力端子として次段の出力ドライバに接続されて
いる第１高電圧PMOSトランジスタと、 ゲートが第２グローバル・オン・コントロール信号を受
け、ソースまたはドレインの何れかが前記第１高電圧PM
OSトランジスタのオン状態を保持し前記第１基準電圧よ
り高いレベルを有する第２基準電圧を受け、その他のソ
ースまたはドレインが前記第１高電圧PMOSトランジスタ
のゲートに接続されている第２高電圧PMOSトランジスタ
と、 ゲートが第３グローバル・オン・コントロール信号を受
け、ソースが前記高電源電圧に接続され、ドレインが前
記第１高電圧PMOSトランジスタのゲートに接続されてい
る第３高電圧PMOSトランジスタと、を備え、 前記第１及び前記第２グローバル・オン・コントロール信
号がローレベルにプルダウンされ、前記第３グローバル
・オン・コントロール信号が第１高値にプルアップされ、
且つ前記出力イネーブル信号が第２高値にあるとき、ゲ
ートドライバがノーマル・モードとなり、複数個の出力
チャンネルが一つのみオンするが、前記第１及び前記第
２グローバル・オン・コンロール信号がローレベルにプル
ダウンされ、前記第３グローバル・オン・コントロール信
号が第１高値にプルアップされ、且つ前記出力イネーブ
ル信号がローレベルにあるとき、レベルシフタの出力信
号は第１高値となり、そして、前記第１グローバル・オ
ン・コントロール信号が第２高値にプルアップされ、前
記第２グローバル・オン・コントロール信号が第１高値に
プルアップされ、前記第３グローバル・オン・コントロー
ルがローレベルにプルダウンされたとき、前記出力イネ
ーブル信号がローレベルまたは第２高値にあり、ゲート
ドライバがグローバル・オン・モードとなり、複数個の出
力チャンネルがすべてオンすることを特徴とする、薄膜
トランジスタ液晶表示装置のゲートドライバに用いられ
るシングルエンド型高電圧レベルシフタ。
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| Publication Number | Publication Date |
|---|---|
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| JP (1) | JP3512763B2 (ja) |
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| JP3946077B2 (ja) * | 2002-04-24 | 2007-07-18 | 富士通株式会社 | ラッチ形レベルコンバータおよび受信回路 |
| JP4878429B2 (ja) * | 2002-07-22 | 2012-02-15 | 株式会社リコー | 能動素子及びそれを有するｅｌ表示素子 |
| US6768369B1 (en) * | 2003-05-30 | 2004-07-27 | Intel Corporation | Threshold voltage compensation |
| US7372765B2 (en) * | 2003-09-04 | 2008-05-13 | United Memories, Inc. | Power-gating system and method for integrated circuit devices |
| US7359277B2 (en) * | 2003-09-04 | 2008-04-15 | United Memories, Inc. | High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation |
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| US7760004B2 (en) * | 2008-10-30 | 2010-07-20 | Analog Devices, Inc. | Clamp networks to insure operation of integrated circuit chips |
| CN102545162B (zh) * | 2010-12-09 | 2014-06-04 | 无锡华润上华半导体有限公司 | 锂电池保护电路 |
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| CN109756001B (zh) * | 2019-03-13 | 2022-03-11 | 北汽福田汽车股份有限公司 | 电动汽车、电池系统及其均衡方法和装置 |
| US10848156B1 (en) | 2019-05-13 | 2020-11-24 | Texas Instruments Incorporated | Voltage level shifter |
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-
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