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KR950007462B1 - 멀티모드 입력회로 - Google Patents

멀티모드 입력회로 Download PDF

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KR950007462B1
KR950007462B1 KR1019920015978A KR920015978A KR950007462B1 KR 950007462 B1 KR950007462 B1 KR 950007462B1 KR 1019920015978 A KR1019920015978 A KR 1019920015978A KR 920015978 A KR920015978 A KR 920015978A KR 950007462 B1 KR950007462 B1 KR 950007462B1
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이사오 아베
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가부시키가이샤 도시바
사토 후미오
도시바 마이크로 일렉트로닉스 가부시키가이샤
오카모토 세이시
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Abstract

내용 없음.

Description

멀티모드 입력회로
제1도는 본 발명에 따른 멀티모드 입력회로의 일예를 나타낸 회로도.
제2도는 제1도의 회로의 동작을 나타낸 특성도.
제3도는 LCD데이터구동용 IC의 멀티모드 입력회로의 기본구성을 나타낸 블록도.
제4도는 제3도의 입력단자에 입력되는 제1입력신호 및 제2입력신호를 나타낸 파형도.
제5도는 제3도의 멀티모드 입력회로의 종래예를 나타낸 회로도.
제6도는 제5도의 회로의 동작을 나타낸 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력단자 11 : 제어회로
12 : 제2입력회로 13 : 멀티플렉서(multiplexer)회로
14 : IC내부회로 20 : 제2전원패드
21 : CMOS인버터회로 22 : 부하용 MOS트랜지스터
23 : 입력용 MOS트랜지스터 24 : 제1클록드ㆍ게이트회로
25 : 제2클록드ㆍ게이트회로
[산업상의 이용분야]
본 발명은, 예컨대 LCD(액정)구동용 집적회로등에 설치된 멀티모드입력회로에 관한 것으로, 특히 제1기준전위로부터 진폭변화를 갖는 제1입력신호를 검출하기 위한 제1입력회로의 출력과 제2기준전위로부터 진폭변화를 갖는 제2입력신호를 검출하기 위한 제2입력회로의 출력을 선택하여 집적회로내부회로로 출력하는 멀티모드 입력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
LCD용 표시데이터입력을 직렬료 받아들여 병렬로 변환시킴과 더불어 LCD구동전압으로 변환시켜 출력하는 LCD데이터구동용 IC(집접회로)는 LCD패널(panel)이 수평주사방향에 따라 복수개로 분할하여 배치되는 경우가 있다. 이와 같은 배치에 의해 복수개의 데이터구동용 IC를 캐스케이드(cascade)로 접속하여 LCD용 표시데이터입력을 직렬로 전송하는 경우, 처음 단의 데이터구동용 IC의 표시데이터입력과 다음 단 이후의 데이터구동용 IC의 표시데이터입력은 신호레벨이 다르게 된다. 즉, 이들 데이터구동용 IC의 입력신호로서 제1기준전위로부터 제1전원전위까지의 진폭변화를 갖는 제1입력신호가 공급되는 것과 제2기준전위로부터 제2전원전위까지의 진폭변화를 갖는 제2입력신호가 공급되는 것등이 있다.
따라서, 이들 데이터구동용 IC의 표준화를 도모하기 위해 데이터구동용 IC의 입력단으로서, 제1기준전위로부터 제1전원전위까지의 진폭변화를 갖는 제1입력신호를 검출하기 위한 제1입력회로의 출력과 제2기준전위로부터 제2전원전위까지의 진폭변화를 갖는 제2입력신호를 검출하기 위한 제2입력회로의 출력을 선택하여 IC내부회로로 출력하는 멀티모드 입력회로가 설치된다.
제3도는 LCD데이터구동용 IC이 멀티모드 입력회로의 기본구성을 나타낸 블록도이고, 제4도는 제3도의 회로이 입력단자(30 ; 패드)에 입력되는 제1입력신호(IN1) 및 제2입력신호(IN2)를 나타낸 파형도로서, 제1입력신호(IN1)는 제1기준신호(IN1)는 제1기준전위(접지전위(Vss))로부터 제1전원전위(Vdd)까지의 진폭변화를 갖고, 제2입력신혼(IN2)는 제1기준전위(Vss)에서 오프세트(offset)를 갖는 제2기준전위(예컨대, 제2전원전위(Vdd))로부터 제2전원전위(Vdd)까지의 진폭변화를 갖는다.
여기서, 제1입력회로(31)는 입력단자(30)에 입력된 제1입력신호(IN1)를 검출하는 것으로, 통상 CMOS논리회로에 의해 구성되어 있다. 또, 제2입력회로(32)는 입력단자(30)에 입력된 제2입력신호(IN2)를 검출하여 제1기준전위(Vss)로부터 제1전원전위(Vdd)까지의 진폭변화를 갖는 신호로 레벨변화를 수행하여 출력시키는 바, 이 제2입력회로(32)는 입력진폭에 자유도를 갖추기 위해서 비율(ratio)회로에 의해 구성되어 있고, 선택신호(S)가 로우레벨 ″L″인 경우에 동작상태로 된다. 그리고, 멀티플렉서회로 (33)는 상기 제1입력회로(31)의 출력신호 또는 제2입력회로(32)이 출력신호를 절환 선택하여 IC내부회로(34)로 출력한다.
제5도는 제3도에 도시된 멀티모드 입력회로의 종래예를 나타낸 회로도로서, 제1입력회로(31)는 제1전원전위(Vdd)가 인가되는 2단 접속된 CMOS인버터회로(51, 52)로 이루어진다. 또, 제2입력회로(32)는 제2전원전위(Vcc)가 인가되는 제2전원패드(53)와 접지전위(Vss)사이에 소오스ㆍ기판이 상호 접속된 부하용 P채널 트랜지스터(54)와 CMOS전송게이트(55) 및 기판ㆍ소오스가 상호 접속된 N채널 트랜지스터 (56)가 직렬로 접속되어 있는 회로와, 상기 CMOS전송게이트(55)와 N채널 트랜지스터(56)의 직렬 접속점과 접지전위(Vss)사이에 접속되면서 선택신호(S)에 의해 스위치제어되는 출력 풀－다운(pull－down)용 N채널 트랜지스터(57) 및, 상기 직렬 접속점에 입력단이 접속된 CMOS인버터회로(58)로 구성되어 있다.
그리고, 멀티플렉서회로(33)는 제1입력회로(31)의 출력신호 및 선택신호(S)가 입력되는 2입력 낸드회로(NAND)(61)와, 제2입력회로(32)의 출력신호 및 선택신호(S)가 입력되는 2입력 낸드회로(62), 상기 낸드회로(61)이 출력신호가 CMOS인버터회로(63)를 매개로 입력됨과 더불어 상기 낸드회로(62)의 출력신호가 CMOS인버터회로(64)를 매개로 입력되는 2입력 노아회로(65)로 이루어진다.
다음에 제5도에 도시된 멀티모드 입력회로의 동작을 설명한다.
입력단자(30)에 제1입력신호(IN1)가 입력되는 경우에는 선택신호(S)를 ″H″레벨로 하여 멀티플렉서회로(33)에 의해 제1입력회로(31)이 출력을 선택하는데, 이때 제2입력회로(32)에서는 CMOS전송게이트(55)가 오프상태로 제어되기 때문에 관통전류가 흐르는 것이 방지되고, 출력 풀－다운용 N채널 트랜지스터(57)가 온상태로 제어되기 때문에 출력이 하이 임피던스상태로 되는 것이 방지된다.
이에 대해, 입력단자(30)에 제2입력신호(IN2)가 입력되는 경우에는 선택신호( S)를 ″L″레벨로 하여 멀티플렉서회로(33)에 의해 제2입력회로(32)의 출력이 선택되는데, 이때 제2입력회로(32)는 CMOS전송게이트(55)가 온상태로 제어되고, 출력 풀－다운용 N채널 트랜지스터(57)가 오프상태로 제어되어 제2입력신호(IN2)를 검출하여 제1기준전위(Vss)로부터 제1전원전위(Vdd)까지의 진폭변화를 갖는 신호로 레벨변환을 수행하여 출력한다.
그런데, 상기한 바와 같은 멀티모드 입력회로에 있어서 제2입력회로(32)는 전원전압(Vcc) 및 입력신호의 레벨이 높기 때문에 고내압 구조의 트랜지스터를 이용할 필요가 있다. 그런데, 종래의 제2입력회로(32)는 관통전류 방지용의 CMOS전송게이트 (55) 및 출력의 하이임피던스상태를 방지하기 위한 출력 풀－단위용 N채널 트랜지스터 (57)가 설치되어 있다. 따라서, 제2입력회로(32)의 패턴면적이 크게 됨에 따라 회로 전체의 패턴면적이 크게 되어 집적회로상의 패턴 점유면적이 크게 된다. 또한, 상기한 바와 같은 제2입력회로(32)는 MOS트랜지스터의 드레인ㆍ소오스간 전압/게이트ㆍ소오스간 전압(VDS/VGS) 특성을 조합시킨 비율회로를 이용하고 있기 때문에, 제6도에 나타낸 바와 같이 동작마진이 좁다.
상기한 바와 같이, 종래의 멀티모드 입력회로는 회로 전체의 패턴면적이 크게 되는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 회로 전체의 패턴면적, 더욱이 집적회로상의 패턴 점유면적을 축소화할 수 있도록 된 멀티모드 입력회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 입력단자와 ; 버퍼회로를 포함하면서 입력단자를 통한 제1진폭변화를 갖춘 제1신호를 수신함과더불어 프레세트 전위의 제1신호로 출력하기 위한 제1출력수단 ; 입력단자를 통한 제1진폭변화와 다른 제2진폭변화를 갖춘 제2신호를 수신함과 더불어 프리세트 전위의 제3신호를 출력하고, 제2신호의 최대 전위와 동일한 전위를 공급하기 위한 전원공급단자와, 전원공급단자에 연결된 소오스와, 멀티모드 입력회로에 의해 선택되어진 입력신호중 하나를 특정화하기 위한 선택신호가 인가되는 게이트 및, 드레인을 갖춘 제1FET 및, 제1FET와 함께 상보구조를 만들도록 형성되고, 제1FET의 드레인에 연결된 드레인과 입력단자에 연결된 게이트 및 접지에 연결된 소오스를 갖춘 제2FET를 포함하는 제2출력수단 및 ; 제1 및 제2출력수단으로부터의 제1 및 제3신호와, 외부로부터의 선택신호를 수신하고, 선택신호의 상태에 따라 제1 및 제3신호중 하나를 선택 및 출력하는 선택수단을 구비하여 구성된 것을 특징으로 한다.
(작 용)
상기와 같이 구성된 본 발명은, 제2입력회로가 부하용 트랜지스터의 게이트에 선택신호가 인가되어 그 온/오프상태가 제어되기 때문에 적은 소자수로 종래예의 멀티모드 입력회로와 동일한 기능을 실현할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 LCD데이터구동용 IC에 설치된 멀티모드 입력회로를 나타낸 것으로, 도면중 참조부호 10은 입력단자, 11은 입력단자(10)에 입력되는 제1기준전위(접지전위(Vss))로부터 제1전원전위(Vdd)까지의 진폭변화를 갖는 제1입력신호(IN1)를 검출하는 제1입력회로, 12는 입력단자(10)에 입력되는 제2기준전위(예컨대, 제1전원전위(Vdd))로부터 제2전원전위(Vcc)까지의 진폭변화를 갖는 제2입력신호(IN2)를 검출하는 제2입력회로, 13은 상기 제1입력회로(11)의 출력신호 또는 제2입력회로(12)의 출력신호를 절환 선택하여 IC내부회로(14)로 출력하는 멀티플렉서회로이다.
여기서, 상기 제1입력회로(11)는 제1전원전위(Vdd)가 동작전원으로서 공급되는 CMOS인버터회로(21)로 이루어진다. 또, 상기 제2입력회로(12)는 제2전원전위( Vcc)ㆍ접지전위(Vss)간에 직렬로 접속되면서 상호 상보적인 도전형을 갖춘 부하용 MOS트랜지스터(22) 및 입력용 MOS트랜지스터(23)를 갖추고, 상기 부하용 MOS트랜지스터(22)의 게이트에 선택신호(S)가 인가된다.
즉, 제2전원전위(Vcc)가 인가되는 제2전원패드(20)와 접지전위(Vss)사이에 소오스ㆍ기판이 상호 접속된 부하용 P채널 트랜지스터(22) 및 기판ㆍ소오스가 상호 접속된 입력된 N채널 트랜지스터(23)가 직렬로 접속되어 있다.
그리고, 상기 멀티플렉서회로(13)는 제1입력회로(11)의 출력신호가 입력됨가 어불어 선택신호(S)에 의해 활성화가 제어되는 제1클록드ㆍ게이트회로(24 ; 예컨대, 클록드 ㆍ인버터회로)와, 제2입력회로(12)의 출력신호가 입력됨과 더불어, 상기 선택신호(S)와는 역상의 선택신호(/S)에 의해 활성화가 제어되는 제2클록드ㆍ게이트회 로(25 ; 예컨대, 클록드ㆍ인버터회로)로 이루어지고, 이 2개의 클록드ㆍ게이트회 로(24,25)의 각 출력노드가 공통으로 접속되어 있다.
제2도는 제1도에 도시된 멀티모드 입력회로의 동작을 나타낸 특성도로서, 도면중 참조부호 VDS는 MOS트랜지스터의 드레인ㆍ소오스간 전압이고, IDS는 MOS트랜지스터의 전류이다.
다음에, 제1도의 멀티모드 입력회로의 동작을 설명한다. 여기서, 입력단자(10)에 제1입력신호(IN1)가 입력되는 경우 선택신호(S)를 ″H″레벨로 하여 멀티플렉서회로(13)의 제1클록드ㆍ게이트회로(24)를 활성화시킴으로써 제1입력회로(11)의 출력을 선택한다. 이때, 제2입력회로(12)는 부하용 P채널 트랜지스터(22)가 선택신호(S)에 의해 오프상태로 제어되어 관통전류는 발생하지 않는다. 또한, 제2입력회로(12)는 출력이 하이 임피던스상태로 되지만, 멀티플렉서회로(13)의 제2클록드ㆍ게이트 회로 (25)가 오프상태로 되어 그 관통전류는 발생하지 않는다.
이에 대해, 입력단자(10)에 제2입력신호(IN2)가 입력되는 경우에는 선택신호 (S)를 ″L″레벨로 하여 멀티플렉서회로(13)의 제2클록드ㆍ게이트회로(25)를 활성화시킴으로써 제2입력회로(12)의 출력을 선택한다. 이때, 제2입력회로(12)는 부하용 P채널 트랜지스터(22)가 선택신호(S)에 의해 온상태로 제어되고, 입력용 N채널 트랜지스터(23)가 온인 경우에 전류가 흐른다. 따라서 이때의 전류소비가 아주 적게 되도록 상기 부하용 P채널 트랜지스터(22)의 채널폭(W)/채널길이(L)를 설정하는 것이 바람직하다. 또한, 제2입력회로(12)는 제2입력신호(IN2)를 검출한 경우에 제1기준전위( Vss)로부터 제1전원전위(Vdd)까지의 진폭변화를 갖는 신호로 레벨변환을 수행하여 출력하도록 부하용 N채널 트랜지스터(22) 및 입력용 N채널 트랜지스터(23)의 크기( size)비가 설정되어 있다.
상기한 바와 같은 본 실시예에 따른 멀티모드 입력회로에 의하면, 제2입력회로 (12)는 부하용 P채널 트랜지스터(22)의 게이트에 선택신호(S)가 인가됨으로써 그 온/오프상태가 제어되기 때문에 관통전류방지용의 소자수를 삭감하면서 종래예의 멀티모드 입력신호와 동일한 기능을 실현할 수 있게 된다. 이 경우, 제2입력회로(12)에서 필요로 되는 고내압구조의 소자수를 삭감함으로서 그 패턴면적의 감소와, 더욱이 회로 전체의 패턴면적의 삭감, 집적회로의 칩크기의 소형화를 가능하게 한다.
또한, 제2입력회로(12)는 부하용 P채널 트랜지스터(22) 및 입력용 N채널 트랜지스터(23)를 대응시켜 선택신호(S) 및 입력신호(IN2)에 의해 제어하고 있기 때문에 종래예의 멀티모드 입력회로와 비교해서 미소입력신호의 변화에 대해서도 출력전압 변화량을 크게 할 수 있게 되어 제2도에 나타낸 바와 같이 동작마진을 넓게 할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 회로 전체의 패턴면적과, 더욱이 집적회로상의 패턴 점유면적을 축소화할 수 있는 멀티모드 입력회로를 실현할 수 있게 된다.

Claims (6)

  1. 입력단자(10)와 ; 버퍼회로를 포함하면서 입력단자(10)를 통한 제1진폭변화를 갖춘 제1신호를 수신함과 더불어 프리세트 전위의 제1신호를 출력하기 위한 제1출력수단(11) ; 입력단자(10)를 통한 제1진폭변화와 다른 제2진폭변화를 갖춘 제2신호를 수신함과 더불어 프리세트 전위의 제3신호를 출력하고, 제2신호의 최대 전위와 동일한 전위를 공급하기 위한 전원공급단자(20)와, 전원공급단자(20)에 연결된 소오스와, 멀티모드 입력회로에 의해 선택되어진 입력신호중 하나를 특정화하기 위한 선택신호가 인가되는 게이트 및, 드레인을 갖춘 제1FET(22) 및 제1FET(22)와 함께 상보구조를 만들도록 형성되고, 제1FET(22)의 드레인에 연결된 드레인과 입력단자에 연결된 게이트 및 접지에 연결된 소오스를 갖춘 제2FET(23)를 포함하는 제2출력수단(12) 및 ; 제1 및 제2출력수단(11,12)으로부터의 제1 및 제3신호와, 외부로부터의 선택신호를 수신하고, 선택신호의 상태에 따라 제1 및 제3신호중 하나를 선택 및 출력하는 선택수단( 13)을 구비하여 구성된 것을 특징으로 하는 멀티모드 입력회로.
  2. 제1항에 있어서, 제3신호가 제1신호와 실질적으로 동일한 진폭변화를 갖춤과 더불어 제2신호와 동일한 논리값을 갖춘 디지탈신호인 것을 특징으로 하는 멀티모드 입력회로.
  3. 제1항에 있어서, 상기 제2FET(23)가 고내압 전압논리 FET인 것을 특징으로 하는 멀티모드 입력회로.
  4. 제1항에 있어서, 상기 선택수단이 제1출력수단(11)으로부터 출력되는 제1신호를 수신하기 위해 선택신호에 의해 활성화되는 제1게이트회로(24)와, 제2출력수단 (12)으로부터 출력되는 제3신호를 수신하기 위해 선택신호가 제1게이트신호의 인버트된 형태로 세트될때 활성화되는 제2게이트회로(24)를 포함하는 것을 특징으로 하는 멀티모드 입력회로.
  5. 제1항에 있어서, 제1신호의 진폭이 5V이고, 제2신호의 진폭이 12V인 것을 특징으로 하는 멀티모드 입력회로.
  6. 입력단자(10)와 ; 버퍼회로를 포함하면서 입력단자(10)를 통한 5V의 진폭변화를 갖춘 제1신호를 수신함과 더불어 프리세트 전위의 제1신호를 출력하기 위한 제1출력수단(11) ; 입력단자(10)를 통한 12V의 진폭변화를 갖춘 제2신호를 수신하고, 5V의 진폭 변화를 갖춤과 더불어 제2신호와 동일한 논리값을 갖춘 제3신호로서의 디지탈신호를 출력하고, 12V의 전원공급단자(20)와, 전원공급단자(20)에 연결된 소오스와, 멀티모드 입력회로에 의해 선택되어진 입력신호중 하나를 특정화하기 위한 선택신호가 인가되는 게이트 및, 드레인을 갖춘 제1FET(22) 및, 제1FET(22)와 함께 상보구조를 만들도록 형성되고, 제1FET(22)의 드레인에 연결된 드레인과 입력단자에 연결된 게이트 및 접지에 연결된 소오스를 갖춘 제2FET(23)를 포함하는 제2출력수단(12) 및 ; 제1 및 제2출력수단(11,12)으로부터의 제1 및 제3신호와, 외부로부터의 선택신호를 수신하고, 선택신호의 상태에 따라 제1 및 제3신호중 하나를 선택 및 출력하며, 제1출력수단 (11)으로부터 출력되는 제1신호를 수신하기 위해 선택신호에 의해 활성화되는 제1게이트회로(24)와, 제2출력수단(12)으로부터 출력되는 제3신호를 수신하기 위해 선택신호가 제1게이트신호의 인버트된 형태로 세트될때 활성화되는 제2게이트회로(24)를 포함하는 선택수단(13)을 구비하여 구성된 것을 특징으로 하는 멀티모드 입력회로.
KR1019920015978A 1991-09-03 1992-09-03 멀티모드 입력회로 Expired - Fee Related KR950007462B1 (ko)

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JP22288691A JP3204690B2 (ja) 1991-09-03 1991-09-03 マルチモード入力回路
JP91-222886 1991-09-03

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KR930007094A KR930007094A (ko) 1993-04-22
KR950007462B1 true KR950007462B1 (ko) 1995-07-11

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