JP3498736B2 - 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器 - Google Patents
充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器Info
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- Charge And Discharge Circuits For Batteries Or The Like (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｌｉイオン二次電
池などの充放電保護回路に係り、特に、発振回路の周波
数を高くすることができ、過充電、過放電、放電過電
流、または充電過電流の検出時に遅延時間を短縮してテ
スト時間を短縮することが可能な二次電池の充放電保護
回路、該充放電保護回路を組み込んだバッテリーパッ
ク、該バッテリーパックを用いた携帯電話などの電子機
器に関する。
池などの充放電保護回路に係り、特に、発振回路の周波
数を高くすることができ、過充電、過放電、放電過電
流、または充電過電流の検出時に遅延時間を短縮してテ
スト時間を短縮することが可能な二次電池の充放電保護
回路、該充放電保護回路を組み込んだバッテリーパッ
ク、該バッテリーパックを用いた携帯電話などの電子機
器に関する。
【０００２】
【従来の技術】携帯型の電子機器にはＬｉイオン二次電
池が使用されていることが多い。Ｌｉイオン二次電池
は、過充電すると金属Ｌｉが析出して事故を起こす危険
性があり、また過放電すると繰り返し充放電使用回数が
悪くなるなどの問題点を有している。そのため、二次電
池と機器本体の間の充放電経路に保護スイッチを設け、
所定の電圧以上に過充電された場合や所定の電圧以下に
過放電された場合に、これを検出し、保護スイッチをオ
フにし、それ以上の過充電，過放電を抑止するようにし
ている。
池が使用されていることが多い。Ｌｉイオン二次電池
は、過充電すると金属Ｌｉが析出して事故を起こす危険
性があり、また過放電すると繰り返し充放電使用回数が
悪くなるなどの問題点を有している。そのため、二次電
池と機器本体の間の充放電経路に保護スイッチを設け、
所定の電圧以上に過充電された場合や所定の電圧以下に
過放電された場合に、これを検出し、保護スイッチをオ
フにし、それ以上の過充電，過放電を抑止するようにし
ている。
【０００３】例えば、特開平１１−１０３５２８号公報
には、２次電池の過充電、過放電、放電過電流を検出す
る保護回路が公開されている。この保護回路において
は、電池電圧が印加される端子は低耐圧構造であるが、
半導体装置の一部である充電器が印加される端子のみを
高耐圧構造にすることによって、保護回路全体を高耐圧
構造にすることができるので、大電圧の充電器が接続さ
れても、回路が破壊されることはない。
には、２次電池の過充電、過放電、放電過電流を検出す
る保護回路が公開されている。この保護回路において
は、電池電圧が印加される端子は低耐圧構造であるが、
半導体装置の一部である充電器が印加される端子のみを
高耐圧構造にすることによって、保護回路全体を高耐圧
構造にすることができるので、大電圧の充電器が接続さ
れても、回路が破壊されることはない。
【０００４】また、例えば特開平９−１８２２８３号公
報には、Ｌｉイオン二次電池の過充電、過放電、放電過
電流を検出する保護回路が開示されている。図８は、上
記公開公報に開示されている充放電保護回路の例であ
る。一般に、電池電圧が放電動作を停止すべき終止電圧
に近くなると、電圧マージンが小さくなり急激な負荷変
動などによる誤動作を起こしやすくなる。従って終止電
圧以下になっても直ちに保護スイッチをオフするのでは
なく、その状態が一定期間以上継続した場合にのみ保護
スイッチをオフにする必要がある。図８ではそのため
に、内部発振回路と分周カウンタからなるタイマーを利
用している。
報には、Ｌｉイオン二次電池の過充電、過放電、放電過
電流を検出する保護回路が開示されている。図８は、上
記公開公報に開示されている充放電保護回路の例であ
る。一般に、電池電圧が放電動作を停止すべき終止電圧
に近くなると、電圧マージンが小さくなり急激な負荷変
動などによる誤動作を起こしやすくなる。従って終止電
圧以下になっても直ちに保護スイッチをオフするのでは
なく、その状態が一定期間以上継続した場合にのみ保護
スイッチをオフにする必要がある。図８ではそのため
に、内部発振回路と分周カウンタからなるタイマーを利
用している。
【０００５】図８において、電圧比較回路ＣＯＭＰ５０
４により基準電圧Ｖ４と分圧電圧ＶＣＣ／Ｎを比較し、
電池電圧ＶＣＣが終止電圧以下になったとき、ロウレベ
ルの信号を出力して分周カウンタ５０２のリセットを解
除して計数を開始する。この計数値がデコーダ５０５に
より予め設定した値になるとラッチ回路５０５をセット
してＭＯＳトランジスタで構成される保護スイッチ５０
７をオフにする。
４により基準電圧Ｖ４と分圧電圧ＶＣＣ／Ｎを比較し、
電池電圧ＶＣＣが終止電圧以下になったとき、ロウレベ
ルの信号を出力して分周カウンタ５０２のリセットを解
除して計数を開始する。この計数値がデコーダ５０５に
より予め設定した値になるとラッチ回路５０５をセット
してＭＯＳトランジスタで構成される保護スイッチ５０
７をオフにする。
【０００６】しかし、分周カウンタ５０２が予め設定し
た値に達する前に電池電圧ＶＣＣがもとの終止電圧以上
の電圧に復帰すると、リセット信号が発生されて分周カ
ウンタ５０２を計数途中でリセットする。これにより、
デコーダ回路５０５による設定を負荷変動を考慮して比
較的長い時間に設定しておけば、負荷変動に対して電池
電圧ＶＣＣが一時的に終止電圧以下に低下した場合に、
保護スイッチ５０７がオフしてしまう誤動作はなくな
る。
た値に達する前に電池電圧ＶＣＣがもとの終止電圧以上
の電圧に復帰すると、リセット信号が発生されて分周カ
ウンタ５０２を計数途中でリセットする。これにより、
デコーダ回路５０５による設定を負荷変動を考慮して比
較的長い時間に設定しておけば、負荷変動に対して電池
電圧ＶＣＣが一時的に終止電圧以下に低下した場合に、
保護スイッチ５０７がオフしてしまう誤動作はなくな
る。
【０００７】上述した過放電の場合と同様に、過充電や
放電過電流の検出時の遅延時間も、すべて内部発振回路
とカウンタで決定することが可能である。このように、
上記従来技術によれば、遅延時間を決定するための外付
けコンデンサーを設ける必要がなくなり、保護回路基板
の部品点数を少なくすることができる。
放電過電流の検出時の遅延時間も、すべて内部発振回路
とカウンタで決定することが可能である。このように、
上記従来技術によれば、遅延時間を決定するための外付
けコンデンサーを設ける必要がなくなり、保護回路基板
の部品点数を少なくすることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、特開平
１１−１０３５２８号公報に記載された保護回路用半導
体装置は、放電時の過電流を検出する（放電過電流検
出）機能しか備えておらず、充電時の過電流を検出する
（充電過電流検出）機能は備えていないため、異常な充
電器や壊れた充電器によって過電流が流れた時の保護の
ために、保護回路に電流ヒューズやＰＴＣ素子を接続す
る必要があった。従来はこれらを外付けで行っていた。
そのために保護回路の面積が大きくなったり、保護回路
のコストが高くなったりする課題があった。
１１−１０３５２８号公報に記載された保護回路用半導
体装置は、放電時の過電流を検出する（放電過電流検
出）機能しか備えておらず、充電時の過電流を検出する
（充電過電流検出）機能は備えていないため、異常な充
電器や壊れた充電器によって過電流が流れた時の保護の
ために、保護回路に電流ヒューズやＰＴＣ素子を接続す
る必要があった。従来はこれらを外付けで行っていた。
そのために保護回路の面積が大きくなったり、保護回路
のコストが高くなったりする課題があった。
【０００９】また、特開平９−１８２２８３号公報に記
載されたものは、内部発信回路を用いたため、コンデン
サなどの外付け部品点数を削減できるという利点がある
ものの、次のような問題点を有している。
載されたものは、内部発信回路を用いたため、コンデン
サなどの外付け部品点数を削減できるという利点がある
ものの、次のような問題点を有している。
【００１０】すなわち、過放電と放電過電流の検出時の
遅延時間は、一般的に１０ｍＳ〜数１０ｍＳ程度なの
で、テスト時間にはそれほど大きな影響はないが、過充
電の検出時の遅延時間は通常数秒程度に設定されてい
る。したがって、上記従来技術では、過充電の検出動作
のテストを行う場合、必ず数秒以上の時間が必要とな
る。まして、正確な過充電検出電圧値を測定する場合
は、電圧をステップさせるたびに、数秒以上の待ち時間
が必要となるため、仮に２５ステップで検出電圧を測定
できたとして、待ち時間を２秒とすると、過充電検出電
圧値の測定に要する時間は５０秒となり、これは量産を
行うには時間がかかりすぎて実用化できるレベルではな
い。
遅延時間は、一般的に１０ｍＳ〜数１０ｍＳ程度なの
で、テスト時間にはそれほど大きな影響はないが、過充
電の検出時の遅延時間は通常数秒程度に設定されてい
る。したがって、上記従来技術では、過充電の検出動作
のテストを行う場合、必ず数秒以上の時間が必要とな
る。まして、正確な過充電検出電圧値を測定する場合
は、電圧をステップさせるたびに、数秒以上の待ち時間
が必要となるため、仮に２５ステップで検出電圧を測定
できたとして、待ち時間を２秒とすると、過充電検出電
圧値の測定に要する時間は５０秒となり、これは量産を
行うには時間がかかりすぎて実用化できるレベルではな
い。
【００１１】本出願人は、先に過充電、過放電、放電過
電流の検出時の遅延時間を短縮してテスト時間を短縮す
る技術を提案（特願２０００−８３３７５）したが、そ
こでは充電過電流検出時に対しては特に言及しなかっ
た。
電流の検出時の遅延時間を短縮してテスト時間を短縮す
る技術を提案（特願２０００−８３３７５）したが、そ
こでは充電過電流検出時に対しては特に言及しなかっ
た。
【００１２】本発明の目的は、過充電、過放電、放電過
電流、または充電過電流を検出して、二次電池を保護す
ることができる充放電保護回路を提供すること、その
際、発振回路の周波数を高くすることができ、充電過電
流の検出時においても過充電、過放電、放電過電流の検
出時と同様に遅延時間を短縮してテスト時間を短縮する
ことが可能な二次電池の充放電保護回路、該充放電保護
回路を組み込んだバッテリーパック、該バッテリーパッ
クを有する携帯電話などの電子機器を提供することであ
る。
電流、または充電過電流を検出して、二次電池を保護す
ることができる充放電保護回路を提供すること、その
際、発振回路の周波数を高くすることができ、充電過電
流の検出時においても過充電、過放電、放電過電流の検
出時と同様に遅延時間を短縮してテスト時間を短縮する
ことが可能な二次電池の充放電保護回路、該充放電保護
回路を組み込んだバッテリーパック、該バッテリーパッ
クを有する携帯電話などの電子機器を提供することであ
る。
【００１３】 さらに詳しくは、請求項１記載の発明
は、過充電、過放電、放電過電流に加えて充電過電流も
検出可能にして、充電過電流検出時に二次電池を保護す
ることができる充放電保護回路であって、放電過電流検
出回路を有しない場合の充電過電流検出回路の具体的構
成を提供し、請求項２記載の発明は、放電過電流検出回
路および充電過電流検出回路を有する場合の具体的構成
を提供することを目的としている。
は、過充電、過放電、放電過電流に加えて充電過電流も
検出可能にして、充電過電流検出時に二次電池を保護す
ることができる充放電保護回路であって、放電過電流検
出回路を有しない場合の充電過電流検出回路の具体的構
成を提供し、請求項２記載の発明は、放電過電流検出回
路および充電過電流検出回路を有する場合の具体的構成
を提供することを目的としている。
【００１４】 請求項３記載の発明は、さらに、単一の
テスト端子により、過充電、過放電、放電過電流、また
は充電過電流の検出時の遅延時間を決定する遅延回路の
遅延時間を短縮する充放電保護回路を提供することを、
請求項４および５記載の発明は、発振回路を構成する定
電流インバータの定電流値を変えることにより遅延時間
を短縮する充放電保護回路を提供することを、請求項６
および７記載の発明は、発振回路を構成するコンデンサ
の容量を変えることにより遅延時間を短縮する充放電保
護回路を提供することを、請求項８および９記載の発明
は、発振回路を構成する定電流インバータのスレッショ
ルドを変えることにより遅延時間を短縮する充放電保護
回路を提供することを目的としている。
テスト端子により、過充電、過放電、放電過電流、また
は充電過電流の検出時の遅延時間を決定する遅延回路の
遅延時間を短縮する充放電保護回路を提供することを、
請求項４および５記載の発明は、発振回路を構成する定
電流インバータの定電流値を変えることにより遅延時間
を短縮する充放電保護回路を提供することを、請求項６
および７記載の発明は、発振回路を構成するコンデンサ
の容量を変えることにより遅延時間を短縮する充放電保
護回路を提供することを、請求項８および９記載の発明
は、発振回路を構成する定電流インバータのスレッショ
ルドを変えることにより遅延時間を短縮する充放電保護
回路を提供することを目的としている。
【００１５】 また、請求項１０記載の発明は、カウン
ター回路の出力位置を変えることによって遅延時間を短
縮する充放電保護回路を提供することを、請求項１１記
載の発明は、カウンター回路を複数の発振回路で構成す
ることによって遅延時間を短縮する充放電保護回路を提
供することを目的としている。
ター回路の出力位置を変えることによって遅延時間を短
縮する充放電保護回路を提供することを、請求項１１記
載の発明は、カウンター回路を複数の発振回路で構成す
ることによって遅延時間を短縮する充放電保護回路を提
供することを目的としている。
【００１６】 また、請求項１２〜１６記載の発明は、
上記充放電保護回路の応用技術を提供することを目的と
している。
上記充放電保護回路の応用技術を提供することを目的と
している。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、過充電検出回路、過放電検
出回路、放電過電流検出回路の少なくともひとつと充電
過電流検出回路を具備し、該充電過電流検出回路により
２次電池の充電過電流を検出して充電経路を制御し、２
次電池を充電過電流から保護するものであり、２次電池
および充電器のプラス側電極に接続された第１のスイッ
チと、該スイッチにドレインが接続された飽和結線され
たディプレッション型ＭＯＳトランジスタと、該ディプ
レッション型ＭＯＳトランジスタのソースにドレインが
接続され、２次電池のマイナス側にソースが接続された
第１のＭＯＳトランジスタと、前記ディプレッション型
ＭＯＳトランジスタのドレインにドレインが接続され、
前記ディプレッション型ＭＯＳトランジスタのソースに
ゲートが接続された第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタのゲートおよび前記第２のト
ランジスタのソースと２次電池のマイナス電極側との間
に直列に接続された第１の抵抗と、前記第２のＭＯＳト
ランジスタのソースと充電器のマイナス電極側との間に
直列に接続された第２のスイッチと第３の抵抗と第４の
抵抗からなる回路と、前記２次電池のマイナス電極側に
第１の入力端子が接続され、前記第３の抵抗と前記第４
の抵抗の接続点に第２の入力端子が接続された充電過電
流検出回路とを有することを特徴としている。
に、請求項１記載の発明は、過充電検出回路、過放電検
出回路、放電過電流検出回路の少なくともひとつと充電
過電流検出回路を具備し、該充電過電流検出回路により
２次電池の充電過電流を検出して充電経路を制御し、２
次電池を充電過電流から保護するものであり、２次電池
および充電器のプラス側電極に接続された第１のスイッ
チと、該スイッチにドレインが接続された飽和結線され
たディプレッション型ＭＯＳトランジスタと、該ディプ
レッション型ＭＯＳトランジスタのソースにドレインが
接続され、２次電池のマイナス側にソースが接続された
第１のＭＯＳトランジスタと、前記ディプレッション型
ＭＯＳトランジスタのドレインにドレインが接続され、
前記ディプレッション型ＭＯＳトランジスタのソースに
ゲートが接続された第２のＭＯＳトランジスタと、前記
第１のＭＯＳトランジスタのゲートおよび前記第２のト
ランジスタのソースと２次電池のマイナス電極側との間
に直列に接続された第１の抵抗と、前記第２のＭＯＳト
ランジスタのソースと充電器のマイナス電極側との間に
直列に接続された第２のスイッチと第３の抵抗と第４の
抵抗からなる回路と、前記２次電池のマイナス電極側に
第１の入力端子が接続され、前記第３の抵抗と前記第４
の抵抗の接続点に第２の入力端子が接続された充電過電
流検出回路とを有することを特徴としている。
【００１８】
【００１９】 請求項２記載の発明は、放電過電流検出
回路または充電過電流検出回路を具体化したもので、２
次電池および充電器のプラス側電極に接続された第１の
スイッチと、該スイッチにドレインが接続された飽和結
線されたディプレッション型ＭＯＳトランジスタと、該
ディプレッション型ＭＯＳトランジスタのソースにドレ
インが接続され、２次電池のマイナス側にソースが接続
された第１のＭＯＳトランジスタと、前記ディプレッシ
ョン型ＭＯＳトランジスタのドレインにドレインが接続
され、前記ディプレッション型ＭＯＳトランジスタのソ
ースにゲートが接続された第２のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタのゲートおよび前記
第２のトランジスタのソースと２次電池のマイナス電極
側との間に直列に接続された第１の抵抗と第２の抵抗
と、前記第２のＭＯＳトランジスタのソースと充電器の
マイナス電極側との間に直列に接続された第２のスイッ
チと第３の抵抗と第４の抵抗からなる回路と、充電器の
マイナス電極側に第１の入力端子が接続され、前記第１
の抵抗と前記第２の抵抗の接続点に第２の入力端子が接
続された放電過電流検出回路と、前記２次電池のマイナ
ス電極側に第１の入力端子が接続され、前記第３の抵抗
と前記第４の抵抗の接続点に第２の入力端子が接続され
た充電過電流検出回路とを有し、前記第２のスイッチは
過放電時にオフにされることを特徴としている。
回路または充電過電流検出回路を具体化したもので、２
次電池および充電器のプラス側電極に接続された第１の
スイッチと、該スイッチにドレインが接続された飽和結
線されたディプレッション型ＭＯＳトランジスタと、該
ディプレッション型ＭＯＳトランジスタのソースにドレ
インが接続され、２次電池のマイナス側にソースが接続
された第１のＭＯＳトランジスタと、前記ディプレッシ
ョン型ＭＯＳトランジスタのドレインにドレインが接続
され、前記ディプレッション型ＭＯＳトランジスタのソ
ースにゲートが接続された第２のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタのゲートおよび前記
第２のトランジスタのソースと２次電池のマイナス電極
側との間に直列に接続された第１の抵抗と第２の抵抗
と、前記第２のＭＯＳトランジスタのソースと充電器の
マイナス電極側との間に直列に接続された第２のスイッ
チと第３の抵抗と第４の抵抗からなる回路と、充電器の
マイナス電極側に第１の入力端子が接続され、前記第１
の抵抗と前記第２の抵抗の接続点に第２の入力端子が接
続された放電過電流検出回路と、前記２次電池のマイナ
ス電極側に第１の入力端子が接続され、前記第３の抵抗
と前記第４の抵抗の接続点に第２の入力端子が接続され
た充電過電流検出回路とを有し、前記第２のスイッチは
過放電時にオフにされることを特徴としている。
【００２０】 請求項３記載の発明は、内部発振回路と
カウンター回路からなる過充電、過放電、放電過電流、
または充電過電流の検出時の遅延時間を決定する遅延回
路と、テスト用のテスト端子の電位をローレベルもしく
はハイレベルに固定する手段と、該テスト端子の電位が
ローレベルもしくはハイレベルに固定された場合に、前
記遅延回路の遅延時間を短縮する遅延時間短縮手段を有
することを特徴としている。
カウンター回路からなる過充電、過放電、放電過電流、
または充電過電流の検出時の遅延時間を決定する遅延回
路と、テスト用のテスト端子の電位をローレベルもしく
はハイレベルに固定する手段と、該テスト端子の電位が
ローレベルもしくはハイレベルに固定された場合に、前
記遅延回路の遅延時間を短縮する遅延時間短縮手段を有
することを特徴としている。
【００２１】 請求項４記載の発明は、内部発振回路を
定電流インバータとコンデンサからなる複数の遅延素子
を閉ループに接続したリングオシレータで構成し、遅延
素子の定電流源の定電流値を実質的に増加させることに
より遅延時間を短縮するものであり、請求項５記載の発
明は、そのために一つの定電流源に並列に設けた別の定
電流源を有効化するようにしたものである。
定電流インバータとコンデンサからなる複数の遅延素子
を閉ループに接続したリングオシレータで構成し、遅延
素子の定電流源の定電流値を実質的に増加させることに
より遅延時間を短縮するものであり、請求項５記載の発
明は、そのために一つの定電流源に並列に設けた別の定
電流源を有効化するようにしたものである。
【００２２】 また、請求項６記載の発明は、遅延素子
を構成するコンデンサの容量を実質的に低減させること
により遅延時間を短縮するものであり、請求項７記載の
発明は、そのためにそのコンデンサに並列に設けた別の
コンデンサを無効化するようにしたものである。
を構成するコンデンサの容量を実質的に低減させること
により遅延時間を短縮するものであり、請求項７記載の
発明は、そのためにそのコンデンサに並列に設けた別の
コンデンサを無効化するようにしたものである。
【００２３】 請求項８記載の発明は、遅延素子の定電
流インバータを構成するインバータのスレッショルドを
実質的に減少させることにより遅延時間を短縮するもの
であり、請求項９記載の発明は、そのために、インバー
タをＣＭＯＳインバータで構成し、一方のＭＯＳトラン
ジスタに直列接続される飽和結線されたＭＯＳトランジ
スタの個数を実質的に減らすようにしたものである。
流インバータを構成するインバータのスレッショルドを
実質的に減少させることにより遅延時間を短縮するもの
であり、請求項９記載の発明は、そのために、インバー
タをＣＭＯＳインバータで構成し、一方のＭＯＳトラン
ジスタに直列接続される飽和結線されたＭＯＳトランジ
スタの個数を実質的に減らすようにしたものである。
【００２４】 請求項１０記載の発明は、カウンター回
路からの出力位置を変えることにより遅延時間を短縮す
るものである。
路からの出力位置を変えることにより遅延時間を短縮す
るものである。
【００２５】 請求項１１記載の発明は、内部発振回路
を低速周波数発振器と高速周波数発振器で構成し、単一
のテスト端子の電位により低速周波数発振器と高速周波
数発振器のいずれか一方を有効化するようにしたもので
ある。
を低速周波数発振器と高速周波数発振器で構成し、単一
のテスト端子の電位により低速周波数発振器と高速周波
数発振器のいずれか一方を有効化するようにしたもので
ある。
【００２６】 請求項１２記載の発明は、上述した構成
を有する充放電保護回路をバッテリーパックに組み込ん
だものである。請求項１３〜１６のこのようなバッテリ
ーパックを具体的な応用製品に用いたものである。
を有する充放電保護回路をバッテリーパックに組み込ん
だものである。請求項１３〜１６のこのようなバッテリ
ーパックを具体的な応用製品に用いたものである。
【００２７】
【発明の実施の形態】図１は、本発明を用いた半導体装
置のブロック図と、その半導体装置を使用したバッテリ
ーパック内部の保護回路を示す図である（請求項１）。
同図に示すように、バッテリーパックＡの主要部を構成
部する半導体装置（充放電保護回路）１は、おおまかに
は過充電検出回路１１と過放電検出回路１２と放電過電
流検出回路１３と短絡検出回路１４と異常充電器検出回
路１５と発振回路１６とカウンター回路１７とロジック
回路１８，２０とレベルシフト回路１９と充電過電流検
出回路２１から構成されている。
置のブロック図と、その半導体装置を使用したバッテリ
ーパック内部の保護回路を示す図である（請求項１）。
同図に示すように、バッテリーパックＡの主要部を構成
部する半導体装置（充放電保護回路）１は、おおまかに
は過充電検出回路１１と過放電検出回路１２と放電過電
流検出回路１３と短絡検出回路１４と異常充電器検出回
路１５と発振回路１６とカウンター回路１７とロジック
回路１８，２０とレベルシフト回路１９と充電過電流検
出回路２１から構成されている。
【００２８】過充電検出回路１１または過放電検出回路
１２または放電過電流検出回路１３または充電過電流検
出回路２１または短絡検出回路１４により、過充電また
は過放電または放電過電流または充電過電流または短絡
を検出すると、発振回路１６が動作を開始し、カウンタ
ー回路１７が計数を始める。そして、カウンター回路１
７によりそれぞれの検出時に予め設定されている遅延時
間をカウントすると、過充電または充電過電流の場合
は、ロジック回路（ラッチなど）１８、レベルシフト１
９を通してＣｏｕｔ出力がローレベルになり充電制御用
ＦＥＴ Ｑ１をオフにし、過放電，放電過電流，または
短絡の場合はロジック回路２０を通してＤｏｕｔ出力が
ローレベルになり放電制御用ＦＥＴ Ｑ２をオフにす
る。
１２または放電過電流検出回路１３または充電過電流検
出回路２１または短絡検出回路１４により、過充電また
は過放電または放電過電流または充電過電流または短絡
を検出すると、発振回路１６が動作を開始し、カウンタ
ー回路１７が計数を始める。そして、カウンター回路１
７によりそれぞれの検出時に予め設定されている遅延時
間をカウントすると、過充電または充電過電流の場合
は、ロジック回路（ラッチなど）１８、レベルシフト１
９を通してＣｏｕｔ出力がローレベルになり充電制御用
ＦＥＴ Ｑ１をオフにし、過放電，放電過電流，または
短絡の場合はロジック回路２０を通してＤｏｕｔ出力が
ローレベルになり放電制御用ＦＥＴ Ｑ２をオフにす
る。
【００２９】バッテリーパックに充電器が接続され、充
電電流が流れると、放電制御用ＦＥＴ Ｑ２のソース電
圧よりも、充電制御用ＦＥＴ Ｑ１のソース電圧が低く
なる。放電制御用ＦＥＴ Ｑ２のソース電圧は半導体装
置のＶｓｓ端子電圧であり、充電制御用ＦＥＴ Ｑ１の
ソース電圧は、半導体装置のＶ−端子に抵抗が接続され
ているが、Ｖ−端子がハイインピーダンスであるため、
ほぼ半導体装置のＶ−端子電圧と等しくなる。
電電流が流れると、放電制御用ＦＥＴ Ｑ２のソース電
圧よりも、充電制御用ＦＥＴ Ｑ１のソース電圧が低く
なる。放電制御用ＦＥＴ Ｑ２のソース電圧は半導体装
置のＶｓｓ端子電圧であり、充電制御用ＦＥＴ Ｑ１の
ソース電圧は、半導体装置のＶ−端子に抵抗が接続され
ているが、Ｖ−端子がハイインピーダンスであるため、
ほぼ半導体装置のＶ−端子電圧と等しくなる。
【００３０】従って充電電流が流れると、Ｖｓｓ端子電
圧よりもＶ−端子電圧が低くなる。Ｖ−端子電圧がＶｓ
ｓ端子電圧よりも、設定されたある電圧（充電過電流検
出電圧）だけ低くなると充電過電流を検出し、Ｃｏｕｔ
出力をローレベルにして充電制御用ＦＥＴ Ｑ１をＯＦ
Ｆさせる。検出する過電流値Ｉと充電過電流検出電圧Ｖ
chgdetと放電制御用ＦＥＴ Ｑ２、充電制御用ＦＥＴ Ｑ
１のＯＮ抵抗Ｒon1、Ｒon2との関係は以下のようにな
る。 Ｉ＝Ｖchgdet／（Ｒon1＋Ｒon2）
圧よりもＶ−端子電圧が低くなる。Ｖ−端子電圧がＶｓ
ｓ端子電圧よりも、設定されたある電圧（充電過電流検
出電圧）だけ低くなると充電過電流を検出し、Ｃｏｕｔ
出力をローレベルにして充電制御用ＦＥＴ Ｑ１をＯＦ
Ｆさせる。検出する過電流値Ｉと充電過電流検出電圧Ｖ
chgdetと放電制御用ＦＥＴ Ｑ２、充電制御用ＦＥＴ Ｑ
１のＯＮ抵抗Ｒon1、Ｒon2との関係は以下のようにな
る。 Ｉ＝Ｖchgdet／（Ｒon1＋Ｒon2）
【００３１】 図２は、図１の放電過電流検出回路１３
と充電過電流検出回路２１の回路構成の一例を示す図で
ある（請求項２）。Ｎｃｈデプレッショントランジスタ
５２とＮｃｈエンハンスメントトランジスタ５３、５４
と抵抗５６、５７とを同図のように接続することによっ
て、ノード６２に定電圧が発生することは当業者によく
知られている。
と充電過電流検出回路２１の回路構成の一例を示す図で
ある（請求項２）。Ｎｃｈデプレッショントランジスタ
５２とＮｃｈエンハンスメントトランジスタ５３、５４
と抵抗５６、５７とを同図のように接続することによっ
て、ノード６２に定電圧が発生することは当業者によく
知られている。
【００３２】ここで、Ｐｃｈトランジスタ５１とＮｃｈ
トランジスタ５５は通常状態ではＯＮになっている。Ｎ
ｃｈデプレッショントランジスタ５２のＶｔｈをＶｔｎ
ｄ、Ｌ長をＬｄ、Ｗ長をＷｄ、Ｋ値をＫｄ、Ｎｃｈエン
ハンスメントトランジスタ５３のＶｔｈをＶｔｎｅ、Ｌ
長をＬｅ、Ｗ長をＷｅ、Ｋ値をＫｅとし、Ｋｄ×Ｗｄ／
Ｌｄ＝Ｋｄ’、Ｋｅ×Ｗｅ／Ｌｅ＝Ｋｅ’とすると、ノ
ード６２の電圧Ｖｒｅｆは、以下の式になる。 Ｖｒｅｆ＝Ｖｔｎｅ−（Ｋｄ’／Ｋｅ’）1/2×Ｖｔｎ
ｄ
トランジスタ５５は通常状態ではＯＮになっている。Ｎ
ｃｈデプレッショントランジスタ５２のＶｔｈをＶｔｎ
ｄ、Ｌ長をＬｄ、Ｗ長をＷｄ、Ｋ値をＫｄ、Ｎｃｈエン
ハンスメントトランジスタ５３のＶｔｈをＶｔｎｅ、Ｌ
長をＬｅ、Ｗ長をＷｅ、Ｋ値をＫｅとし、Ｋｄ×Ｗｄ／
Ｌｄ＝Ｋｄ’、Ｋｅ×Ｗｅ／Ｌｅ＝Ｋｅ’とすると、ノ
ード６２の電圧Ｖｒｅｆは、以下の式になる。 Ｖｒｅｆ＝Ｖｔｎｅ−（Ｋｄ’／Ｋｅ’）1/2×Ｖｔｎ
ｄ
【００３３】このＶｒｅｆとＶｓｓとの間を抵抗５６と
５７で分割した電圧を、放電過電流検出コンパレータ６
１の基準電圧としており、その値Ｖｒｅｆ１は以下のよ
うになる。 Ｖｒｅｆ１＝Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）
５７で分割した電圧を、放電過電流検出コンパレータ６
１の基準電圧としており、その値Ｖｒｅｆ１は以下のよ
うになる。 Ｖｒｅｆ１＝Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）
【００３４】放電時に過電流が流れて、放電過電流検出
コンパレータ６１の＋入力に接続されているＶｒｅｆ１
よりも、放電過電流検出コンパレータ６１の−入力に接
続されているＶ−電圧が高くなると、放電過電流を検出
して、放電過電流検出コンパレータ６１を反転し、その
出力Ｄｏｕｔをローレベルにし、放電制御用ＦＥＴＱ２
をＯＦＦにして、それ以上放電電流が流れないようにす
る。
コンパレータ６１の＋入力に接続されているＶｒｅｆ１
よりも、放電過電流検出コンパレータ６１の−入力に接
続されているＶ−電圧が高くなると、放電過電流を検出
して、放電過電流検出コンパレータ６１を反転し、その
出力Ｄｏｕｔをローレベルにし、放電制御用ＦＥＴＱ２
をＯＦＦにして、それ以上放電電流が流れないようにす
る。
【００３５】上記放電過電流検出動作と同様に、Ｖｒｅ
ｆとＶ−との間を抵抗５８と５９で分割した電圧を、充
電過電流検出回路の基準電圧としており、その電圧Ｖｒ
ｅｆ２を充電過電流検出コンパレータ６０の＋入力に接
続し、Ｖｓｓ電圧を充電過電流コンパレータ６０の−入
力に接続している。
ｆとＶ−との間を抵抗５８と５９で分割した電圧を、充
電過電流検出回路の基準電圧としており、その電圧Ｖｒ
ｅｆ２を充電過電流検出コンパレータ６０の＋入力に接
続し、Ｖｓｓ電圧を充電過電流コンパレータ６０の−入
力に接続している。
【００３６】このとき、Ｖｒｅｆ２の値は以下のように
なる。 Ｖｒｅｆ２＝Ｖｒｅｆ−（Ｖｒｅｆ−Ｖ−）×｛Ｒ３／（Ｒ３＋Ｒ４）｝ ＝｛Ｒ４／（Ｒ３＋Ｒ４）｝×Ｖｒｅｆ＋｛Ｒ３／（Ｒ３＋Ｒ４） ｝ ×Ｖ−
なる。 Ｖｒｅｆ２＝Ｖｒｅｆ−（Ｖｒｅｆ−Ｖ−）×｛Ｒ３／（Ｒ３＋Ｒ４）｝ ＝｛Ｒ４／（Ｒ３＋Ｒ４）｝×Ｖｒｅｆ＋｛Ｒ３／（Ｒ３＋Ｒ４） ｝ ×Ｖ−
【００３７】このＶｒｅｆ２がＶｓｓレベル、すなわち
０Ｖになる時のＶ−の値が充電過電流検出電圧であり、
充電時に過電流が流れて、Ｖ−電圧が、Ｖｒｅｆ２が０
Ｖになる値まで下がった時に、充電過電流を検出して、
充電過電流検出コンパレータ６０を反転し、その出力Ｃ
ｏｕｔをローレベルにし、充電制御用ＦＥＴ Ｑ２をＯ
ＦＦにして、それ以上充電電流が流れないようにする。
０Ｖになる時のＶ−の値が充電過電流検出電圧であり、
充電時に過電流が流れて、Ｖ−電圧が、Ｖｒｅｆ２が０
Ｖになる値まで下がった時に、充電過電流を検出して、
充電過電流検出コンパレータ６０を反転し、その出力Ｃ
ｏｕｔをローレベルにし、充電制御用ＦＥＴ Ｑ２をＯ
ＦＦにして、それ以上充電電流が流れないようにする。
【００３８】すなわち、充電過電流検出電圧Ｖchgdetは
以下のようになる。 ｛Ｒ４／（Ｒ３＋Ｒ４）｝×Ｖｒｅｆ＋｛Ｒ３／（Ｒ３
＋Ｒ４）｝×Ｖchgdet＝０ 従って、 Ｖchgdet＝−（Ｒ４／Ｒ３）×Ｖｒｅｆ
以下のようになる。 ｛Ｒ４／（Ｒ３＋Ｒ４）｝×Ｖｒｅｆ＋｛Ｒ３／（Ｒ３
＋Ｒ４）｝×Ｖchgdet＝０ 従って、 Ｖchgdet＝−（Ｒ４／Ｒ３）×Ｖｒｅｆ
【００３９】ここで、Ｎｃｈトランジスタ５５は、過放
電を検出した時にＯＦＦするスイッチである。過放電を
検出すると、ＤｏｕｔがＯＦＦするため、ＶｓｓとＶ−
間はハイインピーダンスになり、Ｖ−電位はＶｄｄレベ
ルに上昇する。このＮｃｈトランジスタ５５がないと、
ＶｄｄレベルになっているＶ−から抵抗５９、５８を介
してＮｃｈトランジスタ５４の寄生ダイオード、Ｎｃｈ
デプレッショントランジスタ５２、Ｎｃｈエンハンスメ
ントトランジスタ５３からＶｓｓという経路と、抵抗５
９、５８を介して抵抗５６、５７からＶｓｓという経路
で電流が流れる。過放電を検出すると、電池電圧の低下
をなるべく防ぐために消費電流を極力少なくする必要が
ある。したがってＮｃｈトランジスタ５５で上記経路の
電流パスを遮断しなければならない。
電を検出した時にＯＦＦするスイッチである。過放電を
検出すると、ＤｏｕｔがＯＦＦするため、ＶｓｓとＶ−
間はハイインピーダンスになり、Ｖ−電位はＶｄｄレベ
ルに上昇する。このＮｃｈトランジスタ５５がないと、
ＶｄｄレベルになっているＶ−から抵抗５９、５８を介
してＮｃｈトランジスタ５４の寄生ダイオード、Ｎｃｈ
デプレッショントランジスタ５２、Ｎｃｈエンハンスメ
ントトランジスタ５３からＶｓｓという経路と、抵抗５
９、５８を介して抵抗５６、５７からＶｓｓという経路
で電流が流れる。過放電を検出すると、電池電圧の低下
をなるべく防ぐために消費電流を極力少なくする必要が
ある。したがってＮｃｈトランジスタ５５で上記経路の
電流パスを遮断しなければならない。
【００４０】図１の異常充電器検出回路１５は、異常充
電器等が接続されて大電圧がバッテリーパックＡに印加
された時に、過電流検出回路１３と短絡検出回路１４の
入力に大電圧（Ｖ−電位）がかからないようにスイッチ
ＳＷ２をオフにすると同時に、スイッチＳＷ１をオンに
することによって過電流検出回路１３と短絡検出回路１
４の入力にＶｓｓ電位を印加し、放電過電流検出回路１
３と短絡検出回路１４の入力トランジスタのＶｔｈの経
時変化による過電流検出電圧値と短絡検出電圧値のシフ
トが起こらないようにするための回路である（詳細な回
路構成は、本出願人によって先に出願された特願平１１
−３１２７１３号に記載されている）。
電器等が接続されて大電圧がバッテリーパックＡに印加
された時に、過電流検出回路１３と短絡検出回路１４の
入力に大電圧（Ｖ−電位）がかからないようにスイッチ
ＳＷ２をオフにすると同時に、スイッチＳＷ１をオンに
することによって過電流検出回路１３と短絡検出回路１
４の入力にＶｓｓ電位を印加し、放電過電流検出回路１
３と短絡検出回路１４の入力トランジスタのＶｔｈの経
時変化による過電流検出電圧値と短絡検出電圧値のシフ
トが起こらないようにするための回路である（詳細な回
路構成は、本出願人によって先に出願された特願平１１
−３１２７１３号に記載されている）。
【００４１】通常、過放電検出回路１２による過放電検
出時の遅延時間は１６ｍＳ程度、放電過電流検出回路１
３による過電流検出時の遅延時間は１０ｍＳ程度、短絡
検出回路１４による短絡検出時の遅延時間は１ｍＳ程度
であるが、過充電検出回路１１による過充電検出時の遅
延時間は１Ｓ以上である。そこで、半導体装置１もしく
は保護回路基板などのテストを行うときに、テスト端子
をローレベルに固定（例えば、スイッチＳＷ３をオン）
することによって、発振回路１６の出力周波数を高く
し、遅延時間を短くすることでテスト時間を短縮するこ
とができる。本構成は、過充電、過放電、放電過電流ま
たは充電過電流のいずれの検出時にも有効であるが、特
に過充電検出時に有効性が大きい。
出時の遅延時間は１６ｍＳ程度、放電過電流検出回路１
３による過電流検出時の遅延時間は１０ｍＳ程度、短絡
検出回路１４による短絡検出時の遅延時間は１ｍＳ程度
であるが、過充電検出回路１１による過充電検出時の遅
延時間は１Ｓ以上である。そこで、半導体装置１もしく
は保護回路基板などのテストを行うときに、テスト端子
をローレベルに固定（例えば、スイッチＳＷ３をオン）
することによって、発振回路１６の出力周波数を高く
し、遅延時間を短くすることでテスト時間を短縮するこ
とができる。本構成は、過充電、過放電、放電過電流ま
たは充電過電流のいずれの検出時にも有効であるが、特
に過充電検出時に有効性が大きい。
【００４２】 図２は、放電過電流検出コンパレータ６
１と充電過電流検出コンパレータ６０の両方を有する例
であるが、本発明は放電過電流検出コンパレータ６１を
有せず、充電過電流検出コンパレータ６０だけを有する
場合にも適用可能である。図３は、図２において、放電
過電流検出コンパレータ６１を有しない場合の回路構成
図であり、図２に比較して、放電過電流検出コンパレー
タ６１がないこと、抵抗Ｒ１とＲ２を一つの抵抗Ｒ１’
に置き換えたこと以外は図２と全く同じ回路構成であ
り、充電過電流検出コンパレータの回路動作は図２にお
ける動作と同様である（請求項１）。
１と充電過電流検出コンパレータ６０の両方を有する例
であるが、本発明は放電過電流検出コンパレータ６１を
有せず、充電過電流検出コンパレータ６０だけを有する
場合にも適用可能である。図３は、図２において、放電
過電流検出コンパレータ６１を有しない場合の回路構成
図であり、図２に比較して、放電過電流検出コンパレー
タ６１がないこと、抵抗Ｒ１とＲ２を一つの抵抗Ｒ１’
に置き換えたこと以外は図２と全く同じ回路構成であ
り、充電過電流検出コンパレータの回路動作は図２にお
ける動作と同様である（請求項１）。
【００４３】（１）定電流源の定電流値を変えることに
より遅延時間を変える実施例（請求項３，４，５）図４
は、テスト機能を持った発振回路１６を詳しく説明する
ための図である。図４の発振回路１６は、定電流インバ
ータ１１１〜１１５と、コンデンサ１１６および１１７
を使ったリングオシレータである。このリングオシレー
タの発振周波数は、（ａ）定電流源１０５および１０９
の定電流値と、（ｂ）コンデンサ１１６および１１７の
値と、（ｃ）インバータ１１２および１１５のスレッシ
ョルドによって決まる。
より遅延時間を変える実施例（請求項３，４，５）図４
は、テスト機能を持った発振回路１６を詳しく説明する
ための図である。図４の発振回路１６は、定電流インバ
ータ１１１〜１１５と、コンデンサ１１６および１１７
を使ったリングオシレータである。このリングオシレー
タの発振周波数は、（ａ）定電流源１０５および１０９
の定電流値と、（ｂ）コンデンサ１１６および１１７の
値と、（ｃ）インバータ１１２および１１５のスレッシ
ョルドによって決まる。
【００４４】また、テスト端子は抵抗１０１によってＶ
ｄｄにプルアップされている。例えば、テスト端子に接
続しているスイッチＳＷ３をオフさせてテスト端子をオ
ープンにした時は、プルアップ抵抗１０１によってＰch
ＭＯＳトランジスタ１０２，１０３のゲート電圧がハ
イレベルになるため、Ｐch ＭＯＳトランジスタ１０
２，１０３はオフしている。したがって、このときの発
振周波数は、定電流１０５，１０９およびコンデンサ１
１６，１１７の値で決定される。
ｄｄにプルアップされている。例えば、テスト端子に接
続しているスイッチＳＷ３をオフさせてテスト端子をオ
ープンにした時は、プルアップ抵抗１０１によってＰch
ＭＯＳトランジスタ１０２，１０３のゲート電圧がハ
イレベルになるため、Ｐch ＭＯＳトランジスタ１０
２，１０３はオフしている。したがって、このときの発
振周波数は、定電流１０５，１０９およびコンデンサ１
１６，１１７の値で決定される。
【００４５】しかし、スイッチＳＷ３をオンさせてテス
ト端子をローレベルにすると、ＰchＭＯＳトランジスタ
１０２，１０３のゲート電圧がローレベルとなり、Ｐch
ＭＯＳトランジスタ１０２，１０３がオンするので、
発振周波数を決めている定電流の値は、定電流源１０５
および定電流源１０４における定電流値の和、定電流源
１０９および定電流源１０８における定電流値の和とな
るため、発振周波数が高くなり、結果的に過充電検出時
の遅延時間を短くすることができる。
ト端子をローレベルにすると、ＰchＭＯＳトランジスタ
１０２，１０３のゲート電圧がローレベルとなり、Ｐch
ＭＯＳトランジスタ１０２，１０３がオンするので、
発振周波数を決めている定電流の値は、定電流源１０５
および定電流源１０４における定電流値の和、定電流源
１０９および定電流源１０８における定電流値の和とな
るため、発振周波数が高くなり、結果的に過充電検出時
の遅延時間を短くすることができる。
【００４６】例えば、定電流源１０５と定電流源１０４
の定電流の比、定電流源１０９と定電流源１０８の定電
流の比を１：９にすると、発振周波数は１０倍になり、
遅延時間を１／１０にすることができる。この場合は、
半導体装置１または半導体装置１を実装した保護回路基
板のテスト時間を、１／１０に短縮することができる。
の定電流の比、定電流源１０９と定電流源１０８の定電
流の比を１：９にすると、発振周波数は１０倍になり、
遅延時間を１／１０にすることができる。この場合は、
半導体装置１または半導体装置１を実装した保護回路基
板のテスト時間を、１／１０に短縮することができる。
【００４７】（２）コンデンサの容量値を変えることに
より遅延時間を変える実施例（請求項３，６，７）図５
は、テスト機能を持った発振回路１６の別の実施例を示
す図である。図４は、発振周波数を決めている電流源の
定電流値をテスト端子によって切替えるようにした発振
回路の実施例であるが、図５では、コンデンサの値をテ
スト端子によって切替えるようにした発振回路の実施例
を示す。
より遅延時間を変える実施例（請求項３，６，７）図５
は、テスト機能を持った発振回路１６の別の実施例を示
す図である。図４は、発振周波数を決めている電流源の
定電流値をテスト端子によって切替えるようにした発振
回路の実施例であるが、図５では、コンデンサの値をテ
スト端子によって切替えるようにした発振回路の実施例
を示す。
【００４８】図５において、スイッチＳＷ３がオフでテ
スト端子がオープンの時は、ＮchＭＯＳトランジスタ２
１６および２１７のゲートにＶｄｄが印加され、Ｎch
ＭＯＳトランジスタ２１６および２１７がオンしている
ため、発振周波数を決めているコンデンサの値は、コン
デンサ２１２＋２１３、コンデンサ２１４＋２１５にな
る。
スト端子がオープンの時は、ＮchＭＯＳトランジスタ２
１６および２１７のゲートにＶｄｄが印加され、Ｎch
ＭＯＳトランジスタ２１６および２１７がオンしている
ため、発振周波数を決めているコンデンサの値は、コン
デンサ２１２＋２１３、コンデンサ２１４＋２１５にな
る。
【００４９】しかし、スイッチＳＷ３をオンにしてテス
ト端子をローレベルにすると、ＮchＭＯＳトランジスタ
１７および１８のゲートが接地されＮch ＭＯＳトラン
ジスタ１７および１８がオフになり、コンデンサの値
は、コンデンサ２１３と２１５だけになり、発振周波数
は高くなって、遅延時間が短くなり、結果的にテスト時
間を短縮できる。
ト端子をローレベルにすると、ＮchＭＯＳトランジスタ
１７および１８のゲートが接地されＮch ＭＯＳトラン
ジスタ１７および１８がオフになり、コンデンサの値
は、コンデンサ２１３と２１５だけになり、発振周波数
は高くなって、遅延時間が短くなり、結果的にテスト時
間を短縮できる。
【００５０】図４では定電流源の定電流値を切替えるこ
とにより発振回路１６の発信周波数を制御し、図５では
コンデンサの値を切替えることにより発振回路１６の発
信周波数を制御しているが、リングオシレータを構成す
る定電流インバータのスレッショルドを変えることによ
っても可能である。
とにより発振回路１６の発信周波数を制御し、図５では
コンデンサの値を切替えることにより発振回路１６の発
信周波数を制御しているが、リングオシレータを構成す
る定電流インバータのスレッショルドを変えることによ
っても可能である。
【００５１】（３）定電流インバータのスレッショルド
を変えることにより遅延時間を変える実施例（請求項
３，８，９）図６は、定電流インバータのスレッショル
ドを変更する構成例を説明するための図である。
を変えることにより遅延時間を変える実施例（請求項
３，８，９）図６は、定電流インバータのスレッショル
ドを変更する構成例を説明するための図である。
【００５２】同図（ａ）は、定電流源３０１とＣＭＯＳ
インバータで構成される定電流インバータの基本構成図
である。ＣＭＯＳインバータはＰch ＭＯＳトランジス
タ３０２とＮch ＭＯＳトランジスタ３０３で構成され
る。同図（ｂ）は、同図（ａ）のＮch ＭＯＳトランジ
スタ３０３に、飽和結線したＮch ＭＯＳトランジスタ
３０４（図は１個の場合を示す）の直列接続する個数を
変えることによってスレッショルドを変えるようにした
ものである。
インバータで構成される定電流インバータの基本構成図
である。ＣＭＯＳインバータはＰch ＭＯＳトランジス
タ３０２とＮch ＭＯＳトランジスタ３０３で構成され
る。同図（ｂ）は、同図（ａ）のＮch ＭＯＳトランジ
スタ３０３に、飽和結線したＮch ＭＯＳトランジスタ
３０４（図は１個の場合を示す）の直列接続する個数を
変えることによってスレッショルドを変えるようにした
ものである。
【００５３】直列に接続するＮch ＭＯＳトランジスタ
３０４の個数を１つ増やすごとにスレッショルドをＶｔ
ｈ（Ｖｔｈは１つのＮch ＭＯＳトランジスタ３０４の
スレッショルド）ずつ増加させることができる。直列に
接続するＮch ＭＯＳトランジスタの個数の切替えは、
例えば、直列に接続する任意個のＮch ＭＯＳトランジ
スタの両端をバイパスするＭＯＳトランジスタを設け、
該バイパス用のＭＯＳトランジスタを外部信号（テスト
信号）によりオンオフを制御することにより行うことが
できる。この構成により、例えば、スレッショルドを１
／２にして発振周波数を高め、遅延時間を短縮すること
も可能になる。
３０４の個数を１つ増やすごとにスレッショルドをＶｔ
ｈ（Ｖｔｈは１つのＮch ＭＯＳトランジスタ３０４の
スレッショルド）ずつ増加させることができる。直列に
接続するＮch ＭＯＳトランジスタの個数の切替えは、
例えば、直列に接続する任意個のＮch ＭＯＳトランジ
スタの両端をバイパスするＭＯＳトランジスタを設け、
該バイパス用のＭＯＳトランジスタを外部信号（テスト
信号）によりオンオフを制御することにより行うことが
できる。この構成により、例えば、スレッショルドを１
／２にして発振周波数を高め、遅延時間を短縮すること
も可能になる。
【００５４】（４）カウンター回路からの出力位置を変
えることにより遅延時間を変える実施例（請求項３，１
０）図４〜図６は、発振周波数を変えることにより、遅
延時間を変える実施例であるが、発振周波数を変えるの
ではなく、カウンター回路から出力を取り出す位置
（段）を変えることによっても遅延時間を変えることが
できる。
えることにより遅延時間を変える実施例（請求項３，１
０）図４〜図６は、発振周波数を変えることにより、遅
延時間を変える実施例であるが、発振周波数を変えるの
ではなく、カウンター回路から出力を取り出す位置
（段）を変えることによっても遅延時間を変えることが
できる。
【００５５】図７は、カウンター回路１７から出力を取
り出す位置（段）を変えて遅延時間を変える構成例であ
る。同図は、カウンター回路１７の２つの位置（段）か
ら取り出した出力を、外部信号（テスト信号）によって
制御されるトランスミッションゲート４０１、４０２を
介して取り出すようにした例を示している。出力を取り
出す位置や個数は任意であり、これによって遅延時間を
所望の値にすることができる。
り出す位置（段）を変えて遅延時間を変える構成例であ
る。同図は、カウンター回路１７の２つの位置（段）か
ら取り出した出力を、外部信号（テスト信号）によって
制御されるトランスミッションゲート４０１、４０２を
介して取り出すようにした例を示している。出力を取り
出す位置や個数は任意であり、これによって遅延時間を
所望の値にすることができる。
【００５６】（５）内部発振回路を低速周波数発振器と
高速周波数発振器で構成し、切り替えることによって遅
延時間を短縮する実施例（請求項３，１１）また、別の
実施例として、過充電、過放電、放電過電流、または充
電過電流の検出時の遅延時間を決定する遅延回路を内部
発振回路とカウンター回路で構成し、かつ、その内部発
振回路を低速周波数発振器と高速周波数発振器で構成
し、単一のテスト端子の電位により低速周波数発振器と
高速周波数発振器のいずれか一方を動作可能（有効化）
にするようにしてもよい（請求項３，１１）。
高速周波数発振器で構成し、切り替えることによって遅
延時間を短縮する実施例（請求項３，１１）また、別の
実施例として、過充電、過放電、放電過電流、または充
電過電流の検出時の遅延時間を決定する遅延回路を内部
発振回路とカウンター回路で構成し、かつ、その内部発
振回路を低速周波数発振器と高速周波数発振器で構成
し、単一のテスト端子の電位により低速周波数発振器と
高速周波数発振器のいずれか一方を動作可能（有効化）
にするようにしてもよい（請求項３，１１）。
【００５７】 以上述べた充放電保護回路をバッテリー
パックに組み込むことで、テスト時間が短縮できる有用
性の高いバッテリーパックを実現できる。またこのよう
なバッテリーパックは各種電子機器、例えば、近年普及
してきている携帯電話、ディジタルカメラ、または小型
軽量の携帯用ミニディスク装置などの携帯用音響機器な
ど各種電子機器に広く利用可能である（請求項１２〜１
６）。
パックに組み込むことで、テスト時間が短縮できる有用
性の高いバッテリーパックを実現できる。またこのよう
なバッテリーパックは各種電子機器、例えば、近年普及
してきている携帯電話、ディジタルカメラ、または小型
軽量の携帯用ミニディスク装置などの携帯用音響機器な
ど各種電子機器に広く利用可能である（請求項１２〜１
６）。
【００５８】なお、図４および図５に示した実施例で
は、テスト端子にプルアップ抵抗１０１，２０１を接続
して、テスト端子をローレベルにすることによって発振
周波数を高くしているが、論理を逆にして、テスト端子
にプルダウン抵抗を接続し、テスト端子をハイレベルに
することによって発振周波数を高くしてもまったく同じ
効果を得ることができる。
は、テスト端子にプルアップ抵抗１０１，２０１を接続
して、テスト端子をローレベルにすることによって発振
周波数を高くしているが、論理を逆にして、テスト端子
にプルダウン抵抗を接続し、テスト端子をハイレベルに
することによって発振周波数を高くしてもまったく同じ
効果を得ることができる。
【００５９】また、図４および図５の実施例では、５段
の定電流インバータによるリングオシレータで、ハイ側
定電流、コンデンサをＶｓｓに接続した場合で説明した
が、一般的な奇数段のリングオシレータであればすべて
に活用でき、また、ロー側定電流でコンデンサをＶｄｄ
に接続したリングオシレータでも同様である。さらに、
上記実施例では、リングオシレータで説明したが、リン
グオシレータに限らず他の方式の発振回路であっても、
電流値や抵抗値やコンデンサを切替えることによって同
様の効果を得ることができる。
の定電流インバータによるリングオシレータで、ハイ側
定電流、コンデンサをＶｓｓに接続した場合で説明した
が、一般的な奇数段のリングオシレータであればすべて
に活用でき、また、ロー側定電流でコンデンサをＶｄｄ
に接続したリングオシレータでも同様である。さらに、
上記実施例では、リングオシレータで説明したが、リン
グオシレータに限らず他の方式の発振回路であっても、
電流値や抵抗値やコンデンサを切替えることによって同
様の効果を得ることができる。
【００６０】
【発明の効果】本発明によれば、テスト端子をローレベ
ルもしくはハイレベルに固定することによって、２次電
池の過充電、過放電、放電過電流に加えて充電過電流の
検出時の遅延時間、特に一般的に遅延時間が長く設定さ
れている過充電検出時の遅延時間を短くすることがで
き、テスト時間を大幅に短縮することが可能な充放電保
護回路が実現でき、また、このような充放電保護回路を
組み込んだバッテリーパック、該バッテリーパックを用
いた携帯電話などの電子機器を提供することができる。
ルもしくはハイレベルに固定することによって、２次電
池の過充電、過放電、放電過電流に加えて充電過電流の
検出時の遅延時間、特に一般的に遅延時間が長く設定さ
れている過充電検出時の遅延時間を短くすることがで
き、テスト時間を大幅に短縮することが可能な充放電保
護回路が実現でき、また、このような充放電保護回路を
組み込んだバッテリーパック、該バッテリーパックを用
いた携帯電話などの電子機器を提供することができる。
【００６１】 さらに詳しくは、請求項１記載の発明に
よれば、充電時の過電流を検出することができるので、
従来のように充電時の過電流保護のための電流ヒューズ
やＰＴＣ素子を接続する必要がなくなり、保護回路とし
ての部品点数を少なくできてコストを安くすることがで
きる。また、請求項２記載の発明によれば、充電時の過
電流に加えて放電時の過電流も検出することができるの
で、さらに保護回路としての部品点数を少なくできてコ
ストを安くすることができる。
よれば、充電時の過電流を検出することができるので、
従来のように充電時の過電流保護のための電流ヒューズ
やＰＴＣ素子を接続する必要がなくなり、保護回路とし
ての部品点数を少なくできてコストを安くすることがで
きる。また、請求項２記載の発明によれば、充電時の過
電流に加えて放電時の過電流も検出することができるの
で、さらに保護回路としての部品点数を少なくできてコ
ストを安くすることができる。
【００６２】 請求項３記載の発明によれば、単一のテ
スト端子により、過充電、過放電、放電過電流または充
電過電流の検出時の遅延時間を決定する遅延回路の遅延
時間を短縮することができる充放電保護回路が実現でき
る。
スト端子により、過充電、過放電、放電過電流または充
電過電流の検出時の遅延時間を決定する遅延回路の遅延
時間を短縮することができる充放電保護回路が実現でき
る。
【００６３】 また、請求項４および５記載の発明によ
れば、発振回路を構成する定電流インバータの定電流値
を変えることにより遅延時間を短縮する充放電保護回路
が実現でき、請求項６および７記載の発明によれば、発
振回路を構成するコンデンサの容量を変えることにより
遅延時間を短縮する充放電保護回路が実現でき、請求項
８および９記載の発明によれば、発振回路を構成する定
電流インバータのスレッショルドを変えることにより遅
延時間を短縮する充放電保護回路を実現できる。
れば、発振回路を構成する定電流インバータの定電流値
を変えることにより遅延時間を短縮する充放電保護回路
が実現でき、請求項６および７記載の発明によれば、発
振回路を構成するコンデンサの容量を変えることにより
遅延時間を短縮する充放電保護回路が実現でき、請求項
８および９記載の発明によれば、発振回路を構成する定
電流インバータのスレッショルドを変えることにより遅
延時間を短縮する充放電保護回路を実現できる。
【００６４】 また、請求項１０記載の発明によれば、
カウンター回路の出力位置を変えることによって遅延時
間を短縮する充放電保護回路を実現でき、請求項１１記
載の発明によれば、カウンター回路を複数の発振回路で
構成することによって遅延時間を短縮する充放電保護回
路を実現できる。
カウンター回路の出力位置を変えることによって遅延時
間を短縮する充放電保護回路を実現でき、請求項１１記
載の発明によれば、カウンター回路を複数の発振回路で
構成することによって遅延時間を短縮する充放電保護回
路を実現できる。
【００６５】 また、請求項１２〜１６記載の発明によ
れば、上記充放電保護回路の応用技術として、近年普及
している携帯電話、ディジタルカメラ、携帯型のＭＤ
（ミニディスク）装置などの音響機器を始めとして２次
電池を必要とする各種電子機器を提供することができ
る。
れば、上記充放電保護回路の応用技術として、近年普及
している携帯電話、ディジタルカメラ、携帯型のＭＤ
（ミニディスク）装置などの音響機器を始めとして２次
電池を必要とする各種電子機器を提供することができ
る。
【図１】本発明を用いた半導体装置のブロック図と、そ
の半導体装置を使用したバッテリーパック内部の保護回
路を示す図である。
の半導体装置を使用したバッテリーパック内部の保護回
路を示す図である。
【図２】放電過電流検出回路と充電過電流検出回路を有
する場合の具体的回路構成の一例を示す図である。
する場合の具体的回路構成の一例を示す図である。
【図３】充電過電流検出回路だけを有する場合の具体的
回路構成の一例を示す図である。
回路構成の一例を示す図である。
【図４】テスト機能を有する発振回路の実施例を説明す
るための図である（定電流源の定電流値を変更）。
るための図である（定電流源の定電流値を変更）。
【図５】テスト機能を有する発振回路の別の実施例を説
明するための図である（コンデンサ容量を変更）。
明するための図である（コンデンサ容量を変更）。
【図６】テスト機能を有する発振回路の別の実施例を説
明するための図である（定電流インバータのスレッショ
ルドを変更）。
明するための図である（定電流インバータのスレッショ
ルドを変更）。
【図７】テスト機能を有するカウンター回路の実施例を
説明するための図である（カウンター回路からの出力取
出し位置を変更）。
説明するための図である（カウンター回路からの出力取
出し位置を変更）。
【図８】従来技術における過放電保護回路の例である。
１：半導体装置（充放電保護回路）、
１１：過充電検出回路、
１２：過放電検出回路、
１３：放電過電流検出回路、
１４：短絡検出回路、
１５：異常充電器検出回路、
１６：発振回路、
１７：カウンター回路、
１８，２０：ロジック回路（ラッチ）、
１９：レベルシフト回路、
２１：充電過電流検出回路、
Ｑ１：充電制御用ＦＥＴ、
Ｑ２：放電制御用ＦＥＴ、
ＳＷ１，ＳＷ２，ＳＷ３：スイッチ、
５１：Ｐｃｈトランジスタ
５２：Ｎｃｈデプレッショントランジスタ、
５３，５４：Ｎｃｈエンハンスメントトランジスタ、
５５：Ｎｃｈトランジスタ、
５６〜５９：抵抗、
６０：充電過電流検出コンパレータ、
６１：放電過電流検出コンパレータ、
６２：ノードＶｒｅｆ、
１０１，２０１：プルアップ抵抗、
１０２，１０３，３０２：Ｐch ＭＯＳトランジスタ、
１０４〜１１０，２０２〜２０６，３０１：定電流源、
１１１〜１１５，２０７〜２１１：定電流インバータ、
１１６，１１７，２１２〜２１５：コンデンサ、
３０３，３０４：Ｎch ＭＯＳトランジスタ、
４０１，４０２：トランスミッションゲート、
５０１：内蔵発振器、
５０２：分周カウンタ、
５０３：ゲート、
５０４：比較器（ＣＯＭＰ）、
５０５：デコーダ（ラッチ回路）、
５０６：インバータ、
５０７：保護スイッチ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02J 7/00 - 7/12
H02J 7/34 - 7/36
H01M 10/42 - 10/48 301
Claims (16)
- 【請求項１】 過充電検出回路、過放電検出回路、放電
過電流検出回路の少なくともひとつと充電過電流検出回
路を具備し、該充電過電流検出回路により２次電池の充
電過電流を検出して充電経路を制御し、２次電池を充電
過電流から保護する充放電保護回路であって、 ２次電池および充電器のプラス側電極に接続された第１
のスイッチと、該スイッチにドレインが接続された飽和
結線されたディプレッション型ＭＯＳトランジスタと、
該ディプレッション型ＭＯＳトランジスタのソースにド
レインが接続され、２次電池のマイナス側にソースが接
続された第１のＭＯＳトランジスタと、前記ディプレッ
ション型ＭＯＳトランジスタのドレインにドレインが接
続され、前記ディプレッション型ＭＯＳトランジスタの
ソースにゲートが接続された第２のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタのゲートおよび前記
第２のトランジスタのソースと２次電池のマイナス電極
側との間に直列に接続された第１の抵抗と、前記第２の
ＭＯＳトランジスタのソースと充電器のマイナス電極側
との間に直列に接続された第２のスイッチと第３の抵抗
と第４の抵抗からなる回路と、前記２次電池のマイナス
電極側に第１の入力端子が接続され、前記第３の抵抗と
前記第４の抵抗の接続点に第２の入力端子が接続された
前記充電過電流検出回路とを有することを特徴とする充
放電保護回路。 - 【請求項２】 過充電検出回路、過放電検出回路、放電
過電流検出回路の少なくともひとつと充電過電流検出回
路を具備し、該充電過電流検出回路により２次電池の充
電過電流を検出して充電経路を制御し、２次電池を充電
過電流から保護する充放電保護回路であって、 ２次電池および充電器のプラス側電極に接続された第１
のスイッチと、該スイッチにドレインが接続された飽和
結線されたディプレッション型ＭＯＳトランジスタと、
該ディプレッション型ＭＯＳトランジスタのソースにド
レインが接続され、２次電池のマイナス側にソースが接
続された第１のＭＯＳトランジスタと、前記ディプレッ
ション型ＭＯＳトランジスタのドレインにドレインが接
続され、前記ディプレッション型ＭＯＳトランジスタの
ソースにゲートが接続された第２のＭＯＳトランジスタ
と、前記第１のＭＯＳトランジスタのゲートおよび前記
第２のトランジスタのソースと２次電池のマイナス電極
側との間に直列に接続された第１の抵抗と第２の抵抗
と、前記第２のＭＯＳトランジスタのソースと充電器の
マイナス電極側との間に直列に接続された第２のスイッ
チと第３の抵抗と第４の抵抗からなる回路と、充電器の
マイナス電極側に第１の入力端子が接続され、前記第１
の抵抗と前記第２の抵抗の接続点に第２の入力端子が接
続された前記放電過電流検出回路と、前記２次電池のマ
イナス電極側に第１の入力端子が接続され、前記第３の
抵抗と前記第４の抵抗の接続点に第２の入力端子が接続
された前記充電過電流検出回路とを有し、前記第２のス
イッチは過放電時にオフにされることを特徴とする充放
電保護回路。 - 【請求項３】 内部発振回路とカウンター回路からなる
過充電、過放電、放電過電流、または充電過電流の検出
時の遅延時間を決定する遅延回路と、テスト用のテスト
端子の電位をローレベルもしくはハイレベルに固定する
手段と、該テスト端子の電位がローレベルもしくはハイ
レベルに固定された場合に、前記遅延回路の遅延時間を
短縮する遅延時間短縮手段を有することを特徴とする請
求項１または２記載の充放電保護回路。 - 【請求項４】 前記内部発振回路を定電流インバータと
コンデンサからなる複数の遅延素子を閉ループに接続し
たリングオシレータで構成し、前記遅延時間短縮手段を
前記遅延素子の定電流インバータを構成する定電流源の
定電流値を実質的に増加させる手段としたことを特徴と
する請求項３記載の充放電保護回路。 - 【請求項５】 前記定電流値を実質的に増加させる手段
は、前記定電流源に並列に設けた別の定電流源を有効化
する手段であることを特徴とする請求項４載の充放電保
護回路。 - 【請求項６】 前記内部発振回路が定電流インバータと
コンデンサからなる複数の遅延素子を閉ループに接続し
たリングオシレータで構成され、前記遅延時間短縮手段
が前記遅延素子を構成するコンデンサの容量を実質的に
低減させる手段であることを特徴とする請求項３記載の
充放電保護回路。 - 【請求項７】 前記コンデンサの容量を実質的に低減さ
せる手段は、前記コンデンサに並列に設けた別のコンデ
ンサを無効化する手段であることを特徴とする請求項６
記載の充放電保護回路。 - 【請求項８】 前記内部発振回路が定電流インバータと
コンデンサからなる複数の遅延素子を閉ループに接続し
たリングオシレータで構成され、前記遅延時間短縮手段
が、前記遅延素子の定電流インバータを構成するインバ
ータのスレッショルドを実質的に減少させる手段である
ことを特徴とする請求項３記載の充放電保護回路。 - 【請求項９】 前記インバータがＣＭＯＳインバータで
あり、前記遅延素子の定電流インバータを構成するイン
バータのスレッショルドを実質的に減少させる手段が、
ＣＭＯＳインバータを構成する一方のＭＯＳトランジス
タに直列接続される飽和結線されたＭＯＳトランジスタ
の個数を実質的に減らす手段であることを特徴とする請
求項８記載の充放電保護回路。 - 【請求項１０】 前記遅延時間短縮手段が、該カウンタ
ー回路からの出力位置を変える手段であることを特徴と
する請求項３記載の充放電保護回路。 - 【請求項１１】 前記遅延時間短縮手段が、前記内部発
振回路を低速周波数発振器と高速周波数発振器で構成
し、単一のテスト端子の電位により低速周波数発振器と
高速周波数発振器のいずれか一方を有効化する手段であ
ることを特徴とする請求項３記載の充放電保護回路。 - 【請求項１２】 請求項１〜１１のいずれか１項に記載
された充放電保護回路を組み込んだことを特徴とするバ
ッテリーパック。 - 【請求項１３】 請求項１２記載のバッテリーパックを
用いた電子機器。 - 【請求項１４】 請求項１２記載のバッテリーパックを
用いたことを特徴とする携帯電話。 - 【請求項１５】 請求項１２記載のバッテリーパックを
用いたことを特徴とするディジタルカメラ。 - 【請求項１６】 請求項１２記載のバッテリーパックを
用いたことを特徴とする携帯用音響機器。
Priority Applications (1)
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|---|---|---|---|
| JP2001281249A JP3498736B2 (ja) | 2000-09-28 | 2001-09-17 | 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-296457 | 2000-09-28 | ||
| JP2000296457 | 2000-09-28 | ||
| JP2001281249A JP3498736B2 (ja) | 2000-09-28 | 2001-09-17 | 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器 |
Publications (2)
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|---|---|
| JP2002176730A JP2002176730A (ja) | 2002-06-21 |
| JP3498736B2 true JP3498736B2 (ja) | 2004-02-16 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001281249A Expired - Fee Related JP3498736B2 (ja) | 2000-09-28 | 2001-09-17 | 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器 |
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| JP5428675B2 (ja) * | 2009-09-09 | 2014-02-26 | 株式会社リコー | 二次電池の保護回路、バッテリーパック及び電子機器 |
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