JP3489217B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタの製造方法には、ガラ
ス基板等からなる絶縁基板上にゲート電極を始めに形成
するボトムゲート方式、後でゲート電極を形成するトッ
プゲート方式等がある。例えばボトムゲート方式の薄膜
トランジスタの製造方法においては、絶縁基板上に形成
したチャネル領域となるアモルファスシリコン等の真性
半導体層の上にエッチングストッパ用のブロッキング層
を形成し、さらにその上に不純物を導入したｎ+シリコ
ン等の不純物半導体層を形成する。そしてこの不純物導
入半導体層の上にソース、ドレイン電極を形成してい
た。このようにして製造した薄膜トランジスタは、アク
ティブマトリックス方式の液晶装置の表示駆動手段とし
て広く使用されている。
ス基板等からなる絶縁基板上にゲート電極を始めに形成
するボトムゲート方式、後でゲート電極を形成するトッ
プゲート方式等がある。例えばボトムゲート方式の薄膜
トランジスタの製造方法においては、絶縁基板上に形成
したチャネル領域となるアモルファスシリコン等の真性
半導体層の上にエッチングストッパ用のブロッキング層
を形成し、さらにその上に不純物を導入したｎ+シリコ
ン等の不純物半導体層を形成する。そしてこの不純物導
入半導体層の上にソース、ドレイン電極を形成してい
た。このようにして製造した薄膜トランジスタは、アク
ティブマトリックス方式の液晶装置の表示駆動手段とし
て広く使用されている。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法による薄膜トランジスタは、真性半導体層と
不純物半導体層との境界面、及び不純物半導体層とソー
ス、ドレイン電極との境界面に、わずかではあるが酸化
シリコン（ＳｉＯｘ）やよごれによる不純物層が存在す
る。そのためコンタクト抵抗が大きくなり、特にドレイ
ン電圧が低いところで電流の低下を招き、ドレイン電圧
に対するドレイン電流の特性すなわちチャネル領域のオ
ーミック特性が悪くなるという問題があった。かかるオ
ーミック特性の悪い薄膜トランジスタを液晶表示装置の
表示駆動手段であるスイッチング素子として用いた場合
には、データラインにおける階調不良となって表示の点
欠陥を生じる原因となっていた。この発明はこのような
従来の問題を解決するためのものであり、特定の製造工
程により優れたオーミック特性をもつ薄膜トランジスタ
の製造方法を提供することを目的とする。
の製造方法による薄膜トランジスタは、真性半導体層と
不純物半導体層との境界面、及び不純物半導体層とソー
ス、ドレイン電極との境界面に、わずかではあるが酸化
シリコン（ＳｉＯｘ）やよごれによる不純物層が存在す
る。そのためコンタクト抵抗が大きくなり、特にドレイ
ン電圧が低いところで電流の低下を招き、ドレイン電圧
に対するドレイン電流の特性すなわちチャネル領域のオ
ーミック特性が悪くなるという問題があった。かかるオ
ーミック特性の悪い薄膜トランジスタを液晶表示装置の
表示駆動手段であるスイッチング素子として用いた場合
には、データラインにおける階調不良となって表示の点
欠陥を生じる原因となっていた。この発明はこのような
従来の問題を解決するためのものであり、特定の製造工
程により優れたオーミック特性をもつ薄膜トランジスタ
の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は上記目的を達
成するために、基板上に形成された半導体層のチャネル
領域に対応する上面にエッチングストッパ用のブロッキ
ング層を形成し、該半導体層及びブロッキング層の上面
に不純物半導体層を形成し、該不純物半導体層の上面に
電極を形成し、前記ブロッキング層により遮られる範囲
以外の前記半導体層の領域に水素イオンまたは不活性ガ
スのイオンを導入することを特徴とする。
成するために、基板上に形成された半導体層のチャネル
領域に対応する上面にエッチングストッパ用のブロッキ
ング層を形成し、該半導体層及びブロッキング層の上面
に不純物半導体層を形成し、該不純物半導体層の上面に
電極を形成し、前記ブロッキング層により遮られる範囲
以外の前記半導体層の領域に水素イオンまたは不活性ガ
スのイオンを導入することを特徴とする。
【０００５】
【作用】この発明によれば、半導体層と不純物半導体層
との間、及び、不純物半導体層と電極との間にイオンを
導入することにより優れたオーミック特性の薄膜トラン
ジスタを得ることができる。
との間、及び、不純物半導体層と電極との間にイオンを
導入することにより優れたオーミック特性の薄膜トラン
ジスタを得ることができる。
【０００６】
【実施例】図１ないし図５は、この発明の薄膜トランジ
スタのボトムゲート方式の製造工程を示す断面図であ
る。これらの図を順に参照しながら、薄膜トランジスタ
の製造方法について説明する。この実施例の場合の薄膜
トランジスタは、アクティブマトリックス方式の液晶装
置の表示駆動手段であるスイッチング素子に用いるもの
である。
スタのボトムゲート方式の製造工程を示す断面図であ
る。これらの図を順に参照しながら、薄膜トランジスタ
の製造方法について説明する。この実施例の場合の薄膜
トランジスタは、アクティブマトリックス方式の液晶装
置の表示駆動手段であるスイッチング素子に用いるもの
である。
【０００７】まず、絶縁基板１の上面にスパッタでクロ
ム（Ｃｒ）層を約１００ｎｍの厚さで成膜し、図１に示
すように、フォトリソグラフィを用いてゲート電極２を
形成する。この形成したゲート電極２を含む絶縁基板１
の上全面にプラズマＣＶＤにより、約５００ｎｍの厚さ
の窒化シリコン（ＳｉＮ）等のゲート絶縁膜３、約５０
ｎｍの厚さのノンドープアモルファスシリコン（ａ−Ｓ
ｉ）の真性半導体層であるシリコン層（ｉ−Ｓｉ）４、
及び約２００ｎｍの厚さの窒化シリコン（ＳｉＮ）層を
連続して成膜する。さらにこの窒化シリコン層をフォト
リソグラフィで不必要な部分を剥離してエッチングスト
ッパ用のブロッキング層５を形成する。この様子を図２
に示す。そしてブロッキング層５を含むシリコン層４の
上にプラズマＣＶＤでリンイオンを導入したｎ+アモル
ファスシリコン層６を約２５ｎｍの厚さで成膜し、図３
に示すように、このｎ+アモルファスシリコン層６をそ
の下面のシリコン層４とともにフォトリソグラフィで不
必要な部分を剥離する。そしてこのｎ+アモルファスシ
リコン層６の上面に、スパッタで約２５ｎｍのクロム層
を成膜し、図４に示すように、フォトリソグラフィで不
必要な部分を剥離して、ソース電極７ａ及びドレイン電
極７ｂを形成する。
ム（Ｃｒ）層を約１００ｎｍの厚さで成膜し、図１に示
すように、フォトリソグラフィを用いてゲート電極２を
形成する。この形成したゲート電極２を含む絶縁基板１
の上全面にプラズマＣＶＤにより、約５００ｎｍの厚さ
の窒化シリコン（ＳｉＮ）等のゲート絶縁膜３、約５０
ｎｍの厚さのノンドープアモルファスシリコン（ａ−Ｓ
ｉ）の真性半導体層であるシリコン層（ｉ−Ｓｉ）４、
及び約２００ｎｍの厚さの窒化シリコン（ＳｉＮ）層を
連続して成膜する。さらにこの窒化シリコン層をフォト
リソグラフィで不必要な部分を剥離してエッチングスト
ッパ用のブロッキング層５を形成する。この様子を図２
に示す。そしてブロッキング層５を含むシリコン層４の
上にプラズマＣＶＤでリンイオンを導入したｎ+アモル
ファスシリコン層６を約２５ｎｍの厚さで成膜し、図３
に示すように、このｎ+アモルファスシリコン層６をそ
の下面のシリコン層４とともにフォトリソグラフィで不
必要な部分を剥離する。そしてこのｎ+アモルファスシ
リコン層６の上面に、スパッタで約２５ｎｍのクロム層
を成膜し、図４に示すように、フォトリソグラフィで不
必要な部分を剥離して、ソース電極７ａ及びドレイン電
極７ｂを形成する。
【０００８】次に、図５に示すように、イオンドーピン
グ装置（図示せず）を用いて、加速電圧約１０ｋｖ、ド
ーズ量約１０16atm／cm2で水素イオン（Ｈ+）を真性半
導体層であるシリコン層４にドーピング（導入）する。
このイオンドーピングの結果、ブロッキング層５により
遮られる範囲以外の領域には水素イオンが打ち込まれ
て、アモルファスシリコン層４とｎ+アモルファスシリ
コン層６、及び、ｎ+アモルファスシリコン層６とソー
ス電極７ａ又はｎ+アモルファスシリコン層６とドレイ
ン電極７ｂの境界面のコンタクト抵抗が減少し、薄膜ト
ランジスタのソース・ドレイン間のオーミック特性が改
善される。図６にこの発明によって改善されたオーミッ
ク特性のデータを示す。図６において、Ａは従来の製造
方法による薄膜トランジスタのオーミック特性であり、
Ｂはこの発明の製造方法による薄膜トランジスタのオー
ミック特性である。この図で明らかなように、この発明
の製造方法による薄膜トランジスタのオーミック特性が
改善された様子がわかる。
グ装置（図示せず）を用いて、加速電圧約１０ｋｖ、ド
ーズ量約１０16atm／cm2で水素イオン（Ｈ+）を真性半
導体層であるシリコン層４にドーピング（導入）する。
このイオンドーピングの結果、ブロッキング層５により
遮られる範囲以外の領域には水素イオンが打ち込まれ
て、アモルファスシリコン層４とｎ+アモルファスシリ
コン層６、及び、ｎ+アモルファスシリコン層６とソー
ス電極７ａ又はｎ+アモルファスシリコン層６とドレイ
ン電極７ｂの境界面のコンタクト抵抗が減少し、薄膜ト
ランジスタのソース・ドレイン間のオーミック特性が改
善される。図６にこの発明によって改善されたオーミッ
ク特性のデータを示す。図６において、Ａは従来の製造
方法による薄膜トランジスタのオーミック特性であり、
Ｂはこの発明の製造方法による薄膜トランジスタのオー
ミック特性である。この図で明らかなように、この発明
の製造方法による薄膜トランジスタのオーミック特性が
改善された様子がわかる。
【０００９】なお、上記実施例においては、ドーピング
するイオンとして水素イオンを用いたが、ヘリウム（Ｈ
ｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン
（Ｋｒ）、キセノン（Ｘｅ）、ラドン（Ｒｎ）の不活性
ガスのイオンをドーピングしても同様の効果が得られ
る。また、他の実施例として、イオンドーピングを行な
う代わりにフッ酸系の液で前処理を行なうことでオーミ
ック特性を改善することも可能である。
するイオンとして水素イオンを用いたが、ヘリウム（Ｈ
ｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン
（Ｋｒ）、キセノン（Ｘｅ）、ラドン（Ｒｎ）の不活性
ガスのイオンをドーピングしても同様の効果が得られ
る。また、他の実施例として、イオンドーピングを行な
う代わりにフッ酸系の液で前処理を行なうことでオーミ
ック特性を改善することも可能である。
【００１０】また、上記実施例における薄膜トランジス
タは、ボトムゲート方式のものとしたが、トップゲート
方式の薄膜トランジスタにもこの発明を適用することが
できる。また、液晶装置に用いる薄膜トランジスタを例
に採ったが、マイクロプロセッサやメモリ等のＩＣの製
造方法としてもこの発明は有効である。
タは、ボトムゲート方式のものとしたが、トップゲート
方式の薄膜トランジスタにもこの発明を適用することが
できる。また、液晶装置に用いる薄膜トランジスタを例
に採ったが、マイクロプロセッサやメモリ等のＩＣの製
造方法としてもこの発明は有効である。
【００１１】
【発明の効果】この発明によれば、半導体層と不純物半
導体層との間、及び、不純物半導体層と電極との間にイ
オンを導入するという製造工程を追加することにより優
れたオーミック特性の薄膜トランジスタを得ることがで
き、かかる薄膜トランジスタを液晶表示装置の表示駆動
手段に用いた場合には、データラインの階調不良の改善
に効果をもたらし、高品質の画像表示を実現することが
できる。
導体層との間、及び、不純物半導体層と電極との間にイ
オンを導入するという製造工程を追加することにより優
れたオーミック特性の薄膜トランジスタを得ることがで
き、かかる薄膜トランジスタを液晶表示装置の表示駆動
手段に用いた場合には、データラインの階調不良の改善
に効果をもたらし、高品質の画像表示を実現することが
できる。
【図１】この発明の薄膜トランジスタの製造工程を示す
断面図（その１）。
断面図（その１）。
【図２】この発明の薄膜トランジスタの製造工程を示す
断面図（その２）。
断面図（その２）。
【図３】この発明の薄膜トランジスタの製造工程を示す
断面図（その３）。
断面図（その３）。
【図４】この発明の薄膜トランジスタの製造工程を示す
断面図（その４）。
断面図（その４）。
【図５】図４の工程後にシリコン層４に水素イオンをド
ーピングする様子を示す図。
ーピングする様子を示す図。
【図６】従来例及びこの発明の製造方法による薄膜トラ
ンジスタのオーミック特性を示す図。
ンジスタのオーミック特性を示す図。
１ 絶縁基板
２ ゲート電極
３ ゲート絶縁膜
４ アモルファスシリコン層
５ ブロッキング層
６ ｎ+アモルファスシリコン層
７ａ ソース電極
７ｂ ドレイン電極
Claims (3)
- 【請求項１】 基板上に形成された半導体層のチャネル
領域に対応する上面にエッチングストッパ用のブロッキ
ング層を形成し、該半導体層及びブロッキング層の上面
に不純物半導体層を形成し、該不純物半導体層の上面に
電極を形成し、前記ブロッキング層により遮られる範囲
以外の前記半導体層の領域に水素イオンまたは不活性ガ
スのイオンを導入することを特徴とする薄膜トランジス
タの製造方法。 - 【請求項２】 前記半導体層はアモルファスシリコン層
であることを特徴とする請求項１に記載の薄膜トランジ
スタの製造方法。 - 【請求項３】 前記絶縁基板の上面にゲート電極を形成
し、該ゲート電極を含む前記絶縁基板の上面にゲート絶
縁膜を形成し、該ゲート絶縁膜の上面に前記半導体層を
形成することを特徴とする請求項１または２に記載の薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24873294A JP3489217B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24873294A JP3489217B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888371A JPH0888371A (ja) | 1996-04-02 |
| JP3489217B2 true JP3489217B2 (ja) | 2004-01-19 |
Family
ID=17182537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24873294A Expired - Fee Related JP3489217B2 (ja) | 1994-09-16 | 1994-09-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489217B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093540B2 (en) | 2012-06-04 | 2015-07-28 | Samsung Display Co., Ltd. | Oxide semicondutor thin film transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5367092B2 (ja) | 2010-06-04 | 2013-12-11 | パナソニック株式会社 | 薄膜トランジスタ基板の製造方法 |
-
1994
- 1994-09-16 JP JP24873294A patent/JP3489217B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093540B2 (en) | 2012-06-04 | 2015-07-28 | Samsung Display Co., Ltd. | Oxide semicondutor thin film transistor |
| US9455333B2 (en) | 2012-06-04 | 2016-09-27 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| US9793377B2 (en) | 2012-06-04 | 2017-10-17 | Samsung Display Co., Ltd. | Thin film transistor, thin film transistor array panel including the same, and manufacturing method thereof |
| USRE48290E1 (en) | 2012-06-04 | 2020-10-27 | Samsung Display Co., Ltd. | Thin film transistor array panel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888371A (ja) | 1996-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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