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KR100323736B1 - 박막트랜지스터및그제조방법 - Google Patents

박막트랜지스터및그제조방법 Download PDF

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Abstract

본 발명은 질화막을 게이트 절연막으로 사용한 다결정실리콘 TFT 및 그 제조 방법에 관한 것으로 다결정실리콘 패턴상에 이온 스토퍼가 되는 제 1 절연막 패턴을 형성하고, 고농도 이온주입을 실시하여 다결정실리콘 패턴의 양측부에 고농도 불순물 반도체층을 형성하며, 상기 구조의 전표면에 층간 절연막이 되는 제 2 질화막을 도포하고 소오스/드레인 콘택을 형성한 후, 금속으로된 소오스/드레인 전극과 게이트 전극 패턴을 형성하여 TFT를 완성하였으므로, 게이트 절연막을 저온에서 형성하여 채널과의 계면에 결함생성이 방지되고 고농도 불순물 반도체층 형성을 위한 이온주입시 제 1 질화막 패턴이 이온 스토퍼로 되여 양이온의 축적을 방지하므로 게이트 절연막의 특성열화를 방지하여 소자동작의 신뢰성을 향상시킬수 있는 잇점이 있다.

Description

박막 트랜지스터 및 제조 방법
본 발명은 박막 트랜지스터(Thin Film Transistor; 이하 TFT라 칭함) 및 그 제조 방법에 관한 것으로서, 코플라나형 TFT에서 게이트 절연막으로 질화막(SiNx)을 사용함으로써 게이트 적연막과 다결정실리콘막 사이의 경계결함 밀도를 줄여 누설전류가 작고 전하의 이동도가 높은 TFT 및 그 제조 방법에 관한 것이다.
일반적으로 다결정실리콘 TFT는 액정표시장치(Liquid Crystal Display : 이하 LCD라 칭함)의 화소전극 구동소자와 주변회로의 기본소자 등에 사용된다.
이러한 TFT의 구조는 크게 반도체층 패턴인 활성층과 전극의 위치에 따라 구별할 수 있다.
즉 반도체층을 사이에 두고 게이트 전극과 소오스/드레인 전극이 분리되어 있는 스테거드(Staggered)형과 반도체층의 일면에 게이트 전극과 소오스/드레인 전극이 나란히 형성되어 있는 코플라나(Coplanar)형으로 나눈다.
제 1A 도 내지 제 1C 도는 종래 기술의 일실시예에 따른 TFT의 제조공정도로써, 산화막을 사용한 일반적인 코플라나형 TFT의 예이다.
먼저, 절연기판(10)상에 반도체층(11) 패턴을 형성하고 레이저 아닐링(Anealing)으로 다결정화시켜 다결정실리콘(12A) 패턴을 형성한다(제 1A 참조).
상기 제 1 및 제 2 다결정실리콘층(12A),(12B)상에 불순물 이온을 주입하고 고농도 불순물 반도체층(15)을 형성한다.
이때 제 1 다결정실리콘(12A) 패턴은 상측 일부만이 고농도 불순물 반도체층(15)이 되고, 제 2 다결정실리콘(12B) 패턴은 전부 고농도 불순물 반도체층(15) 패턴이 된다(제 1B 도 참조).
그다음 상기 구조의 전표면에 산화막이나 질화막으로된 층간 절연막(18)을 형성하고, 상기 제 1 다결정실리콘층(12A) 패턴상에 형성되어 있는 고농도 불순물 반도체층(15) 상부의 층간 절연막(18)을 제거하여 콘택층을 형성한 후, 상기 콘택홀을 통하여 고농도 불순물 반도체층(15)과 접촉되는 소오스/드레인 전극(17)을 형성한다.
이때 상기 산화막(13) 패턴과 상부에 형성되어 있는 고농도 불순물 반도체층 (15)이 게이트 전극이 된다(제 1C 도 참조).
상기와 같은 종래 제 1 실시 기술은 상기 반도체층위에 고온(550℃ 이상)에서 도포되는 산화막(게이트 절연막)을 이용하므로 채널이 되는 반도체층과 게이트 산화막의 계면에 많은 결함이 생성되고 상기 계면의 특성이 악화되어 소자의 동작특성이 떨어지는 문제점이 있다.
고농도 불순물 반도체층(15)의 저항을 감소시키기 위한 600℃ 이상의 고온 열처리 공정이 필요하다는 단점이 있다.
그리고 층간 절연막(18)을 제작하기 때문에 게이트 전극을 노출시키는 공정이 추가된다.
제 2A 도 및 제 2C 도는 종래 기술의 제 2 실시예에 따른 TFT의 제조공정도와 단면도이다.
먼저, 절연기판(10)상에 다결정실리콘(12) 패턴을 형성하고, 상기 다결정실리콘층(12) 패턴에서 채널로 예정된 부분상에 예를들어 300℃ 이하의 온도에서 CVD 방법으로 형성된 산화막(13) 패턴을 형성한 후, 상기 산화막(13) 패턴 양측의 다결정실리콘(12) 패턴상에 고농도 불순물 반도체층(15)을 형성한다.
이때 고농도 불순물 반도체층(15) 형성을 위한 열처리는 예를들어 300℃ 이하에서 실시된다(제 2A 도 참조).
그후, 상기 구조의 전표면에 고온 400℃ 이상에서 층간 절연막(18)(예를들면 산화막)을 형성하고, 상기 양측 고농도 불순물 반도체층(15)상의 층간 절연막(18)을 제거하여 콘택홀을 형성한 후 상기 콘택홀을 통하여 고농도 불순물 반도체층 (15)과 접촉되는 소오스/드레인 전극(17)을 형성한다.
그다음 상기 산화막(13) 패턴 상부의 층간 절연막(18)상에 도전 배선으로된 게이트 전극(16)을 형성하여 TFT를 완성한다(제 2B 도 참조).
상기의 종래 제 2 실시 TFT는 저온에서 고농도 불순물 반도체층의 제작이 가능하여 산화막과 다결정실리콘 패턴 계면의 결함밀도를 감소시킬수 있으나, 층간 절연막(18)을 고온에서 형성하여야 하므로 계면결함 밀도의 감소에 한계가 있다.
또한 고농도 이온주입시 산화막(13)내에 양이온들이 축적되기 때문에 장시간의 TFT 구동이나 외부전계 인가시에 소자의 동작특성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 게이트 절연막으로 질화막을 사용하여 다결정실리콘과의 경계결함 밀도를 줄이고, 고농도 불순물 이온주입시 질화막에 양이온들이 축적되지 않아 전하이동도 및 소자동작의 신뢰성을 향상시킬수 있는 TFT클 제공함에 있다.
본 발명의 다른 목적은 고농도 불순물 반도체층 형성에서 이온주입 공정시, 질화막을 이온주입 마스크로 사용하여 이온주입에 따른 양이온의 축적을 방지하여 소자동작의 신뢰성을 향상시킬수 있는 TFT를 제공함에 있다.
본 발명의 다른 목적은 고농도 불순물이 함유된 반도체층을 이온도핑을 이용하여 제작하여 소오스/드레인 접촉부분의 저항을 줄이고 정공의 전류에 의한 오프상태의 누설전류를 감소시킬수 있는 TFT를 제공함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 TFT 제조 방법의 특징은, 레이저 아닐링을 통하여 제작된 양질의 다결정실리콘위에 질화막을 도포하고 이를 이온 스토퍼로 사용하여 이온도핑을 하고 난후 별도의 불순물의 활성화 과정없이 고농도 불순물 반도체층을 형성할 수 있기 때문에 소오스/드레인층의 금속 도포시 좋은 저항성 접촉층을 형성하고, 액정디스플레이에의 적용시 균일성과 대면적화에 필요한 간단한 제조공정을 구비함에 있다.
특히 상기의 TFT는 매우 높은 전하이동도를 가지고 낮은 누설전류 밀도를 가지기 위해 저저항의 고농도 불순물 반도체층을 소오스/드레인 접촉층으로 확보하고 채널영역의 공기중 노출을 최소화 하고 질화막을 통한 자기수소화를 유도할 수 있다.
이하, 첨부도면을 참조하여 본 발명에 따른 질화막을 게이트 절연막으르 사용한 다결정 실리콘 TFT 및 그 제조 방법을 상세히 설명한다.
제 3 도는 본 발명에 따른 질화막을 게이트 절연막으로 사용한 다결정실리콘 TFT의 단면도이다.
먼저, 석영이나 유리 또는 산화막 등의 절연기판(10)상에 비정질 실리콘 반도체층을 레이저 아닐링한 다결정실리콘(12)이 형성되어 있으며, 상기 반도체층 (12)위에 이온 스토퍼인 제 1 질화막(l4A)을 플라즈마 CVD로 도포한다.
그리고 상기 제 1 질화막(14A)에서 채널부위만 남기고 나머지 부분을 에칭하여 제 1 질화막(14A) 패턴을 형성고 이온도핑으로 고농도 불순물 반도체층(15)을 형성한다.
또한 소오스/드레인 접촉층은 N형 불순물이 주입되어 있기 때문에 저저항의 고농도 불순물 반도체층(15)을 형성하고, 이온도핑후 수소화를 통하여 저항을 감소시킬수 있다.
상기의 소오스/드레인 전극(17)부분은 전극용 금속층을 도포하여 게이트 전극(16)과 일면으로 맞추어 형성한다(제 3 도 참조).
소오스/드레인과 게이트의 채널부는 일면상에 있게 되고 TFT의 구동시에 채널부와의 저항을 감소시킬수 있다.
특히 본 발명에 따른 TFT의 경우 고농도 불순물층(15)의 활성화나 이온도핑시의 이온스토퍼 내부의 양이온 축적을 제거할 수 있기 때문에 우수한 동작특성을 가지고, 제작방법이 간단하다는 특징을 갖는다.
여기서 상기 게이트 전극(16)은 소오스/드레인과 같은 금속을 사용하도록 되어 있고 Cr 또는 Al 등의 도전물질 패턴으로 형성하며, 직렬저항을 감소키기기 위하여 상기 고농도불순물 반도체층(15)을 형성한다.
상기와 같은 본 발명에 따른 TFT는 반도체층위에 질화막을 이온 스토퍼로 사용하기 때문에 이온도핑시 양이온의 축적을 방지할 수 있고, 이온주입 공정후 막간의 절연층(18)으로 플라즈마 CVD에 의한 질화막을 형성하기 때문에 제작이 용이하고 다결정실리콘(12)과의 좋은 경계특성으로 인하여 이동도가 높고 동작특성이 우수한 TFT를 제작할 수 있다.
제 4A 도 내지 제 4D 도는 본 발명에 따른 TFT의 제조공정도이다.
상기 절연기판(10)상에 상압 CVD로 제작된 비정질 실리콘(11)을 레이저 아닐링하여 다결정실리콘층(12) 패턴을 형성한다(제 4A도 참조).
상압 CVD에 의한 비정질 실리콘층(11)은 박막내의 수소량이 현저히 낮기 때문에 플라즈마 CVD로 제작된 비정질 실리콘의 레이저 아닐링하여 필수적인 탄수소화 과정을 거치지 않고도 양질의 다결정실리콘(12)을 제작할 수 있는 장점을 가진다.
레이저 아닐링으로 다결정실리콘층(12) 패턴을 형성한 뒤 플라즈마 CVD로 제 1 질화막층을 증착한 후, 패턴을 형성한다.
여기서 다결정실리콘층(12)과 제 1 질화막층(14A)의 경계밀도를 줄이기 위하여 제 1 질화막층(14A)을 증착하기 이전에 다결정실리콘층(12)상에 수소와 질소 등을 이용한 플라즈마로 표면처리를 한다(제 4B 도 참조).
제 1 질확막층(14A) 패턴위에 이온도핑으로 고농도 불순물 반도체층(15)을 다결정실리콘층(12) 패턴의 양측 상부에 형성하고, 이온도핑이 끝난뒤 층간 절연막으로 제 2 질화막층(14B)을 도포한다(제 4C 도 참조).
이온도핑에 의하여 고농도 불순물 반도체층(15)의 형성이 끝난뒤 전표면에 제 2 질화막층(14B)을 도포하고, 소오스/드레인의 콘택층을 형성하기 위하여 제 2 질확막층(14B) 패턴을 형성하여 고농도 불순물 반도체층(15)을 노출시키고, 전극용 금속(Cr, Al)을 도포하여 게이트 전극(16)과 소오스/드레인 전극(17)을 형성한다(제 4D 도 참조).
제 5 도는 본 발명의 실시예에 따른 TFT의 전류-전압 및 채널 트랜스 컨덕턴스-전압관계를 나타내는 것으로, 기존의 저압 CVD, 열산화 방법, 상압 CVD 등에 의한 산화막을 사용한 다결정실리콘 TFT의 특성보다 준문턱전압 기울기(드레인 전류를 10배이상 증가시키는데 필요한 게이트 전압비)가 낮다.
예를들어 기존의 방법에 의한 TFT는 준문턱전압 기울기가 0.5V/dec. 보다 크지만 본 발명에 의한 경우는 0.5V/dec. 보다 작은 값을 가진다.
그리고 채널 트랜스 컨덕턴스-전압의 선형영역에서 구한 전자의 이동도와 문턱전압은 각가 114cm2/Vs과 4V이다.
이때 채널의 폭과 너비의 비는 60㎛/10㎛이고 드레인 전압은 5V이다.
특히 채널의 오프셋 길이가 예를들어 0㎛일때 오프상태의 누설전류가 10-10A 정도로 기존의 오프셋을 가진 TFT와 비슷한 특성을 나타냄을 알수 있다.
또한 문턱전압 아래의 영역에서 계산된 준문턱전압 기울기값도 종래의 제 1, 제 2 실시에 따른 TFT 보다 특성이 우수함을 알수 있다.
질화막을 사용하였기 때문에 플라즈마 CVD를 이용하여 대면적으로 제작할 수 있고 230℃ 정도의 온도에서 아닐링을 통하여 자기수소화를 유도하여 채널부분의 결함밀도를 감소시킬수 있는 장점이 있다.
특히 기존의 층간 절연막(예를들면 : 산화막)을 사용한 TFT의 경우 제작에서 제조공정 온도는 예를들어 400℃ 이상이지만 본 발명에서는 층간 절연막과 게이트 절연막을 질화막으로 사용한 TFT는 350℃ 이하의 온도에서 제조가 가능하기 때문에 우수한 동작특성을 가질수 있는 간단한 제조공정을 확보할 수 있다.
제 6 도는 본 발명에 따른 새로운 TFT에서 오프셋 길이에 따르는 전류-전압 특성곡선으로 오프셋 길이가 0㎛ 정도일때 최적의 특성을 나타내고 있다.
특히 예를들어 오프상태에서의 누설전류는 10-10A 정도로 기존의 방법에 의한 TFT의 10-9A보다 작다.
이상에서 설명한 바와 같이 본 발명에 따른 TFT 및 그 제조 방법은, 다결정실리콘 패턴상에 이온 스토퍼가 되는 제 1 질화막 패턴을 형성하고, 고농도 이온주입을 실시하여 다결정실리콘 패턴의 양측부에 고농도 불순물 반도체층을 형성하며, 상기 구조의 전표면에 층간 절연막이 되는 제 2 질화막을 도포하고 소오스/드레인 콘택홀을 형성한 후 금속으로된 소오스/드레인 전극과 게이트 전극 패턴을 형성하여 TFT를 완성하였으므르, 게이트 절연막을 저온에서 형성하여 채널과의 계면에 결함생성이 방지되고 고농도 불순물 반도체층 형성을 위한 이온주입시 제 1 질화막 패턴이 이온 스토퍼로 되어 양이온의 축적을 방지하므로 게이트 절연막의 특성열화를 방지하여 소자동작의 신뢰성을 향상시킬수 있는 이점이 있다.
제 1A 도 내지 제 1C 도는 종래 기술의 제 1 실시예에 따른 박막 트랜지스터의 제조공정도
제 2A 도 내지 제 2C 도는 종래 기술의 제 2 실시예에 따른 박막 트랜지스터의 제조공정도
제 3 도는 본 발명에 따른 새로운 박막 트랜지스터의 단면도
제 4A 도 내지 제 4D 도는 본 발명에 따른 박막 트랜지스터의 제조공정도
제 5 도는 본 발명에 따른 박막 트랜지스터의 전류-전압 및 채널 트랜스 컨덕턴스-전압그래프
제 6 도는 본 발명의 박막 트랜지스터에서 오프셋 길이에 따르는 전류-전압그래프
*도면의 주요부분에 대한 부호의 설명*
10 : 절연기판 11 : 비정질 실리콘층
12A : 제 1 다결정실리콘층 12B : 제 2 다결정실리콘층
13 : 산화막 14A : 제 1 질화막 패턴
14B : 제 2 질화막 패턴 15 : 고농도 불순물 반도체층
16 : 게이트 전극 17 : 소오스/드레인 전극
18 : 층간 절연막

Claims (2)

  1. 절연기판상에 형성되어 있는 다결정실리콘 패턴과,
    상기 다결정실리콘 패턴에서 채널로 예정되어 있는 부분상에 형성되어 있는 이온주입 마스크 역할을 수행하는 제 1 질화막 패턴과,
    상기 제 1 질화막 패턴 양측의 다결정실리콘 패턴 상부에 형성되어 있는 고농도 불순물 반도체층과,
    상기 구조의 전표면에 형성되어 있는 층간 절연막이 되는 제 2 질화막과,
    상기 양측 고농도 불순물 반도체층 상부의 제 2 질화막이 제거되어 고농도 불순물 반도체층을 노출시키는 콘택홀과,
    상기 콘택홀을 통하여 고농도 불순물 반도체층과 접촉되는 소오스/드레인 전극과,
    상기 제 1 질화막 패턴 상측의 제 2 질화막상에 형성되어 있는 게이트 전극을 포함하여 구성됨을 특징으로 하는 박막트랜지스터.
  2. 절연기판상에 다결정실리콘층을 형성하는 공정과,
    상기 다결정실리콘 패턴에서 채널로 예정되어 있는 부분상에 제 1 질화막 패턴을 형성하는 공정과,
    상기 제 1 질화막 패턴 양측의 다결정실리콘 패턴 상부 표면에 고농도 불순물 반도체층을 형성하는 공정과,
    상기 고농도 불순물 반도체층에 콘택홀을 갖는 제 2 질화막을 상기 구조의 전표면에 형성하는 공정과,
    전면에 금속을 증착하고 선택적으로 제거하여 상기 콘택홀을 통하여 고농도 불순물 반도체층과 접촉되는 소오스/드레인 전극 및 게이트전극을 동시에 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막트랜지스터 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101126448B1 (ko) * 2004-12-31 2012-03-30 엘지디스플레이 주식회사 폴리 실리콘 액정 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442577A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ
JPH0442576A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ
JPH07202214A (ja) * 1994-01-08 1995-08-04 Semiconductor Energy Lab Co Ltd 薄膜半導体装置の作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442577A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ
JPH0442576A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ
JPH07202214A (ja) * 1994-01-08 1995-08-04 Semiconductor Energy Lab Co Ltd 薄膜半導体装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101126448B1 (ko) * 2004-12-31 2012-03-30 엘지디스플레이 주식회사 폴리 실리콘 액정 표시 장치

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