JP3474332B2 - Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法 - Google Patents
Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその製造に関する。本発明は、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）集積回路の記憶セ
ル・キャパシタの製造に関する一例により説明されてい
るが、本発明の適用範囲は広い。例として、本発明は、
とりわけＳＲＡＭの局所的な相互接続のような他の半導
体デバイスの製造にも適用されることがある。
よびその製造に関する。本発明は、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）集積回路の記憶セ
ル・キャパシタの製造に関する一例により説明されてい
るが、本発明の適用範囲は広い。例として、本発明は、
とりわけＳＲＡＭの局所的な相互接続のような他の半導
体デバイスの製造にも適用されることがある。
【０００２】
【発明の背景】キャパシタおよび金属酸化膜電界効果
（ＭＯＳ）トランジスタならびにそれらの製造は、この
技術分野において一般に知られている。ＤＲＡＭ集積回
路の製造においては、ＭＯＳトランジスタおよび記憶セ
ル・キャパシタを含むＤＲＡＭセルを製造することが必
要である。ＤＲＡＭセルの例として、単一ポリ／拡散ビ
ット線セル構造および二重ポリ／拡散ビット線セル構造
がある。これらのセル構造は、より小さな線幅とより大
きなメモリ容量を有する本ＤＲＡＭ集積回路の製造には
互換性のないことが多い。
（ＭＯＳ）トランジスタならびにそれらの製造は、この
技術分野において一般に知られている。ＤＲＡＭ集積回
路の製造においては、ＭＯＳトランジスタおよび記憶セ
ル・キャパシタを含むＤＲＡＭセルを製造することが必
要である。ＤＲＡＭセルの例として、単一ポリ／拡散ビ
ット線セル構造および二重ポリ／拡散ビット線セル構造
がある。これらのセル構造は、より小さな線幅とより大
きなメモリ容量を有する本ＤＲＡＭ集積回路の製造には
互換性のないことが多い。
【０００３】単一ポリ／拡散ビット線ＤＲＡＭセル構造
では、各セルは、記憶セル・キャパシタに近接した電界
効果トランジスタ（ＦＥＴ）を備えている。これによ
り、半導体基板上にほぼ直線状の構成が提供される。こ
のセル構造は、一般に、大きな領域を占有し、基板上に
製造可能なセルの個数を制限することが多い。したがっ
て、高記憶のＤＲＡＭ集積回路に一般に必要とされる高
密度構造を形成する場合に、単一ポリ／拡散ビット線セ
ルは、望ましくないことが多い。
では、各セルは、記憶セル・キャパシタに近接した電界
効果トランジスタ（ＦＥＴ）を備えている。これによ
り、半導体基板上にほぼ直線状の構成が提供される。こ
のセル構造は、一般に、大きな領域を占有し、基板上に
製造可能なセルの個数を制限することが多い。したがっ
て、高記憶のＤＲＡＭ集積回路に一般に必要とされる高
密度構造を形成する場合に、単一ポリ／拡散ビット線セ
ルは、望ましくないことが多い。
【０００４】また、二重ポリ／拡散ビット線セルのよう
な他のセル構造も、高記憶ＤＲＡＭ集積回路に制約を与
える。このようなセルでも、各ＤＲＡＭデバイスに対し
て高密度パックされたユニットを形成することがある
が、記憶セル・キャパシタの低静電容量およびＤＲＡＭ
セルの異なる線間の望ましくない静電容量の変動を代表
とする他の制約が存在する。
な他のセル構造も、高記憶ＤＲＡＭ集積回路に制約を与
える。このようなセルでも、各ＤＲＡＭデバイスに対し
て高密度パックされたユニットを形成することがある
が、記憶セル・キャパシタの低静電容量およびＤＲＡＭ
セルの異なる線間の望ましくない静電容量の変動を代表
とする他の制約が存在する。
【０００５】上記セル構造を使用することにより、高記
憶ＤＲＡＭ集積回路を製造する場合には、さらに他の問
題も発生する。例えば、線幅がＤＲＡＭ集積回路で小さ
くなると、マスクの位置合わせを正確に行うのが難しく
なり、特に危険な（クリティカルな）マスク処理におい
て、マスクの位置合わせを正確に行うことが難しくな
る。これは、典型的な半導体ウェファの集積回路デバイ
スの歩留りを減少させることが多い位置合わせミスを引
き起こしがちである。したがって、危険なマスク処理の
回数を減少するか、または、自己位置合わせ処理を備え
たプロセスを提供することが望まれている。
憶ＤＲＡＭ集積回路を製造する場合には、さらに他の問
題も発生する。例えば、線幅がＤＲＡＭ集積回路で小さ
くなると、マスクの位置合わせを正確に行うのが難しく
なり、特に危険な（クリティカルな）マスク処理におい
て、マスクの位置合わせを正確に行うことが難しくな
る。これは、典型的な半導体ウェファの集積回路デバイ
スの歩留りを減少させることが多い位置合わせミスを引
き起こしがちである。したがって、危険なマスク処理の
回数を減少するか、または、自己位置合わせ処理を備え
たプロセスを提供することが望まれている。
【０００６】また、複数の注入処理、特に高い線量のヒ
素注入が、コア領域と周辺領域の双方における電界効果
デバイスのソース／ドレイン領域に行われると、高密度
のＤＲＡＭセルにおいて半導体の浅い拡散に大きなダメ
ージを与えがちである。このような半導体のダメージ
は、他の関連する問題の中でも特にコア・メモリ領域の
電流漏れを引き起し、これにより、特定の半導体集積回
路の信頼性と性能を減少させる。従来のＤＲＡＭ集積回
路では、別々のソース／ドレインに少なくとも３回の個
別の注入処理が行われ、一般に、半導体のコア・メモリ
領域のダメージを増加させている。
素注入が、コア領域と周辺領域の双方における電界効果
デバイスのソース／ドレイン領域に行われると、高密度
のＤＲＡＭセルにおいて半導体の浅い拡散に大きなダメ
ージを与えがちである。このような半導体のダメージ
は、他の関連する問題の中でも特にコア・メモリ領域の
電流漏れを引き起し、これにより、特定の半導体集積回
路の信頼性と性能を減少させる。従来のＤＲＡＭ集積回
路では、別々のソース／ドレインに少なくとも３回の個
別の注入処理が行われ、一般に、半導体のコア・メモリ
領域のダメージを増加させている。
【０００７】さらに、高記憶ＤＲＡＭ集積回路のデバイ
スの複雑さが増大することにより、プロセス処理の回数
が多くなっている。プロセス処理の回数が多くなること
により、典型的には粒子やオペレータの操作などによっ
て引き起こされる欠陥をデバイスに与える可能性が増大
する。プロセス処理の回数が増加することは、ウェファ
の開始からＤＲＡＭ集積回路の製造の最終テストまでの
時間として定義される製品のターン・アラウンド・タイ
ム（ＴＡＴ：Turn-Around-Time）を長くすることにもな
る。ＴＡＴが長くなると、集積回路の製造コストも増加
することになる。
スの複雑さが増大することにより、プロセス処理の回数
が多くなっている。プロセス処理の回数が多くなること
により、典型的には粒子やオペレータの操作などによっ
て引き起こされる欠陥をデバイスに与える可能性が増大
する。プロセス処理の回数が増加することは、ウェファ
の開始からＤＲＡＭ集積回路の製造の最終テストまでの
時間として定義される製品のターン・アラウンド・タイ
ム（ＴＡＴ：Turn-Around-Time）を長くすることにもな
る。ＴＡＴが長くなると、集積回路の製造コストも増加
することになる。
【０００８】さらに、簡単な識別用の特徴でデバイスを
製造することが望ましいことが多い。半導体業界の競争
により、侵害の目的のために製品を識別する必要性が生
じている。半導体チップに対する要求が世界規模で広が
るにつれて、半導体設計の海賊行為も増加し続けてい
る。一方、競争相手のチップが、特許されたプロセスを
実際に侵害しているかどうか、または、進んだ研究、す
なわちリバース・エンジニアリングおよび専門家による
非常に詳細な分析を伴うことなく海賊行為されたものか
どうかを判断することは一般に難しい。したがって、簡
単な識別用の特徴を有する半導体チップを製造すること
が望ましい。
製造することが望ましいことが多い。半導体業界の競争
により、侵害の目的のために製品を識別する必要性が生
じている。半導体チップに対する要求が世界規模で広が
るにつれて、半導体設計の海賊行為も増加し続けてい
る。一方、競争相手のチップが、特許されたプロセスを
実際に侵害しているかどうか、または、進んだ研究、す
なわちリバース・エンジニアリングおよび専門家による
非常に詳細な分析を伴うことなく海賊行為されたものか
どうかを判断することは一般に難しい。したがって、簡
単な識別用の特徴を有する半導体チップを製造すること
が望ましい。
【０００９】上記から、簡単で、信頼性があり、コスト
のかからない、かつ、識別可能な半導体デバイスの製造
方法が望まれている。
のかからない、かつ、識別可能な半導体デバイスの製造
方法が望まれている。
【００１０】
【発明の概要】本発明は、集積回路用の自己位置合わせ
された電極およびその製造方法を提供する。特に、本発
明は、自己位置合わせされた下部キャパシタ電極を有す
るＤＲＡＭ集積回路を提供する。このキャパシタ電極
は、ＤＲＡＭセルの一部に自己位置合わせされ、正確な
位置合わせが難しい危険な中間マスク処理を省く。
された電極およびその製造方法を提供する。特に、本発
明は、自己位置合わせされた下部キャパシタ電極を有す
るＤＲＡＭ集積回路を提供する。このキャパシタ電極
は、ＤＲＡＭセルの一部に自己位置合わせされ、正確な
位置合わせが難しい危険な中間マスク処理を省く。
【００１１】特定の一実施例において、本発明は、自己
位置合わせされた電極を有する半導体デバイスを形成す
る方法を提供する。この方法には、第１の領域および第
２の領域を有する半導体基板を提供し、続いて、前記第
１の領域上に第１のポリシリコン層を形成する処理が含
まれている。前記第１のポリシリコン層は、前記第１の
領域および第２の領域の交差する箇所においてエッジを
備えている。さらに、この方法は、前記第１のポリシリ
コン層の上に重なる第１の酸化物層を形成し、前記第２
の領域の上に重なり、かつ、前記第１のポリシリコン層
を覆う第２のポリシリコン層を形成する処理を含んでい
る。続いて、窒化物層が、前記第２の領域の上に重なる
前記第２のポリシリコン層の一部の上に形成される。続
いて、酸化物層が、前記第１の領域上の前記第２のポリ
シリコン層の前記部分を物質変換することによって形成
される。前記第１の領域上の前記第２のポリシリコン層
の部分は、前記第２の領域の上に重なるポリシリコン層
の部分よりも実質的に速いレートで酸化される。
位置合わせされた電極を有する半導体デバイスを形成す
る方法を提供する。この方法には、第１の領域および第
２の領域を有する半導体基板を提供し、続いて、前記第
１の領域上に第１のポリシリコン層を形成する処理が含
まれている。前記第１のポリシリコン層は、前記第１の
領域および第２の領域の交差する箇所においてエッジを
備えている。さらに、この方法は、前記第１のポリシリ
コン層の上に重なる第１の酸化物層を形成し、前記第２
の領域の上に重なり、かつ、前記第１のポリシリコン層
を覆う第２のポリシリコン層を形成する処理を含んでい
る。続いて、窒化物層が、前記第２の領域の上に重なる
前記第２のポリシリコン層の一部の上に形成される。続
いて、酸化物層が、前記第１の領域上の前記第２のポリ
シリコン層の前記部分を物質変換することによって形成
される。前記第１の領域上の前記第２のポリシリコン層
の部分は、前記第２の領域の上に重なるポリシリコン層
の部分よりも実質的に速いレートで酸化される。
【００１２】この実施例の変形例として、第２の酸化物
層が、前記窒化物層を除去することが多い前記第２のポ
リシリコン層の上に重ねて形成される。この第２の酸化
物層は、例えば、キャパシタの絶縁体を形成する。この
ようなキャパシタ絶縁体は、ＤＲＡＭ集積回路メモリ・
セルの一部となることがある。キャパシタ絶縁体とし
て、前記第２の酸化物層は、典型的には、酸化物または
酸化物／窒化物サンドイッチの薄膜層である。続いて、
第３のポリシリコン層（すなわち、上部キャパシタ電
極）が、前記第２の酸化物層の上に重ねて形成される。
完成された構造は、金属配線および表面パシベーション
を備えている。
層が、前記窒化物層を除去することが多い前記第２のポ
リシリコン層の上に重ねて形成される。この第２の酸化
物層は、例えば、キャパシタの絶縁体を形成する。この
ようなキャパシタ絶縁体は、ＤＲＡＭ集積回路メモリ・
セルの一部となることがある。キャパシタ絶縁体とし
て、前記第２の酸化物層は、典型的には、酸化物または
酸化物／窒化物サンドイッチの薄膜層である。続いて、
第３のポリシリコン層（すなわち、上部キャパシタ電
極）が、前記第２の酸化物層の上に重ねて形成される。
完成された構造は、金属配線および表面パシベーション
を備えている。
【００１３】他の変形例においては、前記第１の酸化物
層が、キャップ酸化物層および側壁スペーサを備えてい
る。キャップ酸化物層は、前記第１のポリシリコン層
（すなわち、ゲート・ポリシリコン層）の上に形成さ
れ、側壁スペーサは、前記ゲート・ポリシリコン層のエ
ッジに形成される。側壁スペーサを形成する方法は、前
記第２の領域の部分および前記ゲート・ポリシリコン層
の上とエッジに、酸化物層、すなわち、一般に絶縁物層
を形成する処理を含んでいる。続いて、酸化物層は、緻
密にされ、リアクティブ・イオン・エッチングまたはプ
ラズマ・エッチングを用いて異方性エッチングされ、前
記第２の領域の上に重なる酸化物層の実質的な部分が取
り除かれ、側壁スペーサが残される。選択的に、このよ
うなエッチング処理は、前記第２の領域の上に重なる酸
化物層の薄い水平部分を残すこともできる。
層が、キャップ酸化物層および側壁スペーサを備えてい
る。キャップ酸化物層は、前記第１のポリシリコン層
（すなわち、ゲート・ポリシリコン層）の上に形成さ
れ、側壁スペーサは、前記ゲート・ポリシリコン層のエ
ッジに形成される。側壁スペーサを形成する方法は、前
記第２の領域の部分および前記ゲート・ポリシリコン層
の上とエッジに、酸化物層、すなわち、一般に絶縁物層
を形成する処理を含んでいる。続いて、酸化物層は、緻
密にされ、リアクティブ・イオン・エッチングまたはプ
ラズマ・エッチングを用いて異方性エッチングされ、前
記第２の領域の上に重なる酸化物層の実質的な部分が取
り除かれ、側壁スペーサが残される。選択的に、このよ
うなエッチング処理は、前記第２の領域の上に重なる酸
化物層の薄い水平部分を残すこともできる。
【００１４】選択的な実施例においては、本発明は、自
己位置合わせされたポリシリコン電極層を有する半導体
デバイスを提供する。この半導体デバイスは、第１の領
域および第２の領域を有し、第１のポリシリコン層は、
前記第１の領域上にある。前記第１のポリシリコン層
（すなわち、ゲート・ポリシリコン層）は、前記第１の
領域と第２の領域の交差地点のエッジを含んでいる。こ
の半導体デバイスは、また、前記第１のポリシリコン層
の上に重なる第１の酸化物層、および前記第２の領域と
前記第１の領域の一部の上に重なる第２のポリシリコン
層（すなわち、下部キャパシタ電極）を備えている。前
記第１の酸化物層は、前記第１のポリシリコン層を、前
記第２のポリシリコン層から被膜、すなわち絶縁する。
自己位置合わせされたポリシリコン電極層によって、危
険な処理になることが多い、一般に高記憶のメモリ製品
の位置合わせが困難なマスク処理（メモリ・セルのコン
タクトを開けるマスク）が省かれる。
己位置合わせされたポリシリコン電極層を有する半導体
デバイスを提供する。この半導体デバイスは、第１の領
域および第２の領域を有し、第１のポリシリコン層は、
前記第１の領域上にある。前記第１のポリシリコン層
（すなわち、ゲート・ポリシリコン層）は、前記第１の
領域と第２の領域の交差地点のエッジを含んでいる。こ
の半導体デバイスは、また、前記第１のポリシリコン層
の上に重なる第１の酸化物層、および前記第２の領域と
前記第１の領域の一部の上に重なる第２のポリシリコン
層（すなわち、下部キャパシタ電極）を備えている。前
記第１の酸化物層は、前記第１のポリシリコン層を、前
記第２のポリシリコン層から被膜、すなわち絶縁する。
自己位置合わせされたポリシリコン電極層によって、危
険な処理になることが多い、一般に高記憶のメモリ製品
の位置合わせが困難なマスク処理（メモリ・セルのコン
タクトを開けるマスク）が省かれる。
【００１５】この実施例の変形例においては、絶縁層
が、前記第２の領域上の前記第２のポリシリコン層の上
に重ねられる。このような絶縁層は、例えば、キャパシ
タ絶縁体を形成する。前記第１の領域上にあったポリシ
リコンを物質変換することによって形成される第２の酸
化物層が、前記第１の酸化物層の一部の上に重ねられ
る。前記第２のポリシリコン層と第２の酸化物層は、前
記第１の領域上で交差する。前記第２の酸化物層の鳥の
くちばし型構造が、前記第２のポリシリコン層と第２の
酸化物層の交差部に形成される。もちろん、この鳥のく
ちばし型構造が、本発明による構造の簡単な識別を与え
るものとなる。第３のポリシリコン層（すなわち、上部
キャパシタ電極）が、前記絶縁層の上に重ねて画定され
る。これらの第２のポリシリコン層、絶縁層および第３
のポリシリコン層は、ＤＲＡＭ集積回路のメモリ・セル
のキャパシタ構造を画定する。完成した構造には、金属
配線および表面パシベーションが含まれる。
が、前記第２の領域上の前記第２のポリシリコン層の上
に重ねられる。このような絶縁層は、例えば、キャパシ
タ絶縁体を形成する。前記第１の領域上にあったポリシ
リコンを物質変換することによって形成される第２の酸
化物層が、前記第１の酸化物層の一部の上に重ねられ
る。前記第２のポリシリコン層と第２の酸化物層は、前
記第１の領域上で交差する。前記第２の酸化物層の鳥の
くちばし型構造が、前記第２のポリシリコン層と第２の
酸化物層の交差部に形成される。もちろん、この鳥のく
ちばし型構造が、本発明による構造の簡単な識別を与え
るものとなる。第３のポリシリコン層（すなわち、上部
キャパシタ電極）が、前記絶縁層の上に重ねて画定され
る。これらの第２のポリシリコン層、絶縁層および第３
のポリシリコン層は、ＤＲＡＭ集積回路のメモリ・セル
のキャパシタ構造を画定する。完成した構造には、金属
配線および表面パシベーションが含まれる。
【００１６】他の変形例においては、前記第１の酸化物
層は、キャップ酸化物層および側壁酸化物を含んでい
る。キャップ酸化物層は、前記第１のポリシリコン層の
上に形成される。側壁酸化物は、前記第１のポリシリコ
ン層のエッジに形成される。キャップ酸化物層および側
壁酸化物は、前記第１のポリシリコン層を前記第２のポ
リシリコン層から被膜、すなわち絶縁する。
層は、キャップ酸化物層および側壁酸化物を含んでい
る。キャップ酸化物層は、前記第１のポリシリコン層の
上に形成される。側壁酸化物は、前記第１のポリシリコ
ン層のエッジに形成される。キャップ酸化物層および側
壁酸化物は、前記第１のポリシリコン層を前記第２のポ
リシリコン層から被膜、すなわち絶縁する。
【００１７】本発明は、公知のプロセス技術に対してこ
れらの利点を達成する。一方、以下の実施例および図面
を参照することにより、本発明の特徴および利点をより
一層理解することができる。
れらの利点を達成する。一方、以下の実施例および図面
を参照することにより、本発明の特徴および利点をより
一層理解することができる。
【００１８】
［従来のＤＲＡＭの構造］図１は、従来のＤＲＡＭ集積
回路の一部10の断面図である。周辺領域12およびコア・
メモリ領域14は、このＤＲＡＭ集積回路のＰ型半導体基
板５内に画定されている。周辺領域12は、Ｐ型チャネル
ＦＥＴ13およびＮ型チャネルＦＥＴ15を含んでいる。コ
ア・メモリ領域14には、通常のＤＲＡＭセル17が画定さ
れている。ＤＲＡＭセル17は、電界効果トランジスタ16
およびキャパシタ領域20を含んでいる。周辺領域のＦＥ
Ｔ（Ｐ型およびＮ型）とコア・メモリ領域のＦＥＴに
は、少なくとも３つの個別のソース／ドレイン領域が埋
め込まれていることが多い。
回路の一部10の断面図である。周辺領域12およびコア・
メモリ領域14は、このＤＲＡＭ集積回路のＰ型半導体基
板５内に画定されている。周辺領域12は、Ｐ型チャネル
ＦＥＴ13およびＮ型チャネルＦＥＴ15を含んでいる。コ
ア・メモリ領域14には、通常のＤＲＡＭセル17が画定さ
れている。ＤＲＡＭセル17は、電界効果トランジスタ16
およびキャパシタ領域20を含んでいる。周辺領域のＦＥ
Ｔ（Ｐ型およびＮ型）とコア・メモリ領域のＦＥＴに
は、少なくとも３つの個別のソース／ドレイン領域が埋
め込まれていることが多い。
【００１９】各ＤＲＡＭセルは、ＤＲＡＭ半導体チップ
の１ビットの情報を記憶するためのアクティブ領域に対
応する。それぞれがアクティブ・セルを画定する数千〜
数百万のこれらの極微な領域は、ＤＲＡＭ集積回路チッ
プのコア・メモリ領域（すなわち、アクティブ・セル領
域）を構成している。
の１ビットの情報を記憶するためのアクティブ領域に対
応する。それぞれがアクティブ・セルを画定する数千〜
数百万のこれらの極微な領域は、ＤＲＡＭ集積回路チッ
プのコア・メモリ領域（すなわち、アクティブ・セル領
域）を構成している。
【００２０】従来のＤＲＡＭセルのＦＥＴ16は、一般に
Ｎ型チャネル・デバイスである。Ｎ型チャネル・デバイ
スは、半導体基板５のＰ型ウェル領域18内に画定されて
いる。分離酸化膜領域および相互接続構造22も、半導体
基板５上に画定されている。Ｎ型の軽くドーピングされ
たドレイン／ソース（ＬＤＤ：lightly doped drain/so
urce）領域23、ゲート絶縁領域24、ポリシリコン・ゲー
ト層26およびゲート側壁領域27は、この技術分野におけ
る公知の方法によって画定される。ポリシリコン・ゲー
ト層26は、第１ポリシリコン層またはポリ１層と呼ばれ
ることもある。
Ｎ型チャネル・デバイスである。Ｎ型チャネル・デバイ
スは、半導体基板５のＰ型ウェル領域18内に画定されて
いる。分離酸化膜領域および相互接続構造22も、半導体
基板５上に画定されている。Ｎ型の軽くドーピングされ
たドレイン／ソース（ＬＤＤ：lightly doped drain/so
urce）領域23、ゲート絶縁領域24、ポリシリコン・ゲー
ト層26およびゲート側壁領域27は、この技術分野におけ
る公知の方法によって画定される。ポリシリコン・ゲー
ト層26は、第１ポリシリコン層またはポリ１層と呼ばれ
ることもある。
【００２１】キャパシタ領域20は、絶縁層34を介してソ
ース／ドレイン領域23Ａとコンタクトする下部キャパシ
タ電極30を含んでいる。絶縁層34（すなわち、絶縁体の
層）は、下部キャパシタ電極30の製造の前に、ポリシリ
コン・ゲート26およびソース／ドレイン領域23、23Ａ上
に形成される。絶縁層34におけるソース／ドレイン領域
23Ａ上には開口部が画定され、ソース／ドレイン領域を
下部キャパシタ電極に接続する。キャパシタ絶縁層32お
よび上部キャパシタ電極33も、キャパシタ領域20に画定
される。下部キャパシタ電極および上部キャパシタ電極
は、それぞれ第２ポリシリコン層（またはポリ２層）お
よび第３ポリシリコン層（またはポリ３層）と呼ばれる
こともある。線幅が、高記憶ＤＲＡＭデバイス用により
小さくなるにつれて、この開口部をソース／ドレイン領
域23Ａ上に画定するためのマスクの位置合わせを正確に
行うことが難しくなる。下部キャパシタ電極（ポリ２）
がポリ１ゲート層に短絡することを防止するために、開
口部は、ポリ１ゲート層からある距離（典型的には、こ
のプロセスに本来備わっている位置合わせミスを調整す
るのに十分な距離）だけ離して配置されることが多い。
この距離は、集積回路の平均セル・サイズを増大させる
ことが多く、したがって、望ましくない結果となる。
ース／ドレイン領域23Ａとコンタクトする下部キャパシ
タ電極30を含んでいる。絶縁層34（すなわち、絶縁体の
層）は、下部キャパシタ電極30の製造の前に、ポリシリ
コン・ゲート26およびソース／ドレイン領域23、23Ａ上
に形成される。絶縁層34におけるソース／ドレイン領域
23Ａ上には開口部が画定され、ソース／ドレイン領域を
下部キャパシタ電極に接続する。キャパシタ絶縁層32お
よび上部キャパシタ電極33も、キャパシタ領域20に画定
される。下部キャパシタ電極および上部キャパシタ電極
は、それぞれ第２ポリシリコン層（またはポリ２層）お
よび第３ポリシリコン層（またはポリ３層）と呼ばれる
こともある。線幅が、高記憶ＤＲＡＭデバイス用により
小さくなるにつれて、この開口部をソース／ドレイン領
域23Ａ上に画定するためのマスクの位置合わせを正確に
行うことが難しくなる。下部キャパシタ電極（ポリ２）
がポリ１ゲート層に短絡することを防止するために、開
口部は、ポリ１ゲート層からある距離（典型的には、こ
のプロセスに本来備わっている位置合わせミスを調整す
るのに十分な距離）だけ離して配置されることが多い。
この距離は、集積回路の平均セル・サイズを増大させる
ことが多く、したがって、望ましくない結果となる。
【００２２】図２は、従来のＤＲＡＭセル16の一部、特
に図１のキャパシタ領域20の平面図である。ゲート・ポ
リシリコン層26、下部キャパシタ電極30、ソース／ドレ
イン領域23、23Ａ（アクティブ領域）、およびコンタク
ト領域37は、フィールド酸化膜分離領域22内に画定され
ている。コンタクト領域37は、下部キャパシタ電極30が
のっている領域であり、下にあるソース／ドレイン領域
23Ａと接触している。絶縁層34（図示略）は、下部キャ
パシタ電極30を、コンタクト領域37の外部のアクティブ
領域部およびゲート・ポリシリコン26層のようなセル素
子から分離絶縁する。
に図１のキャパシタ領域20の平面図である。ゲート・ポ
リシリコン層26、下部キャパシタ電極30、ソース／ドレ
イン領域23、23Ａ（アクティブ領域）、およびコンタク
ト領域37は、フィールド酸化膜分離領域22内に画定され
ている。コンタクト領域37は、下部キャパシタ電極30が
のっている領域であり、下にあるソース／ドレイン領域
23Ａと接触している。絶縁層34（図示略）は、下部キャ
パシタ電極30を、コンタクト領域37の外部のアクティブ
領域部およびゲート・ポリシリコン26層のようなセル素
子から分離絶縁する。
【００２３】コンタクト領域37を構成するさまざまな素
子が、典型的には、絶縁層34に開口部を形成するマスク
処理中に位置合わせされる。双方向矢印Ｄ１の長さは、
コンタクト領域37の端とゲート・ポリシリコン層26の端
とが互いに接触しないようにするためのそれらの間の望
ましい間隔を示している。２つの矢印間の長さＤ２は、
アクティブ領域23Ａ上にあるゲート・ポリシリコン層30
の望ましいオーバラップを示している。線幅が小さくな
るにしたがい、ゲート・ポリシリコン層30がソース／ド
レイン領域23Ａと一列に並ぶように、正確に絶縁層に開
口部を形成することが難しくなる。この難しさにより、
下部電極の位置合わせをミスしたキャパシタが形成され
やすくなり、下部電極の位置合わせミスは、機能しない
ＤＲＡＭセルを生み出し、ウェファの歩留りを低くす
る。したがって、半導体ウェファにおける良品ダイスの
平均コストが増加する。
子が、典型的には、絶縁層34に開口部を形成するマスク
処理中に位置合わせされる。双方向矢印Ｄ１の長さは、
コンタクト領域37の端とゲート・ポリシリコン層26の端
とが互いに接触しないようにするためのそれらの間の望
ましい間隔を示している。２つの矢印間の長さＤ２は、
アクティブ領域23Ａ上にあるゲート・ポリシリコン層30
の望ましいオーバラップを示している。線幅が小さくな
るにしたがい、ゲート・ポリシリコン層30がソース／ド
レイン領域23Ａと一列に並ぶように、正確に絶縁層に開
口部を形成することが難しくなる。この難しさにより、
下部電極の位置合わせをミスしたキャパシタが形成され
やすくなり、下部電極の位置合わせミスは、機能しない
ＤＲＡＭセルを生み出し、ウェファの歩留りを低くす
る。したがって、半導体ウェファにおける良品ダイスの
平均コストが増加する。
【００２４】［従来のＤＲＡＭ製造方法］従来技術にお
けるＤＲＡＭ製造プロセスの概略を以下に示す。 (1) 半導体基板を設ける。 (2) ゲート酸化膜層を成長させる。 (3) ゲート・ポリシリコン層（すなわち、ポリ１層）を
被着し、ドーピングする。 (4) マスク１：ゲート・ポリシリコン層を画定し、ポリ
シリコン・ゲート領域を形成する。 (5) マスク２：Ｎ−タイプＬＤＤ領域を画定し、注入す
る。 (6) マスク３：Ｐ−タイプＬＤＤ領域を画定し、注入す
る。 (7) マスク３：ポリシリコン・ゲート領域上に側壁スペ
ーサを形成する。 (8) マスク４：セルのソース／ドレイン領域を画定し、
注入する。 (9) マスク５：Ｎ＋タイプ・ソース／ドレイン領域を画
定し、注入する。 (10)マスク６：Ｐ＋タイプ・ソース／ドレイン領域を画
定し、注入する。 (11)相互ポリ酸化膜層を被着する。 (12)マスク７：セルのコンタクト領域を画定する（危険
な位置合わせ） (13)ポリ２層を被着し、ドーピングする。 (14)マスク８：下部キャパシタ電極に対応するポリ２層
を画定する。 (15)セルのキャパシタ絶縁層を形成する。 (16)ポリ３層を被着し、ドーピングする。 (17)マスク９：上部キャパシタ電極に対応するポリ３層
を画定する。 (18)絶縁層を被着する。 (19)アルミニウム層をスパッタリングする。 (20)マスク10：アルミニウム層をパターンにする。 (22)表面パシベーション層を被着する。 (23)マスク11：パッド・マスクでパッド領域を画定す
る。
けるＤＲＡＭ製造プロセスの概略を以下に示す。 (1) 半導体基板を設ける。 (2) ゲート酸化膜層を成長させる。 (3) ゲート・ポリシリコン層（すなわち、ポリ１層）を
被着し、ドーピングする。 (4) マスク１：ゲート・ポリシリコン層を画定し、ポリ
シリコン・ゲート領域を形成する。 (5) マスク２：Ｎ−タイプＬＤＤ領域を画定し、注入す
る。 (6) マスク３：Ｐ−タイプＬＤＤ領域を画定し、注入す
る。 (7) マスク３：ポリシリコン・ゲート領域上に側壁スペ
ーサを形成する。 (8) マスク４：セルのソース／ドレイン領域を画定し、
注入する。 (9) マスク５：Ｎ＋タイプ・ソース／ドレイン領域を画
定し、注入する。 (10)マスク６：Ｐ＋タイプ・ソース／ドレイン領域を画
定し、注入する。 (11)相互ポリ酸化膜層を被着する。 (12)マスク７：セルのコンタクト領域を画定する（危険
な位置合わせ） (13)ポリ２層を被着し、ドーピングする。 (14)マスク８：下部キャパシタ電極に対応するポリ２層
を画定する。 (15)セルのキャパシタ絶縁層を形成する。 (16)ポリ３層を被着し、ドーピングする。 (17)マスク９：上部キャパシタ電極に対応するポリ３層
を画定する。 (18)絶縁層を被着する。 (19)アルミニウム層をスパッタリングする。 (20)マスク10：アルミニウム層をパターンにする。 (22)表面パシベーション層を被着する。 (23)マスク11：パッド・マスクでパッド領域を画定す
る。
【００２５】この製造処理シーケンスは、ＤＲＡＭセル
の下部キャパシタ電極を形成するために、少なくとも８
つのマスク処理を必要とする。このようなマスク処理
は、上記マスク１〜８として表されている。相互ポリ絶
縁体を通って、下にあるソース／ドレイン領域へ開口部
を形成するために使用されるマスク７の位置合わせは、
一般に難しいが、ポリ１層に適切に位置合わせすること
が必要な場合が多い。所望の位置に開口部を位置合わせ
することが難しいので、このマスク処理は、危険な（ク
リティカルな）マスク処理として知られている。
の下部キャパシタ電極を形成するために、少なくとも８
つのマスク処理を必要とする。このようなマスク処理
は、上記マスク１〜８として表されている。相互ポリ絶
縁体を通って、下にあるソース／ドレイン領域へ開口部
を形成するために使用されるマスク７の位置合わせは、
一般に難しいが、ポリ１層に適切に位置合わせすること
が必要な場合が多い。所望の位置に開口部を位置合わせ
することが難しいので、このマスク処理は、危険な（ク
リティカルな）マスク処理として知られている。
【００２６】［本発明によるＤＲＡＭの実施例］本集積
回路の一実施例が、図３の断面図によって示されてい
る。この集積回路は、ＤＲＡＭ構造50として示されてい
るが、これは、例示であって特許請求の範囲に定められ
る本発明の範囲を制限するものではない。
回路の一実施例が、図３の断面図によって示されてい
る。この集積回路は、ＤＲＡＭ構造50として示されてい
るが、これは、例示であって特許請求の範囲に定められ
る本発明の範囲を制限するものではない。
【００２７】ＤＲＡＭ集積回路50は、コア・メモリ領域
51および周辺領域53を備え、これらは、典型的には、Ｐ
型チャネルＦＥＴ52およびＮ型チャネルＦＥＴ55として
画定される。コア・メモリ領域51では、Ｐ型半導体基板
49に、ＤＲＡＭセル群57（各セルは、ＤＲＡＭ・ＦＥＴ
59および記憶セル・キャパシタ52を有する）が画定され
る。さらに、金属膜80、表面パシベーション層82、ＢＰ
ＳＧＩ（ホウ素リンシリカ・ガラス）84、ＢＰＳＧＩＩ
85、ポリシリサイド86を含む他のセル素子が、ＤＲＡＭ
集積回路構造内に画定される。
51および周辺領域53を備え、これらは、典型的には、Ｐ
型チャネルＦＥＴ52およびＮ型チャネルＦＥＴ55として
画定される。コア・メモリ領域51では、Ｐ型半導体基板
49に、ＤＲＡＭセル群57（各セルは、ＤＲＡＭ・ＦＥＴ
59および記憶セル・キャパシタ52を有する）が画定され
る。さらに、金属膜80、表面パシベーション層82、ＢＰ
ＳＧＩ（ホウ素リンシリカ・ガラス）84、ＢＰＳＧＩＩ
85、ポリシリサイド86を含む他のセル素子が、ＤＲＡＭ
集積回路構造内に画定される。
【００２８】ＤＲＡＭセル57のＦＥＴ59は、例えば、Ｐ
型ウェル領域54に画定されたＮ型チャネル・デバイスで
ある。Ｎ型ソース／ドレイン領域58、絶縁酸化膜領域6
1、ゲート絶縁層領域63、ゲート・ポリシリコン層64、
キャップ酸化膜層62、およびゲート側壁領域65も画定さ
れる。Ｎ型ソース／ドレイン領域には、Ｎ−タイプＬＤ
Ｄ領域67およびＮ＋タイプのソース／ドレイン領域70が
含まれる。本発明によるＤＲＡＭセル57の製造をさらに
詳細に示したものは、図５〜図11に示されている。
型ウェル領域54に画定されたＮ型チャネル・デバイスで
ある。Ｎ型ソース／ドレイン領域58、絶縁酸化膜領域6
1、ゲート絶縁層領域63、ゲート・ポリシリコン層64、
キャップ酸化膜層62、およびゲート側壁領域65も画定さ
れる。Ｎ型ソース／ドレイン領域には、Ｎ−タイプＬＤ
Ｄ領域67およびＮ＋タイプのソース／ドレイン領域70が
含まれる。本発明によるＤＲＡＭセル57の製造をさらに
詳細に示したものは、図５〜図11に示されている。
【００２９】ＤＲＡＭ記憶セル・キャパシタ52は、下部
キャパシタ電極67、キャパシタ絶縁体69、および上部キ
ャパシタ電極71を備えている。下部キャパシタ電極は、
相互ポリ絶縁層を有しないソース／ドレイン領域73に存
在し、ソース／ドレイン領域73に接触している。したが
って、下部キャパシタ電極67は、中間マスク処理を用い
ずにソース／ドレイン領域73上に製造され、自己位置合
わせプロセスによってそのソース／ドレイン領域に形成
される。この自己位置合わせプロセスは、少なくとも従
来のＤＲＡＭ製造プロセスのマスク７を省く。
キャパシタ電極67、キャパシタ絶縁体69、および上部キ
ャパシタ電極71を備えている。下部キャパシタ電極は、
相互ポリ絶縁層を有しないソース／ドレイン領域73に存
在し、ソース／ドレイン領域73に接触している。したが
って、下部キャパシタ電極67は、中間マスク処理を用い
ずにソース／ドレイン領域73上に製造され、自己位置合
わせプロセスによってそのソース／ドレイン領域に形成
される。この自己位置合わせプロセスは、少なくとも従
来のＤＲＡＭ製造プロセスのマスク７を省く。
【００３０】図３の集積回路の一部の平面図が、図４に
示されている。この平面図は、ゲート・ポリシリコン層
65、下部キャパシタ電極67およびソース／ドレイン領域
58を含んでいる。図４の平面図と図２の平面図を比較す
ると、相互ポリ絶縁層が、ゲート・ポリシリコン層と下
部キャパシタ電極との間に画定されていないので、コン
タクト領域が図４には存在しないことが分かる。ポリ１
ゲート層は、ポリ１をポリ２から隔離する酸化物によっ
て被膜されることが多い。この酸化物により、ポリ１と
ポリ２との短絡の問題を生じることなく、ポリ２はポリ
１の上に存在することができる。したがって、従来のＤ
ＲＡＭ集積回路の製造で使用される危険なマスク処理７
が省かれる。
示されている。この平面図は、ゲート・ポリシリコン層
65、下部キャパシタ電極67およびソース／ドレイン領域
58を含んでいる。図４の平面図と図２の平面図を比較す
ると、相互ポリ絶縁層が、ゲート・ポリシリコン層と下
部キャパシタ電極との間に画定されていないので、コン
タクト領域が図４には存在しないことが分かる。ポリ１
ゲート層は、ポリ１をポリ２から隔離する酸化物によっ
て被膜されることが多い。この酸化物により、ポリ１と
ポリ２との短絡の問題を生じることなく、ポリ２はポリ
１の上に存在することができる。したがって、従来のＤ
ＲＡＭ集積回路の製造で使用される危険なマスク処理７
が省かれる。
【００３１】［本発明によるＤＲＡＭ製造方法］
本発明によるＤＲＡＭ製造方法の一実施例が、以下に示
される。 (1) 半導体基板を設ける。 (2) ゲート酸化膜層を成長させる。 (3) ポリ１層（すなわち、ゲート・ポリシリコン層１）
を被着し、ドーピングする。ポリ１層の上に重なるキャ
ップ酸化膜層を被着する。 (4) マスク１：ポリシリコン・ゲート領域（上部にキャ
ップ酸化膜を有する）を形成するポリ１層を画定する。 (5) マスク２：Ｎ−タイプＬＤＤ領域を画定し、注入す
る。 (6) マスク３：Ｐ−タイプＬＤＤ領域を画定し、注入す
る。 (7) ポリシリコン・ゲート領域上に側壁スペーサを形成
する。 (9) 好ましくはドーピングを行うことなく、自己位置合
わせによりポリ２層を被着する。 (10)酸化薄膜層を形成する。 (11)マスク４：Ｐ＋タイプのソース／ドレイン領域を画
定し、注入する。 (12)マスク５：Ｎ＋タイプのソース／ドレイン領域を画
定し、注入する。 (13)アニーリングして、ポリ２層からの熱拡散によりド
ーパントを半導体基板のソース／ドレイン領域へ打ち込
む。 (14)窒化シリコン膜層を被着する。 (15)マスク６：エッチング処理として、酸化薄膜層を使
用して窒化膜層を画定する。 (16)露出されたポリ２層を分解することにより酸化膜層
を成長させ、好ましくはさらにドーパントを打ち込むた
めにアニーリングする。 (17)窒化膜層を剥離する。 (18)酸化膜層の約300 Åを剥離する。 (19)セル・キャパシタ絶縁層を形成する。 (20)ポリ３層を被着し、ドーピングする。 (21)マスク７：ポリ３層を画定し、上部キャパシタ電極
層を形成する。 (22)絶縁層を被着する。 (23)アルミニウムをスパッタリングする。 (24)表面パシベーション層を被着する。 (25)マスク８：パッド・マスクでパッド領域を画定す
る。
される。 (1) 半導体基板を設ける。 (2) ゲート酸化膜層を成長させる。 (3) ポリ１層（すなわち、ゲート・ポリシリコン層１）
を被着し、ドーピングする。ポリ１層の上に重なるキャ
ップ酸化膜層を被着する。 (4) マスク１：ポリシリコン・ゲート領域（上部にキャ
ップ酸化膜を有する）を形成するポリ１層を画定する。 (5) マスク２：Ｎ−タイプＬＤＤ領域を画定し、注入す
る。 (6) マスク３：Ｐ−タイプＬＤＤ領域を画定し、注入す
る。 (7) ポリシリコン・ゲート領域上に側壁スペーサを形成
する。 (9) 好ましくはドーピングを行うことなく、自己位置合
わせによりポリ２層を被着する。 (10)酸化薄膜層を形成する。 (11)マスク４：Ｐ＋タイプのソース／ドレイン領域を画
定し、注入する。 (12)マスク５：Ｎ＋タイプのソース／ドレイン領域を画
定し、注入する。 (13)アニーリングして、ポリ２層からの熱拡散によりド
ーパントを半導体基板のソース／ドレイン領域へ打ち込
む。 (14)窒化シリコン膜層を被着する。 (15)マスク６：エッチング処理として、酸化薄膜層を使
用して窒化膜層を画定する。 (16)露出されたポリ２層を分解することにより酸化膜層
を成長させ、好ましくはさらにドーパントを打ち込むた
めにアニーリングする。 (17)窒化膜層を剥離する。 (18)酸化膜層の約300 Åを剥離する。 (19)セル・キャパシタ絶縁層を形成する。 (20)ポリ３層を被着し、ドーピングする。 (21)マスク７：ポリ３層を画定し、上部キャパシタ電極
層を形成する。 (22)絶縁層を被着する。 (23)アルミニウムをスパッタリングする。 (24)表面パシベーション層を被着する。 (25)マスク８：パッド・マスクでパッド領域を画定す
る。
【００３２】図５〜図11は、本発明による集積回路の製
造方法を示している。図５〜図11の実施例は、例示のた
めにのみ示したものであり、したがって、特許請求の範
囲に定められた本発明の範囲を制限するものではない。
さらに、図５〜図11に示される方法は、特に指定しない
限り、必ずしも一定の率で拡大しているわけではない。
造方法を示している。図５〜図11の実施例は、例示のた
めにのみ示したものであり、したがって、特許請求の範
囲に定められた本発明の範囲を制限するものではない。
さらに、図５〜図11に示される方法は、特に指定しない
限り、必ずしも一定の率で拡大しているわけではない。
【００３３】図５は、Ｐ型半導体基板100 に画定された
Ｐ型ウェル領域103 およびＮ型ウェル領域101 上に形成
されたフィールド酸化膜領域102 およびゲート酸化膜層
104を示している。フィールド酸化膜領域102 は、シリ
コンの選択酸化（ＬＯＣＯＳ：Localized Oxidation of
Silicon）のような公知の処理技術によって製造され
る。ＬＯＣＯＳは、デバイス製造用に使用される基板上
に領域を設けるための開始点として典型的に使用され
る。ゲート酸化膜層104 は、このデバイスの望ましいス
イッチングを促進するために一般に薄くされている。ポ
リシリコン層106 は、酸化膜層102 、104 上に形成さ
れ、上に重なる酸化膜層108 は、このポリシリコン層10
6 上に画定される。ポリシリコン層106 の厚さは、約2,
000 〜3,500 Åにされ、好ましく約2,750 Åにされる。
また、ポリシリコン層106 は、約5E15〜3E16アトム/c
m2、好ましくは1E16アトム/cm2の濃度でＮ＋タイプの不
純物を典型的にはドーピングされる。上に重なる酸化膜
層108 は、約3,000 〜8,000 Å、好ましくは約4,000 Å
の厚さを有する。もちろん、特定のアプリケーションに
依存して、さまざまな濃度および厚さが選択される。
Ｐ型ウェル領域103 およびＮ型ウェル領域101 上に形成
されたフィールド酸化膜領域102 およびゲート酸化膜層
104を示している。フィールド酸化膜領域102 は、シリ
コンの選択酸化（ＬＯＣＯＳ：Localized Oxidation of
Silicon）のような公知の処理技術によって製造され
る。ＬＯＣＯＳは、デバイス製造用に使用される基板上
に領域を設けるための開始点として典型的に使用され
る。ゲート酸化膜層104 は、このデバイスの望ましいス
イッチングを促進するために一般に薄くされている。ポ
リシリコン層106 は、酸化膜層102 、104 上に形成さ
れ、上に重なる酸化膜層108 は、このポリシリコン層10
6 上に画定される。ポリシリコン層106 の厚さは、約2,
000 〜3,500 Åにされ、好ましく約2,750 Åにされる。
また、ポリシリコン層106 は、約5E15〜3E16アトム/c
m2、好ましくは1E16アトム/cm2の濃度でＮ＋タイプの不
純物を典型的にはドーピングされる。上に重なる酸化膜
層108 は、約3,000 〜8,000 Å、好ましくは約4,000 Å
の厚さを有する。もちろん、特定のアプリケーションに
依存して、さまざまな濃度および厚さが選択される。
【００３４】図５に示す構造は、図６に示すポリシリコ
ン・ゲート領域を形成するために、マスク、露出および
エッチングされる。ゲート酸化薄膜層104 上に画定され
るポリシリコン・ゲート層110 は、典型的なリソグラフ
ィ技術によって形成される。ポリシリコン・ゲート層11
0 は、キャップ酸化膜層112 も備えている。
ン・ゲート領域を形成するために、マスク、露出および
エッチングされる。ゲート酸化薄膜層104 上に画定され
るポリシリコン・ゲート層110 は、典型的なリソグラフ
ィ技術によって形成される。ポリシリコン・ゲート層11
0 は、キャップ酸化膜層112 も備えている。
【００３５】軽くドーピングされたドレイン領域（ＬＤ
Ｄ：Lightly Doped Dorain region）は、マスク、注入
および剥離のような方法によって、図６の構造上に画定
される。それぞれのウェル領域に画定されるＮ−タイプ
ＬＤＤ領域114 およびＰ−タイプＬＤＤ領域116 は、図
７に示されている。Ｎ−タイプＬＤＤ領域114 は、約1E
13〜5E13アトム/cm2（好ましくは約3E13アトム/cm2）の
濃度のリンなどの不純物を注入される。Ｎ型注入の接合
部の深さは、約1,000 〜3,000 Åであり、好ましくは約
2,000 Åである。Ｐ−タイプＬＤＤ領域116 は、約1E13
〜5E13アトム/cm2（好ましくは約3E13アトム/cm2）の濃
度のホウ素などの不純物を含んでいる。Ｐ−タイプの注
入の接合部の深さは約1,500 〜3,500 Å（好ましくは約
2,500 Å）である。もちろん、特定のアプリケーション
に依存して、さまざまな濃度および深さとなる。
Ｄ：Lightly Doped Dorain region）は、マスク、注入
および剥離のような方法によって、図６の構造上に画定
される。それぞれのウェル領域に画定されるＮ−タイプ
ＬＤＤ領域114 およびＰ−タイプＬＤＤ領域116 は、図
７に示されている。Ｎ−タイプＬＤＤ領域114 は、約1E
13〜5E13アトム/cm2（好ましくは約3E13アトム/cm2）の
濃度のリンなどの不純物を注入される。Ｎ型注入の接合
部の深さは、約1,000 〜3,000 Åであり、好ましくは約
2,000 Åである。Ｐ−タイプＬＤＤ領域116 は、約1E13
〜5E13アトム/cm2（好ましくは約3E13アトム/cm2）の濃
度のホウ素などの不純物を含んでいる。Ｐ−タイプの注
入の接合部の深さは約1,500 〜3,500 Å（好ましくは約
2,500 Å）である。もちろん、特定のアプリケーション
に依存して、さまざまな濃度および深さとなる。
【００３６】ＬＤＤ領域の不純物は、典型的には、基板
の上にある酸化薄膜層に注入され、続いて、ＬＤＤ領域
を形成するために基板内に拡散される。酸化薄膜層は、
「スクリーン」として働き、下にある単結晶の基板を、
注入による過度のダメージから保護することが多い。次
のアニーリング処理は、酸化薄膜層からウェル領域内に
不純物を拡散させて、各ＭＯＳデバイスのＬＤＤ領域を
形成する。
の上にある酸化薄膜層に注入され、続いて、ＬＤＤ領域
を形成するために基板内に拡散される。酸化薄膜層は、
「スクリーン」として働き、下にある単結晶の基板を、
注入による過度のダメージから保護することが多い。次
のアニーリング処理は、酸化薄膜層からウェル領域内に
不純物を拡散させて、各ＭＯＳデバイスのＬＤＤ領域を
形成する。
【００３７】この方法では、さらに、側壁スペーサ118
が、ゲート・ポリシリコン層110 の端部に形成される。
側壁スペーサ118 は、典型的には、絶縁部材の層を被着
し、このような層の密度を上げ、層の水平面を除去する
処理によって形成される。二酸化シリコン、窒化シリコ
ン、それらの混合物などのような絶縁部材の層は、図６
の部分的に完成しているデバイスの表面上に形成され
る。このような絶縁部材の密度を上げる処理により、ポ
リシリコン・ゲート層110 は、上に重なる層（ポリシリ
コンなどのような導電層が多い）から隔離される。
が、ゲート・ポリシリコン層110 の端部に形成される。
側壁スペーサ118 は、典型的には、絶縁部材の層を被着
し、このような層の密度を上げ、層の水平面を除去する
処理によって形成される。二酸化シリコン、窒化シリコ
ン、それらの混合物などのような絶縁部材の層は、図６
の部分的に完成しているデバイスの表面上に形成され
る。このような絶縁部材の密度を上げる処理により、ポ
リシリコン・ゲート層110 は、上に重なる層（ポリシリ
コンなどのような導電層が多い）から隔離される。
【００３８】異方性エッチング処理が、密度を上げられ
た絶縁層に行われ、側壁スペーサ118 を形成する。異方
性エッチング処理は、絶縁部材の水平面を除去し、側壁
スペーサ118 を残す。リアクティブ・イオン・エッチン
グ、プラズマ・エッチングなどが、所望の異方性を設け
るためによく使用される。Ｎ−タイプＬＤＤ領域および
Ｐ−タイプＬＤＤ領域の上面を露出するために、絶縁部
材は、典型的には、それをオーバエッチングすることに
よって、ソースおよびドレイン領域から取り除かれてい
ることが好ましい。上面を取り除くプロセスには、フッ
化水素酸に浸す（約１％で約20秒）ような適当な任意の
技術を使用することができる。これにより、ソース／ド
レイン領域と上に重なる導電層との間に、良好なコンタ
クトが生成される。
た絶縁層に行われ、側壁スペーサ118 を形成する。異方
性エッチング処理は、絶縁部材の水平面を除去し、側壁
スペーサ118 を残す。リアクティブ・イオン・エッチン
グ、プラズマ・エッチングなどが、所望の異方性を設け
るためによく使用される。Ｎ−タイプＬＤＤ領域および
Ｐ−タイプＬＤＤ領域の上面を露出するために、絶縁部
材は、典型的には、それをオーバエッチングすることに
よって、ソースおよびドレイン領域から取り除かれてい
ることが好ましい。上面を取り除くプロセスには、フッ
化水素酸に浸す（約１％で約20秒）ような適当な任意の
技術を使用することができる。これにより、ソース／ド
レイン領域と上に重なる導電層との間に、良好なコンタ
クトが生成される。
【００３９】続いて、この方法では、図８に示すよう
に、図７の構造の上面に重なるポリシリコン層121 が被
着される。ポリシリコン層121 は、典型的には、約700
〜1,300 Åの範囲（好ましくは約1,000 Å）の厚さを有
する。続いて、酸化薄膜層123が、ポリシリコン層121
の上に重ねて形成される。この酸化薄膜層123 は、約20
0 〜300 Åの範囲（好ましくは約250 Å）の厚さを有す
る。もちろん、この酸化薄膜層の厚さは、特定のアプリ
ケーションに依存する。
に、図７の構造の上面に重なるポリシリコン層121 が被
着される。ポリシリコン層121 は、典型的には、約700
〜1,300 Åの範囲（好ましくは約1,000 Å）の厚さを有
する。続いて、酸化薄膜層123が、ポリシリコン層121
の上に重ねて形成される。この酸化薄膜層123 は、約20
0 〜300 Åの範囲（好ましくは約250 Å）の厚さを有す
る。もちろん、この酸化薄膜層の厚さは、特定のアプリ
ケーションに依存する。
【００４０】ポリシリコン層121 には、マスク、露出お
よび注入が行われ、Ｎ＋タイプのソース／ドレイン領域
124 が形成される。リン、ヒ素などのＮ＋タイプの不純
物が、注入などの処理によって、マスクの露出領域を通
ってポリシリコン層121 に導入される。リン不純物は、
約5E15〜1E16アトム/cm2の範囲（好ましくは約8E15アト
ム/cm2）の濃度を有する。選択的に、ヒ素不純物が、約
5E15〜1E16アトム/cm2の範囲（好ましくは約8E15アトム
/cm2）の濃度を有することもある。Ｎ＋タイプの不純物
は、次のアニーリング処理またはドーパントの打ち込み
処理の間に、ポリシリコン層121 からソース／ドレイン
領域に拡散される。Ｎ＋タイプのソース／ドレイン領域
の接合部の深さは、約1,000 〜3,000 Å（好ましくは約
2,000 Å）である。不純物のタイプおよび濃度は、特定
のアプリケーションに依存することが多い。続いて、フ
ォトレジスト（ＰＲ）剥離処理が、ポリシリコン層121
からＮ＋タイプの注入マスク層を取り除く。
よび注入が行われ、Ｎ＋タイプのソース／ドレイン領域
124 が形成される。リン、ヒ素などのＮ＋タイプの不純
物が、注入などの処理によって、マスクの露出領域を通
ってポリシリコン層121 に導入される。リン不純物は、
約5E15〜1E16アトム/cm2の範囲（好ましくは約8E15アト
ム/cm2）の濃度を有する。選択的に、ヒ素不純物が、約
5E15〜1E16アトム/cm2の範囲（好ましくは約8E15アトム
/cm2）の濃度を有することもある。Ｎ＋タイプの不純物
は、次のアニーリング処理またはドーパントの打ち込み
処理の間に、ポリシリコン層121 からソース／ドレイン
領域に拡散される。Ｎ＋タイプのソース／ドレイン領域
の接合部の深さは、約1,000 〜3,000 Å（好ましくは約
2,000 Å）である。不純物のタイプおよび濃度は、特定
のアプリケーションに依存することが多い。続いて、フ
ォトレジスト（ＰＲ）剥離処理が、ポリシリコン層121
からＮ＋タイプの注入マスク層を取り除く。
【００４１】Ｐ＋タイプのソース／ドレイン領域126
も、ポリシリコン層121 にマスク、露出および注入処理
を施すことによって形成される。ホウ素などのＰ＋タイ
プの不純物は、約5E15〜1E16アトム/cm2の範囲（好まし
くは約8E15アトム/cm2）の濃度を有する。Ｎ＋タイプの
注入と同様に、次のアニーリングまたは打ち込み処理に
より、Ｐ＋タイプの不純物は、ポリシリコン層121 から
所望のソース／ドレイン領域に拡散する。Ｐ＋タイプの
不純物の接合部の深さは、約1,500 〜2,500 Å（好まし
くは約2,000 Å）である。
も、ポリシリコン層121 にマスク、露出および注入処理
を施すことによって形成される。ホウ素などのＰ＋タイ
プの不純物は、約5E15〜1E16アトム/cm2の範囲（好まし
くは約8E15アトム/cm2）の濃度を有する。Ｎ＋タイプの
注入と同様に、次のアニーリングまたは打ち込み処理に
より、Ｐ＋タイプの不純物は、ポリシリコン層121 から
所望のソース／ドレイン領域に拡散する。Ｐ＋タイプの
不純物の接合部の深さは、約1,500 〜2,500 Å（好まし
くは約2,000 Å）である。
【００４２】Ｎ＋タイプおよびＰ＋タイプの不純物の双
方は、次のアニーリング処理中に、典型的にはドーパン
トの打ち込み処理中に、ポリシリコン層121 からそれぞ
れのソース／ドレイン領域に拡散する。結果の構造が図
９に示されている。次の同じアニーリング処理により、
先に行われた注入により発生した単結晶シリコン内の欠
陥が修復されることがある。Ｎ＋タイプおよびＰ＋タイ
プの不純物は、直接注入されるというよりも、ソース／
ドレイン領域に拡散するので、これらの領域における単
結晶シリコンへのダメージは少なくなる。単結晶シリコ
ンのダメージが少なくなるので、完成したＤＲＡＭ集積
回路の接合部の質、漏れを含む特性が改善される。
方は、次のアニーリング処理中に、典型的にはドーパン
トの打ち込み処理中に、ポリシリコン層121 からそれぞ
れのソース／ドレイン領域に拡散する。結果の構造が図
９に示されている。次の同じアニーリング処理により、
先に行われた注入により発生した単結晶シリコン内の欠
陥が修復されることがある。Ｎ＋タイプおよびＰ＋タイ
プの不純物は、直接注入されるというよりも、ソース／
ドレイン領域に拡散するので、これらの領域における単
結晶シリコンへのダメージは少なくなる。単結晶シリコ
ンのダメージが少なくなるので、完成したＤＲＡＭ集積
回路の接合部の質、漏れを含む特性が改善される。
【００４３】続いて、窒化シリコン層127 が、酸化膜層
123 およびポリシリコン層121 の上に重ねて被着され
る。窒化シリコン層127 は、約0.1 〜0.16μｍの範囲
（好ましくは約0.13μｍ）の厚さを有する。続いて、こ
の窒化シリコン層は、フォトレジスト・マスク125 によ
って画定され、図９に示すように窒化シリコン膜層の露
出部132 を形成する。
123 およびポリシリコン層121 の上に重ねて被着され
る。窒化シリコン層127 は、約0.1 〜0.16μｍの範囲
（好ましくは約0.13μｍ）の厚さを有する。続いて、こ
の窒化シリコン層は、フォトレジスト・マスク125 によ
って画定され、図９に示すように窒化シリコン膜層の露
出部132 を形成する。
【００４４】エッチング処理により、窒化シリコン層の
露出部132 が除去され、図10に示すように、ポリシリコ
ン層の一部131 の上に残る窒化シリコン領域が画定され
る。窒化シリコン層のエッチングにおいて、熱リン酸な
どのドライ・エッチング液がよく使用される。約0.015
〜0.035 μｍ（好ましくは0.025 μｍ）の厚さを有する
酸化膜層123 は、窒化エッチング液からのエッチングを
ストップさせるものとして働く。続いて、フォトレジス
ト・マスク125 が、剥離処理により除去される。側壁ス
ペーサ118 およびキャップ酸化膜層108 が、ゲート・ポ
リシリコン層110 をポリシリコン層121 から有効に絶縁
および被膜していることが分かる。
露出部132 が除去され、図10に示すように、ポリシリコ
ン層の一部131 の上に残る窒化シリコン領域が画定され
る。窒化シリコン層のエッチングにおいて、熱リン酸な
どのドライ・エッチング液がよく使用される。約0.015
〜0.035 μｍ（好ましくは0.025 μｍ）の厚さを有する
酸化膜層123 は、窒化エッチング液からのエッチングを
ストップさせるものとして働く。続いて、フォトレジス
ト・マスク125 が、剥離処理により除去される。側壁ス
ペーサ118 およびキャップ酸化膜層108 が、ゲート・ポ
リシリコン層110 をポリシリコン層121 から有効に絶縁
および被膜していることが分かる。
【００４５】続いて、酸化膜層は、図10に示すように、
ポリシリコン層121 の露出部132 を分解することによっ
て、アニーリング処理（酸化）を通じて熱成長する。ア
ニーリング処理により、ポリシリコン層121 は、典型的
には約2,000 〜3,000 Åの範囲（好ましくは約2,500
Å）の厚さの二酸化シリコンに本質的に変質する。この
処理は、ポリシリコン層からそれらの各ソース／ドレイ
ン領域へドーパントを打ち込むことでもある。ポリシリ
コン層の一部131 の上にある窒化シリコン層は、この酸
化処理中に、この部分の酸化の進行を遅らせ、ポリシリ
コンの露出部131は、はるかに速いレートで二酸化シリ
コン133 へ変換される。続いて、残っている窒化物層12
7 は、例えば、熱リン酸溶液などによって除去される。
約350 Åの酸化膜層123 も、窒化物層を除去するウェッ
ト・エッチング処理の前に除去されることが好ましい。
図11は、ポリシリコン層131 （すなわち、下部キャパシ
タ電極）に隣接する二酸化シリコン層133 によって画定
される結果の構造を示している。
ポリシリコン層121 の露出部132 を分解することによっ
て、アニーリング処理（酸化）を通じて熱成長する。ア
ニーリング処理により、ポリシリコン層121 は、典型的
には約2,000 〜3,000 Åの範囲（好ましくは約2,500
Å）の厚さの二酸化シリコンに本質的に変質する。この
処理は、ポリシリコン層からそれらの各ソース／ドレイ
ン領域へドーパントを打ち込むことでもある。ポリシリ
コン層の一部131 の上にある窒化シリコン層は、この酸
化処理中に、この部分の酸化の進行を遅らせ、ポリシリ
コンの露出部131は、はるかに速いレートで二酸化シリ
コン133 へ変換される。続いて、残っている窒化物層12
7 は、例えば、熱リン酸溶液などによって除去される。
約350 Åの酸化膜層123 も、窒化物層を除去するウェッ
ト・エッチング処理の前に除去されることが好ましい。
図11は、ポリシリコン層131 （すなわち、下部キャパシ
タ電極）に隣接する二酸化シリコン層133 によって画定
される結果の構造を示している。
【００４６】この下部キャパシタ構造は、ポリシリコン
の露出部132 と窒化物に覆われたポリシリコン部131 と
の間において、ポリシリコンの二酸化シリコンへの物質
変換レートの相違が原因で形成される。ポリシリコンの
物質変換レートの相違は、ＬＯＣＯＳプロセスの理由と
同様の理由で起こる。図11は、この結果形成された識別
可能な「鳥のくちばしのような」構造150 を示してい
る。この構造と、互いに隣接する異なる物質（ポリシリ
コンと酸化物）とは、本発明による結果物のデバイスを
簡単に識別するものを提供する。
の露出部132 と窒化物に覆われたポリシリコン部131 と
の間において、ポリシリコンの二酸化シリコンへの物質
変換レートの相違が原因で形成される。ポリシリコンの
物質変換レートの相違は、ＬＯＣＯＳプロセスの理由と
同様の理由で起こる。図11は、この結果形成された識別
可能な「鳥のくちばしのような」構造150 を示してい
る。この構造と、互いに隣接する異なる物質（ポリシリ
コンと酸化物）とは、本発明による結果物のデバイスを
簡単に識別するものを提供する。
【００４７】さらに次の処理により、酸化膜層などの絶
縁層が、ポリシリコン層の一部131の上に形成され、キ
ャパシタ絶縁層が画定される。この絶縁層の厚さは、Ｏ
ＮＯ構造のように、約50〜120 Åの範囲（好ましくは約
75Å）である。もちろん、この絶縁層の厚さは、特定の
アプリケーションに依存する。
縁層が、ポリシリコン層の一部131の上に形成され、キ
ャパシタ絶縁層が画定される。この絶縁層の厚さは、Ｏ
ＮＯ構造のように、約50〜120 Åの範囲（好ましくは約
75Å）である。もちろん、この絶縁層の厚さは、特定の
アプリケーションに依存する。
【００４８】完成したキャパシタ構造は、この絶縁層の
上に重ねて形成されたもう一つのポリシリコン層を有す
る。このポリシリコン層は、典型的には、約5E15〜2E16
アトム/cm2の範囲（好ましくは、約8E15アトム/cm2）の
濃度のＮ＋タイプの不純物をドーピングされる。ポリシ
リコン層は、続いて、マスク処理およびエッチング処理
によって画定され、例えば、上部キャパシタ電極を形成
する。もちろん、完成したデバイスは、さらに、少なく
とも絶縁層、相互接続用の金属配線、および表面パシベ
ーション層を有する。
上に重ねて形成されたもう一つのポリシリコン層を有す
る。このポリシリコン層は、典型的には、約5E15〜2E16
アトム/cm2の範囲（好ましくは、約8E15アトム/cm2）の
濃度のＮ＋タイプの不純物をドーピングされる。ポリシ
リコン層は、続いて、マスク処理およびエッチング処理
によって画定され、例えば、上部キャパシタ電極を形成
する。もちろん、完成したデバイスは、さらに、少なく
とも絶縁層、相互接続用の金属配線、および表面パシベ
ーション層を有する。
【００４９】特定の実施例について説明してきたが、さ
まざまな変更、選択構造および等価なものの使用を行う
ことができる。例えば、上記説明は、ＤＲＡＭ集積回路
構造に関するものであるが、ＳＲＡＭなどにも本発明を
適用することもできる。したがって、上記説明および図
面は、特許請求の範囲によって画定される本発明の範囲
を制限するものと解するべきではない。
まざまな変更、選択構造および等価なものの使用を行う
ことができる。例えば、上記説明は、ＤＲＡＭ集積回路
構造に関するものであるが、ＳＲＡＭなどにも本発明を
適用することもできる。したがって、上記説明および図
面は、特許請求の範囲によって画定される本発明の範囲
を制限するものと解するべきではない。
【図１】典型的な従来技術のデバイスの断面図である。
【図２】図１のデバイスのキャパシタ領域の平面図であ
る。
る。
【図３】本発明による集積回路デバイスの断面図であ
る。
る。
【図４】図３のデバイスのキャパシタ領域の平面図であ
る。
る。
【図５】本発明の集積回路デバイスの一実施例の製造方
法を示している。
法を示している。
【図６】本発明の集積回路デバイスの一実施例の製造方
法を示している。
法を示している。
【図７】本発明の集積回路デバイスの一実施例の製造方
法を示している。
法を示している。
【図８】本発明の集積回路デバイスの一実施例の製造方
法を示している。
法を示している。
【図９】本発明の集積回路デバイスの一実施例の製造方
法を示している。
法を示している。
【図１０】本発明の集積回路デバイスの一実施例の製造
方法を示している。
方法を示している。
【図１１】本発明の集積回路デバイスの一実施例の製造
方法を示している。
方法を示している。
50 ＤＲＡＭ集積回路
49、100 Ｐ型半導体基板
51 コア・メモリ領域
52 記憶セル・キャパシタ
53 周辺領域
57 ＤＲＡＭセル
58 Ｎ型ソース／ドレイン領域
59 ＤＲＡＭ・ＦＥＴ
61 絶縁酸化膜領域
62 キャップ酸化膜層
63 ゲート絶縁層領域
64 ゲート・ポリシリコン層
65 ゲート側壁領域
67 下部キャパシタ電極
69 キャパシタ絶縁体
70 Ｎ＋タイプ・ソース／ドレイン領域
71 上部キャパシタ電極
73 ソース／ドレイン領域
101 Ｎ型ウェル領域
102 フィールド酸化膜領域
103 Ｐ型ウェル領域
104 ゲート酸化膜層
106 ポリシリコン層
108 酸化膜層
110 ポリシリコン・ゲート層
112 キャップ酸化膜層
114 Ｎ−タイプＬＤＤ領域
116 Ｐ−タイプＬＤＤ領域
118 側壁スペーサ
121 ポリシリコン層
123 酸化薄膜層
124 Ｎ＋タイプのソース／ドレイン領域
125 フォトレジスト・マスク
126 Ｐ＋タイプのソース／ドレイン領域
127 窒化シリコン層
131 ポリシリコン層の一部
132 窒化シリコン層の露出部
133 二酸化シリコン
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−85857（ＪＰ，Ａ)
特開 平３−19268（ＪＰ，Ａ)
特開 昭55−102240（ＪＰ，Ａ)
特開 昭55−91130（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (2)
- 【請求項１】 周辺領域およびコア・メモリ領域を有す
る半導体基板を設け、前記周辺領域および前記コア・メモリ領域上に第１の酸
化物層を形成し、 前記第１の酸化物層上に第１のポリシリコン層を形成
し、 前記第１のポリシリコン層の上に重なる第２の酸化物層
を形成し、第１のマスクとエッチングとにより複数のポリシリコン
・ゲート領域を画定し、 第２のマスクによりＮ-LDD領域を画定して 注入を行い、第３のマスクによりＰ-LDD領域を画定して注入を行い、 前記ポリシリコン・ゲート領域を含む半導体基板上に第
３酸化物層を形成し、形成した第３酸化物層に対して異
方性エッチングにより側壁スペーサを形成し、 前記ポリシリコン・ゲート領域及び前記側壁スペーサを
含む半導体基板 上に第２のポリシリコン層を自己位置合
わせにより形成し、前 記第２のポリシリコン層の上に重なる第４酸化物層を
形成し、第４のマスクによりＰ＋領域を画定してマスク、露出及
び注入により前記第２のポリシリコン層に第１の露出領
域を画定し、 第５のマスクによりＮ＋領域を画定してマスク、露出及
び注入により前記第２のポリシリコン層に第２の露出領
域を画定し、 アニーリングして、前記第２のポリシリコン層における
前記第１の露出領域および前記第２の露出領域から、前
記半導体基板の ソース／ドレイン領域にそれぞれのドー
パントを打ち込み、 前 記第２のポリシリコン層の一部の上に、前記第４酸化
物層を介在させて窒化物層を形成し、第６のマスクにより前記窒化物層を画定して前記第４酸
化物層においてエッチングを停止するように前記窒化物
層をエッチングし、 前記第２のポリシリコン層の露出部分を酸化し、 前記窒化物層を除去する、 ステップを備えることを特徴とする半導体デバイスを形
成する方法。 - 【請求項２】 前記第４酸化物層は薄い酸化物層であ
る、請求項１に記載の半導体デバイスを形成する方法。
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