JPH0463474A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、絶縁ゲート型半導体装置に係り、特にゲート
電極面積の大きい大電流スイッチ用の絶縁ゲート型半導
体装置に関する。

（従来の技術） 絶縁ゲートによりターンオンする半導体素子には、絶縁
ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁
ゲート型バイポーラトランジスタ（ＩＧＢＴ）、絶縁ゲ
ート型サイリスタなどがある。これらの各種絶縁ゲート
型半導体素子において、ゲート電極には多くの場合多結
晶シリコン膜が用いられる。通常この多結晶シリコンゲ
ートには不純物を高濃度にドープして、低抵抗化したも
のが用いられるが、それでもシート抵抗は３０〜４０Ω
／口と高い。このため、大容量の電力用素子におけるよ
うにゲート電極が素子上に長く配設される場合、ゲート
信号のゲート電極内での遅延が問題になる。すなわちゲ
ート電極の抵抗Ｒとゲート容量Ｃは連続的に分布するか
ら、ゲート電極のポンディングパッドに近い箇所ではゲ
ート電圧の立上がりが速く、ポンディングパッドから離
れた箇所では立上がりが遅れる。これにより、半導体素
子はゲート電圧印加に対して瞬時に立ち上がることがで
きず、高速駆動ができない。

（発明が解決しようとする課題） 以上のように従来の絶縁ゲート型半導体素子に於いては
、大容量化した場合、ゲート電極での遅延が無視できな
くなり、高速駆動ができなくなるという問題があった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、高速駆動を可能とした絶縁ゲート型半
導体装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明にかかる絶縁ゲート型半導体装置は、素子本体に
一体にゲート電極駆動用の電圧を予備充電するキャパシ
タと、このキャパシタとゲート電極の間にキャパシタに
蓄積されている電荷をゲト電極に移送する光トリガスイ
ッチ素子とを設けたことを特徴とする。

（作　用） 本発明によれば、素子のゲート電極の容量を充電するの
に必要な大量の電荷を予めキャパシタに蓄積しておき、
スイッチ素子によりこの電荷を移送してゲート電極を高
速充電することで、半導体素子全面を同時に高速駆動す
ることができる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図（ａ）　（ｂ）は第１の実施例の絶縁ゲート型縦
型ＭＯ５ＦＥＴである。（ａ）は要部の断面を示し、（
ｂ）はそのＭＯＳＦＥＴのゲート電極部およびこのケー
ト電極とキャパシタを接続するスイッチ素子としての補
助ＭＯＳＦＥＴ部の関係を示すレイアウトである。

ＭＯ５ＦＥＴ本体は、高抵抗ｎ型ベース層１、その一方
の面に形成された高濃度ｎ型ドレイン層２、他方の而に
選択的に形成されたｐ型ベース層３、このｐ型ベース層
３内に形成されたｎ型ソース層４、ｎ型ソース層４とｎ
型ベース層１間のチャネル領域上にゲート絶縁膜７を介
して形成されたゲート電極８を有する。ｎ型ドレイン層
２にはドレイン電極５が形成され、ｎ型ソース層４には
一部ｐ型ベース層３にもコンタクトするソース電極６が
形成されている。

この様なＭＯ３ＦＥＴ本体のｐ型ベース層３に隣接して
ｐ型層９が設けられ、このｐ型層９にスイッチ素子とし
ての補助ＭＯ３ＦＥＴとキャパシタが積層形成されてい
る。なおｐ型層９は、ｐ型ベース層３と同時に形成して
もよいが、好ましくは寄生トランジスタ効果を防止する
ため、高濃度ｐ型層を埋め込む等の手段を講じる。補助
ＭＯ８ＦＥＴは、ｐ型層９内にｎ型ソース層１０および
ｎ型１１４２層１１が形成され、これらの間にゲート絶
縁膜１２を介してゲート電極１３が形成されて構成され
ている。ソース層１０にコンタクトするソース電極部５
４は、ＭＯ５ＦＥＴ本体のゲート電極８上に引き出され
てこれに接続されている。この様にＭＯ３ＦＥＴ本体お
よび補助ＭＯ８ＦＥＴが形成された基板上に絶縁膜を介
して第１のキャパシタ電極１５が形成されている。

第１のキャパシタ電極１５は、補助ＭＯ８ＦＥＴのドレ
イン層１１にコンタクトさせている。この第１のキャパ
シタ電極１５上にキャパシタ絶縁膜１６を介して第２の
キャパシタ電極が積層形成されている。ＭＯ３ＦＥＴ本
体のソース電極６は、このように形成されたキャパシタ
の第２の電極１７にコンタクトしてこの上に配設されて
いる。

なおこの実施例においては、ゲート電極８゜１３、ソー
ス電極１４．キャパシタ電極１５および１７はいずれも
、高濃度ｎ型多結晶シリコン膜を用いて構成している。

第１４図はこの実施例のＭＯＳＦＥＴの等価回路である
。ＱがＭＯ３ＦＥＴ本体であり、そのゲート電極とソー
ス電極の間にスイッチ素子ＳＷを介してキャパシタＣが
接続された構成を有する。スイッチ素子ＳＷはこの実施
例の場合上述のようにＭＯＳＦＥＴにより構成されてい
る。

ＭＯ３ＦＥＴＯ３ＦＥＴ本体色ソースの間には、第１図
では示していないか、キャパシタＣの電荷を放出させる
抵抗Ｒが接続されている。キャパシタＣには図示のよう
に直流電源が接続されて、予備充電されるようになって
いる。

このような構成で、ＭＯ３ＦＥＴＯ３ＦＥＴ本体色に先
立って、キャパシタＣに予備充電しておき、スイッチ素
子ＳＷをターンオンすることによりこの電荷をＭＯ３Ｆ
ＥＴＯ３ＦＥＴ本体色極に移送すれば、ゲート電圧を急
速に立ち上げることができる。縦型ＭＯ３ＦＥＴのゲー
ト電極８の幅はｐ型ベース層３とｐ型層９とに挟まれた
部分でのいわゆるＪＦＥＴ抵抗を低減するために１０μ
ｍ以上の幅を必要とする。このため、素子全面に形成さ
れるゲート絶縁膜７の面積は非常に大きく、したがって
ゲート電極８の容量は相当大きいものとなる。一方、ス
イッチ素子の両端にはせいぜい数十Ｖの電圧しかかから
ないので、そのゲト電極１３の幅は小さくてよい。すな
わちゲート絶縁膜１２の面積は小さくその容量はさほど
大きいものとはならない。従って、スイッチ素子である
補助ＭＯ３ＦＥＴのゲート電極１２を充電するには、Ｍ
Ｏ３ＦＥＴ本体のゲート電極８を充電するより小さい電
荷で十分である。具体的に第１図では示していないが、
補助ＭＯ５ＦＥＴをターンオンさせるために光トリガ手
段を設けることにより、ＭＯ３ＦＥＴ本体の全面を高速
に駆動することが可能となる。また、積層型キャパシタ
は、スイッチ素子およびゲート電極８の上方全体に亙っ
て形成されるために、絶縁ゲート容量の充電に必要な電
荷より大きい電荷を蓄積することが可能である。

第２図は第２の実施例の縦型ＭＯ３ＦＥＴを示す断面図
である。この実施例では、キャパシタ部分の構造が先の
実施例と異なる。すなわちこの実施例では、ｐ型層９に
トレンチ２１を形成し、この部分に形成したｎ型ドレイ
ン層１１をそのまま第１のキャパシタ電極として用い、
その表面にキャパシタ絶縁膜１６を介して第２のキャパ
シタ電極１７を積層形成している。この点を除き先の実
施例と同様である。

この実施例によっても、スイッチ素子である補助ＭＯＳ
ＦＥＴを光トリガによりターンオンすることにより、キ
ャパシタに予備充電した電荷をゲト電極８に移送して、
ゲート電極全面の高速駆動を行うことができる。この実
施例ではトレンチ型キャパシタを用いているため、大き
なキャパシタ容量と平坦な多層配線構造を実現すること
ができる。

第３図は第３の実施例の縦型ＭＯ８ＦＥＴである。この
実施例では、第２図の構造を変形して、ＭＯ３ＦＥＴ本
体のゲート部分にトレンチ２２を形成している。すなわ
ちＭＯ８ＦＥＴ本体のチャネル領域はこのトレンチ２２
の側面を利用している。

この実施例の場合は、トレンチ２２の側壁にＭＯ３ＦＥ
Ｔ本体のチャネルか形成されるから、前述したＪＦＥＴ
抵抗を考慮する必要が無く、したがってｎ型ベース層１
内に電子を高速注入することができる。これにより、Ｍ
Ｏ３ＦＥＴ本体を高速ターンオンさせることができる。

また、ゲート電極８の幅を小さくすることができるので
素子寸法の縮小が可能となるとともに、ゲート入力容量
が減り必要な電荷量が少なくてすむので更に高速充電が
可能となる。

第４図は第４の実施例のＭＯ８ＦＥＴ構造を示す断面図
である。この実施例では、第３の実施例の素子構造を基
本として、これにスイッチ素子を光トリガする構造が明
示されている。ｎ型子結晶シリコン層２３とｐ型多結晶
シリコン層２４とからフォトダイオニドが構成されてい
る。このフォトダイオード部分は受光部保護膜２６で覆
われている。ｐ型多結晶シリコン層２４はスイッチ素子
である補助ＭＯ８ＦＥＴのゲート電極１３と接続され、
ｎ型多結晶２９３２層２３はソース電極６と接続されて
いる。また、絶縁ゲート容量に蓄積された電荷を放出す
るための抵抗としての１型子結晶シリコン層２５かｎ型
多結晶２９３２層２４とトレンチキャパシタのキャパシ
タ電極１７との間に形成されている。

このような構成であれば、受光部保護膜２６を通してト
リガ信号光をフォトダイオードに照射することにより、
ｎ型多結晶２９３２層２４に正電圧が発生し、スイッチ
素子のゲート電極１３が駆動されることになる。従って
、トレンチキャパシタに蓄積された電荷が即座にゲート
電極８の容量に移送される。これにより素子全面のゲー
トが同時に駆動されて高い電流立ち上がりを実現するこ
とができる。

第５図は第５の実施例のＭＯＳＦＥＴ構造を示す断面図
である。この実施例では、スイッチ素子としての補助Ｍ
Ｏ５ＦＥＴを基板領域を用いず、絶縁膜上に形成し、さ
らにその上に二層構造のキャパシタを構成している。す
なわち補助ＭＯ３ＦＥＴは、ｎ型子結晶ンリコン層から
なるゲート電極８をソース層、ｉ型多結晶シリコン層３
０をチャネル層、これに接するｎ型多結晶９９３２層３
１をドレイン層として、ｌ型子結晶シリコン層３０上に
ゲート絶縁膜１２を介してゲート電極１Ｂを形成して構
成されている。二層の積層型キャパシタは、補助ｋｉ　
ＯＳ　Ｆ　Ｅ　Ｔのトレイン層であるｎ型多結晶９９３
２層３１を一つの電極とし、その上下にキャパシタ絶縁
膜１６１，１６２が形成され、基板側のｐ型層内にｎ型
拡散層３２による対向電極と、上部に形成されたｎ型多
結晶シリコン層３３による対向電極を有する。

このような構成で、まずＭＯ５ＦＥＴ本体のターンオン
に先立ってスイッチ素子のｎ型多結晶９９３２層３１に
キャパシタ充電用電源を繋いで積層型キャパシタを充電
しておき、スイッチ素子である補助ＭＯ８ＦＥＴを光ト
リガターンオンすることにより積層型キャパシタに蓄積
されていた電荷をＭＯ８ＦＥＴ本体のゲート電極容量に
移送すれば、ゲート電圧の急速な立ち上げを実現するこ
とかてきる。この実施例では、２層の積層型キャパシタ
を用いることにより蓄積電荷量を大きくしている。

第６図は第６の実施例のＭＯＳＦＥＴ構造を示す断面図
である。この実施例では、第５図の実施例を基本として
、キャパシタの下部にトレンチ構造を導入している。し
たがってこの実施例によっても第５図の実施例と同様の
効果が得られる。この実施例では、積層型キャパシタと
トレンチ型キャパシタの組み合わせにより、更に大きな
蓄積電荷量を達成している。

第７図は第７の実施例のＭＯＳＦＥＴ構造を示す断面図
である。この実施例では、第６図の実施例の構造に於い
て、ＭＯ５ＦＥＴ本体のゲート部に第４図と同様のトレ
ンチ構造を導入している。

この実施例によっても同様の効果が得られる。

また、ゲート電極８の幅を小さくすることができるので
素子寸法の縮小か可能となるとともに、ゲト入力容量が
減り必要な電荷量が少なくてすむので更に高速充電が可
能となる。

第８図は第８の実施例のＭＯＳＦＥＴ構造を示す断面図
である。この実施例では、第７の実施例の素子構造に加
えて、第４図の実施例と同様のスイッチ素子を光トリガ
する構造が明示されている。

すなわちｎ型多結晶２９３２層２４とｎ型多結晶２９３
２層２３とからフォトダイオードが構成されている。ｎ
型多結晶２９３２層２３はソース電極６と接続されてお
り、ｎ型多結晶２９３２層２４はスイッチ素子の補助Ｍ
Ｏ５ＦＥＴのゲート電極を兼用している。また、このゲ
ート電極２４に蓄積された電荷を放出するためのｌ型多
結晶シリコン層２５がｎ型多結晶２９３２層２４とトレ
ンチキャパシタの上にある多結晶シリコン層３３との間
に形成されている。

このような構成であれば、受光部保護膜２６を通してト
リガ信号光をフォトダイオードに照射することにより、
ｎ型多結晶２９３２層２４に正電圧が発生し、スイッチ
素子のゲートが駆動されることになる。従って、キャパ
シタに蓄積された電荷が即座に絶縁ゲート容量に移送さ
れ、素子全面のゲートが同時に駆動されて高い電流立上
がりを実現することができる。

第９図は第９の実施例の半導体素子の素子構造を示す断
面図である。この実施例は、第８の実施例のキャパシタ
の基板内電極であるｎ型層３２をソース電位に設定する
ための構造を示したものである。このような構造を第８
の実施例断面図の紙面垂直方向の別な断面に形成するこ
とにより、特別な電極パッドを設けることなくｎ型層３
２をソス電位にすることができる。

第１０図は第１０の実施例のＭＯＳＦＥＴ構造を示す断
面図である。この実施例は、第２の実施例の構造をＳＧ
Ｔ構造キャパシタセル（Ｋ、５ｕｎｏｕｅｈｉら、ＩＥ
ＥＥ　ＩＥＤＭ　　１９８９．　　ｐ　ｐ。

３〜２６）を用いて微細化したものである。

この場合は、ｐ型層９中にｎ型ソース、ドレイン層１０
，１１、ゲート電極１３からなる補助ＭＯＳＦＥＴがス
イッチ素子として形成されている。この補助ＭＯ３ＦＥ
Ｔのソース電極１４はゲート電極８と接続されている。

またｐ型層９内のｎ型層１１、その側壁に形成されたキ
ャパシタ絶縁膜１６、多結晶シリコン電極１７によって
トレンチ型キャパシタか形成されている。多結晶シリコ
ン電極１７はソース電極６に接続される。ｎ型ドレイン
層１１がキャパシタ充電用電源に接続される。

この構造では、トレンチ側壁にスイッチ素子が形成され
るため第２の実施例に比べて素子寸法の縮小が可能とな
る。

第１１図は、同様のＳＧＴ構造キャパシタセルを第３の
実施例に適用した第１１の実施例を示している。これに
よっても同様の効果が得られる。

第１２図は第１２の実施例のＭＯＳＦＥＴの素子構造を
示す断面図である。この実施例は、第８の実施例のスイ
ッチ素子とトレンチキャパシタをトレンチ型絶縁ゲート
の中に埋め込んだ構造である。この構造によれば、先の
各実施例に示したｐ型層９を設ける必要がなくなり、さ
らに素子寸法の微細化を図ることができる。

第１３図は本発明の第８の実施例の平面パターンの一例
を示したものである。素子は複数のセル領域に分割され
ている。すなわち絶縁ゲートセル３５とキャパシタセル
３６が一列おきに形成され、スイッチ素子の多結晶シリ
コン層３８が絶縁ゲトセル３５とキャパシタセル３６を
結ぶように形成されている。フォトダイオードを構成す
る多結晶シリコン層３９はスイッチ素子のチャネル部分
を覆うように形成されている。ソース電極６はメッシニ
状にこれらのセルに跨って形成され、スイッチ素子を駆
動するための受光部３７がメツシュ状ソース電極の開口
部に形成されている。

このような構成であれば、例えば絶縁ゲートセル３５２
に着目すると、これに対してキャパシタセル３６１，３
６３，３６４，３６８に蓄積されている電荷が光トリガ
されたスイッチ素子を通して移送され、絶縁ゲート容量
が高速充電されてこの半導体素子がターンオンする。こ
のような平面パターンを用いることにより多層配線の段
差を軽減し配線のコンタクトを容易にすることができる
。

類似の平面パターンは他の実施例の構造においても実現
することか可能である。

以上の実施例ではキャパシタの放電のために第１４図に
示すように抵抗Ｒを用いた。これに対して、第１５図に
示すように、蓄積電荷の移送のためのスイッチＳＷＩと
同様にゲート放電用のスイッチＳＷ２を抵抗に代えて設
けてもよい。通常、ゲート容量の電荷放出用の抵抗Ｒに
は高い抵抗を必要とするため、ターンオフの際のゲート
容量放電にはかなり長い時間を要する。それに対し、第
１５図のように放電用にもスイッチ素子を用いれば、十
分に低い抵抗でゲート容量に充電された電荷を放出する
ことができるため、短時間でターンオフ動作に入ること
が可能となる。また、電荷移送用スイッチＳＷＩとゲー
ト容量放電用スイッチＳＷ２を反対導電型の絶縁ゲート
トランジスタで形成すれば、ゲート電極を一体化してゲ
ート電圧を正にするか負にするかでターンオンとターン
オフを制御することが可能となる。

本発明は上述した実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。例えば、第１の実施例においてｐ型層９内に
ｎ型層を形成し、その中にｐチャネルＭＯＳＦＥＴをス
イッチ素子として形成することもできる。他の実施例に
おいても同様にしてスイッチ素子のチャネル型を置換す
ることか可能である。また実施例では専らＭＯＳＦＥＴ
を説明したか、本発明は大面積のケート電極を持つ他の
絶縁ゲート型半導体装置のすべてに適用することかでき
る。

〔発明の効果］ 以上詳述したように本発明によれば、絶縁ゲト電極に隣
接して形成したキャパシタを予め充電しておき、光トリ
ガにより導通状態となるスイッチ素子を介して電荷を絶
縁ゲート電極に高速移送することにより、素子全面を高
速で同時駆動する能力を持つ半導体素子を実現すること
ができる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）は本発明の第１の実施例の素子構
造を示す断面図と要部平面図、 第２図は第２の実施例の素子構造を示す断面図、第３図
は第３の実施例の素子構造を示す断面図、第４図は第４
の実施例の素子構造を示す断面図、第５図は第５の実施
例の素子構造を示す断面図、第６図は第６の実施例の素
子構造を示す断面図、第７図は第７の実施例の素子構造
を示す断面図、第８図は第８の実施例の素子構造を示す
断面図、第９図は第９の実施例の素子構造を示す断面図
、第１０図は第１０の実施例の素子構造を示す断面図、 第１１図は第１１の実施例の素子構造を示す断面図、 第１２図は第１２の実施例の素子構造を示す断面図、 第１３図は第８図の素子構造を示す平面図、第１４図は
上記各実施例の素子構造を示す等価回路図、 第１５図は他の実施例の等価回路図である。 １・・・ｎ型ベース層、２・・・ｎ型ドレイン層、３・
・・ｐ型ベース層、４・・・ｎ型ソース層、５・・・ド
レイン電極、６・・・ソース電極、７・・・ゲート絶縁
膜、８・・・ゲート電極、９・・・ｐ型層、１０・・・
ｎ型ソース層、１１・・・ｎ型ドレイン層、１２・・・
ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソー
ス電極、１５・・・第１のキャパシタ電極、１６・・・
キャパシタ絶縁膜、１７・・・第２のキャパシタ電極、
２１．２２・・・トレンチ、２３・・・ｎ型多結晶シリ
コン層・、２４・・・ｐ型多結晶シリコン層、２５・・
・ｉ型多結晶シリコン層、２６・・・受光部保護膜、３
０・・・ｉ型多結晶シリコン層、３１・・・ｎ型多結晶
シリコン（キャパシタ電極）、３２・・・ｎ型層（キャ
パシタ電極）、３３・・・ｎ型多結晶シリコン層（キャ
パシタ電極）、３５・・・絶縁ゲートセル、３６・・・
キャパシタセル、３７・・・受光部、３８・・・スイッ
チ素子の多結晶シリコン層、３９・・・ダイオードの多
結晶シリコン層。 出願人代理人　弁理士　鈴江武彦 第１図 第 図 第 図 す 第 図 第 図 第 図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）第１および第２の主電極、およびこれら主電極間
   の電流を制御する絶縁ゲート構造のゲート電極を有する
   半導体素子と、 この半導体素子と一体形成され、ゲート電圧の基準電位
   を決める前記第１、第２の主電極のいずれか一方に一端
   が接続された、予備充電手段を備えたキャパシタと、 前記半導体素子と一体形成されて、前記キャパシタの他
   端と前記ゲート電極との間に介在してキャパシタに予備
   充電されたゲート電圧を選択的にゲート電極に与える光
   トリガスイッチ素子と、を備えたことを特徴とする絶縁
   ゲート型半導体装置。
2. （２）前記半導体素子は複数のセル領域に分割されて、
   これらセル領域を共通に接続する第１または第２の主電
   極がメッシュ電極として配設され、前記光トリガスイッ
   チ素子は絶縁ゲート型トランジスタであり、かつ 前記スイッチ素子を駆動するための受光部が前記メッシ
   ュ電極の開口部に形成されている、ことを特徴とする請
   求項１記載の絶縁ゲート型半導体装置。