JP3462744B2 - 液晶表示制御装置、それを用いた液晶表示装置および情報処理装置 - Google Patents
液晶表示制御装置、それを用いた液晶表示装置および情報処理装置Info
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- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号および同
期信号を入力され、液晶パネルに表示を行わせるための
液晶表示制御装置に係り、特に、液晶パネルの駆動系回
路に対応していない映像信号の表示を行わせる液晶表示
制御装置に関する。
期信号を入力され、液晶パネルに表示を行わせるための
液晶表示制御装置に係り、特に、液晶パネルの駆動系回
路に対応していない映像信号の表示を行わせる液晶表示
制御装置に関する。
【０００２】
【従来の技術】一般のコンピュータは、図２８に示すよ
うに、ＣＲＴ(Cathode Ray Tube)表示装置を対象に、水
平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮ
Ｃ）、および、映像信号（Ｒ，Ｇ，Ｂ）を出力する。Ｃ
ＲＴ表示装置では、入力された水平同期信号および垂直
同期信号を基にＣＲＴ上で走査を行い、映像信号を表示
する。
うに、ＣＲＴ(Cathode Ray Tube)表示装置を対象に、水
平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮ
Ｃ）、および、映像信号（Ｒ，Ｇ，Ｂ）を出力する。Ｃ
ＲＴ表示装置では、入力された水平同期信号および垂直
同期信号を基にＣＲＴ上で走査を行い、映像信号を表示
する。
【０００３】このようなＣＲＴ用の同期信号および映像
信号を入力され、映像信号の表示を行う液晶表示装置も
ある。図２９に示すように、この液晶表示装置２２は、
コントローラ２２−ａと、ＬＣＤ表示ユニット２２−ｂ
とからなる。コントローラ２２−ａは、図３０に示すよ
うに、Ａ／Ｄ変換器２３、データ処理回路２４、ＰＬＬ
（Phase Locked Loop：位相同期ループ）回路２５、Ｌ
ＣＤ表示ユニット２６、および、バッファ２７により構
成されている。
信号を入力され、映像信号の表示を行う液晶表示装置も
ある。図２９に示すように、この液晶表示装置２２は、
コントローラ２２−ａと、ＬＣＤ表示ユニット２２−ｂ
とからなる。コントローラ２２−ａは、図３０に示すよ
うに、Ａ／Ｄ変換器２３、データ処理回路２４、ＰＬＬ
（Phase Locked Loop：位相同期ループ）回路２５、Ｌ
ＣＤ表示ユニット２６、および、バッファ２７により構
成されている。
【０００４】ＰＬＬ回路２５は、入力された水平同期信
号を基に、映像信号の１ドット周期に一致する周期のド
ットクロックを生成する。このドットクロックに従い、
Ａ／Ｄ変換回路２３は、映像信号を各ドット毎に映像デ
ータに変換する。データ処理回路２４およびＬＣＤ表示
ユニット２６も、ドットクロックを基準動作クロックと
して動作を行う。
号を基に、映像信号の１ドット周期に一致する周期のド
ットクロックを生成する。このドットクロックに従い、
Ａ／Ｄ変換回路２３は、映像信号を各ドット毎に映像デ
ータに変換する。データ処理回路２４およびＬＣＤ表示
ユニット２６も、ドットクロックを基準動作クロックと
して動作を行う。
【０００５】入力される映像信号のドット周期の変化に
対応できるようにしたものとして、例えば、特開平７−
１６０２２２号公報記載の液晶表示装置がある。この液
晶表示装置では、ドットクロックに従って取り込んだ映
像データの値を基にＰＬＬ回路を制御して、映像信号の
ドット周期に一致する周期のドットクロックを生成する
ようにしている。
対応できるようにしたものとして、例えば、特開平７−
１６０２２２号公報記載の液晶表示装置がある。この液
晶表示装置では、ドットクロックに従って取り込んだ映
像データの値を基にＰＬＬ回路を制御して、映像信号の
ドット周期に一致する周期のドットクロックを生成する
ようにしている。
【０００６】
【発明が解決しようとする課題】表示画像の高解像度化
や、ＣＲＴ表示装置の表示のちらつき（フリッカ）低減
のため、コンピュータより出力される映像信号および同
期信号は高速なものとなっている。これらの信号の速度
は、今後、さらに上昇するものと予想される。
や、ＣＲＴ表示装置の表示のちらつき（フリッカ）低減
のため、コンピュータより出力される映像信号および同
期信号は高速なものとなっている。これらの信号の速度
は、今後、さらに上昇するものと予想される。
【０００７】しかし、上記従来の液晶表示装置では、入
力される映像信号のドット周期に一致する周期のドット
クロックを基準クロックとして用い、映像信号のＡ／Ｄ
変換やデータ処理を行う。高速な映像信号の入力を可能
とするためには、高速に動作可能な高価なＡ／Ｄ変換器
やＰＬＬ回路が必要となる。さらに、内部回路の高速動
作により、高周波電磁波の浮揚輻射や消費電力が増加す
るという問題も起る。
力される映像信号のドット周期に一致する周期のドット
クロックを基準クロックとして用い、映像信号のＡ／Ｄ
変換やデータ処理を行う。高速な映像信号の入力を可能
とするためには、高速に動作可能な高価なＡ／Ｄ変換器
やＰＬＬ回路が必要となる。さらに、内部回路の高速動
作により、高周波電磁波の浮揚輻射や消費電力が増加す
るという問題も起る。
【０００８】そこで、本発明は、表示画像の品質劣化を
抑えつつ、映像信号の取り込みから液晶パネルの表示駆
動に至る動作をより低い速度で行うことを可能にする液
晶表示制御装置を提供することを目的とする。
抑えつつ、映像信号の取り込みから液晶パネルの表示駆
動に至る動作をより低い速度で行うことを可能にする液
晶表示制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の映像信号および同期信号を取り込
み、ドットマトリクス型の液晶パネルに表示を行わせる
ための第２の映像信号および同期信号を生成する液晶表
示制御装置において、第１の同期信号を基に、周期が第
１の映像信号のドット周期のｎ倍（ｎは２以上の整数）
となり、かつ、位相が第１の映像信号のフレーム周期毎
に前記ドット周期の単位で変化するｎ分周ドットクロッ
クを生成するクロック生成回路と、ｎ分周ドットクロッ
クに従い、第１の映像信号を取り込み、デジタルデータ
である表示データを出力するデータ入力回路と、出力さ
れる表示データが格納されるフレームメモリと、予め定
めたタイミングで第２の同期信号を生成すると共に、該
同期信号に同期して、フレームメモリに格納されている
１フレーム分の表示データを読み出して、第２の映像信
号を生成する制御回路とを備えることを特徴とする液晶
表示制御装置を提供する。
め、本発明は、第１の映像信号および同期信号を取り込
み、ドットマトリクス型の液晶パネルに表示を行わせる
ための第２の映像信号および同期信号を生成する液晶表
示制御装置において、第１の同期信号を基に、周期が第
１の映像信号のドット周期のｎ倍（ｎは２以上の整数）
となり、かつ、位相が第１の映像信号のフレーム周期毎
に前記ドット周期の単位で変化するｎ分周ドットクロッ
クを生成するクロック生成回路と、ｎ分周ドットクロッ
クに従い、第１の映像信号を取り込み、デジタルデータ
である表示データを出力するデータ入力回路と、出力さ
れる表示データが格納されるフレームメモリと、予め定
めたタイミングで第２の同期信号を生成すると共に、該
同期信号に同期して、フレームメモリに格納されている
１フレーム分の表示データを読み出して、第２の映像信
号を生成する制御回路とを備えることを特徴とする液晶
表示制御装置を提供する。
【００１０】
【発明の実施の形態】まず、本発明の第１の実施形態に
係る液晶表示制御装置について、図１〜図９を用いて説
明する。
係る液晶表示制御装置について、図１〜図９を用いて説
明する。
【００１１】図１は、本実施形態の液晶表示制御装置の
構成を示すブロック図である。図中、液晶表示制御装置
は、ＰＬＬ回路１、同期信号生成回路２、Ａ／Ｄ変換回
路３、液晶表示コントローラ４、および、フレームメモ
リ５により構成される。
構成を示すブロック図である。図中、液晶表示制御装置
は、ＰＬＬ回路１、同期信号生成回路２、Ａ／Ｄ変換回
路３、液晶表示コントローラ４、および、フレームメモ
リ５により構成される。
【００１２】この液晶表示制御装置は、パーソナルコン
ピュータまたはワークステーションであるコンピュータ
より、ＣＲＴ表示装置用のノンインタレースの同期信号
（以下、入力同期信号）および映像信号（以下、入力映
像信号）を入力され、液晶表示部６用の同期信号（以
下、出力同期信号）および映像信号（以下、出力映像信
号）を出力する。
ピュータまたはワークステーションであるコンピュータ
より、ＣＲＴ表示装置用のノンインタレースの同期信号
（以下、入力同期信号）および映像信号（以下、入力映
像信号）を入力され、液晶表示部６用の同期信号（以
下、出力同期信号）および映像信号（以下、出力映像信
号）を出力する。
【００１３】入力同期信号は、垂直同期信号および水平
同期信号からなり、入力映像信号は、Ｒ（赤），Ｇ
（緑），Ｂ（青）の３つのアナログデータ信号からな
る。
同期信号からなり、入力映像信号は、Ｒ（赤），Ｇ
（緑），Ｂ（青）の３つのアナログデータ信号からな
る。
【００１４】出力同期信号は、垂直同期信号、水平同期
信号、および、ドットクロックからなる。出力映像信号
は、デジタルデータ（表示データ）信号であり、Ｒ，
Ｇ，Ｂのそれぞれについて複数ビットの信号からなる。
例えば、８色表示であればＲ、Ｇ、Ｂが各１ビット、６
４色表示であればＲ、Ｇ、Ｂが各２ビットとなる。
信号、および、ドットクロックからなる。出力映像信号
は、デジタルデータ（表示データ）信号であり、Ｒ，
Ｇ，Ｂのそれぞれについて複数ビットの信号からなる。
例えば、８色表示であればＲ、Ｇ、Ｂが各１ビット、６
４色表示であればＲ、Ｇ、Ｂが各２ビットとなる。
【００１５】入力映像信号および出力映像信号は、同じ
解像度（ドット配置）の画像を表す。また、出力同期信
号は、入力同期信号に対し非同期でかつ低速であり、液
晶表示部６の駆動のための予め定めたタイミングで変化
する。
解像度（ドット配置）の画像を表す。また、出力同期信
号は、入力同期信号に対し非同期でかつ低速であり、液
晶表示部６の駆動のための予め定めたタイミングで変化
する。
【００１６】本実施形態では、液晶表示制御装置および
液晶表示部６の基準動作クロックとなる２分周ドットク
ロックの周期が、入力映像信号のドット周期の２倍とな
る。ここで、ドット周期とは、入力映像信号（Ｒ，Ｇ，
Ｂ）のデータの内容が切り替る周期のことである。同じ
ドット周期における映像信号のデータの組は、液晶表示
部６の１ドット分の表示色を示すドットデータとなる。
液晶表示部６の基準動作クロックとなる２分周ドットク
ロックの周期が、入力映像信号のドット周期の２倍とな
る。ここで、ドット周期とは、入力映像信号（Ｒ，Ｇ，
Ｂ）のデータの内容が切り替る周期のことである。同じ
ドット周期における映像信号のデータの組は、液晶表示
部６の１ドット分の表示色を示すドットデータとなる。
【００１７】以下、液晶表示制御装置の各部の機能につ
いて説明する。
いて説明する。
【００１８】ＰＬＬ回路１は、入力水平同期信号を基
に、２分周ドットクロックを生成する。図３に示すよう
に、２分周ドットクロックは、入力映像信号に同期し、
かつ、入力映像信号のドット周期の２倍の周期を有する
ものとなる。
に、２分周ドットクロックを生成する。図３に示すよう
に、２分周ドットクロックは、入力映像信号に同期し、
かつ、入力映像信号のドット周期の２倍の周期を有する
ものとなる。
【００１９】同期信号生成回路２は、入力垂直同期信号
を基に、偶数／奇数切換え信号を生成する。偶数／奇数
切換え信号は、図４の（１）に示すように、入力垂直同
期信号に同期し、かつ、その垂直同期信号の１周期毎に
論理レベル（ハイ、ロー）が反転するものとなる。
を基に、偶数／奇数切換え信号を生成する。偶数／奇数
切換え信号は、図４の（１）に示すように、入力垂直同
期信号に同期し、かつ、その垂直同期信号の１周期毎に
論理レベル（ハイ、ロー）が反転するものとなる。
【００２０】また、同期信号生成回路２は、ＰＬＬ回路
１より２分周ドットクロックを入力され、自ら生成した
偶数／奇数切換え信号に従い、２分周ドットクロックの
位相を制御する。本実施形態の同期信号生成回路２は、
図４の（２）に示す回路を有し、図３の（１）、（２）
に示すように、偶数／奇数切換え信号の論理レベルに応
じて、２分周ドットクロックの論理レベルを反転させる
制御を行う。
１より２分周ドットクロックを入力され、自ら生成した
偶数／奇数切換え信号に従い、２分周ドットクロックの
位相を制御する。本実施形態の同期信号生成回路２は、
図４の（２）に示す回路を有し、図３の（１）、（２）
に示すように、偶数／奇数切換え信号の論理レベルに応
じて、２分周ドットクロックの論理レベルを反転させる
制御を行う。
【００２１】Ａ／Ｄ変換回路３は、同期信号生成回路２
で位相制御をなされた２分周ドットクロックの各立ち上
り時の入力映像信号(アナログデータ)を表示データ（デ
ジタルデータ）に変換し、出力する。
で位相制御をなされた２分周ドットクロックの各立ち上
り時の入力映像信号(アナログデータ)を表示データ（デ
ジタルデータ）に変換し、出力する。
【００２２】これにより、入力垂直同期信号のある１周
期には、図３の（１）に示すように、入力映像信号の各
水平ラインにおける偶数列目のドットの表示データ（偶
数ドットデータ）Ｎ、Ｎ＋２、Ｎ＋４、・・・が順次出
力される。次の周期では、位相制御で２分周ドットクロ
ックの論理レベルが反転されるため、図３の（２）に示
すように、入力映像信号の各水平ラインにおける奇数列
目のドットの表示データ（奇数ドットデータ）Ｎ＋１、
Ｎ＋３、Ｎ＋５、・・・が順次出力される。そして、図
３の（１）および（２）の動作が交互に繰返される。
期には、図３の（１）に示すように、入力映像信号の各
水平ラインにおける偶数列目のドットの表示データ（偶
数ドットデータ）Ｎ、Ｎ＋２、Ｎ＋４、・・・が順次出
力される。次の周期では、位相制御で２分周ドットクロ
ックの論理レベルが反転されるため、図３の（２）に示
すように、入力映像信号の各水平ラインにおける奇数列
目のドットの表示データ（奇数ドットデータ）Ｎ＋１、
Ｎ＋３、Ｎ＋５、・・・が順次出力される。そして、図
３の（１）および（２）の動作が交互に繰返される。
【００２３】従来の技術では、図２に示すように、ＰＬ
Ｌ回路が、入力水平同期信号（ａ）を基に、入力映像信
号（ｂ）のデータＮ、Ｎ＋１、Ｎ＋２、・・・に同期
し、そのドット周期に等しい周期となるドットクロック
（ｃ）を生成する。このため、Ａ／Ｄ変換回路など、液
晶表示用の映像信号の生成に関る部分には、高速動作が
可能な回路を用いる必要があった。これに対し、本実施
形態では、基準動作クロックとなる２分周ドットクロッ
クの周波数が１／２となるため、回路に要求される動作
速度が大幅に低減される。
Ｌ回路が、入力水平同期信号（ａ）を基に、入力映像信
号（ｂ）のデータＮ、Ｎ＋１、Ｎ＋２、・・・に同期
し、そのドット周期に等しい周期となるドットクロック
（ｃ）を生成する。このため、Ａ／Ｄ変換回路など、液
晶表示用の映像信号の生成に関る部分には、高速動作が
可能な回路を用いる必要があった。これに対し、本実施
形態では、基準動作クロックとなる２分周ドットクロッ
クの周波数が１／２となるため、回路に要求される動作
速度が大幅に低減される。
【００２４】液晶表示コントローラ４は、入力垂直同期
信号、入力水平同期信号、Ａ／Ｄ変換回路３からの表示
データ、同期信号生成回路２からの２分周ドットクロッ
クおよび偶数／奇数切換え信号を入力される。そして、
入力された信号群を基に、液晶表示部６用の出力同期信
号および出力映像信号を生成し、出力する。
信号、入力水平同期信号、Ａ／Ｄ変換回路３からの表示
データ、同期信号生成回路２からの２分周ドットクロッ
クおよび偶数／奇数切換え信号を入力される。そして、
入力された信号群を基に、液晶表示部６用の出力同期信
号および出力映像信号を生成し、出力する。
【００２５】また、液晶表示コントローラ４は、フレー
ムメモリ５に対する表示データのライト制御およびリー
ド制御を行う機能を有する。ライト制御では、２分周ド
ットクロックに従い、表示データをドット単位にフレー
ムメモリ５に格納していく。この際、表示データは、液
晶パネルの表示位置に対応した、フレームメモリ５内の
位置に格納される。
ムメモリ５に対する表示データのライト制御およびリー
ド制御を行う機能を有する。ライト制御では、２分周ド
ットクロックに従い、表示データをドット単位にフレー
ムメモリ５に格納していく。この際、表示データは、液
晶パネルの表示位置に対応した、フレームメモリ５内の
位置に格納される。
【００２６】取り込まれる表示データは、表示画面の水
平ライン方向で１ドットおきとなるため、フレームメモ
リ５内でも一定の間隔を空けて格納されていく。入力垂
直同期信号の２周期で表示データが取り込まれること
で、１画面分の表示データがその表示位置に対応した並
びで格納されることになる。リード制御では、出力同期
信号に同期して、フレームメモリ５内の表示データを先
頭の格納位置から最後の格納位置にかけて、各ドット毎
に順次に読み出していく。読み出されたデータは、処理
された後、出力映像信号として出力される。
平ライン方向で１ドットおきとなるため、フレームメモ
リ５内でも一定の間隔を空けて格納されていく。入力垂
直同期信号の２周期で表示データが取り込まれること
で、１画面分の表示データがその表示位置に対応した並
びで格納されることになる。リード制御では、出力同期
信号に同期して、フレームメモリ５内の表示データを先
頭の格納位置から最後の格納位置にかけて、各ドット毎
に順次に読み出していく。読み出されたデータは、処理
された後、出力映像信号として出力される。
【００２７】液晶表示部６は、図２１に示すように、液
晶画素をマトリクス状に配列したドットマトリクス型の
液晶パネル１００と、データドライバ１０１と、走査ド
ライバ１０２とにより構成される。走査ドライバ１０２
は、出力同期信号に従い液晶パネルの行を１または複数
の単位で順次選択していく。データドライバ１０１は、
出力同期信号に従い出力映像信号の表示データを取り込
み、選択される行の全ての表示データを保持して、保持
している各表示データに対応した階調電圧を液晶パネル
の列に印加する。この動作により、液晶パネルにはカラ
ー表示がなされる。
晶画素をマトリクス状に配列したドットマトリクス型の
液晶パネル１００と、データドライバ１０１と、走査ド
ライバ１０２とにより構成される。走査ドライバ１０２
は、出力同期信号に従い液晶パネルの行を１または複数
の単位で順次選択していく。データドライバ１０１は、
出力同期信号に従い出力映像信号の表示データを取り込
み、選択される行の全ての表示データを保持して、保持
している各表示データに対応した階調電圧を液晶パネル
の列に印加する。この動作により、液晶パネルにはカラ
ー表示がなされる。
【００２８】入力垂直同期信号の連続する複数の周期に
おいて、入力映像信号間の相関は非常に高い。このた
め、本発明のように、入力映像信号からドットデータを
時間軸上で離散的に取り込み、連続する複数の周期にお
いて、１画面分の表示データを取り込むようにしても、
表示画像の画質劣化は無視できるほど小さくなる。
おいて、入力映像信号間の相関は非常に高い。このた
め、本発明のように、入力映像信号からドットデータを
時間軸上で離散的に取り込み、連続する複数の周期にお
いて、１画面分の表示データを取り込むようにしても、
表示画像の画質劣化は無視できるほど小さくなる。
【００２９】次に、液晶表示コントロール回路４および
フレームメモリ５について詳しく説明する。
フレームメモリ５について詳しく説明する。
【００３０】図５に、フレームメモリ５および液晶表示
コントローラの概要構成を示す。図示のように、フレー
ムメモリ５は、２つのバンクメモリ１３（バンクＡバン
クメモリ１３−Ａ、バンクＢバンクメモリ１３−Ｂ）に
より構成される。各バンクメモリ１３は、共に、１画面
表示分の表示データを格納可能なメモリ容量を有する。
これらバンクメモリ１３は、一方のメモリが表示データ
のライト制御をなされている期間、他方のメモリはリー
ド制御をなされる。
コントローラの概要構成を示す。図示のように、フレー
ムメモリ５は、２つのバンクメモリ１３（バンクＡバン
クメモリ１３−Ａ、バンクＢバンクメモリ１３−Ｂ）に
より構成される。各バンクメモリ１３は、共に、１画面
表示分の表示データを格納可能なメモリ容量を有する。
これらバンクメモリ１３は、一方のメモリが表示データ
のライト制御をなされている期間、他方のメモリはリー
ド制御をなされる。
【００３１】液晶表示コントローラ４は、フレームメモ
リライト制御回路１０と、フレームメモリリード制御回
路１１と、ライト制御およびリード制御の対象のバンク
メモリ１３を切り換えるためのスイッチ回路１７および
フレームメモリバンク切換え制御回路１２と、読み出さ
れた表示データを液晶表示用の表示データに変換する処
理を行う液晶パネルインタフェース回路１４と、出力同
期信号および内部回路の駆動クロックの生成を行う駆動
クロック生成回路（図示略）とを有する。
リライト制御回路１０と、フレームメモリリード制御回
路１１と、ライト制御およびリード制御の対象のバンク
メモリ１３を切り換えるためのスイッチ回路１７および
フレームメモリバンク切換え制御回路１２と、読み出さ
れた表示データを液晶表示用の表示データに変換する処
理を行う液晶パネルインタフェース回路１４と、出力同
期信号および内部回路の駆動クロックの生成を行う駆動
クロック生成回路（図示略）とを有する。
【００３２】フレームメモリライト制御回路１０および
フレームメモリリード制御回路１１は、それぞれ、バン
クメモリ１３に供給する制御信号およびアドレス信号を
生成する。この制御回路１０および１１が生成した信号
は、スイッチ回路１７を介して、それぞれ、異なるバン
クメモリ１３に供給される。
フレームメモリリード制御回路１１は、それぞれ、バン
クメモリ１３に供給する制御信号およびアドレス信号を
生成する。この制御回路１０および１１が生成した信号
は、スイッチ回路１７を介して、それぞれ、異なるバン
クメモリ１３に供給される。
【００３３】フレームメモリバンク切換え制御回路１２
は、スイッチ回路１７を制御して、ライト制御およびリ
ード制御の対象のバンクメモリ１３を切り換える。切り
換えのタイミングは、１画面分の表示データの最後の表
示データがフレームメモリ５から読み出された直後とな
る。ただし、その際、他方のバンクメモリ１３で入力映
像信号の１水平ラインの途中のデータの書き込みがなさ
れている場合は、その１水平ラインの最後の表示データ
の書き込みが終了してから、切り換えを行う。なお、バ
ンクメモリ１３の切換えタイミングを、１画面分の表示
データの最後の表示データがフレームメモリ１３に書き
込まれた直後としてもよい。
は、スイッチ回路１７を制御して、ライト制御およびリ
ード制御の対象のバンクメモリ１３を切り換える。切り
換えのタイミングは、１画面分の表示データの最後の表
示データがフレームメモリ５から読み出された直後とな
る。ただし、その際、他方のバンクメモリ１３で入力映
像信号の１水平ラインの途中のデータの書き込みがなさ
れている場合は、その１水平ラインの最後の表示データ
の書き込みが終了してから、切り換えを行う。なお、バ
ンクメモリ１３の切換えタイミングを、１画面分の表示
データの最後の表示データがフレームメモリ１３に書き
込まれた直後としてもよい。
【００３４】ここで、フレームメモリリード制御回路１
１、フレームメモリバンク切換え制御回路１２、リード
制御対象となっているバンクメモリ１３、および、液晶
パネルインタフェース回路１４に供給される駆動クロッ
クは、出力同期信号に同期したものとなっている。フレ
ームメモリライト制御回路１１と、ライト制御対象とな
っているバンクメモリ１３とに供給される駆動クロック
は、入力同期信号および２分周ドットクロックに同期し
たものとなっている。
１、フレームメモリバンク切換え制御回路１２、リード
制御対象となっているバンクメモリ１３、および、液晶
パネルインタフェース回路１４に供給される駆動クロッ
クは、出力同期信号に同期したものとなっている。フレ
ームメモリライト制御回路１１と、ライト制御対象とな
っているバンクメモリ１３とに供給される駆動クロック
は、入力同期信号および２分周ドットクロックに同期し
たものとなっている。
【００３５】単純な例では、入力垂直同期信号の周期を
１０ｍｓ（＝１００Ｈｚ）、出力垂直同期信号の周期を
２０ｍｓ（＝５０Ｈｚ）とすると、液晶パネルに１画面
分の表示を行う期間（２０ｍｓ）に、入力映像信号は約
２画面分入力されることになる。この場合には、バンク
メモリ１３には、偶数ドットデータおよび奇数ドットデ
ータの両方が連続して格納される。
１０ｍｓ（＝１００Ｈｚ）、出力垂直同期信号の周期を
２０ｍｓ（＝５０Ｈｚ）とすると、液晶パネルに１画面
分の表示を行う期間（２０ｍｓ）に、入力映像信号は約
２画面分入力されることになる。この場合には、バンク
メモリ１３には、偶数ドットデータおよび奇数ドットデ
ータの両方が連続して格納される。
【００３６】図６に、フレームメモリライト制御回路１
０内のライトアドレス生成回路の構成を示す。図示のよ
うに、ライトアドレス生成回路は、アップカウンタ１５
と、インバータ１６とを有する。インバータ１６は、偶
数／奇数切換え信号を論理反転し、その結果をライトア
ドレスの最下位ビット（bit0）として出力する。アップ
カウンタ１５は、ＣＩＮ端子の入力がハイの期間にＣＫ
端子の入力に従いカウントアップして、ＣＬＲ端子の入
力によりカウント値Ｑをリセットするものである。カウ
ント値Ｑは、ライトアドレスの上位Ｎビット（bit １〜
bit N+１）として出力される。端子ＣＩＮ、ＣＫ、ＣＬ
Ｒには、それぞれ、以下で説明する表示データ領域信
号、カウントクロック、カウントリセット信号が入力さ
れる。
０内のライトアドレス生成回路の構成を示す。図示のよ
うに、ライトアドレス生成回路は、アップカウンタ１５
と、インバータ１６とを有する。インバータ１６は、偶
数／奇数切換え信号を論理反転し、その結果をライトア
ドレスの最下位ビット（bit0）として出力する。アップ
カウンタ１５は、ＣＩＮ端子の入力がハイの期間にＣＫ
端子の入力に従いカウントアップして、ＣＬＲ端子の入
力によりカウント値Ｑをリセットするものである。カウ
ント値Ｑは、ライトアドレスの上位Ｎビット（bit １〜
bit N+１）として出力される。端子ＣＩＮ、ＣＫ、ＣＬ
Ｒには、それぞれ、以下で説明する表示データ領域信
号、カウントクロック、カウントリセット信号が入力さ
れる。
【００３７】ライトアドレス生成回路の動作について、
図７を用いて説明する。図７において、メモリライト用
垂直同期信号（ａ）、メモリライト用水平同期信号
（ｃ）は、それぞれ、入力垂直同期信号、入力水平同期
信号に同期したものである。表示データ領域信号（ｄ）
は、入力映像信号内で有効なデータが送られる期間を与
える信号である。カウントリセット信号（ｅ）は、メモ
リライト用垂直同期信号（ａ）の立ち上り時点でアップ
カウンタ１５をリセットするための信号である。また、
アップカウンタ１５に入力されるカウントクロックは、
位相制御のなされた２分周ドットクロックに同期したも
のである。また、１画面中の各水平ラインの先頭の表示
データが格納されるバンクメモリ１３のライトアドレス
は、それぞれ、’０’、１Ｈ、２Ｈ、３Ｈ、・・・とな
っている。ここで、Ｈは１水平ライン上のドット数であ
る。
図７を用いて説明する。図７において、メモリライト用
垂直同期信号（ａ）、メモリライト用水平同期信号
（ｃ）は、それぞれ、入力垂直同期信号、入力水平同期
信号に同期したものである。表示データ領域信号（ｄ）
は、入力映像信号内で有効なデータが送られる期間を与
える信号である。カウントリセット信号（ｅ）は、メモ
リライト用垂直同期信号（ａ）の立ち上り時点でアップ
カウンタ１５をリセットするための信号である。また、
アップカウンタ１５に入力されるカウントクロックは、
位相制御のなされた２分周ドットクロックに同期したも
のである。また、１画面中の各水平ラインの先頭の表示
データが格納されるバンクメモリ１３のライトアドレス
は、それぞれ、’０’、１Ｈ、２Ｈ、３Ｈ、・・・とな
っている。ここで、Ｈは１水平ライン上のドット数であ
る。
【００３８】偶数／奇数切換え信号がハイとなる入力垂
直同期信号の周期（以下、入力フレーム周期）では、ア
ドレスカウント値（ｆ）は、２分周ドットクロックに同
期して、’０’、’２’、’４’、・・・、１Ｈ、１Ｈ
＋２、・・・と変化していく。これにより、奇数ドット
データがフレームメモリ５に格納される。次の入力フレ
ーム周期が始まると、アップカウンタ１５がリセットさ
れ、偶数／奇数切換え信号がローとなるため、メモリラ
イトアドレスカウント値（ｆ）は、’１’、’３’、’
５’、・・・、１Ｈ＋１、１Ｈ＋３、・・・と変化して
いく。これにより、偶数ドットデータがフレームメモリ
５に格納される。そして、メモリライトアドレスカウン
ト値（ｆ）は、このような変化を入力フレーム周期毎に
繰返す。
直同期信号の周期（以下、入力フレーム周期）では、ア
ドレスカウント値（ｆ）は、２分周ドットクロックに同
期して、’０’、’２’、’４’、・・・、１Ｈ、１Ｈ
＋２、・・・と変化していく。これにより、奇数ドット
データがフレームメモリ５に格納される。次の入力フレ
ーム周期が始まると、アップカウンタ１５がリセットさ
れ、偶数／奇数切換え信号がローとなるため、メモリラ
イトアドレスカウント値（ｆ）は、’１’、’３’、’
５’、・・・、１Ｈ＋１、１Ｈ＋３、・・・と変化して
いく。これにより、偶数ドットデータがフレームメモリ
５に格納される。そして、メモリライトアドレスカウン
ト値（ｆ）は、このような変化を入力フレーム周期毎に
繰返す。
【００３９】一方、フレームメモリリード制御回路１１
は、’０’、’１’、’２’、・・・、１Ｈ、１Ｈ＋
１、・・・と、１ずつ変化するリードアドレスを生成
し、フレームメモリ５から連続的に１画面分の表示デー
タを読み出していく。読み出された表示データは、液晶
パネルインタフェース回路１４で処理された後、出力映
像信号として液晶表示部６に出力される。
は、’０’、’１’、’２’、・・・、１Ｈ、１Ｈ＋
１、・・・と、１ずつ変化するリードアドレスを生成
し、フレームメモリ５から連続的に１画面分の表示デー
タを読み出していく。読み出された表示データは、液晶
パネルインタフェース回路１４で処理された後、出力映
像信号として液晶表示部６に出力される。
【００４０】なお、フレームメモリ５としては、表示デ
ータ１画面分のメモリ容量を有するデュアルポートメモ
リを利用してもよい。デュアルポートメモリは、アドレ
ス信号および制御信号の入力ポートと、データの入出力
ポートとの組みを、２組み備えている。一方の組をライ
ト専用、他方の組をリード専用として用いることで、表
示データのリード制御とライト制御とを、個別に並行し
て実施することができる。デュアルポートメモリを用い
ると、アクセス制御が単純化されると共に、入力時期の
新しい表示データを液晶表示部６に出力できるようにな
る。
ータ１画面分のメモリ容量を有するデュアルポートメモ
リを利用してもよい。デュアルポートメモリは、アドレ
ス信号および制御信号の入力ポートと、データの入出力
ポートとの組みを、２組み備えている。一方の組をライ
ト専用、他方の組をリード専用として用いることで、表
示データのリード制御とライト制御とを、個別に並行し
て実施することができる。デュアルポートメモリを用い
ると、アクセス制御が単純化されると共に、入力時期の
新しい表示データを液晶表示部６に出力できるようにな
る。
【００４１】以上で説明した液晶表示制御装置は、液晶
表示部６と共に、同じ１つの筐体内に配置することがで
きる。同じ筐体内に配置することで、従来のＣＲＴ表示
装置と同様にコンピュータに直接接続して表示を行うこ
とができる液晶表示装置が実現できる。この液晶表示装
置は、コンピュータに接続されているＣＲＴ表示装置
と、容易に置き換えることができる。
表示部６と共に、同じ１つの筐体内に配置することがで
きる。同じ筐体内に配置することで、従来のＣＲＴ表示
装置と同様にコンピュータに直接接続して表示を行うこ
とができる液晶表示装置が実現できる。この液晶表示装
置は、コンピュータに接続されているＣＲＴ表示装置
と、容易に置き換えることができる。
【００４２】また、液晶表示制御装置を構成する各回路
１〜４は、集積回路内に実現することが容易である。こ
のため、図８に示すように、液晶表示制御装置の各回路
１〜４は、１チップのＬＳＩ５０内に実現することがで
きる。また、図９に示すように、さらにフレームメモリ
５を内蔵したＬＳＩ５１を実現することも可能である。
このような１チップ化により、液晶表示制御装置の小型
化、および、低消費電力化が実現できる。また、これに
より、小型かつ低消費電力を利点とする液晶表示装置
に、容易に組込むことが可能となる。
１〜４は、集積回路内に実現することが容易である。こ
のため、図８に示すように、液晶表示制御装置の各回路
１〜４は、１チップのＬＳＩ５０内に実現することがで
きる。また、図９に示すように、さらにフレームメモリ
５を内蔵したＬＳＩ５１を実現することも可能である。
このような１チップ化により、液晶表示制御装置の小型
化、および、低消費電力化が実現できる。また、これに
より、小型かつ低消費電力を利点とする液晶表示装置
に、容易に組込むことが可能となる。
【００４３】以上で説明したように、本実施形態の液晶
表示制御装置は、入力映像信号の１／２の速度の基準動
作クロックで動作して、液晶パネルに表示を行うことが
できる。基準動作クロックの速度を低くできるため、内
部回路１〜５として許容最大速度の低い安価な回路を利
用できると共に、発生ノイズおよび消費電力が低く抑え
られる。
表示制御装置は、入力映像信号の１／２の速度の基準動
作クロックで動作して、液晶パネルに表示を行うことが
できる。基準動作クロックの速度を低くできるため、内
部回路１〜５として許容最大速度の低い安価な回路を利
用できると共に、発生ノイズおよび消費電力が低く抑え
られる。
【００４４】次に、本発明の第２の実施形態に係る液晶
表示制御装置について、図１０および図１１を用いて説
明する。
表示制御装置について、図１０および図１１を用いて説
明する。
【００４５】本実施形態の液晶表示制御装置では、入力
映像信号の速度に応じて、入力映像信号のデータを１ド
ットおきに取り込む機能（第１の実施形態の機能）と、
入力映像信号のデータを各ドット毎に取り込む機能とを
選択的に有効とする制御を行う。
映像信号の速度に応じて、入力映像信号のデータを１ド
ットおきに取り込む機能（第１の実施形態の機能）と、
入力映像信号のデータを各ドット毎に取り込む機能とを
選択的に有効とする制御を行う。
【００４６】図１０は、本実施形態の液晶表示制御装置
の構成を示すブロック図である。なお、図中、図１の構
成要素と対応する部分には、同じ符号を付している。図
示のように、液晶表示制御装置は、プロセッサ（マイコ
ン）からなるコントローラ７を有する。コントローラ７
は、入力同期信号を基に、入力映像信号のドット速度
と、液晶表示制御装置内の動作モードとを決定し、その
結果をコントロール信号により出力する。動作モードに
は、入力映像信号のデータを１ドットおきに取り込む間
欠モードと、各ドット毎に取り込む連続モードとがあ
る。間欠モード時、液晶表示制御装置は、第１の実施形
態と同じ動作を行う。
の構成を示すブロック図である。なお、図中、図１の構
成要素と対応する部分には、同じ符号を付している。図
示のように、液晶表示制御装置は、プロセッサ（マイコ
ン）からなるコントローラ７を有する。コントローラ７
は、入力同期信号を基に、入力映像信号のドット速度
と、液晶表示制御装置内の動作モードとを決定し、その
結果をコントロール信号により出力する。動作モードに
は、入力映像信号のデータを１ドットおきに取り込む間
欠モードと、各ドット毎に取り込む連続モードとがあ
る。間欠モード時、液晶表示制御装置は、第１の実施形
態と同じ動作を行う。
【００４７】本実施形態のＰＬＬ回路１、同期信号生成
回路２、液晶表示コントローラ４のライト制御用回路
は、図１のものに、連続モードに対応するための機能を
付加したものである。以下では、第１の実施形態と異な
る部分を中心に説明を行う。
回路２、液晶表示コントローラ４のライト制御用回路
は、図１のものに、連続モードに対応するための機能を
付加したものである。以下では、第１の実施形態と異な
る部分を中心に説明を行う。
【００４８】ＰＬＬ回路１は、間欠モード時、入力映像
信号のドット周期の２倍の周期となる可変周期ドットク
ロックを生成する。連続モード時には、入力映像信号の
ドット周期に一致する周期の可変周期ドットクロックを
生成する。ここで、ＰＬＬ回路１の帰還ループには、分
周比可変の分周回路（図示せず）が挿入される。そし
て、その分周比をコントロール信号に応じて切換えるこ
とで、所望の周期の可変周期ドットクロックが生成され
る。
信号のドット周期の２倍の周期となる可変周期ドットク
ロックを生成する。連続モード時には、入力映像信号の
ドット周期に一致する周期の可変周期ドットクロックを
生成する。ここで、ＰＬＬ回路１の帰還ループには、分
周比可変の分周回路（図示せず）が挿入される。そし
て、その分周比をコントロール信号に応じて切換えるこ
とで、所望の周期の可変周期ドットクロックが生成され
る。
【００４９】同期信号生成回路２は、２分周ドットクロ
ックの代りに可変周期ドットクロックを入力され、間欠
モード時には、第１の実施形態と同じ動作を行う。連続
モード時には、偶数／奇数切換え信号をハイ固定とし、
可変周期ドットクロックを位相制御せずに出力する。
ックの代りに可変周期ドットクロックを入力され、間欠
モード時には、第１の実施形態と同じ動作を行う。連続
モード時には、偶数／奇数切換え信号をハイ固定とし、
可変周期ドットクロックを位相制御せずに出力する。
【００５０】液晶表示コントローラ４も、２分周ドット
クロックの代りに可変周期ドットクロックを入力され、
間欠モード時には、第１の実施形態と同じ動作を行う。
連続モード時には、’０’、’１’、’２’、’３’、
・・・と１ずつ変化するメモリライトアドレスカウント
値を出力する。すなわち、図６の回路の後段に、コント
ロール信号を切換制御入力とするデータスイッチ回路を
挿入し、アップカウンタ１５のカウント値がメモリライ
トアドレスカウント値（bit0〜bitＮ）として出力され
るよにする。これにより、フレームメモリ５には、入力
映像信号の表示データが、先頭位置から最終位置にかけ
て各ドット毎に順次格納されるようになる。
クロックの代りに可変周期ドットクロックを入力され、
間欠モード時には、第１の実施形態と同じ動作を行う。
連続モード時には、’０’、’１’、’２’、’３’、
・・・と１ずつ変化するメモリライトアドレスカウント
値を出力する。すなわち、図６の回路の後段に、コント
ロール信号を切換制御入力とするデータスイッチ回路を
挿入し、アップカウンタ１５のカウント値がメモリライ
トアドレスカウント値（bit0〜bitＮ）として出力され
るよにする。これにより、フレームメモリ５には、入力
映像信号の表示データが、先頭位置から最終位置にかけ
て各ドット毎に順次格納されるようになる。
【００５１】液晶表示コントローラ４内の、リード制御
およびデータ出力処理に関る回路は、入力映像信号の速
度および動作モードに関係なく、第１の実施形態と同様
に、予め定めたタイミングで表示データを順次読み出し
て、液晶表示部６に出力する。
およびデータ出力処理に関る回路は、入力映像信号の速
度および動作モードに関係なく、第１の実施形態と同様
に、予め定めたタイミングで表示データを順次読み出し
て、液晶表示部６に出力する。
【００５２】コントローラ７の内部メモリには、予め、
入力同期信号の速度と、ＰＬＬ回路の生成クロックや動
作モードを指定する情報とが対応付けて登録されてい
る。パーソナルコンピュータ等では、ＸＧＡやＳＸＧＡ
等の画面仕様の規格化がなされいる。この規格により、
入力同期信号の速度から、入力映像信号の速度や解像度
が決まるため、上記内部メモリの登録が可能となる。
入力同期信号の速度と、ＰＬＬ回路の生成クロックや動
作モードを指定する情報とが対応付けて登録されてい
る。パーソナルコンピュータ等では、ＸＧＡやＳＸＧＡ
等の画面仕様の規格化がなされいる。この規格により、
入力同期信号の速度から、入力映像信号の速度や解像度
が決まるため、上記内部メモリの登録が可能となる。
【００５３】コントローラ７は、タイマを起動して、一
定期間に入力される入力同期信号の数を計測することに
より、入力垂直同期信号および入力水平同期信号の各速
度を求める。そして、内部メモリから、その速度に対応
する情報を読み出して、コントロール信号として出力す
る。
定期間に入力される入力同期信号の数を計測することに
より、入力垂直同期信号および入力水平同期信号の各速
度を求める。そして、内部メモリから、その速度に対応
する情報を読み出して、コントロール信号として出力す
る。
【００５４】これにより、例えば、液晶表示制御装置の
入力信号の画面仕様がＸＧＡ（横１０２４ドット×縦７
６８ライン、垂直同期信号周波数６０Ｈｚ、水平同期信
号周波数４８．３６ｋＨｚ、ドット周期６５ＭＨｚ）で
ある場合は、ＰＬＬ回路が６５ＭＨｚの可変周期ドット
クロックを生成し、他の回路は連続モードで動作する。
入力信号の画面仕様がＳＸＧＡ（横１２８０ドット×縦
１０２４ライン、垂直同期信号周波数８５Ｈｚ、水平同
期信号周波数９１．１５ｋＨｚ、ドット周期１５７．５
ＭＨｚ）である場合は、ＰＬＬ回路が７８．７５ＭＨｚ
の可変周期ドットクロックを生成し、他の回路は間欠モ
ードで動作する。この場合、液晶表示制御装置は、最大
許容動作周波数８０ＭＨｚを満足する回路により実現で
きることになる。
入力信号の画面仕様がＸＧＡ（横１０２４ドット×縦７
６８ライン、垂直同期信号周波数６０Ｈｚ、水平同期信
号周波数４８．３６ｋＨｚ、ドット周期６５ＭＨｚ）で
ある場合は、ＰＬＬ回路が６５ＭＨｚの可変周期ドット
クロックを生成し、他の回路は連続モードで動作する。
入力信号の画面仕様がＳＸＧＡ（横１２８０ドット×縦
１０２４ライン、垂直同期信号周波数８５Ｈｚ、水平同
期信号周波数９１．１５ｋＨｚ、ドット周期１５７．５
ＭＨｚ）である場合は、ＰＬＬ回路が７８．７５ＭＨｚ
の可変周期ドットクロックを生成し、他の回路は間欠モ
ードで動作する。この場合、液晶表示制御装置は、最大
許容動作周波数８０ＭＨｚを満足する回路により実現で
きることになる。
【００５５】フレームメモリ５の容量および液晶パネル
の解像度（出力映像信号の解像度）は、入力映像信号の
最大の解像度を満足するように決められている。入力映
像信号の解像度が、出力映像信号の解像度より小さい場
合、液晶表示コントローラ４内のリード制御回路１１
は、一時的にデータの読み出しを停止して、黒色を表示
するドットデータを出力する。これにより、入力映像信
号の表示画像は液晶パネル上の一部になされる。例え
ば、各水平ライン内の後半の表示データと、１画面内の
後半の水平ラインの全表示データの読み出し時間に、上
記の制御を行うことで、入力映像信号の表示画像は液晶
パネル上の左上側に表示される。
の解像度（出力映像信号の解像度）は、入力映像信号の
最大の解像度を満足するように決められている。入力映
像信号の解像度が、出力映像信号の解像度より小さい場
合、液晶表示コントローラ４内のリード制御回路１１
は、一時的にデータの読み出しを停止して、黒色を表示
するドットデータを出力する。これにより、入力映像信
号の表示画像は液晶パネル上の一部になされる。例え
ば、各水平ライン内の後半の表示データと、１画面内の
後半の水平ラインの全表示データの読み出し時間に、上
記の制御を行うことで、入力映像信号の表示画像は液晶
パネル上の左上側に表示される。
【００５６】なお、本例では、コントローラ７が入力同
期信号を基にクロック周波数や動作モードの決定を行っ
ているが、モード信号を外部からコントローラ７に供給
し、コントローラ７がそのモード信号の指定するクロッ
ク周波数や動作モードを選択するようにしてもよい。
期信号を基にクロック周波数や動作モードの決定を行っ
ているが、モード信号を外部からコントローラ７に供給
し、コントローラ７がそのモード信号の指定するクロッ
ク周波数や動作モードを選択するようにしてもよい。
【００５７】また、本実施形態の液晶表示制御装置は、
液晶表示部６と共に、同じ１つの筐体内に配置すること
ができる。図１１に示すように、１チップのＬＳＩ５２
内に実現することもできる。
液晶表示部６と共に、同じ１つの筐体内に配置すること
ができる。図１１に示すように、１チップのＬＳＩ５２
内に実現することもできる。
【００５８】以上のように、本実施形態の液晶表示制御
装置は、入力映像信号の速度が速い場合には間欠モード
となって、速度の低い基準動作クロックで表示を行うこ
とができ、また、入力映像信号の速度が遅い場合には、
それと同じ速度の基準動作クロックで、より新しい入力
時点の表示データを表示することができる。
装置は、入力映像信号の速度が速い場合には間欠モード
となって、速度の低い基準動作クロックで表示を行うこ
とができ、また、入力映像信号の速度が遅い場合には、
それと同じ速度の基準動作クロックで、より新しい入力
時点の表示データを表示することができる。
【００５９】次に、本発明の第３の実施形態について、
図１２〜図１５を用いて説明する。
図１２〜図１５を用いて説明する。
【００６０】図１２は、第３の実施形態に係る液晶表示
制御装置の構成を示すブロック図である。本実施形態の
液晶表示制御装置は、デジタル映像出力を有するコンピ
ュータに対応したものである。入力信号としては、入力
同期信号と、デジタルデータの入力映像信号（Ｒ、Ｇ、
Ｂ）と、その映像信号のドット周期に同期したドットク
ロックとが供給される。
制御装置の構成を示すブロック図である。本実施形態の
液晶表示制御装置は、デジタル映像出力を有するコンピ
ュータに対応したものである。入力信号としては、入力
同期信号と、デジタルデータの入力映像信号（Ｒ、Ｇ、
Ｂ）と、その映像信号のドット周期に同期したドットク
ロックとが供給される。
【００６１】本実施形態の液晶表示制御装置は、図示の
ように、同期信号生成回路３２、ラッチ回路３３、液晶
表示コントローラ３４、フレームメモリ３５、および、
液晶表示部３６を有する。ここで、液晶表示コントロー
ラ３４、フレームメモリ３５、および、液晶表示部３６
は、第１の実施形態で説明したものと同じ機能を持つ。
ように、同期信号生成回路３２、ラッチ回路３３、液晶
表示コントローラ３４、フレームメモリ３５、および、
液晶表示部３６を有する。ここで、液晶表示コントロー
ラ３４、フレームメモリ３５、および、液晶表示部３６
は、第１の実施形態で説明したものと同じ機能を持つ。
【００６２】同期信号生成回路３２は、外部から入力さ
れたドットクロックを基に２分周ドットクロックを生成
する機能を持つ点が第１の実施形態と異なる。同期信号
生成回路３２は、図１３の（２）に示す構成の回路を有
し、入力されたドットクロックを２分周して２分周ドッ
トクロックを生成すると共に、入力された垂直同期信号
を２分周して偶数／奇数切換え信号を生成する。そし
て、偶数／奇数切換え信号に従い、第１の実施形態と同
様に、出力する２分周ドットクロックの位相制御を行
う。
れたドットクロックを基に２分周ドットクロックを生成
する機能を持つ点が第１の実施形態と異なる。同期信号
生成回路３２は、図１３の（２）に示す構成の回路を有
し、入力されたドットクロックを２分周して２分周ドッ
トクロックを生成すると共に、入力された垂直同期信号
を２分周して偶数／奇数切換え信号を生成する。そし
て、偶数／奇数切換え信号に従い、第１の実施形態と同
様に、出力する２分周ドットクロックの位相制御を行
う。
【００６３】ラッチ回路３３は、図１４に示すように、
デジタルデータの入力映像信号（Ｒ，Ｇ，Ｂ）を、同期
信号生成回路３２からの２分周ドットクロックに従いラ
ッチする。これにより、液晶表示コントローラ３４に
は、第１の実施形態と同様に、入力映像信号のデジタル
データが１ドットおきに送られる。
デジタルデータの入力映像信号（Ｒ，Ｇ，Ｂ）を、同期
信号生成回路３２からの２分周ドットクロックに従いラ
ッチする。これにより、液晶表示コントローラ３４に
は、第１の実施形態と同様に、入力映像信号のデジタル
データが１ドットおきに送られる。
【００６４】そして、入力フレーム周期が切り換る度
に、２分周ドットクロックが論理反転され、入力映像信
号の入力が２入力フレーム周期分なされることで１画面
分の表示データがフレームメモリ３５に格納される。こ
の１画面分の表示データは連続的に読み出され、液晶表
示部３６に表示される。
に、２分周ドットクロックが論理反転され、入力映像信
号の入力が２入力フレーム周期分なされることで１画面
分の表示データがフレームメモリ３５に格納される。こ
の１画面分の表示データは連続的に読み出され、液晶表
示部３６に表示される。
【００６５】以上のように、本実施形態の液晶表示制御
装置によれば、例えば、デジタル映像出力を有するコン
ピュータに接続し、入力映像信号のドット周期の２倍の
周期のクロックを基準動作クロックとして表示制御を行
うことができる。
装置によれば、例えば、デジタル映像出力を有するコン
ピュータに接続し、入力映像信号のドット周期の２倍の
周期のクロックを基準動作クロックとして表示制御を行
うことができる。
【００６６】図１５に示すように、同期信号生成回路３
２、ラッチ回路３３、液晶表示コントロール回路３４
は、１チップのＬＳＩ５３内に配置することができる。
さらに、ＬＳＩ５３内にフレームメモリ３５を組込むこ
とも可能である。
２、ラッチ回路３３、液晶表示コントロール回路３４
は、１チップのＬＳＩ５３内に配置することができる。
さらに、ＬＳＩ５３内にフレームメモリ３５を組込むこ
とも可能である。
【００６７】次に、本発明の第４の実施形態について、
図１６を用いて説明する。
図１６を用いて説明する。
【００６８】図１６は、本実施形態の液晶表示制御装置
の構成を示すブロック図である。この液晶表示制御装置
は、デジタル映像出力を有するコンピュータに対応する
第３の実施形態に、第２の実施形態で説明した、入力映
像信号の速度変化に対応する機能を設けたものである。
の構成を示すブロック図である。この液晶表示制御装置
は、デジタル映像出力を有するコンピュータに対応する
第３の実施形態に、第２の実施形態で説明した、入力映
像信号の速度変化に対応する機能を設けたものである。
【００６９】コントローラ７は、第２の実施形態と同じ
機能を持ち、入力同期信号を基に、クロック周波数およ
び動作モード（間欠モード、連続モード）を決定し、そ
の結果をコントロール信号として出力する。
機能を持ち、入力同期信号を基に、クロック周波数およ
び動作モード（間欠モード、連続モード）を決定し、そ
の結果をコントロール信号として出力する。
【００７０】本実施形態の同期信号生成回路３２、液晶
表示コントローラ３４のライト制御系回路は、図１２の
ものに、連続モードに対応するための機能を付加してい
る。同期信号生成回路３２は、間欠モード時には、第３
の実施形態と同じ動作を行う。連続モード時には、入力
映像信号のドット周期に一致する周期の可変周期ドット
クロックを生成する。そして、偶数／奇数切換え信号を
ハイ固定とし、可変周期ドットクロックを位相制御せず
に出力する。
表示コントローラ３４のライト制御系回路は、図１２の
ものに、連続モードに対応するための機能を付加してい
る。同期信号生成回路３２は、間欠モード時には、第３
の実施形態と同じ動作を行う。連続モード時には、入力
映像信号のドット周期に一致する周期の可変周期ドット
クロックを生成する。そして、偶数／奇数切換え信号を
ハイ固定とし、可変周期ドットクロックを位相制御せず
に出力する。
【００７１】液晶表示コントローラ３４も、２分周ドッ
トクロックの代りに可変周期ドットクロックを入力さ
れ、間欠モード時には、第３の実施形態と同じ動作を行
う。連続モード時には、’０’、’１’、’２’、’
３’、・・・と１ずつ変化するメモリライトアドレスカ
ウント値を出力する。これにより、フレームメモリ５に
は、入力映像信号のドットデータが、各フレームの先頭
から最終にかけて順次各ドット毎に格納される。
トクロックの代りに可変周期ドットクロックを入力さ
れ、間欠モード時には、第３の実施形態と同じ動作を行
う。連続モード時には、’０’、’１’、’２’、’
３’、・・・と１ずつ変化するメモリライトアドレスカ
ウント値を出力する。これにより、フレームメモリ５に
は、入力映像信号のドットデータが、各フレームの先頭
から最終にかけて順次各ドット毎に格納される。
【００７２】以上のように、本実施形態では、例えば、
デジタル映像出力を有するコンピュータに接続し、入力
映像信号の速度が速い場合には間欠モードとなって、速
度の低い基準動作クロックで表示を行うことができ、ま
た、入力映像信号の速度が遅い場合には、それと同じ速
度の基準動作クロックで、より新しい入力時点の表示デ
ータを表示することができる。
デジタル映像出力を有するコンピュータに接続し、入力
映像信号の速度が速い場合には間欠モードとなって、速
度の低い基準動作クロックで表示を行うことができ、ま
た、入力映像信号の速度が遅い場合には、それと同じ速
度の基準動作クロックで、より新しい入力時点の表示デ
ータを表示することができる。
【００７３】次に、上述の液晶表示制御装置の拡張例に
ついて説明する。
ついて説明する。
【００７４】以上の実施形態では、液晶表示制御装置の
基準動作クロックの周期を、入力映像信号のドット周期
と同じまたはその２倍とした。しかし、本発明はこれに
限定されない。基準動作クロックの周期は、ドット周期
のｎ倍（ｎは自然数）とすることができる。
基準動作クロックの周期を、入力映像信号のドット周期
と同じまたはその２倍とした。しかし、本発明はこれに
限定されない。基準動作クロックの周期は、ドット周期
のｎ倍（ｎは自然数）とすることができる。
【００７５】図１７に、アナログデータの映像信号を入
力とする液晶表示制御装置の構成を示す。ＰＬＬ回路１
は、入力映像信号のドット周期のｎ倍の周期を持つｎ分
周ドットクロックを生成する。ｎ分周ドットクロック
は、入力映像信号に同期し、立ち上り位置が入力映像信
号のドット周期の中央となる。図１８に示すように、入
力映像信号のデータは、このｎ分周ドットクロックによ
り、（ｎ−１）ドットおきに取り込まれる。
力とする液晶表示制御装置の構成を示す。ＰＬＬ回路１
は、入力映像信号のドット周期のｎ倍の周期を持つｎ分
周ドットクロックを生成する。ｎ分周ドットクロック
は、入力映像信号に同期し、立ち上り位置が入力映像信
号のドット周期の中央となる。図１８に示すように、入
力映像信号のデータは、このｎ分周ドットクロックによ
り、（ｎ−１）ドットおきに取り込まれる。
【００７６】同期信号生成回路２は、連続するｎ個の入
力フレーム周期を識別するｎフレーム切換え信号を生成
する。このｎフレーム切換え信号は、’０’からｎ−１
まで１ずつ変化し、この変化をｎ入力フレーム周期毎に
繰り返すデータ信号となる。ｎ＝２の場合、ｎフレーム
切換え信号は上述した偶数／奇数切換え信号となる。
力フレーム周期を識別するｎフレーム切換え信号を生成
する。このｎフレーム切換え信号は、’０’からｎ−１
まで１ずつ変化し、この変化をｎ入力フレーム周期毎に
繰り返すデータ信号となる。ｎ＝２の場合、ｎフレーム
切換え信号は上述した偶数／奇数切換え信号となる。
【００７７】また、同期信号生成回路３は、ｎフレーム
切換え信号の値に従い、ｎ分周ドットクロックの位相を
制御する。この位相制御では、図示しないクロックシフ
ト回路を用いて、連続する入力フレーム周期において、
ｎ分周ドットクロックの位相を１ドット周期単位にずら
していく。例えば、ｎ＝３である場合の位相は、図１９
に示すように、ある入力フレーム周期（ｇ）を基準とす
ると、次の入力フレーム周期（ｇ−１）では１ドット周
期、その次の入力フレーム周期（ｇ−２）では２ドット
周期となり、この変化を繰り返す。そして、連続する３
（＝ｎ）個の入力フレーム周期において、１画面分の表
示データが取り込まれる。
切換え信号の値に従い、ｎ分周ドットクロックの位相を
制御する。この位相制御では、図示しないクロックシフ
ト回路を用いて、連続する入力フレーム周期において、
ｎ分周ドットクロックの位相を１ドット周期単位にずら
していく。例えば、ｎ＝３である場合の位相は、図１９
に示すように、ある入力フレーム周期（ｇ）を基準とす
ると、次の入力フレーム周期（ｇ−１）では１ドット周
期、その次の入力フレーム周期（ｇ−２）では２ドット
周期となり、この変化を繰り返す。そして、連続する３
（＝ｎ）個の入力フレーム周期において、１画面分の表
示データが取り込まれる。
【００７８】フレームメモリ５に供給されるライトアド
レスは、取り込まれた表示データの表示位置に対応し
た、フレームメモリ５の格納位置を示す。ｎ＝３の場
合、メモリライトアドレスカウント値は、ある入力フレ
ーム周期で’０’、’３’、’６’、・・・と変化し、
次の入力フレーム周期では’１’、’４’、’７’、・
・・と変化し、さらに次の入力フレーム周期では’
２’、’５’、’８’、・・・と変化する。これによ
り、連続する３個の入力フレーム周期において、１画面
分の表示データがフレームメモリ５に格納される。
レスは、取り込まれた表示データの表示位置に対応し
た、フレームメモリ５の格納位置を示す。ｎ＝３の場
合、メモリライトアドレスカウント値は、ある入力フレ
ーム周期で’０’、’３’、’６’、・・・と変化し、
次の入力フレーム周期では’１’、’４’、’７’、・
・・と変化し、さらに次の入力フレーム周期では’
２’、’５’、’８’、・・・と変化する。これによ
り、連続する３個の入力フレーム周期において、１画面
分の表示データがフレームメモリ５に格納される。
【００７９】フレームメモリ５に格納された表示データ
は、入力同期信号とは非同期の、予め定めたタイミング
の出力同期信号に同期して、読み出され、液晶表示部６
に表示される。
は、入力同期信号とは非同期の、予め定めたタイミング
の出力同期信号に同期して、読み出され、液晶表示部６
に表示される。
【００８０】以上のように、本発明は任意のｎ（ｎは自
然数）について実現することができる。そして、ｎ≧２
の場合には、液晶表示制御装置の基準動作クロックの速
度を、入力映像信号の速度より低減して、表示制御を行
うことができる。また、ここで述べた拡張は、デジタル
映像出力の信号に対応した第３の実施形態（図１２）の
構成に対しても容易に適用できる。
然数）について実現することができる。そして、ｎ≧２
の場合には、液晶表示制御装置の基準動作クロックの速
度を、入力映像信号の速度より低減して、表示制御を行
うことができる。また、ここで述べた拡張は、デジタル
映像出力の信号に対応した第３の実施形態（図１２）の
構成に対しても容易に適用できる。
【００８１】さらに、本発明は、異なる複数のｎの値
（例えばｎ＝１，２，３の組みや、ｎ＝２，３の組み）
に対応した機能を備え、その内の１機能を、入力映像信
号の速度に応じて選択的に有効とすることができる。上
述の第２の実施形態（図１０）は、ｎ＝１，２の組みに
対応したものである。
（例えばｎ＝１，２，３の組みや、ｎ＝２，３の組み）
に対応した機能を備え、その内の１機能を、入力映像信
号の速度に応じて選択的に有効とすることができる。上
述の第２の実施形態（図１０）は、ｎ＝１，２の組みに
対応したものである。
【００８２】図２０に、複数のｎの値に対応した液晶表
示制御装置の構成を示す。各ｎの値に対応する機能は、
図１７〜図１９で説明した手法で実現できる。これらの
各機能を、選択的に実施することは第２の実施形態で説
明した手法で実現できる。ＰＬＬ回路１はコントロール
信号に従い、対応する可変周期ドットクロックを生成す
るように構成する。同期信号生成回路２は、コントロー
ル信号に従い、可変周期ドットクロックの位相制御、フ
レーム切換え信号の生成を行うように構成する。
示制御装置の構成を示す。各ｎの値に対応する機能は、
図１７〜図１９で説明した手法で実現できる。これらの
各機能を、選択的に実施することは第２の実施形態で説
明した手法で実現できる。ＰＬＬ回路１はコントロール
信号に従い、対応する可変周期ドットクロックを生成す
るように構成する。同期信号生成回路２は、コントロー
ル信号に従い、可変周期ドットクロックの位相制御、フ
レーム切換え信号の生成を行うように構成する。
【００８３】次に、上述の液晶表示制御装置を内蔵する
情報処理装置について説明する。
情報処理装置について説明する。
【００８４】図２２に示す情報処理装置６１は、第１の
実施形態（図１）の液晶表示装置および液晶表示部と、
パーソナルコンピュータまたはワークステーションの本
体機能部分であるコンピュータユニット２０とを一体に
構成したものである。コンピュータユニット２０の映像
出力回路としては、従来のアナログ映像出力回路を流用
することができる。また、コンピュータユニット２０の
アナログ映像出力の端子、液晶表示コントローラ４の出
力信号の端子を設けることで、外部の液晶表示装置やＣ
ＲＴ表示装置に接続することが可能となる。図２３に示
すように、液晶表示部６を情報処理装置の外部に配置す
るようにしてもよい。
実施形態（図１）の液晶表示装置および液晶表示部と、
パーソナルコンピュータまたはワークステーションの本
体機能部分であるコンピュータユニット２０とを一体に
構成したものである。コンピュータユニット２０の映像
出力回路としては、従来のアナログ映像出力回路を流用
することができる。また、コンピュータユニット２０の
アナログ映像出力の端子、液晶表示コントローラ４の出
力信号の端子を設けることで、外部の液晶表示装置やＣ
ＲＴ表示装置に接続することが可能となる。図２３に示
すように、液晶表示部６を情報処理装置の外部に配置す
るようにしてもよい。
【００８５】第２の実施形態の液晶表示制御装置（図１
０）についても、図２４や図２５に示すように、コンピ
ュータユニット２０と一体化することができる。第３の
実施形態の液晶表示制御装置（図１２）は、図２６や図
２７に示すように、映像出力回路としてデジタル映像出
力回路を有するコンピュータ２１と一体化するのに適し
ている。もちろん、他の実施形態の液晶表示制御装置
も、同様にコンピュータと一体化することができる。
０）についても、図２４や図２５に示すように、コンピ
ュータユニット２０と一体化することができる。第３の
実施形態の液晶表示制御装置（図１２）は、図２６や図
２７に示すように、映像出力回路としてデジタル映像出
力回路を有するコンピュータ２１と一体化するのに適し
ている。もちろん、他の実施形態の液晶表示制御装置
も、同様にコンピュータと一体化することができる。
【００８６】
【発明の効果】以上で説明したように、本発明によれ
ば、表示画像の品質劣化を抑えつつ、映像信号の取り込
みから液晶パネルの表示駆動に至る動作をより低い速度
で行うことを可能にする液晶表示制御装置を提供するこ
とできる。
ば、表示画像の品質劣化を抑えつつ、映像信号の取り込
みから液晶パネルの表示駆動に至る動作をより低い速度
で行うことを可能にする液晶表示制御装置を提供するこ
とできる。
【図１】本発明の第１の実施形態に係る液晶表示制御装
置の構成図である。
置の構成図である。
【図２】従来の液晶表示装置で生成されるドットクロッ
クの説明図である。
クの説明図である。
【図３】液晶表示制御装置のデータ取り込みのタイミン
グを示す図である。
グを示す図である。
【図４】同期信号生成回路の位相制御を説明するための
図である。
図である。
【図５】液晶表示コントローラ４およびフレームメモリ
５の機能を説明するための図である。
５の機能を説明するための図である。
【図６】ライトアドレス生成回路の構成図である。
【図７】ライトアドレス生成回路の動作を示す図であ
る。
る。
【図８】１チップ化した液晶表示制御装置の実現例を示
す図である。
す図である。
【図９】１チップ化した液晶表示制御装置の他の実現例
を示す図である。
を示す図である。
【図１０】本発明の第２の実施形態に係る液晶表示制御
装置の構成図である。
装置の構成図である。
【図１１】１チップ化した液晶表示制御装置の実現例を
示す図である。
示す図である。
【図１２】本発明の第３の実施形態に係る液晶表示制御
装置の構成図である。
装置の構成図である。
【図１３】同期信号生成回路３２の位相制御を説明する
ための図である。
ための図である。
【図１４】データ取り込みのタイミングを示す図であ
る。
る。
【図１５】１チップ化した液晶表示制御装置の実現例を
示す図である。
示す図である。
【図１６】本発明の第４の実施形態に係る液晶表示制御
装置の構成図である。
装置の構成図である。
【図１７】ｎ分周ドットクロックを基準動作クロックと
する液晶表示制御装置の構成を示す図である。
する液晶表示制御装置の構成を示す図である。
【図１８】データ取り込みのタイミングを示す図であ
る。
る。
【図１９】ｎ＝３時のｎ分周ドットクロックの位相制御
を示す図である。
を示す図である。
【図２０】ｎ分周ドットクロック（ｎは異なる複数の値
をとる）を選択的に基準動作クロックとする液晶表示制
御装置の構成図である。
をとる）を選択的に基準動作クロックとする液晶表示制
御装置の構成図である。
【図２１】液晶表示部６の構成図である。
【図２２】液晶表示制御装置を内蔵する情報処理装置の
構成図（１）である。
構成図（１）である。
【図２３】液晶表示制御装置を内蔵する情報処理装置の
構成図（２）である。
構成図（２）である。
【図２４】液晶表示制御装置を内蔵する情報処理装置の
構成図（３）である。
構成図（３）である。
【図２５】液晶表示制御装置を内蔵する情報処理装置の
構成図（４）である。
構成図（４）である。
【図２６】液晶表示制御装置を内蔵する情報処理装置の
構成図（５）である。
構成図（５）である。
【図２７】液晶表示制御装置を内蔵する情報処理装置の
構成図（６）である。
構成図（６）である。
【図２８】従来の、ＣＲＴ表示装置とコンピュータとの
接続図である。
接続図である。
【図２９】従来の、液晶表示制御装置とコンピュータと
の接続図である。
の接続図である。
【図３０】従来の、液晶表示制御装置の構成を示す図で
ある。
ある。
１・・・ＰＬＬ回路
２・・・同期信号生成回路
３・・・Ａ／Ｄ変換回路
４・・・液晶表示コントローラ
５・・・フレームメモリ
６・・・液晶表示部
７・・・コントローラ（マイコン）
１０・・・フレームメモリライト制御回路
１１・・・フレームメモリリード制御回路
１２・・・フレームメモリバンク切換え制御回路
１３−Ａ・・・バンクＡフレームメモリ
１３−Ｂ・・・バンクＢフレームメモリ
１４・・・液晶パネルインタフェース回路
１５・・・アップカウンタ（Ｎビットメモリライトアドレ
スカウンタ） １６・・・インバータ １７・・・スイッチ回路 ２０・・・コンピュータまたはワークステーション ２１・・・ＣＲＴ表示装置 ２２・・・液晶表示制御装置 ２２-ａ・・・液晶表示コントローラ ２２-ｂ・・・液晶（ＬＣＤ）表示ユニット ２３・・・Ａ／Ｄ変換器 ２４・・・データ処理回路 ２５・・・ＰＬＬ回路 ２６・・・液晶（ＬＣＤ）表示ユニット ２７-ａ・・・バッファ ２７-ｂ・・・バッファ ２７-ｃ・・・バッファ ３２・・・同期信号生成回路 ３３・・・ラッチ回路 ３４・・・液晶表示コントローラ ３５・・・フレームメモリ ３６・・・液晶表示部 ３７・・・コントローラ（マイコン） ４０・・・フリップフロップ（ＦＦ） ４１・・・フリップフロップ（ＦＦ） ４２・・・インバータ ５０・・・ＬＳＩ ５１・・・ＬＳＩ ５２・・・ＬＳＩ ５３・・・ＬＳＩ ４−１・・・液晶表示コントロール回路 ４−２・・・液晶表示コントロール回路 ７−１・・・コントロール回路（マイコン）
スカウンタ） １６・・・インバータ １７・・・スイッチ回路 ２０・・・コンピュータまたはワークステーション ２１・・・ＣＲＴ表示装置 ２２・・・液晶表示制御装置 ２２-ａ・・・液晶表示コントローラ ２２-ｂ・・・液晶（ＬＣＤ）表示ユニット ２３・・・Ａ／Ｄ変換器 ２４・・・データ処理回路 ２５・・・ＰＬＬ回路 ２６・・・液晶（ＬＣＤ）表示ユニット ２７-ａ・・・バッファ ２７-ｂ・・・バッファ ２７-ｃ・・・バッファ ３２・・・同期信号生成回路 ３３・・・ラッチ回路 ３４・・・液晶表示コントローラ ３５・・・フレームメモリ ３６・・・液晶表示部 ３７・・・コントローラ（マイコン） ４０・・・フリップフロップ（ＦＦ） ４１・・・フリップフロップ（ＦＦ） ４２・・・インバータ ５０・・・ＬＳＩ ５１・・・ＬＳＩ ５２・・・ＬＳＩ ５３・・・ＬＳＩ ４−１・・・液晶表示コントロール回路 ４−２・・・液晶表示コントロール回路 ７−１・・・コントロール回路（マイコン）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森 立美
神奈川県海老名市下今泉810番地 株式
会社日立製作所 オフィスシステム事業
部内
(72)発明者 栗原 博司
千葉県茂原市早野3300番地 株式会社日
立製作所 電子デバイス事業部内
(72)発明者 西谷 茂之
神奈川県川崎市麻生区王禅寺1099番地
株式会社日立製作所 システム開発研究
所内
(72)発明者 森 雅志
神奈川県横浜市戸塚区吉田町292番地
株式会社日立画像情報システム内
(72)発明者 前田 武
神奈川県横浜市戸塚区吉田町292番地
株式会社日立画像情報システム内
(56)参考文献 特開 平５−210087（ＪＰ，Ａ)
特開 平９−288469（ＪＰ，Ａ)
特開 平７−203373（ＪＰ，Ａ)
特開 平９−247614（ＪＰ，Ａ)
特開 平５−27705（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
H04N 5/66 - 5/74
G02F 1/133 505 - 580
Claims (10)
- 【請求項１】入力された第１の映像信号と第１の同期信
号とから、ドットマトリクス型の液晶パネルに表示させ
る第２の映像信号を生成する液晶表示制御装置におい
て、前記 第１の同期信号の中の水平同期信号を基に、周期が
前記第１の映像信号のドット周期のｎ倍（ｎは２以上の
整数）となるｎ分周ドットクロックを生成するクロック
生成回路と、前記第１の同期信号の中の垂直同期信号の周期ごとに、
前記ｎ分周ドットクロックの位相を前記ドット周期分シ
フトさせるｎフレーム切換え信号を生成する同期信号生
成回路と 、前記同期信号生成回路において位相制御された前記ｎ分
周ドットクロックの立ち上がり時の前記 第１の映像信号
を取り込み、デジタルデータである表示データに変換し
て出力するデータ入力回路と、 出力された前記表示データが格納されるフレームメモリ
と、 予め定めたタイミングで第２の同期信号を生成すると共
に、該同期信号に同期して、前記フレームメモリに格納
されている前記表示データを読み出して、前記第２の映
像信号を生成する制御回路とを備えることを特徴とする
液晶表示制御装置 - 【請求項２】入力された第１の映像信号と第１の同期信
号とから、ドットマトリクス型の液晶パネルに表示させ
る第２の映像信号を生成する液晶表示制御装置におい
て、前記第１の同期信号を基に、前記第１の映像信号の動作
モードを間欠モードまたは連続モードのどちらかに決定
するコントローラと 、分周期可変の分周回路を備え 、前記第１の同期信号の中
の水平同期信号を基に、ドットクロックを生成するクロ
ック生成回路と、前記第１の同期信号の中の垂直同期信号の周期ごとに、
前記ドットクロックの位相を制御する信号を生成する同
期信号生成回路と 、前記同期信号生成回路において位相制御された前記ドッ
トクロックの立ち上がり時の前記 第１の映像信号を取り
込み、デジタルデータである表示データに変換 して出力
するデータ入力回路と、 出力された前記表示データが格納されるフレームメモリ
と、 予め定めたタイミングで第２の同期信号を生成すると共
に、該同期信号に同期して、前記フレームメモリに格納
されている前記表示データを読み出して、前記第２の映
像信号を生成する制御回路とを備え、 前記コントローラにおいて決定された動作モードが間欠
モードであった場合、 前記クロック生成回路は、前記分周回路を用いて、前記
ドットクロックとして、周期が前記第１の映像信号のド
ット周期のｎ倍（ｎは２以上の整数）となるｎ分周のド
ットクロックを生成し、 前記同期信号生成回路は、前記位相を制御する信号とし
て、前記ｎ分周のドットクロックの位相を前記ドット周
期分シフトさせる信号を生成し、 前記コントローラにおいて決定された動作モードが連続
モードであった場合、 前記クロック生成回路は、前記分周回路を用いて、前記
ドットロックとして、周期が前記第1の映像信号のドッ
ト周期に一致するドットクロックを生成し、 前記同期信号生成回路は、前記位相を制御する信号とし
て、前記ドットクロックの位相を前記ドット周期に一致
させる信号を生成すること を特徴とする液晶表示制御装
置。 - 【請求項３】請求項１または２記載の液晶表示制御装置
において、 前記クロック生成回路は、垂直同期信号および水平同期
信号からなる第１の同期信号を基に、周期が第１の映像
信号のドット周期のｎ倍となるクロックを生成するＰＬ
Ｌ（位相同期ループ）回路を有し、 前記データ入力回路は、アナログデータからなる第１の
映像信号を、デジタルデータの表示データに変換するＡ
／Ｄ変換回路であることを特徴とする液晶表示制御装
置。 - 【請求項４】請求項１または２記載の液晶表示制御装置
において、 前記データ入力回路は、デジタルデータからなる第１の
映像信号を、ラッチするラッチ回路であることを特徴と
する液晶表示制御装置。 - 【請求項５】請求項１または２記載の液晶表示制御装置
において、 前記制御回路は、ライト制御部と、リード制御部とを有
し、 前記ライト制御部は、取り込まれた表示データの表示画
面での表示位置に対応するフレームメモリの格納位置
に、該表示データを格納していくライト制御を行い、 前記リード制御部は、フレームメモリの格納位置の先頭
側から順次表示データを読み出すリード制御を行うこと
を特徴とする液晶表示制御装置。 - 【請求項６】請求項５記載の液晶表示制御装置におい
て、 前記フレームメモリは、それぞれ１画面分の表示データ
を格納可能な２つのバンクメモリからなり、 前記制御回路は、一方のバンクメモリをリード制御の対
象、他方のバンクメモリをライト制御の対象として、周
期的に対象とするバンクメモリを切換える制御を行う制
御部を、さらに有することを特徴とする液晶表示制御装
置。 - 【請求項７】請求項１または２記載の液晶表示制御装置
と、 ドットマトリクス型の液晶パネルと、 該液晶パネルの駆動用回路とを有することを特徴とする
液晶表示装置。 - 【請求項８】請求項１または２記載の液晶表示制御装置
と、 コンピュータユニットとを有することを特徴とする情報
処理装置。 - 【請求項９】請求項１または２記載の液晶表示制御装置
と、 ドットマトリクス型の液晶パネルと、 該液晶パネルの駆動用回路と、 コンピュータユニットとを有することを特徴とする情報
処理装置。 - 【請求項１０】入力された第１の映像信号と第１の同期
信号とから、ドットマトリクス型の液晶パネルに表示さ
せる第２の映像信号を生成する液晶表示制御装置におい
て、前記 第１の映像信号の表示データを、ｎ−１（ｎは２以
上の整数）ドットおきに、前記第１の映像信号の連続す
るフレーム周期においてｎ分周ドットクロックの位相を
１ドット周期単位にずらして取り込み、連続するｎ個の
前記フレーム周期で、１フレーム分の表示データをフレ
ームメモリに格納する手段を有することを特徴とする液
晶表示制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05668498A JP3462744B2 (ja) | 1998-03-09 | 1998-03-09 | 液晶表示制御装置、それを用いた液晶表示装置および情報処理装置 |
| KR1019990007416A KR100324843B1 (ko) | 1998-03-09 | 1999-03-06 | 액정표시제어장치, 그것을 사용한 액정표시장치 및 정보처리장치 |
| US09/264,872 US6340970B1 (en) | 1998-03-09 | 1999-03-09 | Liquid crystal display control device, liquid crystal display device using the same, and information processor |
| US10/050,563 US6646629B2 (en) | 1998-03-09 | 2002-01-18 | Liquid crystal display control device, liquid crystal display device using the same, and information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05668498A JP3462744B2 (ja) | 1998-03-09 | 1998-03-09 | 液晶表示制御装置、それを用いた液晶表示装置および情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259046A JPH11259046A (ja) | 1999-09-24 |
| JP3462744B2 true JP3462744B2 (ja) | 2003-11-05 |
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ID=13034272
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