JPH08194451A

JPH08194451A - 液晶表示装置

Info

Publication number: JPH08194451A
Application number: JP1954695A
Authority: JP
Inventors: Takeshi Kuwata; 武志桑田; Yoshinori Hirai; 良典平井; Kazuyoshi Kawaguchi; 和義河口; Hiroyuki Mogi; 宏之茂木; Satoshi Nakazawa; 聡中沢; Makoto Nagai; 真永井
Original assignee: Asahi Glass Co Ltd
Current assignee: AGC Inc
Priority date: 1994-11-16
Filing date: 1995-02-07
Publication date: 1996-07-30
Anticipated expiration: 2019-06-07
Also published as: JP3534872B2

Abstract

(57)【要約】【目的】ＭＬＳ駆動法に必要な列電圧の高速演算を実現
しながら、安価なダイナミックメモリの使用を可能に
し、かつフリッカーを低減する。【構成】画像信号処理回路１００に入力された画像デー
タは、フレーム変調回路１で全体で８フレームの１ビッ
ト信号に変換される。最初に、まずこのうちの第１フレ
ームおよび第２フレームに対応する１ビット信号が、入
力ポート２に出力される。入力ポート２は、第１フレー
ムに対応するデータはメモリ３へ、第２フレームに対応
するデータはメモリ４へ書き込む。同時に、空いた時間
を利用しながら、まずメモリ３から第１フレームに対応
するデータの読み出しが行われ、出力ポート５を介し
て、列電圧信号演算回路８へ転送される。引き続いて、
メモリ４から同様に第２フレームに対応するデータの読
み出しが行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速で応答する液晶に
適した液晶表示装置を駆動する方法に関する。特に、本
発明は、ＭＬＳ法（複数ライン同時選択法）でマルチプ
レックス駆動を行う、単純マトリクス型液晶表示装置に
関する。具体的には、データ処理、すなわち表示される
べきデータを受けてＭＬＳ法にのっとった演算を行い、
表示ドライバにデータを送る回路の構成に関する。

【０００２】

【従来の技術】以下、本明細書ではデータ電極を列電極
といい、走査電極を行電極という。

【０００３】従来のＳＴＮ（スーパーツイステッドネマ
ティック）液晶素子は、印加電圧の実効値に依存して応
答する液晶表示素子である。しかし、このような素子に
おいて、高速応答する液晶素子を用いると、オン状態と
オフ状態との間で光学的変化が小さくなり、コントラス
トが低下するという現象（フレーム応答）があり、問題
となる。

【０００４】このような問題を解決するために、最近、
ＭＬＳ法が提案された。ＭＬＳ法においては、列表示パ
ターンを独立に制御するために、同時に印加される各行
電極には一定の電圧パルス列が印加される。

【０００５】この各行電極に印加される選択パルス電圧
群はＬ行Ｋ列の行列（これを以後、選択行列（Ａ）とい
う）として表せる。選択パルス電圧系列は互いに直交な
ベクトル群として表せるため、これらを列要素として含
む行列は直交行列となる。このとき行列内の各行ベクト
ルは互いに直交である。行の数Ｌは同時選択数に対応
し、各行はそれぞれのラインに対応する。たとえば、Ｌ
本の選択ラインの中のライン１には、選択行列（Ａ）の
１行目の要素が適応され、１列目の要素、２列目の要素
の順に選択パルスが印加される。

【０００６】図４は列電極に印加される電圧波形のシー
ケンスをどのように決めるかの概念を示した説明図であ
る。４行４列のアダマール行列を選択行列とする場合を
例にとって説明する。選択行列（Ａ）の表記において、
１は正の選択パルスを、−１は負の選択パルスを意味す
ることとする。

【０００７】列電極ｉおよび列電極ｊにおける表示デー
タが図４（ａ）に示したようになっているとする。列表
示パターンは図４（ｂ）に示すようにベクトル（ｄ）と
して表される。ここで列要素が−１のときはオン表示を
表し、１のときはオフ表示を表す。行電極に、行列の列
の順に順次行電極電圧が印加されていくとすると、列電
極電圧レベルは図４（ｂ）に示すベクトル（ｖ）のよう
になる。これは、列表示パターン（画像表示データ）と
対応する選択行列の列（行選択パターン）とについて、
ビットごとに排他的論理和をとった和に対応している。
その波形は図４（ｃ）のようになる。図４（ｃ）におい
て、縦軸、横軸はそれぞれ任意単位である。

【０００８】実際には、部分ライン選択の場合、液晶表
示素子のフレーム応答を抑制するために、１表示サイク
ル内で分散して電圧印加されることが好ましい。具体的
には、たとえば、１番目の同時選択される行電極群（こ
れを以下、サブグループという）に対するベクトル
（ｖ）の第１番目の要素が印加された次には、２番目の
同時選択される行電極群に対するベクトル（ｖ）の第１
番目の要素が印加され、以下同様のシーケンスをとる。

【０００９】表示データが２値ではなく階調を有する場
合には、フレーム間引き法によって階調を実現できる。
また、特開平６−１３８８５４号や特開平６−２３６１
６７号で提案されているような振幅変調も使用できる。

【００１０】

【発明が解決しようとする課題】ところで、入力される
画像信号の周波数と、液晶表示素子側の１表示サイクル
の周波数とは一般的に異なる。液晶表示素子を駆動する
波形の基本的なパルス幅は、走査線の多重度や、表示の
見やすさの観点から、１０〜数１０ｍｓｅｃ程度に決め
られることが多い。したがって、１表示サイクルの周波
数は走査線数にもよるが、７０〜２００Ｈｚ程度になる
ことが多い。一方、入力される画像信号の周波数は６０
Ｈｚ程度であることが多い。

【００１１】したがって、各々のタイミングを調節する
必要がある。この調整は、画像信号を一旦メモリに書き
込み、書き込まれたデータを書き込みと非同期で読み出
すことによって行われるのが一般的である。

【００１２】図５は、このようなメモリの数を減らすた
めに、出願人が既に提案している回路構成である（特開
平６−３４８２３７号）。

【００１３】階調情報を持ったＲＧＢそれぞれ３ビット
の画像データはフレーム変調回路１１０により、画像デ
ータ入力に対応して各表示サイクルごとにオン／オフ１
ビットのデータに変換して直並列変換器１２０に出力す
る。直並列変換器１２０に入力された１ビットシリアル
データは所定のビット幅のパラレルデータに変換され
る。直並列変換器１２０としては、シフトレジスタが使
用できる。

【００１４】メモリ（ＶＲＡＭ）１３０は１フレーム分
の画像信号を保存するものである。メモリ１３０への入
力の際には、ＲＧＢのデータを一まとめして、ランダム
アクセスモードを用い、同じ列電極に対応した行電極上
のデータは、同時選択されるＬ本の行電極について隣り
合うＬ個のアドレスに格納する。メモリ１３０からの読
み出しは高速な順次アクセスモードで行い、出力はフォ
ーマットコンバータ１９０へ送られる。

【００１５】フォーマットコンバータ１９０は、データ
フォーマットを整理し直す回路であり、縦横変換などが
含まれる。データフォーマットされた信号は、列電圧信
号演算回路１８０へ送られる。

【００１６】列電圧信号演算回路１８０には行選択パタ
ーン発生器７０からの信号も入力されて、列電圧信号の
演算、形成に使用する。列電圧信号演算回路１８０から
出力される信号は列ドライバ８０に入力されて列電圧が
形成され、液晶パネル４０の列電極に入力される。一
方、行選択パターン発生器７０からの信号は行ドライバ
９０に入力されて行電圧が形成され、液晶パネル４０の
行電極に入力される。また、列ドライバ８０と行ドライ
バ９０とはそれぞれ、ドライバコントロール回路６０に
よって、制御されている。さらに、画像信号処理回路２
００は処理制御回路１５０によって、制御されている。
図の簡単のため、処理制御回路１５０の結線は省略し
た。

【００１７】この方法では、メモリに格納する前に、フ
レーム変調を行っているので、比較的簡素な回路が実現
されている。しかし、メモリ読み出しのタイミングは、
データ入力のタイミングに同期するものになっており、
液晶表示モジュール側のフレーム周波数の高さを充分に
生かすものになっていなかった。すなわち、フレーム周
波数が低いため、フリッカーが目立つ問題があった。

【００１８】また、メモリとして使用するＶＲＡＭは比
較的高価で、液晶表示装置のシステム全体では低コスト
化が充分ではなかった。

【００１９】さらに、メモリへの高速なアクセスが必要
なため、消費電力や放射ノイズが比較的大きいという問
題もあった。

【００２０】

【課題を解決するための手段】本発明は、前記の課題を
解決するために、複数ライン同時選択を行う液晶表示装
置において、入力された画像信号を列電圧信号に変換す
る画像信号処理回路と該列電圧信号を列電圧に変換する
列ドライバとを有し、該画像信号処理回路は、全体で１
フレーム分を超える画像信号を保存可能な複数のフレー
ムメモリと、入力された画像信号を前記複数のメモリに
書き込む前に、一旦保存する入力ポートと、前記複数の
メモリからの出力を一旦保存する出力ポートと、出力ポ
ートからの画像信号と行選択パターン信号とから列電圧
信号を演算する列電圧信号演算回路とを備えていること
を特徴とする液晶表示装置、を提供する。

【００２１】また、画像信号処理回路は、階調を含んだ
画像信号を入力ポートに転送する前に複数フレームの二
値信号に変換するフレーム変調回路を備えていることを
特徴とする前記の液晶表示装置を提供する。

【００２２】さらに、画像信号処理回路は集積回路とさ
れることを特徴とする前記の液晶表示装置を提供する。

【００２３】

【作用】本発明においては、画像信号処理回路が、１フ
レーム分の画像信号を保存可能な複数のメモリと、入力
された画像信号を前記複数のメモリに書き込む前に、一
旦保存する入力ポートと、前記複数のメモリからの出力
を一旦保存する出力ポートと、出力ポートからの画像信
号と行選択パターン信号とから列電圧信号を演算する列
電圧演算回路とを備えているため、当該複数画面分のメ
モリに異なるデータを書き込むことが可能になるので、
フリッカーの少ない表示が可能になる。

【００２４】また、階調を含んだ画像信号を入力ポート
に転送する前に複数フレームの二値信号に変換するフレ
ーム変調回路を備えることにより、フリッカーの少ない
表示を可能とするとともに、メモリ数を削減できる。

【００２５】さらに、画像信号処理回路を集積回路とす
ることにより、メモリの読み書きのデータ幅を広くする
ことができるので、アクセス速度の小さいメモリ（たと
えばＤＲＡＭなど）も用いうる。

【００２６】

【実施例】

［実施例１］図１は、本発明による画像信号処理回路１
００の実施例を示す。画像信号処理回路１００は、フレ
ーム変調回路１、入力ポート（シフトレジスタ）２、メ
モリ（ＤＲＡＭ）３、４、出力ポート（シフトレジス
タ）５、ドライバコントロール回路６、行選択パターン
発生器７、列電圧信号演算回路８、処理制御回路１５を
備えている。

【００２７】入力される画像信号はＲＧＢ各色並列のデ
ィジタル信号であり、階調数に応じたビット数を有す
る。すなわち、１６階調のときは、各色４ビットずつで
計１２ビットのデータ、６４階調のときは、各色６ビッ
トずつで計１８ビットのデータである。この画像信号と
ともに、水平同期信号、垂直同期信号、イネーブル信
号、クロック信号などが入力されてタイミングがコント
ロールされる。

【００２８】入力画像信号のフレーム周波数はディスプ
レイコントローラに依存し、たとえば、ＶＧＡのＲＧＢ
６４階調モードでは、通常６０Ｈｚである。すなわち、
１秒間に６０枚の画像が送られてくる。前述のように、
高速応答ＳＴＮ液晶表示のフレーム周波数は、フリッカ
ー抑制のため、高速のリフレッシュが必要であり、一般
に入力画像信号のフレーム周波数よりも高い。特に、フ
レーム変調との組み合わせでは、１００Ｈｚ以上のフレ
ーム周波数になる。本発明では、２つのフレーム周波数
の間のタイミング調整を、画像信号処理回路１００で行
う。

【００２９】本実施例は、入力画像信号のフレーム周波
数を６０Ｈｚとし、液晶表示モジュールにおけるフレー
ム周波数が１２０Ｈｚとした場合の構成であり、画像信
号処理回路１００は、２画面分のメモリを備えている。
一般に、本発明の駆動方式においては、液晶表示モジュ
ールにおけるフレーム周波数が６０〜１２０Ｈｚの場合
は、２フレーム分のメモリを備えることにより、また液
晶表示モジュールにおけるフレーム周波数が１２０〜１
８０Ｈｚの場合は、３フレーム分のメモリを備えること
により、駆動が容易となる。

【００３０】フレーム変調回路１では、入力された複数
ビットの階調データを複数フレームの１ビットデータに
変換する。本実施例では、空間変調を併用して、時間的
にオン／オフパターンの位置をずらしてフリッカーの低
減を図っており、８フレームを使って１６階調表示を行
う。フレーム変調回路１でのデータ変換は１フレームか
ら８フレームまでに対応したルックアップテーブルを用
意して、それを参照することにより行う。もちろんこの
データ変換をルックアップテーブルを使用せず、演算で
行うことは任意である。

【００３１】入力ポート２は、フレーム変調回路１から
転送された複数フレームのデータをＫピクセル分の並列
データに変換し、一度に大量のデータを後段のメモリ
３、４に転送可能にする。Ｋの値が大きいほど一度に転
送できるデータ量を大きくできる。本実施例では入力ポ
ート２としてシフトレジスタを用いる。

【００３２】メモリ３、４としては、１画面分のデータ
を格納できる容量を備えたものであれば、形式にかかわ
らず用いうる。特に、本発明の画像信号処理回路を集積
化して、メモリを内蔵すれば、メモリの読み書きのデー
タ幅を広くすることができるので、アクセス速度の小さ
いメモリ（たとえばＤＲＡＭなど）も用いうる。価格の
安いＤＲＡＭを用いることはコストの観点からきわめて
有利である。すなわち、本発明は、低コスト、低速度の
ＤＲＡＭを使用できるため、低消費電力化、低放射ノイ
ズ化の観点で非常に有効である。

【００３３】出力ポート５は、メモリ３、４から転送さ
れたデータを列電圧信号演算回路８に転送する。本実施
例では、入力ポート２と同様にシフトレジスタを用い
る。

【００３４】本実施例では、読み書きは、同一のメモリ
バス上で行う。入力ポート２や出力ポート５は、時間的
に読み書きの信号がぶつからないように、かつ効率的に
アクセスできるように制御する機能を有する。

【００３５】列電圧信号演算回路８では入力された画像
データと対応する行選択パターンとの排他的論理和をと
り”１”の数を数えて出力する。このデータは表示デー
タとして液晶表示モジュールの列ドライバ８０へ送られ
る。

【００３６】行選択パターン発生器７は、選択行列基づ
く行選択パターンを発生する。行選択パターンは、行ド
ライバ９０に送られて行電圧が形成されるほか、列電圧
信号演算回路８に送られて、列電圧信号形成のための演
算に用いられる。

【００３７】ドライバコントロール回路６は列ドライバ
８０および行ドライバ９０等のタイミング等を制御する
回路である。ドライバ制御に必要なクロック、ラッチ信
号などを発生し、行選択パターン発生器７、列ドライバ
８０および行ドライバ９０に出力する。

【００３８】処理制御回路１５は、画像信号処理回路１
００の動作、タイミングを制御する回路である。図で
は、結線を省略した。

【００３９】図２は列電圧信号演算回路８の回路の１例
である。４ビットのデータ信号を排他的論理和ゲート１
４３、１４３、・・・に入力する。排他的論理和ゲート
１４３にはそれぞれ行選択パターン発生器から行選択パ
ターンも入力される。排他的論理和ゲート１４３の出力
は加算器１４１で同時選択される行電極について加算さ
れる。

【００４０】この図に示すように、列電圧信号演算回路
８へ送られる表示データは同時選択ライン数に等しい列
方向のデータであり、これは、ディスプレイコントロー
ラから画像信号処理回路１００に送られるデータの転送
順序とは異なる。

【００４１】図３はそれらの違いを示す概念図である。
図３（ａ）はディスプレイコントローラから画像信号処
理回路１００に送られるデータ転送順序を示し、図３
（ｂ）は列電圧信号演算回路８へ送られるデータの転送
順序を示す。

【００４２】すなわち、画像信号処理回路１００に入力
される画像信号は、通常、対応する表示画面の左上から
横方向に向かう順序で順次ＲＧＢ１組（すなわち１ピク
セル）のシリアルデータとして転送される。１行目のデ
ータがすべて転送され終わると次の行に移り、以下同様
にして１画面分のデータが送られる。

【００４３】転送順序を変更するためのフォーマット変
換は、メモリの読み書きの際に行われる。たとえば、メ
モリの書き込み時にランダムアクセスモードを用いて所
定のフォーマットに変換して書き込み、読み出し時には
順次、高速に連続して読み出す方法、または、書き込み
時に高速で順次、書き込み、読み出し時にランダムアク
セスモードで所定のフォーマットで読み出す方法などが
ある。いずれの場合でも、画像信号処理回路を集積化し
て、メモリを当該集積回路に内蔵することにより、メモ
リの読み書きのデータ幅が広くとれる。したがって、シ
リアルデータをポートに蓄えてデータ幅の広いパラレル
データとして扱うことにより、メモリのアクセス時間に
余裕をもたせることができる。

【００４４】以下に、本実施例における回路の動作につ
いて説明する。

【００４５】画像信号処理回路１００に入力された画像
データは、フレーム変調回路１のルックアップテーブル
を参照することにより、全体で８フレームの１ビット信
号に変換される。８フレーム分の１ビット信号は、本実
施例では２フレームずつ変換されて出力される。

【００４６】最初に、まずこのうちの第１フレームおよ
び第２フレームに対応する１ビット信号が、入力ポート
２に出力される。入力ポート２は、メモリ３、４に書き
込むことのできる量を一旦蓄えてから、第１フレームに
対応するデータはメモリ３へ、第２フレームに対応する
データはメモリ４へ書き込む。同時に、空いた時間を利
用しながら、まずメモリ３から第１フレームに対応する
データの読み出しが行われ、出力ポート５を介して、列
電圧信号演算回路８へ転送される。引き続いて、メモリ
４から第２フレームに対応するデータの読み出しが行わ
れ、出力ポート５を介して、列電圧信号演算回路８へ転
送される。

【００４７】図６は、以上のメモリへの書き込みと読み
出しのタイミングの概略を示したタイミングチャートで
ある。図のように、本実施例では、入力の２倍の周波数
で出力が行われることになる。

【００４８】列電圧信号演算回路８では、行選択パター
ン発生器７からの行選択パターンと出力ポート５からの
表示データを用いて液晶表示モジュールの列ドライバ８
０に転送される。

【００４９】次に、ディスプレイコントローラから２枚
目の画像入力信号がフレーム変調回路１に入力され、今
度は、第３フレームと第４フレームに対応するテーブル
を用いて１ビットの信号への変換が行われ、それぞれ入
力ポート２を介して、第３フレームに対応するデータは
メモリ３へ、第４フレームに対応するデータはメモリ４
へ書き込まれる。

【００５０】これらの画像データについても、空いた時
間を利用しながら、メモリ３から第３フレームに対応す
るデータの読み出しが行われ、出力ポート５を介して、
列電圧信号演算回路８へ転送される。引き続いて、メモ
リ４から第４フレームに対応するデータの読み出しが行
われ、出力ポート５を介して、列電圧信号演算回路８へ
転送される。これらの読み書きのタイミング、および列
電圧信号形成の演算は、第１フレームと第２フレームに
対応するデータと同じである。

【００５１】以下、同様にして５、６フレーム、７、８
フレームのデータを転送して、１つの階調シーケンスを
終える。

【００５２】このように、複数画面分のメモリを備える
ことによって、当該複数画面分のメモリに異なるデータ
を書き込むことができる。また、メモリに書き込む前に
フレーム変調処理を行っておくことによって、これらの
メモリに格納されたデータを液晶表示モジュールのフレ
ーム周波数に同期させて読み出せば、フリッカーの少な
い表示を得るとともに、メモリ数を削減できる。また、
本発明では、液晶表示モジュールの１フレームの期間は
表示データが一定であり、単純マトリクス液晶駆動方式
のいわゆる電圧平均化法は成立することになる。

【００５３】以上のシーケンスはすべて入力信号に同期
した動作に基づいて説明してきたが、必ずしも同期した
動作ではなくとも駆動可能である。

【００５４】また、もし、画像信号処理回路が２フレー
ム分を超えるメモリを備えているならば、複数フレーム
のデータを、メモリの数にあったフレーム数のデータに
変換し、それぞれをメモリに書き込めばよい。たとえ
ば、３フレーム分のメモリを備えているなら、３フレー
ムずつ処理できる。

【００５５】なお、フォーマットコンバータによるデー
タフォーマット変換を併用してもよい。この場合は、メ
モリ３、４に書き込む前に行ってもよく、読み出すとき
に行ってもよい。

【００５６】本発明の画像処理回路１００を集積回路と
して、ＭＬＳ方式のＬＣＤモジュールの回路基板上に実
装すると、ＴＦＴモジュールとのインターフェース互換
性が保てるため有益である。もちろん、パーソナルコン
ピュータ内の回路基板上に実装することもできる。ま
た、この回路の一部またはすべてを列ドライバのチップ
の上に組み込んでもよい。

【００５７】［実施例２〜５］以下の実施例２〜５は上
下２画面分割駆動を行う場合である。入力周波数は６０
Ｈｚ（１周期は１６．６ｍｓｅｃ）、モジュール側の駆
動周波数は、１２０Ｈｚ（１周期は８．３ｍｓｅｃ）で
ある。４ライン同時選択で駆動し、１スキャンの周期は
２．０８ｍｓｅｃとした。また、実施例１と同様に、所
定の階調を表示するために、８フレームを使用する。

【００５８】実施例２メモリは３フレーム分使用する。図７はその動作、特
に、メモリへの読み書きのタイミングを示す。

【００５９】図の見方は以下のようである。メモリ７１
〜７４はそれぞれ１／２フレーム分のメモリであり、１
／２画面分の２値表示データを蓄えることができる。Ｕ
Ｆ１、ＵＦ２、・・・は上画面の１フレームめ、２フレ
ームめ、・・・のデータを示す。また、ＬＦ１、ＬＦ
２、・・・は下画面の１フレームめ、２フレームめ、・
・・のデータを示す。

【００６０】読み書きの記号の見方は、図１１に示した
ようである。まず、１セルの横軸は、時間軸に対応して
おり、１セルの横の辺の長さは入力信号の周波数の半周
期を表す。したがって、２マスの長さが、入力信号の１
周期に相当する時間になる。図１１（ａ）はメモリ１の
中のデータＦ１がＦ４の上に上書きされていることを示
し、セル内の１本の斜線は、上記の上書き時に１回メモ
リ内が走査されていることを示す。

【００６１】図１１（ｂ）はメモリ２の中のデータＦ２
が読み出されていることを示し、セル内の４本の斜線
は、上記の読み出し時に４回メモリ内が走査されている
ことを示す。本実施例では、４行４列の選択行列を用い
ているので、４列分の演算が必要となる。したがって、
メモリからの読み出しは４回のスキャンによって４回デ
ータを読み出すことによって、行うことになる。

【００６２】図１１（ｃ）はメモリ１の中のデータＦ１
がＦ４の上に上書きされると同時に、データが読み出さ
れていることを示す。すなわち、上書き時に、１回メモ
リが内が走査されるとともに、４回データが読み出され
ることを示す。

【００６３】読み書きのタイミングは以下のようにな
る。６０Ｈｚの周波数で入力信号を受け、フレーム変調
回路で１ビットのデータに変換した後、入力信号の１周
期の前半の時間で、メモリ７１、７２にそれぞれＵＦ
１、ＵＦ２の各フレームに対応したフレーム変調ずみデ
ータを書き込む。次いで、入力信号の１周期の後半の時
間で、メモリ７１からＵＦ１を読み出すとともに、メモ
リ７４、７５にそれぞれＬＦ１、ＬＦ２の各フレームに
対応したフレーム変調ずみデータを書き込む。

【００６４】次いで、次の入力信号の１周期の前半の時
間で、メモリ７１、７３にそれぞれＵＦ３、ＵＦ４の各
フレームに対応したフレーム変調ずみデータを書き込む
とともに、メモリ７２からＵＦ２を、メモリ７４からＬ
Ｆ１をそれぞれ読み出す。そして、入力信号の１周期の
後半の時間で、メモリ７１からＵＦ３を、メモリ７５か
らＬＦ２をそれぞれ読み出すとともに、メモリ７４、７
６にそれぞれＬＦ３、ＬＦ４の各フレームに対応したフ
レーム変調ずみデータを書き込む。

【００６５】以下同様に、読み書きを行う。４行同時選
択を行っているので、読み出しは、４スキャンによって
行われ、その周波数は４８０Ｈｚである。この実施例の
利点は、読み出すときに、メモリの内容が一定で、電圧
平均化法がほぼ完全に成立する点である。

【００６６】実施例３メモリは２．５フレーム分使用する。図８はその動作、
特に、メモリへの読み書きのタイミングを示す。図面の
見方は図７と同様である。

【００６７】読み書きのタイミングは以下のようにな
る。６０Ｈｚの周波数で入力信号を受け、フレーム変調
回路で１ビットのデータに変換した後、入力信号の１周
期の前半の時間で、メモリ８１、８２にそれぞれＵＦ
１、ＵＦ２の各フレームに対応したフレーム変調ずみデ
ータを書き込む。次いで、入力信号の１周期の後半の時
間で、メモリ８１からＵＦ１を読み出すとともに、メモ
リ８４、８５にそれぞれＬＦ１、ＬＦ２の各フレームに
対応したフレーム変調ずみデータを書き込む。

【００６８】次いで、次の入力信号の１周期の前半の時
間で、メモリ８１、８３にそれぞれＵＦ３、ＵＦ４の各
フレームに対応したフレーム変調ずみデータを書き込む
とともに、メモリ８２からＵＦ２を、メモリ８４からＬ
Ｆ１をそれぞれ読み出す。そして、入力信号の１周期の
後半の時間で、メモリ８１からＵＦ３を、メモリ８５か
らＬＦ２をそれぞれ読み出すとともに、メモリ８２、８
４にそれぞれＬＦ３、ＬＦ４の各フレームに対応したフ
レーム変調ずみデータを書き込む。

【００６９】以下同様に、読み書きを行う。この場合
も、４行同時選択を行っているので、読み出しは、４ス
キャンによって行われ、その周波数は４８０Ｈｚであ
る。読み出すときに、メモリの内容が一定で、電圧平均
化法がほぼ完全に成立する利点は実施例２と同じである
が、使用するメモリが半フレーム分少ない利点がさらに
ある。

【００７０】実施例４メモリは２フレーム分使用する。図９はその動作、特
に、メモリへの読み書きのタイミングを示す。図面の見
方は図７と同様である。

【００７１】読み書きのタイミングは以下のようにな
る。６０Ｈｚの周波数で入力信号を受け、フレーム変調
回路で１ビットのデータに変換した後、入力信号の１周
期の前半の時間で、メモリ９１、９２にそれぞれＵＦ
１、ＵＦ２の各フレームに対応したフレーム変調ずみデ
ータを書き込む。この際、メモリ９１は同時に読み出さ
れているので、ＵＦ１の半分が読み出されることにな
る。次いで、入力信号の１周期の後半の時間で、メモリ
９２からＵＦ２を読み出すとともに、メモリ９３、９４
にそれぞれＬＦ１、ＬＦ２の各フレームに対応したフレ
ーム変調ずみデータを書き込む。この際、メモリ９４は
同時に読み出されているので、ＬＦ２の半分が読み出さ
れることになる。

【００７２】次いで、次の入力信号の１周期の前半の時
間で、メモリ９１、９２にそれぞれＵＦ３、ＵＦ４の各
フレームに対応したフレーム変調ずみデータを書き込む
とともに、メモリ９１、９３をそれぞれ読み出す。この
際、メモリ９１はＵＦ３がＵＦ１の上に上書きされてい
るタイミングなので、半分はＵＦ１がもう半分はＵＦ３
が読み出されることになる。メモリ９３からはＬＦ１が
読み出される。

【００７３】入力信号の１周期の後半の時間では、メモ
リ９３、９４にそれぞれＬＦ３、ＬＦ４の各フレームに
対応したフレーム変調ずみデータを書き込むとともに、
メモリ９２、９４をそれぞれ読み出す。この際、メモリ
９４はＬＦ４がＬＦ２の上に上書きされているタイミン
グなので、半分はＬＦ２がもう半分はＬＦ４が読み出さ
れる。メモリ９２からはＵＦ４が読み出される。

【００７４】以下同様に、読み書きを行う。この場合
も、４行同時選択を行っているので、読み出しは、４ス
キャンによって行われ、その周波数は４８０Ｈｚであ
る。この方法においても、電圧平均化法は、ほぼ完全に
成立する。４回のスキャンの間、メモリの内容が変わっ
ても、適当な２つの読み出しフレーム（たとえば、ＵＦ
１ならば第１フレームと第３フレーム）を取り出して考
えると、メモリの内容が４回のスキャンの間一定である
場合と等価になっているからである。また、使用するメ
モリは実施例４よりもさらに半フレーム分少ない利点が
ある。

【００７５】実施例５メモリは１．５フレーム分使用する。図１０はその動
作、特に、メモリへの読み書きのタイミングを示す。図
面の見方は図７と同様である。

【００７６】読み書きのタイミングは以下のようにな
る。６０Ｈｚの周波数で入力信号を受け、フレーム変調
回路で１ビットのデータに変換した後、メモリへの読み
書きが行われるのは、実施例２〜４と同様である。

【００７７】この実施例では、データの読み出しは、必
ずメモリ１０１および１０３から行われる。また、書き
込みは、入力信号の前半の時間では、メモリ１０１およ
び１０２に対して、入力信号の後半の時間では、メモリ
１０２および１０３に対して行われる。そして、入力信
号の前半の時間では、メモリ１０２からメモリ１０３に
対してデータの転送（ＴＲＡＮＳＦＥＲ）が行われ、入
力信号の後半の時間では、メモリ１０２からメモリ１０
１に対して、データの転送が行われる。具体的には、以
下のようになる。

【００７８】入力信号の１周期の前半の時間で、メモリ
１０１、１０２にそれぞれＵＦ１、ＵＦ２の各フレーム
に対応したフレーム変調ずみデータを書き込む。この
際、メモリ１０１は同時に読み出されているので、ＵＦ
１の半分が読み出されることになる。次いで、入力信号
の１周期の後半の時間で、メモリ１０２からメモリ１０
１にデータＵＦ２を転送しながら、メモリ１０２とメモ
リ１０３とにそれぞれデータＬＦ２、ＬＦ１を書き込
む。また同時に、メモリ１０１とメモリ１０３とからそ
れぞれデータを読み出す。この際、メモリ１０１はデー
タが、ＵＦ１からＵＦ２に変化しているので、それぞれ
ほぼ半分ずつ読み出されることになる。また、メモリ１
０３はデータが、まえのデータからＬＦ１に変化してい
るので、ＬＦ１はほぼ半分だけ読み出されることにな
る。

【００７９】次いで、次の入力信号の１周期の前半の時
間で、メモリ１０２からメモリ１０３にデータＬＦ２を
転送しながら、メモリ１０１とメモリ１０２とにそれぞ
れデータＵＦ３、ＵＦ４を書き込む。また同時に、メモ
リ１０１とメモリ１０３とからそれぞれデータを読み出
す。この際、メモリ１０１はデータが、ＵＦ２からＵＦ
３に変化しているので、それぞれほぼ半分ずつ読み出さ
れることになる。また、メモリ１０３はデータが、ＬＦ
１からＬＦ２に変化しているので、やはりそれぞれほぼ
半分だけ読み出されることになる。

【００８０】以下同様に、読み書きを行う。この場合
も、４行同時選択を行っているので、読み出しは、４ス
キャンによって行われ、その周波数は４８０Ｈｚであ
る。この方法においても、実施例４と同様の理由で電圧
平均化法は、ほぼ完全に成立する。使用するメモリが実
施例４よりもさらに半フレーム分少ない利点もある。

【００８１】実施例４および５において、データ読み出
しの間、メモリの内容が変化するときは、サブグループ
内で別々のフレームデータが混ざらないように配慮する
とフレーム変調方式に自由度が増し、波形ひずみに起因
する輝度の不均一性が改善される。

【００８２】そのためには、書き込み時に（同時選択行
本数）分の付加メモリに１サブグループ分のデータを蓄
えてから、上述したメモリに転送すればよい。さらに、
空間変調を使用する場合に、表示の均一性を向上するた
めには、上記付加メモリの容量を（同時選択行本数と空
間変調に用いるディザなどのマトリクスの行数との最小
公倍数）×（空間変調に用いるディザなどのマトリクス
の列数の倍数）とすればよい。

【００８３】たとえば、同時選択行本数が４で、ディザ
マトリクスが８×８行列のときは、最小で８×８の付加
メモリを用いればよい。もちろん、ＶＧＡ表示をする場
合は８×６４０の付加メモリでもよい。

【００８４】かかる付加メモリとしては、上記メモリと
は別に複数のラインメモリを用いてもよいし、また、上
記メモリに必要な容量を付加してもよい。上記メモリに
必要な容量を加えた場合には、データ転送に使用するバ
スラインを共通に使える利点がある。

【００８５】

【発明の効果】本発明の回路により、ＭＬＳ駆動法に必
要な列電圧の高速演算を実現しながら、安価なダイナミ
ックメモリの使用を可能にし、かつメモリ数を削減して
回路の簡素化が可能となり、コスト削減、消費電力低
減、放射ノイズ削減を図れる。

【００８６】また、入力画像データのフレーム周波数に
拘束されず、実質的に高いフレーム周波数でメモリから
データを読み出せるので、フリッカーを抑えた表示を実
現できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】列電圧信号演算回路を示す回路図である。

【図３】ディスプレイコントローラからのデータ転送順
序と列電圧演算回路へ送られるデータ転送順序との違い
を示す概念図である。

【図４】ＭＬＳ法の基本概念を示す概念図である。

【図５】先に提案されている例を示すブロック図であ
る。

【図６】本発明の実施例における、メモリ読み書きのタ
イミングを示すタイミングチャートである。

【図７】本発明の実施例２における、メモリ読み書きの
タイミングを示すチャートである。

【図８】本発明の実施例３における、メモリ読み書きの
タイミングを示すチャートである。

【図９】本発明の実施例４における、メモリ読み書きの
タイミングを示すチャートである。

【図１０】本発明の実施例５における、メモリ読み書き
のタイミングを示すチャートである。

【図１１】（ａ）〜（ｃ）は図７〜図１０の見方を示す
説明図である。

【符号の説明】

１：フレーム変調回路２：入力ポート３、４：メモリ５：出力ポート６：ドライバコントロール回路７：行選択パターン発生器８：列電圧信号演算回路１０：処理制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者茂木宏之神奈川県横浜市神奈川区羽沢町1150番地旭硝子株式会社中央研究所内 (72)発明者中沢聡神奈川県横浜市神奈川区羽沢町1150番地旭硝子株式会社中央研究所内 (72)発明者永井真神奈川県横浜市神奈川区羽沢町1150番地旭硝子株式会社中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数ライン同時選択を行う液晶表示装置に
おいて、入力された画像信号を列電圧信号に変換する画像信号処
理回路と該列電圧信号を列電圧に変換する列ドライバと
を有し、該画像信号処理回路は、全体で１フレーム分を超える画像信号を保存可能な複数
のフレームメモリと、入力された画像信号を前記複数のメモリに書き込む前
に、一旦保存する入力ポートと、前記複数のメモリからの出力を一旦保存する出力ポート
と、出力ポートからの画像信号と行選択パターン信号とから
列電圧信号を演算する列電圧信号演算回路とを備えてい
ることを特徴とする液晶表示装置。
【請求項２】該画像信号処理回路は、階調を含んだ画像
信号を入力ポートに転送する前に複数フレームの二値信
号に変換するフレーム変調回路を備えていることを特徴
とする請求項１記載の液晶表示装置。
【請求項３】該画像信号処理回路は集積回路とされるこ
とを特徴とする請求項１または請求項２記載の液晶表示
装置。