JP3455061B2

JP3455061B2 - 薄膜コンデンサ

Info

Publication number: JP3455061B2
Application number: JP14175797A
Authority: JP
Inventors: 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2003-10-06
Anticipated expiration: 2017-05-30
Also published as: JPH10335179A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用、もしくは電源電圧の変動防止用に
供される、大容量、低インダクタンスの薄膜コンデンサ
に関するものである。

【０００２】

【従来の技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。

【０００３】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、ＣＰＵチップ内のクロッ
ク周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バス
のクロック周波数も３０ＭＨｚから７５ＭＨｚと高速化
が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の同時切り替えが
同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能である。いわゆるデカップリ
ングコンデンサである。

【０００７】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。
このため、動作周波数が高くなるにつれ、素子の持つイ
ンダクタンスが供給すべき過渡電流を制限し、ロジック
回路側の電源電圧の瞬時低下、または新たな電圧ノイズ
を発生させる。結果として、ロジック回路上のエラーを
引き起こす。

【０００９】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【００１０】インダクタンスを減少させる方法は３つあ
る。第１は電流経路の長さを最小にする方法、第２は電
流経路をループ構造としループ断面積を最小にする方
法、第３は電流経路をｎ個に分配して実効的なインダク
タンスを１／ｎにする方法である。

【００１１】第１の方法は、単位面積あたりの容量を増
加させて小型化を図ればよく、コンデンサ素子を薄膜化
することにより達成できる。大容量で高周波特性の良好
なコンデンサを得る目的で、特開昭６０−９４７１６号
公報には誘電体厚さを１μｍ以下に薄膜化したものが開
示されている。

【００１２】第２の方法は、一本の電流経路が形成する
磁場を、近接する別の電流経路が形成する磁場により相
殺低減する効果であるから、コンデンサを形成する一対
の電極板、または電極層に流れる電流の向きをできるだ
け同一方向にしないようにすればよい。

【００１３】第３の方法では、分割したコンデンサを並
列接続することによって低インダクタンス化が図れる。
このようなコンデンサとして、特開平４−２１１１９１
号公報に薄膜誘電体層を利用したものが開示されてい
る。

【００１４】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。

【００１５】また、第２の方法では正負の端子電極を同
一端面か、直交方向にする必要があり、実装上不利とな
る。

【００１６】第３の分割並列接続の方法では、基板内蔵
型では有利な手段となるが、実装の自由度はない。ま
た、通常の積層型コンデンサも並列接続であるが、電流
の向きが同一方向であるため、各電極電流が形成する磁
場が重畳される。つまり相互インダクタンスが大きくな
るため、実効的な全インダクタンスを十分に低減するこ
とはできなかった。従って、第２の手段を併せて採用す
る必要があったが、上述したとおり、端子電極の問題に
より実装上の問題があった。

【００１７】本発明は、実装が容易でかつ積層化が容易
な低インダクタンス構造を有する薄膜コンデンサを提供
することを目的とする。

【００１８】

【課題を解決するための手段】本発明の薄膜コンデンサ
は、誘電体層の上面に第１電極層を、下面に第２電極層
を形成した第１容量素子と、誘電体層の上面に第２電極
層を、下面に第１電極層を形成した第２容量素子とを並
置するとともに、前記第１容量素子と第２容量素子の第
１電極層同士および第２電極層同士を、前記第１電極層
および前記第２電極層にそれぞれ形成された前記第１容
量素子と前記第２容量素子の間の接続端子電極同士を接
続することにより接続し、さらに最上層の前記第１、第
２電極層上に外部端子電極を形成してなるものである。

【００１９】また、複数の電極層と複数の誘電体層とを
交互に積層してなり、前記電極層が下側から交互に第１
電極層または第２電極層とされた第１容量素子と、複数
の電極層と複数の誘電体層とを交互に積層してなり、前
記電極層が下側から交互に第２電極層または第１電極層
とされた第２容量素子とを並置するとともに、前記第１
容量素子と第２容量素子の第１電極層同士および第２電
極層同士を、前記第１電極層および前記第２電極層にそ
れぞれ形成された前記第１容量素子と前記第２容量素子
の間の接続端子電極同士を接続することにより接続し、
さらに最上層の前記第１、第２電極層上に外部端子電極
を形成してなるものである。

【００２０】

【作用】本発明の薄膜コンデンサでは、一対の容量素子
を所定間隔を置いて並置しているため、一対の容量素子
には、同一平面内に第１電極層（例えば正電極層）およ
び第２電極層（例えば負電極層）が形成されることにな
り、これらの正電極層および負電極層の間隔を接近させ
て形成することができるので、電流経路が短くなり、イ
ンダクタンスを小さくすることができる。

【００２１】また、個々の容量素子の正電極層と負電極
層を流れる電流の方向が逆方向となるため、発生するイ
ンダクタンスが打ち消しあって小さくすることができ
る。

【００２２】さらに、各電極層はその対向面に形成され
ている接続端子電極において接続することができるの
で、積層化が容易となる。外部との接点に用いる外部端
子電極は、最上層の電極層上に形成することができるの
で、実装が容易となる。

【００２３】

【発明の実施の形態】本発明の単板型の薄膜コンデンサ
は、誘電体層の上下面に正電極層および負電極層を形成
してなる一対の容量素子を所定間隔を置いて対向配置す
るとともに、一対の容量素子の対向する位置に形成され
た電極層が異なる極性の電極層とされており、さらに一
対の容量素子の正電極層および負電極層に、それぞれ対
向する容量素子に向けて突出する接続端子電極が形成さ
れ、一対の容量素子において極性が同じ電極層の接続端
子電極同士を接続してなるものである。

【００２４】また、本発明の積層型の薄膜コンデンサ
は、複数の電極層と複数の誘電体層とを交互に積層して
なる一対の容量素子を所定間隔を置いて対向配置すると
ともに、電極層が積層方向に交互に正電極層または負電
極層とされ、かつ一対の容量素子の対向する位置に形成
された電極層が異なる極性の電極層とされており、さら
に一対の容量素子の正電極層および負電極層に、それぞ
れ対向する容量素子に向けて突出する接続端子電極が形
成され、一対の容量素子において極性が同じ電極層の接
続端子電極同士を接続してなるものである。

【００２５】本発明の単板型タイプの薄膜コンデンサ
は、図１乃至図３に示すように、誘電体層１の上下面に
正電極層２（第１電極層）および負電極層３（第２電極
層）を形成してなる一対の容量素子Ａ、Ｂが対向して並
置されている。一対の容量素子Ａ、Ｂの対向する位置に
形成された電極層は異なる極性の電極層とされている。

【００２６】容量素子Ａ、Ｂは、基板４の上面に形成さ
れている。

【００２７】即ち、容量素子Ａは、誘電体層１の下面に
正電極層２が、上面に負電極層３が形成されており、容
量素子Ｂは、誘電体層１の下面に負電極層３が、上面に
正電極層２が形成されている。そして、容量素子Ａ、Ｂ
が所定間隔を置いて並置されており、容量素子Ａの正電
極層２と同一平面には容量素子Ｂの負電極層３が、容量
素子Ａの負電極層３と同一平面には容量素子Ｂの正電極
層２が形成されることになる。

【００２８】正電極層２および負電極層３は、図４に示
すように、長方形状とされ、誘電体層１は、この誘電体
層１の下面に形成された正電極層２または負電極層３を
被覆するような大きさの長方形状とされている。誘電体
層１同士は、所定間隔を置いて離間されている。誘電体
層１の上面に形成された正電極層２または負電極層３
は、誘電体層１の下面に形成された正電極層２または負
電極層３と同一形状、同一寸法とされている。

【００２９】誘電体層１の厚みは、０．１〜１μｍ、大
きさは、縦１．２ｍｍ、横１．２ｍｍの大きさとされ、
電極層２、３の厚みは、０．１〜１μｍ、大きさは、縦
１．０ｍｍ、横０．３ｍｍの大きさとされている。

【００３０】そして、一対の容量素子Ａ、Ｂの正電極層
２および負電極層３には、それぞれ対向する容量素子
Ａ、Ｂに向けて突出する接続端子電極５が形成され、極
性が同じ電極層２、３の接続端子電極５同士が接続され
ている。

【００３１】正電極層２同士が接続された正電極接続部
７と、負電極層３同士が接続された負電極接続部８とは
所定間隔を置いて離間され、これにより絶縁されてい
る。この正電極接続部７と負電極接続部８との間に、誘
電体層１と同一材料を充填しても良い。この場合には、
一対の容量素子Ａ、Ｂの誘電体層１が連結され、平面的
に見るとＨ形状とされる。正電極層２および負電極層３
の間であって、正電極接続部７と負電極接続部８との間
に該当する部分にも、誘電体層１と同一材料を充填して
も良い。

【００３２】本発明の薄膜コンデンサは、図示しない
が、外部電極端子が、例えば、容量素子Ａ、Ｂに最外表
面に形成された正電極層２および負電極層３にハンダ等
により接続され、これにより容量が取り出される。

【００３３】本発明で用いられる基板４としては、アル
ミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結
晶、チタン被覆シリコン、または銅（Ｃｕ）、ニッケル
（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ステンレス
スティール（ＳＵＳ）薄膜もしくは薄板が望ましい。特
に、薄膜との反応性が小さく、安価で強度が大きく、か
つ誘電体膜または電極膜の結晶性という点からアルミ
ナ、サファイアが望ましく、高周波領域における低抵抗
化の点で銅（Ｃｕ）薄板または銅（Ｃｕ）薄膜が望まし
い。

【００３４】また、本発明の電極層は、白金（Ｐｔ）、
金（Ａｕ）、パラジウム（Ｐｄ）、銅（Ｃｕ）薄膜等が
あり、これらのうちでも白金（Ｐｔ）と金（Ａｕ）薄膜
や低抵抗の銅（Ｃｕ）薄膜が最適である。Ｐｔ、Ａｕは
誘電体との反応性が小さく、また酸化されにくい為、誘
電体との界面に低誘電率相が形成されにくい為である。

【００３５】さらに、誘電体層は、高周波領域において
高誘電率を有するものであれば良いが、その膜厚は１μ
ｍ以下が望ましい。また、誘電体層は、例えば、金属元
素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合
酸化物結晶からなる誘電体薄膜であって、測定周波数３
００ＭＨｚ（室温）での比誘電率が１０００以上の誘電
体薄膜が望ましい。尚、本発明においてはＰｂ、Ｍｇ、
Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘
電体薄膜以外の、例えば、Ｂａ、Ｔｉを含むペロブスカ
イト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ
₃、Ｔａ₂Ｏ₅等でも良く、特に限定されるものではな
い。このような誘電体層は、ＰＶＤ法、ＣＶＤ法、ゾル
ゲル法等の公知の方法により作製される。

【００３６】以上のように構成された薄膜コンデンサで
は、一対の容量素子Ａ、Ｂが対向して形成されているた
め、一対の容量素子Ａ、Ｂには、同一平面内には正電極
層２および負電極層３が所定間隔を置いて形成されるこ
とになり、これらの正電極層２および負電極層３の間隔
を接近させて形成することができるので、電流経路が短
くなり、インダクタンスを小さくすることができる。

【００３７】また、個々の容量素子における正電極層２
および負電極層３を流れる電流の方向が逆方向となるた
め、各正電極層２および負電極層３でインダクタンスが
打ち消しあい、発生するインダクタンスを小さくするこ
とができる。

【００３８】また、外部との接点に用いる外部端子電極
は、最上層の電極層２、３上に形成することができるの
で、実装が容易となる。

【００３９】本発明の積層タイプの薄膜コンデンサを図
５により説明する。この図５によれば、図１に示した単
板型タイプの薄膜コンデンサに対して、さらに誘電体層
と電極層を積層したものである。

【００４０】即ち、電極層２、３と誘電体層１を交互に
積層してなる一対の容量素子Ａ、Ｂを並置し、これらの
容量素子Ａ、Ｂでは、電極層２、３が積層方向に交互に
正電極層２および負電極層３とされている。一対の容量
素子Ａ、Ｂの対向する位置に形成された電極層２、３は
異なる極性の電極層２、３とされており、一対の容量素
子Ａ、Ｂの正電極層２および負電極層３には、それぞれ
対向する容量素子Ａ、Ｂに向けて突出する接続端子電極
５が形成されている。極性が同じ電極層２、３の接続端
子電極５同士は電気的に接続されている。

【００４１】本発明の薄膜コンデンサは、一般には、上
記のように、基板表面に形成されて用いられるが、基板
内に内蔵して用いることもできる。基板内に内蔵する場
合には、外部電極端子は、例えば、基板内に形成された
スルーホール導体とされ、これにより容量が取り出され
る。

【００４２】また、電極層２、３の形状を長方形状とし
た例について説明したが、正方形状、円形状等どのよう
な形状であっても良い。

【００４３】尚、上記に示した本発明の薄膜コンデンサ
を複数個連結させて用いても良い。

【００４４】このような場合には、電流経路がｎ個に分
配され、実効的なインダクタンスはさらに１／ｎ倍とな
る。このような薄膜コンデンサを基板に内蔵しても良
い。

【００４５】

【実施例】

実施例１電極層及び誘電体層の形成は全て高周波マグネトロンス
パッタ法を用いた。スパッタ用ガスとしてプロセスチャ
ンバー内にＡｒガスを導入し、真空排気により圧力は
６．７Ｐａに維持した。

【００４６】プロセスチャンバー内には基板ホルダーと
３個のターゲットホルダーが設置され、３種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させ、基板−ターゲット間距離は６０ｍｍに固定した。

【００４７】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。

【００４８】高周波電圧の印可は３個のターゲットに独
立に可能であり、本実施例では基板に最近接のターゲッ
トにのみ印可してプラズマを生成した。基板ホルダーは
ヒータによる加熱機構を有しており、スパッタ成膜中の
基板温度は一定となるよう制御した。

【００４９】また、基板ホルダーに設置された基板のタ
ーゲット側には厚さ０．０５ｍｍの金属マスクが３種類
設置されており、成膜パターンに応じて必要なマスクが
基板成膜面にセットできる構造とした。

【００５０】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板上に第１のマスクパターンで白金ターゲットのスパ
ッタにより、図４（ａ）に示すような接続端子電極を有
する一対の電極層を形成し、続いてターゲットにＰｂ
（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃焼結体を用い、第２のマスク
パターンをセットし、基板温度５３５℃、高周波電力２
００Ｗの条件で、図４（ｂ）に示すような接続端子電極
を有する一対の誘電体層を形成した。次に第３のマスク
パターンをセットし、白金ターゲットのスパッタにより
図４（ｃ）に示すような一対の電極層を形成した。電極
層の外形部の面積は０．６ｍｍ²とした。

【００５１】作製した積層型薄膜コンデンサの１ＭＨｚ
から１．８ＧＨｚでのインピーダンス特性を、インピー
ダンスアナライザー（ヒュウレットパッカード社製ＨＰ
４２９１Ａ）を用いて測定した結果、容量成分は１２．
５ｎＦ、インダクタンス成分１５０ｐＨの値を得た。ま
た上記測定後、薄膜コンデンサの断面をＳＥＭ観察した
ところ、各誘電体層の厚さは０．３μｍであった。

【００５２】尚、比較例として、図６に示すような、従
来の一般的な薄膜コンデンサの構造とする以外、例えば
電極層の面積等の条件を上記と同様にして作製し、容量
成分とインダクタンス成分を測定したところ、容量成分
は１２．６ｎＦ、インダクタンス成分３８０ｐＨの値を
得た。尚、図６において、従来の薄膜コンデンサは、基
板２０の上面に正電極層２１、誘電体層２２、負電極層
２３を順次積層して構成され、正電極層２１、負電極層
２３には反対側に容量取出部２４が形成されている。

【００５３】実施例２実施例１と全く同様にして誘電体１０層の積層薄膜コン
デンサを作製し、実施例１と同様の方法で評価したとこ
ろ、容量成分は１２６．１ｎＦ、インダクタンス成分１
４０ｐＨの値を得た。また上記測定後、積層型薄膜コン
デンサの断面ＳＥＭ観察したところ、各誘電体層の厚さ
は０．３μｍであった。

【００５４】実施例３基板材、電極材、電極形成方法、形状、及び寸法は実施
例１と全く同様にして、誘電体膜のみをゾルゲル法によ
り形成した。ゾルゲル法による膜の作製手順は以下のと
おりとした。

【００５５】酢酸ＭｇとＮｂエトキシドを１：２のモル
比で秤量し、２−メトキシエタノ−ル中で還流操作（１
２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド
溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ１０．０５ｍｍｏ
ｌ、２−メトキシエタノ−ル１５０ｍｍｏｌ）を合成し
た。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍｏ
ｌの２−メトキシエタノ−ルを混合し、１２０℃での蒸
留操作により、Ｐｂ前駆体溶液を合成した。

【００５６】ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモ
ル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、
室温で十分撹拌し、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（Ｐ
ＭＮ）前駆体溶液を合成した。

【００５７】この溶液の濃度を２−メトキシエタノ−ル
で約３倍に希釈し、塗布溶液とした。次に電極層上に、
前記塗布溶液をスピンコ−タ−で塗布し、乾燥させた
後、３００℃で熱処理を１分間行い、ゲル膜を作製し
た。塗布溶液の塗布−熱処理の操作を繰り返した後、８
３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ
_1/3Ｎｂ_2/3）Ｏ₃薄膜を得た。

【００５８】得られた上記誘電体薄膜の上にレジストを
塗布しフォトリソグラフィー工程によって露光、現像
し、これをマスクとするウェットエッチングにより、実
施例１と同様のパターン形状に誘電体膜のパターニング
を行い、実施例１と同様の薄層コンデンサを作製した。

【００５９】作製した積層型薄膜コンデンサの１ＭＨｚ
から１．８ＧＨｚでのインピーダンス特性を、インピー
ダンスアナライザー（ヒュウレットパッカード社製ＨＰ
４２９１Ａ）を用いて測定した。その結果、容量成分は
５０．２ｎＦ、インダクタンス成分１６０ｐＨの値を得
た。また上記測定後、積層薄膜コンデンサの断面ＳＥＭ
観察したところ、各誘電体層の厚さは０．５μｍであっ
た。

【００６０】

【発明の効果】以上詳述した様に、本発明の薄膜コンデ
ンサでは、同一平面内に第１電極層（正電極層）と第２
電極層（負電極層）を形成しているため、これらの正電
極層と負電極層の間隔を接近させて形成することがで
き、電流経路が短くなり、インダクタンスを小さくする
ことができる。また、各電極層は接続端子電極において
接続することができるので、積層化が容易となる。さら
に、外部との接点に用いる外部端子電極は、最上層の電
極層上に形成することができるので、実装が容易とな
る。従って、本発明によれば、積層化および実装が容易
な、低インダクタンスの薄膜コンデンサを提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の薄膜コンデンサを示す分解斜視図であ
る。

【図２】本発明の薄膜コンデンサの平面図である。

【図３】図２の正電極接続部近傍の側面図である。

【図４】電極層と誘電体層を示す平面図である。

【図５】積層タイプの薄膜コンデンサを示す分解斜視図
である。

【図６】従来の薄膜コンデンサを示す分解斜視図であ
る。

【符号の説明】

１・・・誘電体層２・・・正電極層（第１電極層）３・・・負電極層（第２電極層）４・・・基板５・・・接続端子電極Ａ、Ｂ・・・容量素子７・・・正電極接続部８・・・負電極接続部

Claims

(57)【特許請求の範囲】

【請求項１】誘電体層の上面に第１電極層を、下面に第
２電極層を形成した第１容量素子と、誘電体層の上面に
第２電極層を、下面に第１電極層を形成した第２容量素
子とを並置するとともに、前記第１容量素子と第２容量
素子の第１電極層同士および第２電極層同士を、前記第
１電極層および前記第２電極層にそれぞれ形成された前
記第１容量素子と前記第２容量素子の間の接続端子電極
同士を接続することにより接続し、さらに最上層の前記
第１、第２電極層上に外部端子電極を形成してなること
を特徴とする薄膜コンデンサ。
【請求項２】複数の電極層と複数の誘電体層とを交互に
積層してなり、前記電極層が下側から交互に第１電極層
または第２電極層とされた第１容量素子と、複数の電極
層と複数の誘電体層とを交互に積層してなり、前記電極
層が下側から交互に第２電極層または第１電極層とされ
た第２容量素子とを並置するとともに、前記第１容量素
子と第２容量素子の第１電極層同士および第２電極層同
士を、前記第１電極層および前記第２電極層にそれぞれ
形成された前記第１容量素子と前記第２容量素子の間の
接続端子電極同士を接続することにより接続し、さらに
最上層の前記第１、第２電極層上に外部端子電極を形成
してなることを特徴とする薄膜コンデンサ。