JP2000150290A

JP2000150290A - コンデンサ

Info

Publication number: JP2000150290A
Application number: JP10340752A
Authority: JP
Inventors: Naonori Nagakari; 尚謙永仮; Shigeo Atsunushi; 成生厚主; Masahiro Sadakane; 昌宏貞金
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1998-09-11
Filing date: 1998-11-30
Publication date: 2000-05-30

Abstract

(57)【要約】【課題】幅広い周波数領域において大容量でかつ低イン
ピーダンスのコンデンサを提供する。【解決手段】電極層２と誘電体層３を交互に積層して形
成され、電極層２が下側から交互に第１電極層２ａまた
は第２電極層２ｂとされた多角形状のコンデンサ本体４
の周囲に、第１電極層２ａに接続する複数の第１端子電
極５と第２電極層２ｂに接続する複数の第２端子電極６
を交互に形成してなるとともに、第１端子電極５または
第２端子電極６をコンデンサ本体４の頂角部に設け、コ
ンデンサ本体４の頂角部に第１端子電極５を設けた場合
には、第２端子電極６を一対の第１端子電極５を結ぶ線
ｘ上に設けてなり、コンデンサ本体４の頂角部に第２端
子電極６を設けた場合には、第１端子電極５を一対の第
２端子電極６を結ぶ線ｘ上に設けてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンデンサに関し、
例えば、高速動作する電気回路に配設され、高周波ノイ
ズのバイパス用として、もしくは電源電圧の変動防止用
に供される、大容量、低インピーダンスのコンデンサに
関するものである。

【０００２】

【従来技術】近年、電子機器の小型化、高機能化に伴
い、電子機器内に設置される電子部品にも小型化、薄型
化、高周波対応などの要求が強くなってきている。

【０００３】特に、大量の情報を高速に処理する必要の
あるコンピュータの高速デジタル回路では、パーソナル
コンピュータレベルにおいても、ＣＰＵチップ内のクロ
ック周波数は４００ＭＨｚから１ＧＨｚ、チップ間バス
のクロック周波数も７５ＭＨｚから１００ＭＨｚという
具合に高速化が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには、
一対の電極に挟持された誘電体層を薄くし、薄層化する
ことが最も有効である。薄層化は上述した電圧の低下の
傾向にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて、特に重要となるのは、論理回路の切り替えが同
時に発生したときに生ずる電源電圧の瞬間的な低下を、
コンデンサに蓄積されたエネルギーを瞬時に供給するこ
とにより低減する機能であり、いわゆるデカップリング
コンデンサと称されるものである。

【０００７】このデカップリングコンデンサに要求され
る性能は、クロック周波数よりも速い負荷部の電流変動
に対して、いかにすばやく電流を供給できるかにある。
従って、１００ＭＨｚから１ＧＨｚにおける周波数領域
に対してコンデンサとして確実に機能しなければならな
い。

【０００８】しかし、実際のコンデンサは静電容量成分
の他に、抵抗成分、インダクタンス成分を持つ。容量成
分のインピーダンスは周波数増加とともに減少し、イン
ダクタンス成分は周波数の増加とともに増大する。

【０００９】このため、動作周波数が高くなるにつれ、
素子の持つインダクタンスが供給すべき過渡電流を制限
してしまい、論理回路側の電源電圧の瞬時低下、または
新たな電圧ノイズを発生させてしまう。結果として、論
理回路上のエラーを引き起こしてしまう。特に最近のＬ
ＳＩは総素子数の増大による消費電力増大を抑えるため
に電源電圧は低下しており、電源電圧の許容変動幅も小
さくなっている。従って、高速動作時の電圧変動幅を最
小に抑えるため、デカップリングコンデンサ自身の持つ
インピーダンスを高周波領域においても減少させ、貯え
られた電荷を瞬時に必要な電流として供給できる性能を
有することが非常に重要である。

【００１０】インピーダンス低減の目安は、A. J. Rain
al, " Computing Inductive Noiseof CMOS Drivers", I
EEE Trans. Comp., Packag., Manufact. Technol.-Part
B,Vol. 19, pp. 789-802(1996) に記載されているよう
に、１ドライバ当りの電流変化は４０ｍＡ／ｎｓであ
る。電源電圧が１．８Ｖ、電圧変動の許容範囲が１０％
の０．１８Ｖ、オフチップドライバの数が６４個とする
と、インダクタンスの上限は０．１４ｎＨとなり、１Ｇ
Ｈｚでのインピーダンスを約０．４Ω以下としなければ
ならない。

【００１１】必要な周波数領域でコンデンサのインピー
ダンスを最小にするためには、コンデンサ自身の静電容
量成分を大きくし、抵抗成分並びにインダクタンス成分
を小さくするか、等価直列インダクタンスＥＳＬと静電
容量Ｃとで決定される共振周波数ｆ₀＝１／２π（ＥＳ
Ｌ・Ｃ）^1/2を必要周波数に合わせるように静電容量を
下げればよい。

【００１２】前者の手法は、まず静電容量に関しては、
上述したように電極層に狭持された誘電体層の厚みを薄
くすることがもっとも有効である。抵抗成分は誘電体の
誘電損失および電極層の抵抗により決定され、電極層の
抵抗については数ＧＨｚ以上で顕著になる表皮効果を別
にすれば、ほぼ一定値と考えればよい。

【００１３】インダクタンスを減少させる方法として
は、電流経路の長さを最小にする方法、電流経路をルー
プ構造としループ断面積を最小にする方法、電流経路を
ｎ個に分配して実効的なインダクタンスを１／ｎにする
方法がある。

【００１４】このような方法によりコンデンサのインダ
クタンスを低減し、素子のインピーダンスを低減させる
試みがなされているが、インピーダンスが０．４Ω以下
で使用できる領域はコンデンサの静電容量とインダクタ
ンスで決定される共振周波数付近のみである。これ以上
の周波数領域で容量を下げて使用した場合、上記共振周
波数±数十ＭＨｚ程度の領域でしか機能しないコンデン
サになってしまう。

【００１５】共振周波数付近でしかインピーダンスが下
がらない点を克服し、広い周波数領域において低インピ
ーダンスで機能するコンデンサを実現する方法として
は、容量の異なるコンデンサを並列接続する手段が考え
られている。例えば、特開平６−７７０８３号公報で開
示されているように、比誘電率の異なる複数の誘電体材
料を並列に配列し、大容量でかつ高周波特性に優れるコ
ンデンサを得る試みもある。

【００１６】積層セラミックコンデンサにおいては、特
開平８−１６２３６８号公報に記載されているように、
１つのコンデンサ内で電極面積および誘電体層厚みを変
えることにより、容量の異なる２つの容量素子を並列接
続し、容量の異なる２つの容量素子の共振点で低インピ
ーダンスを促進し、単一の部品で広い周波数領域でノイ
ズ吸収機能を発現させる試みがなされている。

【００１７】また、特開平９−２４６０９８号公報に
は、各容量が異なるように各層の電極を形成し、各段を
インダクタ素子を介して並列接続することにより、上記
と同様に広い周波数領域でノイズ吸収機能を発現させる
試みがなされている。

【００１８】

【発明が解決しようとする課題】しかしながら、特開平
６−７７０８３号公報の薄膜コンデンサでは、コンデン
サの端子電極を１対のままで、誘電体層を平面内で分割
しても、等価回路は単一のコンデンサと何ら変わらない
ため、材料の誘電特性の並列効果のみで、等価回路上の
効果は現れていないと考えられる。

【００１９】また、特開平８−１６２３６８号公報の並
列コンデンサでは、等価回路上は並列回路であるが、チ
ップ内の２つの容量素子の自己インダクタンスが大きい
と、その並列接続による大きな効果を得ることができな
い。さらに、この構造では２つの容量素子自身には同一
方向の電流が流れてしまうため、２つの容量素子間の相
互インダクタンスが大きくなり並列接続の効果を期待す
ることはできない。

【００２０】また、特開平９−２４６０９８号公報の並
列コンデンサの間にインダクタ素子を挿入するコンデン
サでは、素子全体のインダクタンスが増大してしまい低
インピーダンス化に逆行する。さらに重要な問題とし
て、各共振点間には並列共振によるインピーダンスの極
大点が存在してしまい、この並列共振を抑えないと１０
０ＭＨｚ以上の広い周波数領域でインピーダンスを下げ
ることはできないという問題があった。

【００２１】本発明は、幅広い周波数領域において大容
量でかつ低インピーダンスのコンデンサを提供すること
を目的とする。

【００２２】

【課題を解決するための手段】本発明のコンデンサは、
電極層と誘電体層を交互に積層して形成され、前記電極
層が下側から交互に第１電極層または第２電極層とされ
た多角形状のコンデンサ本体の周囲に、前記第１電極層
に接続する複数の第１端子電極と前記第２電極層に接続
する複数の第２端子電極を交互に形成してなるものであ
る。

【００２３】ここで、第１端子電極または第２端子電極
をコンデンサ本体の頂角部に設け、前記コンデンサ本体
の頂角部に前記第１端子電極を設けた場合には、前記第
２端子電極を一対の前記第１端子電極を結ぶ線上に設け
てなり、前記コンデンサ本体の頂角部に前記第２端子電
極を設けた場合には、前記第１端子電極を一対の前記第
２端子電極を結ぶ線上に設けてなることが望ましい。

【００２４】また、コンデンサ本体の頂角部に第１端子
電極を設けた場合には、第２端子電極を一対の前記第１
端子電極を結ぶ線上の中央に設けてなり、前記コンデン
サ本体の頂角部に前記第２端子電極を設けた場合には、
前記第１端子電極を一対の前記第２端子電極を結ぶ線上
の中央に設けてなることが望ましい。

【００２５】さらにまた、第１端子電極も第２端子電極
もどちらもコンデンサ本体の辺部に設けてもよい。この
場合は、積層方向に透視したときに第１端子電極（また
は第２端子電極）とその隣の第２端子電極（または第１
端子電極）との間隔がすべて等しくなるように設けるの
が好ましい。

【００２６】

【作用】従来の特開平８−１６２３６８号公報の並列コ
ンデンサでは、近接した２つの容量素子に同一方向の電
流が流れるため、２つの容量素子間の相互インダクタン
スが大きくなり、並列接続の効果を期待することはでき
なかった。２つの容量素子の間隔を大きくとれば相互イ
ンダクタンスは減少するものの、大型化するとともに、
２つの容量素子への電流を供給する端子電極や導線によ
り全体のインダクタンスが大きくなり、その結果、従来
のコンデンサでは並列接続の効果は得られなかった。

【００２７】一方、本発明のコンデンサでは、電流が複
数個（ｎ個とする）の第１端子電極に分流されて入力さ
れ、一つの第１端子電極から、この第１端子電極に最も
近い両隣の第２端子電極に流れるように、１つの第１端
子電極から少なくとも２方向以上に確実に分流される。

【００２８】例えば平面形状が四角形（例えば正方形）
のコンデンサ本体の頂角部にそれぞれ第１端子電極を設
け、一対の第１端子電極を結ぶ線上にそれぞれ第２端子
電極を設け、電流が第１端子電極から入力される場合に
ついて説明すると、コンデンサ本体の頂角部の第１端子
電極より電流が入力されて、その頂角を形成する両辺に
ある第２端子電極に分流される。また、第１端子電極も
第２端子電極もコンデンサ本体の辺部に設け、電流が第
１端子電極から入力される場合では、その第１端子電極
と同一辺にある第２端子電極及び隣接する辺にある第２
端子電極に分流される。従って、いずれにしても実効的
なインダクタンスを減少させることができるとともに、
あたかも一つの第１端子電極と両隣の第２端子電極から
なる容量素子をｎ個並列接続した回路となり、分流効果
と並列接続により幅広い周波数領域で低インピーダンス
特性を示すことが可能となる。

【００２９】また、本願発明では、第１端子電極と第２
端子電極を近接して設けた場合にも、一方の第１端子電
極と他方の第１端子電極とから、これらの間に設けられ
た第２端子電極に流れる電流の向きを逆方向とできるた
め、各第１端子電極間での相互干渉が生じることがな
く、確実に分流することができる。

【００３０】さらに、例えば、頂角部に第１端子電極を
設けた場合、第２端子電極を一対の第１端子電極を結ぶ
線上の中央に設けることにより、第２端子電極と一対の
第１端子電極との距離が同じになり、第１端子電極から
第２端子電極に流れる電流の強さが同じになり、上記し
た分流効果をさらに向上できる。また、電極層に接続さ
れる端子電極間の距離が同じになり、他の基板への実装
が容易となる。

【００３１】

【発明の実施の形態】本発明のコンデンサは薄膜タイプ
並びにチップコンデンサなどの厚膜タイプのどちらの形
状においても実現可能であり、単板型のみならず積層型
においても用いることができる。以下、各タイプについ
て説明する。

【００３２】実施形態１図１乃至図４は本発明の単板型の薄膜コンデンサを示す
もので、絶縁体基板１上に、２層の電極層２と１層の誘
電体層３を交互に積層して構成された平面形状が正方形
状のコンデンサ本体４が形成されており、電極層２が下
側から第１電極層２ａ、第２電極層２ｂとされている。

【００３３】コンデンサ本体４の周囲には、図２に示す
ように、第１電極層２ａに接続した４個の第１端子電極
５と、第２電極層２ｂに接続した４個の第２端子電極６
が交互に設けられている。

【００３４】第１端子電極５はコンデンサ本体４の頂角
部に設けられており、第２端子電極６は、この第２端子
電極６の両隣の第１端子電極５を結ぶ線ｘ上に設けられ
ている。この第２端子電極６は、一対の第１端子電極５
を結ぶ線ｘ上の中央に設けられている。ここで、コンデ
ンサ本体４とは、誘電体層３を第１電極層２ａと第２電
極層２ｂにより挟持した部分、つまり実質的に容量を発
生させる部分をいい、第１端子電極５と第２端子電極６
は、コンデンサ本体４の周囲、即ちコンデンサ本体４か
ら外方に突出して設けられている。

【００３５】隣接する第１端子電極５と第２端子電極６
との距離Ｌは可能な限り短い方が好ましいが、実質的な
素子の外形および素子全体のインダクタンスを考慮する
と１．５ｍｍ以下であることが望ましい。１．５ｍｍよ
り大きくなると素子全体のインダクタンスが高くなり、
また大型化するからである。一方、作製の容易性を考慮
すると、０．２ｍｍ以上が望ましい。

【００３６】絶縁体基板１上には、図１に示すように、
コンデンサ本体４、第１端子電極５、第２端子電極６を
被覆するように光硬化性樹脂、ＳｉＯ₂等からなる保護
層７が形成されており、図３および図４に示すように、
第１端子電極５、第２端子電極６に接続する、例えばＡ
ｇ−Ｐｄ、ハンダ、金等からなるビアホール導体８が保
護層７内部にそれぞれ形成され、それらのビアホール導
体８上面には、他の基板等に接続するための外部端子電
極９がそれぞれ形成されている。これらの外部端子電極
９は半田ボール若しくは半田ペースト等により形成され
る半田バンプや、Ａｇ−Ｐｄ等のペーストのスクリーン
印刷、Ｎｉ−半田メッキ、Ｎｉ−Ｓｎメッキ等の公知の
技術で形成可能であればよい。また、ビアホール導体８
は、ビアホール内に外部端子電極９の作製と同時に同一
材料により形成しても良い。

【００３７】絶縁体基板１はアルミナ、サファイア、窒
化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸
化シリコン、ガラス、石英等から選択されるもので特に
限定されない。

【００３８】また、電極層２材料および端子電極５、６
材料は、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、パラ
ジウム（Ｐｄ）、低抵抗のＣｕ、Ｎｉ等が好適に使用可
能であり、誘電体層３との反応性が小さい材料であれば
特に限定されず、真空蒸着、スパッタ等の手法で形成可
能であればよい。

【００３９】さらに、誘電体層３材料は、高周波領域に
おいて高い誘電率を有するものであれば良いが、Ｐｂ、
Ｍｇ、Ｎｂを含むペロブスカイト型酸化物結晶からなる
誘電体や、それ以外のＰＺＴ、ＰＬＺＴ、ＢａＴｉ
Ｏ₃、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅や、これらに他の金属
酸化物を添加したり、置換した化合物であってもよく、
特に限定されるものではない。また、薄膜タイプの場
合、膜厚は高い容量と絶縁性を確保するため、０．３〜
１．０μｍ、特に０．４〜０．８μｍの膜厚が望まし
い。

【００４０】以上のように構成されたコンデンサでは、
図２に示したように、例えば、外部端子電極９を介して
電流が４個の第１端子電極５に分流されて入力され、一
つの第１端子電極５から両隣の２個の第２端子電極６に
流れ、その他の第２端子電極６へは殆ど流れないため、
また、第１端子電極５と第２端子電極６を近接して設け
た場合にも、一方の第１端子電極５と他方の第１端子電
極５とから、これらの間に設けられた第２端子電極６に
流れる電流の向きを逆方向とできるため、各第１端子電
極５間での相互干渉が生じることがなく、確実に分流す
ることができ、実効的なインダクタンスを減少させるこ
とができる。

【００４１】さらに、一つの第１端子電極５と、この第
１端子電極５の両隣の２個の第２端子電極６とからなる
４個の容量素子が一対の電極層２と誘電体層３で形成さ
れ、あたかも４個の容量素子を並列接続した回路とな
り、上記した分流効果と並列接続により幅広い周波数領
域で低インピーダンス特性を示すことができる。

【００４２】また、第２端子電極６を一対の第１端子電
極５を結ぶ線ｘ上の中央に設けることにより、第２端子
電極６と一対の第１端子電極５との距離Ｌが同じにな
り、第１端子電極５から第２端子電極６に流れる電流の
強さが同じになり、上記した分流効果をさらに向上でき
る。また、この場合には、各端子電極５、６間の距離が
等しくなるため、他の基板への実装が容易になる。

【００４３】実施形態２図５乃至図９は、本発明の第２実施形態の積層チップコ
ンデンサタイプのコンデンサを示すもので、このコンデ
ンサでは、４層の電極層１０と３層の誘電体層１１を交
互に積層して構成された正方形状のコンデンサ本体１２
が形成されており、このコンデンサ本体１２上下に、実
質的に容量を形成しない誘電体層が積層されている。こ
こでもコンデンサ本体１２とは、誘電体層１１を電極層
１０で挟んだ部分、つまり実質的に容量を発生させる部
分をいう。電極層１０は下側から交互に第１電極層１０
ａまたは第２電極層１０ｂとされている。この場合、誘
電体層１１の厚みは数μｍから数十μｍで形成されてい
れば特に限定されない。誘電体層１１の材料としては、
実施形態１と同質のものを適用することができる。

【００４４】すなわち、高周波領域において高い誘電率
を有するものであれば良いが、Ｐｂ、Ｍｇ、Ｎｂを含む
ペロブスカイト型酸化物結晶からなる誘電体や、それ以
外のＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、
Ｔａ₂Ｏ₅や、これらに他の金属酸化物を添加したり、
置換した化合物であってもよく、特に限定されるもので
はない。

【００４５】コンデンサ本体１２の周囲の辺部には、図
５に示すように、第１電極層１０ａに接続した第１外部
端子電極１５及び第２電極層１０ｂに接続した第２外部
端子電極１６が形成されている。この第１及び第２外部
端子電極１５、１６は、各々一辺の辺部に各々形成され
ている。即ち、全体として４つの第１外部端子電極１
５、４つの第２外部端子電極１６を有している。また、
各外部端子電極１５、１６は、コンデンサ本体１２の表
面、端面、裏面の３つの面に渡り形成されており、図
６、７に示すように断面コ字状となっている。

【００４６】そして、第１外部端子電極１５（第２外部
端子電極１６）と同一辺内にある第２外部端子電極１６
（第１外部端子電極１５）との距離Ｌ₁と、異なる辺内
にあってその第１外部端子電極１５（第２外部端子電極
１６）に隣接する第２外部端子電極１６（第１外部端子
電極１５）との距離Ｌ₂とは互いに等しい。

【００４７】また、図８に示したように、第１電極層１
０ａには、コンデンサ本体１２の各４つの辺に延出し、
各々第１外部端子電極１５に接続する４個の第１電極引
出部（図１〜図５の端子電極に相当）１３が設けられて
おり、一方、図９に示したように、第２電極層１０ｂに
は、コンデンサ本体１２の各４つの辺に延出し、各々第
２外部端子電極１６に接続する４個の第２電極引出部
（図１〜図５の端子電極に相当）１４が設けられてい
る。

【００４８】従って、第１電極層１０ａの第１の電極引
出部１３と第２電極層１０ｂの第１の電極引出部１４と
を平面的に見れば、第１電極引出部１３（第２電極引出
部１４）と同一辺内にある第２電極引出部１４（第１電
極引出部１３）との距離Ｌ₁と、異なる辺内にあってそ
の第１電極引出部１３（第２電極引出部１４）に隣接す
る第２電極引出部１４（第１電極引出部１３）との距離
Ｌ₂とが互いに等しい。従って、第１第２に関わらず隣
り合う外部端子電極（電極引出部）を線で結ぶと平面視
八角形を形成する。

【００４９】電極層１０ａ、１０ｂの材料及び第１、第
２電極引出部１３、１４材料は、白金（Ｐｔ）、金（Ａ
ｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、低抵抗のＣ
ｕ、Ｎｉ等が好適に使用可能であり、誘電体層１１との
反応性が小さい材料であれば特に限定されず、スクリー
ン印刷等の手法で形成可能であればよい。

【００５０】また、第１及び第２外部端子電極１５、１
６材料は、銀（Ａｇ）や銀パラジウム（Ａｇ−Ｐｄ）合
金などを焼き付けた後に、Ｎｉ−半田メッキ、Ｎｉ−Ｓ
ｎメッキなどの公知の技術で形成可能なものであればよ
い。

【００５１】以上のように構成されたコンデンサでは、
図１０に示したように、例えば、第２電極層１０ｂに供
給される電流は、４つの第２外部端子電極１６を介して
電極引出部１４に分流されて入力される。そして、一つ
の第２電極引出部１４から分流された電流は両隣の２個
の第１電極引出部１３に向かって流れ、その他の第１電
極引出部１３へは殆ど流れない。このため、第１電極引
出部１３と第２電極引出部１４を近接して設けた場合に
も、一方の第２電極引出部１４と他方の第２電極引出部
１４とから、これらの間に設けられた第１電極引出部１
３に流れる電流の向きを逆方向とできるため、各第２電
極引出部１４間での相互干渉が生じることがなく、確実
に分流することができ、実効的なインダクタンスを減少
させることができる。

【００５２】さらに、一つの第２電極引出部１４と、こ
の第２電極引出部１４の両隣の２個の第１電極引出部１
３とからなる４個の容量素子が一対の電極層１０ａ、１
０ｂと誘電体層１１で形成され、あたかも４個の容量素
子を並列接続した回路となり、上記した分流効果と並列
接続により幅広い周波数領域で低インピーダンス特性を
示すことができる。

【００５３】また、第２外部端子電極１６（第１外部端
子電極１５）とその隣の第１外部端子電極１５（第２外
部端子電極１６）との距離、即ち第２電極引出部１４
（第１電極引出部１５）とその隣の第１電極引出部１３
（第２電極引出部１４）との距離Ｌをすべて同じにする
ことにより、第２電極引出部１４から第１電極引出部１
３に流れる電流の強さが同じになり、上記した分流効果
をさらに向上できる。しかも、この場合には、各外部端
子電極１５、１６間の距離が等しいため、他の基板への
実装が容易になる。

【００５４】−実施形態３− 図１１乃至図１５も本発明の第３実施形態の積層チップ
コンデンサタイプのコンデンサを示すものであるが、第
１及び第２外部端子電極の配置が実施形態２と異なる。
実施形態３では、第１外部端子電極２５はコンデンサ本
体２２の頂角部に設けられており、第２外部端子電極２
６は、この第２外部端子電極２６に隣接する一対の第１
外部端子電極２５を結ぶ線上の中央に設けられている。
従って、第２外部端子電極２６とそれに隣接する第１外
部端子電極２５との距離Ｌはすべて等しい。そして、図
１４に示したように、第１電極層２０ａは誘電体層２１
の４つの頂点部に延出された第１電極引出部（図１〜図
５の端子電極に相当）２３を有している。また、図１５
に示したように第２電極層２０ｂは誘電体層２１の各辺
の中心に延出された第２電極引出部２４（図１〜図５の
端子電極に相当）を有している。

【００５５】電極層、誘電体層及び外部端子電極の材料
としては、実施形態２で用いたものと同じものを適用可
能である。

【００５６】以上のように構成されたコンデンサでは、
図１６に示したように、例えば、第２外部端子電極２６
を介して電流が平面視４個の第２電極引出部２４に分流
されて入力され、一つの第２電極引出部２４から両隣の
２個の第１電極引出部２３に向かって流れ、その他の第
１電極引出部２３へは殆ど流れないため、また、第１電
極引出部２３と第２電極引出部２４を近接して設けた場
合にも、一方の第２電極引出部２４と他方の第２電極引
出部２４とから、これらの間に設けられた第１電極引出
部２３に流れる電流の向きを逆方向とできるため、各第
２電極引出部２４間での相互干渉が生じることがなく、
確実に分流することができ、実効的なインダクタンスを
減少させることができる。

【００５７】さらに、一つの第２電極引出部２４と、こ
の第２の外部端子電極２６の両隣の２個の第１電極引出
部２３からなる４個の容量素子が一対の電極層２０ａ、
２０ｂと誘電体層２１で形成され、あたかも４個の容量
素子を並列接続した回路となり、上記した分流効果と並
列接続により幅広い周波数領域で低インピーダンス特性
を示すことができる。

【００５８】また、第２外部端子電極２６（第１外部端
子電極２５）とその隣の第１外部端子電極２５（第２外
部端子電極２６）との距離、即ち、第２電極引出部２４
（第１電極引出部２３）とその隣の第１電極引出部２３
（第２電極引出部２４）との距離Ｌをすべて同じにする
ことにより、第２電極引出部２４から第１電極引出部２
３に流れる電流の強さが同じになり、上記した分流効果
をさらに向上できる。

【００５９】しかも、この場合には、各外部端子電極２
５、２６間の距離が等しいため、他の基板への実装が容
易になる。

【００６０】尚、本発明では、コンデンサ本体４、１
２、２２の平面形状は各辺の長さが等しい多角形状が望
ましい。このような形状とすることにより、頂角部に設
けられ第１外部端子電極５、１５、２５または第２外部
端子電極６、１６、２６と、その両隣に設けられた第２
外部端子電極６、１６、２６または第１外部端子電極
５、１５、２５の距離Ｌが最短となり、電流がこれらの
間を流れやすくなり、並列接続の効果を十分に発揮でき
る。

【００６１】また、上記態様では、電極層２、１０、２
０を正方形状、つまりコンデンサ本体４、１２、２２の
平面形状を正方形としたが、三角形状、５角形状等の多
角形状であれば良く、分流効果を向上させるためには、
特に４辺以上を有する多角形状が望ましい。

【００６２】−実施形態４− 次に、実施形態２または実施形態３で説明した積層チッ
プコンデンサを実装する例を示す。図１７は本発明の積
層チップコンデンサ３０をＩＣパッケージ３１の上面に
組み込んで、ＩＣパッケージ３１ごと実装基板３２に実
装したところを示す半断面図、図１８は同じくＩＣパッ
ケージ３１の下面に組み込んで、ＩＣパッケージ３１ご
と実装基板３２に実装したところを示す半断面図であ
る。いずれの場合も実施形態２の積層チップコンデンサ
３０と実装基板３２の電極パッド３３またはＩＣパッケ
ージ３１の電極パッド３４との接続状態は、平面視で図
１９のようになる。

【００６３】実施形態２の積層チップコンデンサにしろ
実施形態３の積層チップコンデンサにしろ、第１電極引
出部に接続する第１外部端子電極と第２電極引出部に接
続する第２外部端子電極とが規則正しく配置されている
ので、ＣＰＵチップ自体の配線、ＣＰＵチップと実装基
板との配線、及び実装基板自体の配線を変更する必要は
ない。従って、無駄な配線やランドを設けなくてもよ
い。その結果、積層チップコンデンサをＩＣパッケージ
と別個に実装基板上に実装していた従来構造に比べて、
ＣＰＵチップとコンデンサ間の配線によるインダクタン
スの影響を低減することができる。また、ＣＰＵチップ
の近傍にコンデンサを配置しているので、デカップリン
グコンデンサとしての効率を向上させることもできる。

【００６４】

【実施例】実施例１これは実施形態１のコンデンサを製造し、性能を評価し
た例である。各電極層の形成は高周波マグネトロンスパ
ッタ法を用いた。まず、スパッタ用ガスとしてプロセス
チャンバー内にＡｒガスを導入し、真空排気により圧力
は６．７Ｐａに維持した。スパッタ時には成膜する材料
種のターゲット位置に基板ホルダーを移動させ、基板−
ターゲット間距離は６０ｍｍに固定した。

【００６５】次に、基板ホルダーとターゲット間には外
部の高周波電源により１３．５６ＭＨｚの高周波電圧を
印加し、ターゲット背面に設置された永久磁石により形
成されたマグネトロン磁界により、ターゲット近傍に高
密度のプラズマを生成させてターゲット表面のスパッタ
を行った。

【００６６】本実施例では、基板に最近接のターゲット
にのみ印加してプラズマを生成した。基板ホルダーはヒ
ータによる加熱機構を有しており、スパッタ成膜中の基
板温度は一定となるよう制御した。また、基板ホルダー
に設置された基板のターゲット側には厚さ０．１ｍｍの
金属マスクが設置されており、成膜パターンに応じて必
要なマスクが基板成膜面にセットできる構造とした。

【００６７】誘電体層は全てゾルゲル法にて作製した。
また、酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤
量し、１，３−プロパンジオール中で還流操作（約１２
４℃で６時間）を行い、ＭｇＮｂ複合アルコキシド溶液
（Ｍｇ＝５．０ｍｍｏｌ、Ｎｂ１０．０ｍｍｏｌ、１，
３−プロパンジオール１４０ｍｍｏｌ）を合成した。

【００６８】次にこのＭｇＮｂ複合アルコキシド溶液に
酢酸鉛（三水和物）１５ｍｍｏｌを添加し、６０℃で溶
解させ、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（ＰＭＮ）前駆
体溶液を合成した。

【００６９】そして、厚さ０．２５ｍｍのアルミナの基
板上に、厚み０．３μｍのＡｕからなる第１電極層を形
成し、前記（ＰＭＮ）前駆体溶液をスピンコーターで塗
布し、乾燥させた後、約４００℃で熱処理を１分間行
い、ゲル膜を作製した。

【００７０】（ＰＭＮ）前駆体溶液の塗布−熱処理の操
作を繰り返した後、約８００℃で２分間（大気中）の焼
成を行い、誘電体層３となる膜厚０．７μｍのＰＭＮ薄
膜を得た。得られた薄膜のＸ線回折結果より、ペロブス
カイト生成率を計算すると約９５％であった。その後、
フォトレジスト工程により、誘電体膜のパターニングを
行った。

【００７１】この誘電体膜表面に、Ａｕからなる第２電
極層をスパッタ蒸着した。そして、第１電極層パター
ン、第２電極層パターンのサイズを変更することによ
り、第１外部端子電極と第２外部端子電極間の距離Ｌを
表１に示すように変更した試料を作製した。この後、光
硬化性樹脂を用い、ビアホールを有する保護膜を形成
し、そのビアホール内に、半田ペーストをスクリーン印
刷した後、リフロー処理により、ビアホール導体ととも
に、直径０．１ｍｍの半田バンプを８個形成し、図１乃
至図４に示したような単板型の薄膜コンデンサを得た。
コンデンサ本体の面積、つまり電極層の面積を表１に示
す。

【００７２】作製した薄膜コンデンサの１ＭＨｚから
１．８ＧＨｚでのインピーダンス特性をインピーダンス
アナライザー（ヒューレットパッカード社製ＨＰ４２９
１Ａ）とマイクロ波プローブ（ピコプローブ社製）を用
いて測定した結果を表１に示す。尚、表１における静電
容量は１ＭＨｚの値、インダクタンスはＬ＝１／（２π
ｆ₀）²×Ｃから計算した値である。

【００７３】

【表１】

【００７４】この表１から、第１外部端子電極と第２外
部端子電極間の距離Ｌが小さいほど、インダクタンスが
小さいことが判る。図２０に端子電極間距離Ｌ＝０．６
５ｍｍの試料Ｎo.３のインピーダンス特性を示す。この
図より、広い周波数領域で低いインピーダンス特性を示
していることがわかる。

【００７５】実施例２これは、実施形態３のコンデンサを製造し、性能を評価
した例である。まず、チタン酸バリウムを主成分とし、
焼結助剤、溶剤、分散剤、バインダーを混合したスリッ
プを用いて、ドクターブレード法にて厚み１０μｍのグ
リーンシートを成形した。

【００７６】一方、内部電極として、市販のＡｇ−Ｐｄ
ペーストを用意し、上記グリーンシート上に第１電極層
２０ａとなる導体膜をスクリーン印刷法にて形成した。
次に、別のグリーンシート上に第２電極層２０ｂとなる
導体膜をスクリーン印刷法にて形成した。次に第１電極
層２０ａとなる導体膜が印刷されたグリーンシートと第
２電極層２０ｂとなる導体膜が印刷されたグリーンシー
トを交互に積層して合計２４層とし、最後に電極層が印
刷されていないグリーンシートを積層し、熱圧着して成
形体を得た。この時、電極パターンのサイズを変更する
ことにより、焼成後の第１外部端子電極２５と第２外部
端子電極２６間の距離（実際には電極の中心点間の距
離）Ｌが表２となるようにした。

【００７７】得られた成形体を切断し、第１電極引出部
２３と第２電極引出部２４の端部を露出させた後、大気
中にて温度１２５０℃で２時間焼成し、電極層数や誘電
体層数が異なる点を除き、図１１−図１５に示すような
コンデンサ本体を作製した。

【００７８】この後、第１電極引出部２３と第２電極引
出部２４の端部が露出した部分を含むコンデンサ本体２
２の辺部または頂部の表面、端面及び裏面に渡り、Ａｇ
−Ｐｄからなる導電性ペーストを塗布・乾燥した後、８
００℃で焼き付けを行ない、この焼き付け厚膜導体上に
Ｎｉ−ハンダメッキによりメッキ被覆層を形成し、図１
１に示すような第１及び第２外部端子電極２５、２６を
形成し、積層チップコンデンサを得た。コンデンサ本体
の面積、つまり電極層の面積を表２に示す。

【００７９】作製したコンデンサの１ＭＨｚから１．８
ＧＨｚでのインピーダンス特性をインピーダンスアナラ
イザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）
とマイクロ波プローブ（ピコプローブ社製）を用いて測
定した結果を表２に示す。尚、表２における静電容量は
１ＭＨｚの値、インダクタンスはＬ＝１／（２πｆ₀）
²×Ｃから計算した値である。

【００８０】

【表２】

【００８１】この表２から、第１外部端子電極２５と第
２外部端子電極２６間の距離Ｌが小さいほど、インダク
タンスが小さいことが判る。図２１は端子電極間距離Ｌ
＝１．４ｍｍの試料Ｎo.１３の積層チップコンデンサの
インピーダンス特性である。

【００８２】この図９から、広い周波数領域で低いイン
ピーダンス特性を示すことが判る。

【００８３】

【発明の効果】以上の詳述したように、本発明によれ
ば、例えば、電流が４個の第１端子電極（第１電極引出
部）に分流されて入力され、一つの第１端子電極（第１
電極引出部）から、この第１端子電極（第１電極引出
部）に最も近い両隣の第２端子電極（第２電極引出部）
に流れるように、１つの第１端子電極（第１電極引出
部）から少なくとも２方向以上に確実に分流され、実効
的なインダクタンスを減少させることができるととも
に、あたかも一つの第１端子電極（第１電極引出部）と
両隣の第２端子電極（第２電極引出部）からなる容量素
子を４個並列接続した回路となり、分流効果と並列接続
により幅広い周波数領域で低インピーダンス特性を示す
ことができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に関わる薄膜コンデンサの
分解斜視図である。

【図２】保護層を省略した図１の平面図である。

【図３】図２のｘ線に沿う断面図である。

【図４】保護層を省略した図１の斜視図である。

【図５】本発明の実施形態２に関わる積層チップコンデ
ンサの外観斜視図である。

【図６】図５のコンデンサ本体のＡＡ断面図である。

【図７】図５のコンデンサ本体のＢＢ図である。

【図８】実施形態２の第１電極層を示す平面図である。

【図９】実施形態２の第２電極層を示す平面図である。

【図１０】実施形態２のコンデンサに入力される電流の
流れをコンデンサ本体の上面から見た図である。

【図１１】本発明の実施形態３に関わる積層チップコン
デンサの外観斜視図である。

【図１２】図１１のコンデンサ本体のＡＡ断面図であ
る。

【図１３】図１１のコンデンサ本体のＢＢ図である。

【図１４】実施形態３の第１電極層を示す平面図であ
る。

【図１５】実施形態３の第２電極層を示す平面図であ
る。

【図１６】実施形態３のコンデンサに入力される電流の
流れをコンデンサ本体の上面から見た図である。

【図１７】実施形態２または実施形態３の積層チップコ
ンデンサをＩＣパッケージに組み込んで実装した状態を
示す半断面図である。

【図１８】実施形態２または実施形態３の積層チップコ
ンデンサを別のＩＣパッケージに組み込んで実装した状
態を示す半断面図である。

【図１９】実施形態２の積層チップコンデンサと実装基
板とを接続した状態を示す平面図である。

【図２０】図１の薄膜コンデンサのインピーダンス特性
である。

【図２１】図１１の積層チップコンデンサのインピーダ
ンス特性である。

【符号の説明】

１・・・絶縁体基板２ａ、１０ａ、２０ａ・・・第１電極層２ｂ、１０ｂ、２０ｂ・・・第２電極層３、１１、２１・・・誘電体層４、１２、２２・・・コンデンサ本体５・・・第１端子電極６・・・第２端子電極１３、２３・・・第１電極引出部１４、２４・・・第２電極引出部９・・・外部端子電極１５、２５・・・第１外部端子電極１６、２６・・・第２外部端子電極３０・・・積層チップコンデンサ３１・・・ＩＣパッケージ３２・・・実装基板３３、３４・・・電極パッド

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１１月２９日（１９９９．１１．
２９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】コンデンサ

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【０００５】コンデンサを小型大容量化にするために
は、一対の電極に挟持された誘電体層を薄くし、薄層化
することが最も有効である。薄層化は上述した電圧の低
下の傾向にも適合している。

【０００７】このデカップリングコンデンサに要求され
る性能は、クロック周波数よりも速い負荷部の電流変動
に対して、いかにすばやく電流を供給できるかにある。
従って、１００ＭＨｚから１ＧＨｚにおける周波数領域
においてコンデンサとして確実に機能しなければならな
い。

【００１０】インピーダンス低減の目安は、A. J. Rain
al, ”Computing Inductive Noiseof CMOS Drivers",I
EEE Trans. Comp., Packag.,Manufact. Technol.-Part
B,Vol. 19, pp. 789-802(1996) に記載されているよ
うに、１ドライバ当りの電流変化は４０ｍＡ／ｎｓであ
る。電源電圧が１．８Ｖ、電圧変動の許容範囲が１０％
の０．１８Ｖ、オフチップドライバの数が６４個とする
と、インダクタンスの上限は０．１４ｎＨとなり、１Ｇ
Ｈｚでのインピーダンスを約０．４Ω以下としなければ
ならない。

【００１８】

【００２２】

【００２５】さらにまた、第１端子電極及び第２端子電
極のどちらもコンデンサ本体の辺部に設けてもよい。こ
の場合は、積層方向に透視したときに第１端子電極（ま
たは第２端子電極）とその隣の第２端子電極（または第
１端子電極）との間隔がすべて等しくなるように設ける
のが好ましい。

【００２６】

【００２９】また、本願発明では、第１端子電極と第２
端子電極を近接して設けた場合にも、一方の第１端子電
極と他方の第１端子電極とから、これらの間に設けられ
た第２端子電極に流れる電流の向きを逆方向とできるた
め、各第一端子電極間での相互干渉が生じることがな
く、確実に分流することができる。

【００３１】

【００３４】第１端子電極５はコンデンサ本体４の頂角
部に設けられており、第２端子電極６は、この第２端子
電極６の両隣の第１端子電極５を結ぶ線ｘ上に設けられ
ている。尚、図2 では、第２端子電極６は、一対の第１
端子電極５を結ぶ線ｘ上の中央位置に設けられている。
ここで、コンデンサ本体４とは、誘電体層３を第１電極
層２ａと第２電極層２ｂにより挟持した部分、つまり実
質的に容量を発生させる部分をいい、第１端子電極５と
第２端子電極６は、コンデンサ本体４の周囲、即ちコン
デンサ本体４から外方に突出して設けられている。

【００３５】隣接する第１端子電極５と第２端子電極６
との距離Ｌ₁は可能な限り短い方が好ましいが、実質的
な素子の外形および素子全体のインダクタンスを考慮す
ると１．５ｍｍ以下であることが望ましい。１．５ｍｍ
より大きくなると素子全体のインダクタンスが高くな
り、また大型化するからである。一方、作製の容易性を
考慮すると、０．２ｍｍ以上が望ましい。

【００４２】また、第２端子電極６を一対の第１端子電
極５を結ぶ線ｘ上の中央に設けることにより、第２端子
電極６と一対の第１端子電極５との距離Ｌ₁が同じにな
り、第１端子電極５から第２端子電極６に流れる電流の
強さが同じになり、上記した分流効果をさらに向上でき
る。また、この場合には、各端子電極５、６間の距離が
等しくなるため、他の基板への実装が容易になる。

【００４３】実施形態２図５乃至図10は、本発明の第２実施形態の積層チップコ
ンデンサタイプのコンデンサを示すもので、このコンデ
ンサでは、４層の電極層１０と３層の誘電体層１１を交
互に積層して構成された正方形状のコンデンサ本体１２
が形成されており、このコンデンサ本体１２の上部領域
及び下部領域は、実質的に容量を形成しない誘電体層が
配置されている。ここでもコンデンサ本体１２とは、誘
電体層１１を電極層１０で挟んだ部分、つまり実質的に
容量を発生させる部分をいう。電極層１０は下側から交
互に第１電極層１０ａまたは第２電極層１０ｂとされて
いる。この場合、誘電体層１１の厚みは数μｍから数十
μｍで形成されていれば特に限定されない。誘電体層１
１の材料としては、実施形態１と同質のものを適用する
ことができる。

【００４６】また、図８に示したように、第１電極層１
０ａには、コンデンサ本体１２の各４つの辺に延出し、
各々第１外部端子電極１５に接続する４個の第１電極引
出部（図１〜図４の端子電極に相当）１３が設けられて
おり、一方、図９に示したように、第２電極層１０ｂに
は、コンデンサ本体１２の各４つの辺に延出し、各々第
２外部端子電極１６に接続する４個の第２電極引出部
（図１〜図４の端子電極に相当）１４が設けられてい
る。

【００４７】従って、第１電極層１０ａの第１の電極引
出部１３と第２電極層１０ｂの第１の電極引出部１４と
を積層して平面的に見れば、第１電極引出部１３（第２
電極引出部１４）と同一辺内にある第２電極引出部１４
（第１電極引出部１３）との距離と、異なる辺内にあっ
てその第１電極引出部１３（第２電極引出部１４）に隣
接する第２電極引出部１４（第１電極引出部１３）との
距離とが互いに等しい（図面でＬ₂で示す）。従って、
第１の電極層１０ａ、第２電極層１０ｂに関わらず隣り
合う外部端子電極（電極引出部）を線で結ぶと平面視八
角形を形成する。

【００４８】電極層１０ａ、１０ｂの材料及び第１、第
２電極引出部１３、１４材料は、白金（Ｐｔ）、金（Ａ
ｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、低抵抗のＣ
ｕ、Ｎｉ等が好適に使用可能であり、誘電体層１１との
反応性が小さい材料であれば特に限定されず、スクリー
ン印刷等の手法で形成可能であればよい。

【００４９】また、第１及び第２外部端子電極１５、１
６材料は、銀（Ａｇ）や銀パラジウム（Ａｇ一Ｐｄ）合
金などを焼き付けた後に、Ｎｉ−半田メッキ、Ｎｉ−Ｓ
ｎメッキなどの公知の技術で形成可能なものであればよ
い。

【００５０】以上のように構成されたコンデンサでは、
図１０に示したように、例えば、第２電極層１０ｂに供
給される電流は、４つの第２外部端子電極１６を介して
電極引出部１４に分流されて入力される。そして、１つ
の第２電極引出部１４から分流された電流は両隣の２つ
の第１電極引出部１３に向かって流れ、その他の第１電
極引出部１３へは殆ど流れない。このため、第１電極引
出部１３と第２電極引出部１４を近接して設けた場合に
も、一方の第２電極引出部１４と他方の第２電極引出部
１４とから、これらの間に設けられた第１電極引出部１
３に流れる電流の向きを逆方向とできるため、各第２電
極引出部１４間での相互干渉が生じることがなく、確実
に分流することができ、実効的なインダクタンスを減少
させることができる。

【００５１】さらに、１つの第２電極引出部１４と、こ
の第２電極引出部１４の両隣の２つの第１電極引出部１
３とからなる容量素子が一対の電極層１０ａ、１０ｂと
誘電体層１１で形成され、あたかも４個の容量素子を並
列接続した回路となり、上記した分流効果と並列接続に
より幅広い周波数領域で低インピーダンス特性を示すこ
とができる。

【００５２】また、第２外部端子電極１６（第１外部端
子電極１５）とその隣の第１外部端子電極１５（第２外
部端子電極１６）との距離、即ち第２電極引出部１４
（第１電極引出部１３）とその隣の第１電極引出部１３
（第２電極引出部１４）との距離Ｌ₂をすべて同じにす
ることにより、第２電極引出部１４から第１電極引出部
１３に流れる電流の強さが同じになり、上記した分流効
果をさらに向上できる。

【００５３】しかも、この場合には、各外部端子電極１
５、１６間の実質に距離が等しいため、他の基板への実
装が容易になる。

【００５４】一実施形態３一図１１乃至図１６も本発明の第３実施形態の積層チップ
コンデンサタイプのコンデンサを示すものであるが、第
１及び第２外部端子電極の配置が実施形態２と異なる。
実施形態３では、第１外部端子電極２５はコンデンサ本
体２２の頂角部に設けられており、第２外部端子電極２
６は、この第２外部端子電極２６に隣接する一対の第１
外部端子電極２５を結ぶ線上の中央に設けられている。
従って、第２外部端子電極２６とそれに隣接する第１外
部端子電極２５との距離はすべて等しい。そして、図１
４に示したように、第１電極層２０ａは誘電体層２１の
４つの頂点部に延出された第１電極引出部（図１〜図４
の端子電極に相当）２３を有している。また、図１５に
示したように第２電極層２０ｂは誘電体層２１の各辺の
中心に延出された第２電極引出部２４（図１〜図４の端
子電極に相当）を有している。

【００５５】電極層、誘電体層及び外部端子電極の材料
としては、実施形態２で用いたものと同じものが適用可
能である。

【００５７】さらに、一つの第２電極引出部２４と、こ
の第２の外部端子電極２６の両隣の２個の第１電極引出
部２３からなる容量素子が一対の電極層２０ａ、２０ｂ
と誘電体層２１で形成され、あたかも４個の容量素子を
並列接続した回路となり、上記した分流効果と並列接続
により幅広い周波数領域で低インピーダンス特性を示す
ことができる。

【００５８】また、第２外部端子電極２６（第１外部端
子電極２５）とその隣の第１外部端子電極２５（第２外
部端子電極２６）との距離、即ち、第２電極引出部２４
（第１電極引出部２３）とその隣の第１電極引出部２３
（第２電極引出部２４）との距離をすべて同じ（図にお
いて、距離Ｌ₃で示す）にすることにより、第２電極引
出部２４から第１電極引出部２３に流れる電流の強さが
同じになり、上記した分流効果をさらに向上できる。

【００６０】尚、本発明では、コンデンサ本体４、１
２、２２の平面形状は各辺の長さが等しい多角形状が望
ましい。このような形状とすることにより、第１外部端
子電極５、１５、２５または第２外部端子電極６、１
６、２６と、その両隣に設けられた第２外部端子電極
６、１６、２６または第１外部端子電極５、１５、２５
の距離Ｌ₁、Ｌ₂、Ｌ₃が最短となり、電流がこれらの
間を流れやすくなり、並列接続の効果を十分に発揮でき
る。

【００６１】また、上記態様では、電極層２、１０、２
０を正方形状、つまりコンデンサ本体４、１２、２２の
平面形状を正方形としたが、三角形状、五角形状等の多
角形状であれば良く、分流効果を向上させるためには、
特に四辺以上を有する多角形状が望ましい。

【００６２】一実施形態４− 次に、実施形態２または実施形態３で説明した積層チッ
プコンデンサを実装する例を示す。図１７は本発明の積
層チップコンデンサ３０をＩＣパッケージ３１の上面に
組み込んで、ＩＣパッケージ３１ごと実装基板３２に実
装したところを示す半断面図、図１８は同じくＩＣパッ
ケージ３１の下面に組み込んで、ＩＣパッケージ３１ご
と実装基板３２に実装したところを示す半断面図であ
る。いずれの場合も実施形態２の積層チップコンデンサ
３０と実装基板３２の電極パッド３３またはＩＣパッケ
ージ３１の電極パッド３４との接続関係は、平面視の図
１９の関係となる。

【００６３】実施形態２の積層チップコンデンサにし
ろ、実施形態３の積層チップコンデンサにしろ、第１電
極引出部に接続する第１外部端子電極１５と第２電極引
出部に接続する第２外部端子電極１６とが規則正しく配
置されているので、ＣＰＵチップ自体の配線、ＣＰＵチ
ップと実装基板との配線及び実装基板自体の配線を変更
する必要はない。従って、無駄な配線やランドを設けな
くてもよい。その結果、積層チップコンデンサをＩＣパ
ッケージと別個に実装基板上に実装していた従来構造に
比べて、ＣＰＵチップとコンデンサ間の配線によるイン
ダクタンスの影響を低減することができる。また、ＣＰ
Ｕチップの近傍にコンデンサを配置しているので、デカ
ップリングコンデンサとしての効率を向上させることも
できる。

【００６４】

【００６９】そして、厚さ０．２５ｍｍのアルミナの基
板上に、厚み０．３μｍのＡｕからなる第１電極層２ａ
を形成し、前記（ＰＭＮ）前駆体溶液をスピンコーター
で塗布し、乾燥させた後、約４００℃で熱処理を１分間
行い、ゲル膜を作製した。

【００７１】この誘電体膜表面に、Ａｕからなる第２電
極層２ｂをスパッタ蒸着した。そして、第１電極層パタ
ーン、第２電極層パターンのサイズを変更することによ
り、第１外部端子電極５と第２外部端子電極６間の距離
Ｌ₁を表１に示すように変更した試料を作製した。この
後、光硬化性樹脂を用い、ビアホールを有する保護膜を
形成し、そのビアホール内に、半田ペーストをスクリー
ン印刷した後、リフロー処理により、ビアホール導体と
ともに、直径０．１ｍｍの半田バンプを８個形成し、図
１乃至図４に示したような単板型の薄膜コンデンサを得
た。コンデンサ本体の面積、つまり電極層の面積を表１
に示す。

【００７２】作製した薄膜コンデンサの１ＭＨｚから
１．８ＧＨｚでのインピーダンス特性をインピーダンス
アナライザー（ヒューレットパッカード社製ＨＰ４２９
１Ａ）とマイクロ波プローブ（ピコプローブ社製）を用
いて測定した結果を表１に示す。尚、表１における静電
容量は１ＭＨｚの値、インダクタンスＬは、Ｌ＝１／
〔（2 πｆ₀）²×Ｃ〕から計算した値である。

【００７３】

【表１】

【００７４】この表１から、第１外部端子電極５と第２
外部端子電極６間の距離Ｌ₁が小さいほど、インダクタ
ンスが小さいことが判る。図２０に端子電極間距離Ｌ₁
＝０．６５ｍｍの試料Ｎｏ．３のインピーダンス特性を
示す。この図より広い周波数領域で低いインピーダンス
特性を示していることがわかる。

【００７５】実施例２この実施例は、実施形態３のコンデンサを製造し、性能
を評価した例である。

【００７６】まず、チタン酸バリウムを主成分とし、焼
結助剤、溶剤、分散剤、バインダーを混合したスリップ
を用いて、ドクターブレード法にて厚み１０μｍのグリ
ーンシートを成形した。

【００７７】一方、内部電極として、市販のＡｇ−Ｐｄ
ペーストを用意し、上記グリーンシート上に第１電極層
２０ａとなる導体膜をスクリーン印刷法にて形成した。
次に、別のグリーンシート上に第２電極層２０ｂとなる
導体膜をスクリーン印刷法にて形成した。次に第１電極
層２０ａとなる導体膜が形成されたグリーンシートと第
２電極層２０ｂとなる導体膜が形成されたグリーンシー
トを交互に積層して合計２４層とし、最後に電極層が印
刷されていないグリーンシートを積層し、熱圧着して成
形体を得た。この時、電極パターンのサイズを変更する
ことにより、焼成後の第１外部端子電極２５と第２外部
端子電極２６間の距離（実際には電極の引出部分の中心
点間の距離）が表２の距離Ｌ₃となるようにした。

【００７８】得られた成形体を切断し、第１電極引出部
２３と第２電極引出部２４の端部を露出させた後、大気
中にて温度１２５０℃で２時間焼成し、電極層数や誘電
体層数が異なる点を除き、図１１乃至図１６に示すよう
なコンデンサ本体を作製した。

【００７９】この後、第１電極引出部２３と第２電極引
出部２４の端部が露出した部分を含むコンデンサ本体２
２の辺部または頂部の表面、端面及び裏面に渡り、Ａｇ
−Ｐｄからなる導電性ペーストを塗布・乾燥した後、８
００℃で焼き付けを行ない、この焼き付け厚膜導体上に
Ｎｉ−ハンダメッキによりメッキ被覆層を形成し、図１
１に示すような第１及び第２外部端子電極２５、２６を
形成し、積層チップコンデンサを得た。コンデンサ本体
の面積、つまり電極層の面積を表２に示す。

【００８０】作製したコンデンサの１ＭＨｚから１．８
ＧＨｚでのインピーダンス特性をインピーダンスアナラ
イザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）
とマイクロ波プローブ（ピコプローブ社製）を用いて測
定した結果を表２に示す。尚、表２における静電容量は
１ＭＨｚの値、インダクタンスＬは、Ｌ＝１／〔（2π
ｆ₀）²×Ｃ〕から計算した値である。

【００８１】

【表２】

【００８２】この表２から、第１外部端子電極２５と第
２外部端子電極２６間の距離Ｌ₃が小さいほど、インダ
クタンスが小さいことが判る。図２１は端子電極間距離
Ｌ₃＝１．４ｍｍの試料Ｎｏ．１３の積層チップコンデ
ンサのインピーダンス特性である。

【００８３】この図２１から、広い周波数領域で低いイ
ンピーダンス特性を示すことが判る。

【００８４】

【発明の効果】以上の詳述したように、本発明によれ
ば、例えば電流が複数、例えば４個の第１端子電極（第
１電極引出部）に分流されて入力され、一つの第１端子
電極（第１電極引出部）から、この第１端子電極（第１
電極引出部）に最も近い両隣の第２端子電極（第２電極
引出部）に流れるように、１つの第１端子電極（第１電
極引出部）から少なくとも２方向以上に確実に分流さ
れ、実効的なインダクタンスを減少させることができる
とともに、あたかも一つの第１端子電極（第１電極引出
部）と両隣の第２端子電極（第２電極引出部）からなる
複数の容量素子を並列接続した回路となり、分流効果と
並列接続により幅広い周波数領域で低インピーダンス特
性を示すことができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る薄膜コンデンサの分
解斜視図である。

【図２】保護層を省略した図１の平面図である。

【図３】図２のｘ線に沿う断面図である。

【図４】保護層を省略した図１の部分斜視図である。

【図５】本発明の実施形態２に係る積層チップコンデン
サの外観斜視図である。

【図６】図５のコンデンサ本体のＡ−Ａ線の断面図であ
る。

【図７】図５のコンデンサ本体のＢ−Ｂ線の断面図であ
る。

【図８】実施形態２の第１電極層を示す平面図である。

【図９】実施形態２の第２電極層を示す平面図である。

【図１１】本発明の実施形態３に係る積層チップコンデ
ンサの外観斜視図である。

【図１２】図１１のコンデンサ本体のＡ−Ａ線の断面図
である。

【図１３】図１１のコンデンサ本体のＢ−Ｂ線の断面図
である。

【図１４】実施形態３の第１電極層を示す平面図であ
る。

【図１５】実施形態３の第２電極層を示す平面図であ
る。

【図１７】実施形態２または実施形態３の積層チップコ
ンデンサをＩＣパッケージに組み込んで実装した状態を
示す部分断面図である。

【図１８】実施形態２または実施形態３の積層チップコ
ンデンサを別のＩＣパッケージに組み込んで実装した状
態を示す部分断面図である。

【符号の説明】１・・・絶縁体基板２ａ、１０ａ、２０ａ・・・第１電極層２ｂ、１０ｂ、２０ｂ・・・第２電極層３、１１、２１・・・誘電体層４、１２、２２・・・コンデンサ本体５・・・第１端子電極６・・・第２端子電極１３、２３・・・第１電極引出部１４、２４・・・第２電極引出部９・・外部端子電極１５、２５・・・第１外部端子電極１６、２６・・・第２外部端子電極３０・・・積層チップコンデンサ３１・・・ＩＣパッケージ３２・・・実装基板３３、３４・・・電極パッド

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１０

【補正方法】変更

【補正内容】

【図１０】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】

Claims

【特許請求の範囲】

【請求項１】第１電極層と第２の電極層とが誘電体層を
挟んで交互に積層されて成る多角形状のコンデンサ本体
の周囲に、前記第１電極層に接続する複数の第１端子電
極と前記第２電極層に接続する複数の第２端子電極を交
互に形成してなることを特徴とするコンデンサ。
【請求項２】第１端子電極または第２端子電極のいれず
れ一方の端子電極をコンデンサ本体の頂角部に設け、他
方の端子電極を一対の一方の端子電極を結ぶ線上に設け
てなる請求項１記載のコンデンサ。
【請求項３】コンデンサ本体の頂角部に第１端子電極ま
たは第２端子電極のいれずれ一方端子電極を頂角部に設
け、他方の端子電極を一対の一方の端子電極を結ぶ線上
の中央に設けてなる請求項１または２記載のコンデン
サ。
【請求項４】第１端子電極及び第２端子電極をコンデン
サ本体の辺部に併設してなる請求項１記載のコンデン
サ。