JP3429246B2 - リードフレームパターン及びこれを用いた半導体装置の製造方法 - Google Patents
リードフレームパターン及びこれを用いた半導体装置の製造方法Info
- Publication number
- JP3429246B2 JP3429246B2 JP2000078362A JP2000078362A JP3429246B2 JP 3429246 B2 JP3429246 B2 JP 3429246B2 JP 2000078362 A JP2000078362 A JP 2000078362A JP 2000078362 A JP2000078362 A JP 2000078362A JP 3429246 B2 JP3429246 B2 JP 3429246B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor chip
- lead frame
- leads
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
ムがマトリックス状に配列されたリードフレームパター
ン及びこれを用いた半導体装置の製造方法に関する。
レームの一側が樹脂封止された半導体装置を形成する場
合、リードフレームをインターポーザとするSON(ス
モール・アウトライン・ノンリード)、QFN(クワッ
ド・フラット・ノンリード)型のCSP(チップ・スケ
ール・パッケージ)をMAP(モールド・エリア・パッ
ケージ)方式を用いてモールドし、これを個々に個片化
して形成する技術を用いている。すなわち、リードフレ
ーム上に所定間隔で複数個配列された半導体チップ搭載
部の表面に、耐熱性の接着剤を介して半導体チップがそ
れぞれ載せられ、接着剤を硬化させることにより固定さ
れる。その各半導体チップの電極パッドとこれに対応し
て半導体チップ搭載部の周囲に放射状に形成されたリー
ドがワイヤボンディングにより電気的に接続される。そ
の後、リードフレーム、ボンディングワイヤ及び各半導
体チップを一括して耐熱性樹脂からなる封止樹脂により
樹脂封止して、リードフレーム及び封止樹脂によって連
なった広領域半導体パッケージが形成され、更に広領域
半導体パッケージが各半導体チップ毎に分割された個別
半導体パッケージにダイシング法により分離されて単体
の半導体装置を得ている。
術では、半導体装置はリードフレームに複数の半導体チ
ップ搭載部を設け、各半導体チップ搭載部の片面にそれ
ぞれ半導体チップを載せて固定し、封止樹脂もリードフ
レームの片面にのみ形成して、半導体パッケージを構成
している。そのため、各半導体チップ毎に半導体パッケ
ージを分割して単体の半導体装置を形成する場合、ダイ
シングカッターによって封止樹脂と共にリードフレーム
を切断しているが、リードフレームと封止樹脂とは硬度
が異なるため、切断中切削抵抗が変化し、ダイシングカ
ッターの切れ味が変わるので、封止樹脂とリードとの間
に剥離が発生するという問題があった。更に、片面樹脂
封止タイプのため、封止樹脂とリードフレームとの密着
性が低下し、封止樹脂の剥離や接続不良の原因となると
いう問題があった。本発明はこのような事情に鑑みてな
されたもので、MAP(広領域半導体パッケージ)から
CSP(個別半導体パッケージ)に個片化する際に、切
削抵抗の差異により生じる封止樹脂とリードとの間に発
生する剥離を防止し、高品質のリードフレームパターン
及びこれを用いた半導体装置の製造方法を提供すること
を目的とする。
係るリードフレームパターンは、中央に半導体チップ搭
載部を有し、その周囲に多数のリードが放射状に形成さ
れ、更に放射状に形成されたリードの外側端部は連結枠
で連結された単位リードフレームがマトリックス状に配
置されたリードフレームパターンであって、ワイヤボン
ディング領域を除くリードの中央に、エッチング溝を形
成した。このように、リードに設けるエッチング溝は、
エッチング液に浸漬する時間を長めにしてエッチング処
理することにより、表面の開口部より奥部(エッチング
溝の内側)の幅が大きくなる、いわゆるアンダーカット
されたダブテール溝に近い形状に成形することができ
る。リードフレーム、ボンディングワイヤ及び各半導体
チップを一括して封止樹脂により樹脂封止したとき、封
止樹脂がリードに設けたエッチング溝に入り込み、幅が
大きい奥部に入った封止樹脂が楔状に形成され、アンカ
ー効果を生じて、強固にリードと樹脂樹脂とを固着し、
剥離が生じるのを防止できる。本発明に係るリードフレ
ームパターンにおいて、隣り合う単位リードフレームの
エッチング溝は連結枠を通じて連通していてもよい。こ
の場合、隣り合う単位リードフレームのエッチング溝を
連通させることにより、隣り合う単位リードフレームの
エッチング溝に一括して均一に充填された強固な封止樹
脂が形成される。
製造方法は、中央に半導体チップ搭載部を有し、その周
囲に多数のリードが放射状に形成され、更に放射状に形
成されたリードの外側端部は連結枠で連結された単位リ
ードフレームがマトリックス状に配置されたリードフレ
ームパターンを製造する第1工程と、各半導体チップ搭
載部に、半導体チップを搭載し、半導体チップとリード
とを接続部材によって接続し、更に各半導体チップを含
むリードフレームパターンの一側を樹脂封止する第2工
程と、樹脂封止した半導体パッケージを連結枠とリード
の接続部分でフル・ダイシングする第3工程とを有する
半導体装置の製造方法において、ワイヤボンディング領
域を除くリードの中央に、エッチング溝を形成する。こ
れにより、リードに封止樹脂を強固に固着することがで
きる。本発明に係る半導体装置の製造方法において、隣
り合う単位リードフレームのエッチング溝は連結枠を通
じて連通していてもよい。この場合、隣り合う単位リー
ドフレームのエッチング溝に一括して均一に封止樹脂を
形成することができる。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図1は本発明の一実施の形
態に係る半導体装置の側断面図、図2は同半導体装置の
製造工程で用いられるリードフレームパターンの平面
図、図3は同半導体装置の単位リードフレームの平面
図、図4は同半導体装置の単位リードフレームの要部斜
視図、図5(A)〜(G)はそれぞれ同半導体装置の製
造方法の製造工程を示す側断面図、図6は本発明の他の
実施の形態に係る半導体装置の製造工程途中の側断面図
である。
の形態に係る半導体装置10は、中央に半導体チップ搭
載部11を設け、その周囲に多数のリード12が放射状
に形成された単位リードフレーム13を有している。半
導体チップ搭載部11には複数の電極パッド14を有す
る半導体チップ15が搭載されている。半導体チップ1
5の電極パッド14とこれに対応するリード12のワイ
ヤーボンディング領域16とをボンディングワイヤから
なる接続部材17によって電気的に接続している。そし
て、半導体チップ搭載部11、リード12及び半導体チ
ップ15は封止樹脂18によって一側を封止している。
リード12の中央にはエッチング加工によりエッチング
溝19が設けられ、エッチング溝19の中に封止樹脂1
8が埋め込まれている。
法について説明する。 (1)リードフレームパターンの製造工程(第1の工
程)。 図2、図5(A)に示すように、金属導体板からエッチ
ング加工又はプレス加工により、半導体チップ搭載部1
1、リード12を備えた単位リードフレーム13をマト
リックス状に配列して、リード12の外側端部が連結枠
21でマトリックス状に連結されたリードフレームパタ
ーン20を形成する。更にリードフレームパターン20
を更に複数個連結して短冊状リードフレーム22を形成
する。 (2)エッチング溝の形成工程(第1の工程)。 図3に示すように、リード12の半導体チップ搭載部1
1に近い方の端部に設けたワイヤボンディング領域16
を除いて、リード12の中央には、エッチング加工によ
りエッチング溝19を形成する。この場合、隣り合う単
位リードフレーム13のエッチング溝19は連結枠21
を通じて連通させる。リード12に設けるエッチング溝
19は、図4に示すように、エッチング液に浸漬する時
間を長めにしてエッチング処理することにより、エッチ
ング溝19の表面の開口部23より奥部24の方の幅が
大きくなる、いわゆるアンダーカットされたダブテール
溝に近い形状にしている。
程) 図5(B)に示すように、短冊状リードフレーム22の
裏面に、例えば熱可塑性の粘着剤を塗布した耐熱性のテ
ープ状の密封部材25を粘着させ、短冊状リードフレー
ム22のリード12と半導体チップ搭載部11との裏面
を覆って、半導体チップ搭載部11とリード12との間
の空間部26を塞ぎ、樹脂封止の際、短冊状リードフレ
ーム22の下端の吸着性がより強くなり、短冊状リード
フレーム22の中央部の浮き上がりを防ぎ、樹脂封止金
型との密着性が向上し、表面側から裏面側に封止樹脂1
8が漏れるのを防ぐ。 (4)ワイヤーボンディング工程(第2の工程)。 図5(C)に示すように、単位リードフレーム13毎に
各半導体チップ搭載部11にそれぞれ半導体チップ15
を搭載し、半導体チップ15の電極パッド14とこれに
対応するリード12のワイヤーボンディング領域16と
を接続部材17によって電気的に接続する。
毎に半導体チップ搭載部11、リード12、接続部材1
7及び半導体チップ15を覆う成形型に封止樹脂18を
封止することによって、短冊状リードフレーム22の一
側を封止して、一体になった広領域半導体パッケージ2
7を形成する。このとき、各単位リードフレーム13、
接続部材17及び各半導体チップ15を一括して封止樹
脂18により樹脂封止したとき、封止樹脂18がリード
12に設けたエッチング溝19に入り込み、開口部23
より幅が大きい奥部24に入った封止樹脂18が楔状に
形成され、アンカー効果を生じて、リード12から封止
樹脂18が剥離することが防止できる状態となる。
程)。 図5(E)に示すように、広領域半導体パッケージ27
の裏面から粘着剤を加熱して軟化させ、短冊状リードフ
レーム22から密封部材25を剥離する。 (7)固定用シートの貼り付け工程(第3工程)。 図5(F)に示すように、短冊状リードフレーム22の
裏面に両面が粘着性を有する状態に紫外線感光により乾
燥されたUVシートからなる固定用シート28を貼り付
け、短冊状リードフレーム22を固定用シート28を介
してダイシング治具29に粘着させて安定した固定状態
にする。 (8)フル・ダイシング工程(第3工程)。 図5(G)に示すように、樹脂封止した広領域半導体パ
ッケージ27を連結枠21とリード12との接続部分で
ダイシングカッターによって、図3に2点鎖線で示した
切断溝30を広領域半導体パッケージ27の上面から固
定用シート28に至るまで切断する、いわゆるフル・ダ
イシングを行い、個別半導体パッケージ31を形成して
固定用シート28から外し、単体の半導体装置10を得
る。
19の中に封止樹脂18が楔状に入り込んでいるので、
封止樹脂18とリード12とは強固に結合され、ダイシ
ングカッターによって切断したとき、封止樹脂18とリ
ード12の切削抵抗が異なっても、封止樹脂18とリー
ド12との間に剥離が発生することはない。また、隣り
合う単位リードフレーム13のエッチング溝19は連結
枠21を通じて連通しているので、隣り合う単位リード
フレーム13のエッチング溝19には同時に一括して均
一な封止樹脂18が充填され、ダイシングにより切断す
るときに、封止樹脂18がリード12から剥離すること
を防止できる。
装置について説明してきたが、本発明は、何ら前記の実
施の形態に記載の構成に限定されるものではなく、特許
請求の範囲に記載されている事項の範囲内で考えられる
その他の実施の形態や変形例も含むものである。例え
ば、図6に示すように、樹脂封止する部分に切断溝30
を形成する、例えば段付き部からなるダイシング成形部
32を設けて、他の樹脂封止部に比べて厚みを薄くする
ように形成してもよい。これによって、ダイシングの目
印となり、樹脂の切断厚さを小さくすることができるの
で切削抵抗も小さくなり、ダイシング作業が容易とな
る。また、封止樹脂の使用量も少なくて済む。また、リ
ードフレームパターンの周囲に、しかも封止樹脂の内側
に入る位置に複数の孔を配列して、ダイシングのときに
切削が容易になるようにしてもよい。また、リードフレ
ームパターンの周囲に、ガイド枠部を設けガイド枠部に
複数個間隔を開けて位置決め孔を設け、各単位リードフ
レームの各部分と封止樹脂との相対位置の位置決め誤差
の発生を防ぐようにしてもよい。
においては、中央に半導体チップ搭載部を有し、その周
囲に多数のリードが放射状に形成され、更に放射状に形
成されたリードの外側端部は連結枠で連結された単位リ
ードフレームがマトリックス状に配置され、ワイヤボン
ディング領域を除くリードの中央に、エッチング溝を形
成しているので、封止樹脂により樹脂封止したとき、封
止樹脂がリードに設けたエッチング溝に入り込み、強固
にリードと樹脂樹脂とを固着し、剥離が生じるのを防止
でき、安定した品質の半導体装置を提供することができ
る。そして、隣り合う単位リードフレームのエッチング
溝は連結枠を通じて連通しているので、隣り合う単位リ
ードフレームのエッチング溝に一括して均一に充填され
た強固な封止樹脂が形成され、高品質の半導体装置を提
供することができる。
中央に半導体チップ搭載部を有し、その周囲に多数のリ
ードが放射状に形成され、更に放射状に形成されたリー
ドの外側端部は連結枠で連結された単位リードフレーム
がマトリックス状に配置されたリードフレームパターン
を製造する第1工程と、各半導体チップ搭載部に、半導
体チップを搭載し、半導体チップとリードとを接続部材
によって接続し、更に各半導体チップを含むリードフレ
ームパターンの一側を樹脂封止する第2工程と、樹脂封
止した半導体パッケージを連結枠とリードの接続部分で
フル・ダイシングする第3工程とを有し、ワイヤボンデ
ィング領域を除くリードの中央に、エッチング溝を形成
するので、リードに封止樹脂を強固に固着することがで
きる。そして、隣り合う単位リードフレームのエッチン
グ溝は連結枠を通じて連通しているので、隣り合う単位
リードフレームのエッチング溝に一括して均一な封止樹
脂を形成することができ、切削抵抗の差異により生じる
封止樹脂とリードとの間の剥離を防止することができ
る。
面である。
レームパターンの平面図である。
ある。
方法の製造工程を示す側断面図である。
造工程途中の側断面図である。
リード、13:単位リードフレーム、14:電極パッ
ド、15:半導体チップ、16:ワイヤボンディング領
域、17:接続部材、18:封止樹脂、19:エッチン
グ溝、20:リードフレームパターン、21:連結枠、
22:短冊状リードフレーム、23:開口部、24:奥
部、25:密封部材、26:空間部、27:広領域半導
体パッケージ、28:固定用シート、29:ダイシング
治具、30:切断溝、31:個別半導体パッケージ、3
2:ダイシング成形部
Claims (2)
- 【請求項1】 中央に半導体チップ搭載部を有し、その
周囲に多数のリードが放射状に形成され、更に放射状に
形成された前記リードの外側端部は連結枠で連結された
単位リードフレームがマトリックス状に配置されたリー
ドフレームパターンであって、 ワイヤボンディング領域を除く前記リードの中央に、エ
ッチング溝を形成し、しかも、隣り合う前記単位リード
フレームの前記エッチング溝は前記連結枠を通じて連通
していることを特徴とするリードフレームパターン。 - 【請求項2】 中央に半導体チップ搭載部を有し、その
周囲に多数のリードが放射状に形成され、更に放射状に
形成された前記リードの外側端部は連結枠で連結された
単位リードフレームがマトリックス状に配置されたリー
ドフレームパターンを製造する第1工程と、 前記各半導体チップ搭載部に、半導体チップを搭載し、
該半導体チップと前記リードとを接続部材によって接続
し、更に各前記半導体チップを含む前記リードフレーム
パターンの一側を樹脂封止する第2工程と、 前記樹脂封止した半導体パッケージを前記連結枠と前記
リードの接続部分でフル・ダイシングする第3工程とを
有する半導体装置の製造方法において、 ワイヤボンディング領域を除く前記リードの中央に、エ
ッチング溝を形成し、しかも、隣り合う前記単位リード
フレームの前記エッチング溝は前記連結枠を通じて連通
していることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000078362A JP3429246B2 (ja) | 2000-03-21 | 2000-03-21 | リードフレームパターン及びこれを用いた半導体装置の製造方法 |
US09/813,262 US6563199B2 (en) | 2000-03-21 | 2001-03-20 | Lead frame for semiconductor devices, a semiconductor device made using the lead frame |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000078362A JP3429246B2 (ja) | 2000-03-21 | 2000-03-21 | リードフレームパターン及びこれを用いた半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267482A JP2001267482A (ja) | 2001-09-28 |
JP3429246B2 true JP3429246B2 (ja) | 2003-07-22 |
Family
ID=18595786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000078362A Expired - Fee Related JP3429246B2 (ja) | 2000-03-21 | 2000-03-21 | リードフレームパターン及びこれを用いた半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6563199B2 (ja) |
JP (1) | JP3429246B2 (ja) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3456983B2 (ja) | 2001-06-27 | 2003-10-14 | 松下電器産業株式会社 | リードフレームおよび樹脂封止型半導体装置の製造方法 |
JP2003023134A (ja) * | 2001-07-09 | 2003-01-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3704304B2 (ja) | 2001-10-26 | 2005-10-12 | 新光電気工業株式会社 | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 |
US7122884B2 (en) * | 2002-04-16 | 2006-10-17 | Fairchild Semiconductor Corporation | Robust leaded molded packages and methods for forming the same |
JP2003332269A (ja) * | 2002-05-15 | 2003-11-21 | Renesas Technology Corp | 半導体装置の製造方法 |
SG157957A1 (en) * | 2003-01-29 | 2010-01-29 | Interplex Qlp Inc | Package for integrated circuit die |
JP5252770B2 (ja) * | 2004-06-10 | 2013-07-31 | 三星電子株式会社 | イメージセンサーパッケージの組立方法 |
US7147447B1 (en) * | 2005-07-27 | 2006-12-12 | Texas Instruments Incorporated | Plastic semiconductor package having improved control of dimensions |
US7687882B2 (en) * | 2006-04-14 | 2010-03-30 | Allegro Microsystems, Inc. | Methods and apparatus for integrated circuit having multiple dies with at least one on chip capacitor |
US7573112B2 (en) * | 2006-04-14 | 2009-08-11 | Allegro Microsystems, Inc. | Methods and apparatus for sensor having capacitor on chip |
US20080013298A1 (en) | 2006-07-14 | 2008-01-17 | Nirmal Sharma | Methods and apparatus for passive attachment of components for integrated circuits |
JP2009088412A (ja) * | 2007-10-02 | 2009-04-23 | Renesas Technology Corp | 半導体装置の製造方法 |
TWI378518B (en) * | 2007-11-21 | 2012-12-01 | Chipmos Technologies Inc | Leadframe for leadless package and package structure thereof |
US8093670B2 (en) * | 2008-07-24 | 2012-01-10 | Allegro Microsystems, Inc. | Methods and apparatus for integrated circuit having on chip capacitor with eddy current reductions |
US20100052424A1 (en) * | 2008-08-26 | 2010-03-04 | Taylor William P | Methods and apparatus for integrated circuit having integrated energy storage device |
JP5217800B2 (ja) | 2008-09-03 | 2013-06-19 | 日亜化学工業株式会社 | 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法 |
JP5136458B2 (ja) * | 2009-02-20 | 2013-02-06 | ヤマハ株式会社 | 半導体パッケージ及びその製造方法 |
US8609467B2 (en) * | 2009-03-31 | 2013-12-17 | Sanyo Semiconductor Co., Ltd. | Lead frame and method for manufacturing circuit device using the same |
JP5467506B2 (ja) * | 2009-10-05 | 2014-04-09 | 大日本印刷株式会社 | 樹脂封止型半導体装置及びその製造方法 |
JP5083348B2 (ja) * | 2010-03-10 | 2012-11-28 | サンケン電気株式会社 | モールドパッケージの製造方法 |
EP2677539B1 (en) * | 2011-02-15 | 2017-07-05 | Panasonic Intellectual Property Management Co., Ltd. | Process for manufacture of a semiconductor device |
CN103177974B (zh) * | 2011-12-23 | 2014-10-29 | 丽智电子(昆山)有限公司 | 铜片电极的离散式电子组件制造工艺 |
US8629539B2 (en) | 2012-01-16 | 2014-01-14 | Allegro Microsystems, Llc | Methods and apparatus for magnetic sensor having non-conductive die paddle |
US9812588B2 (en) | 2012-03-20 | 2017-11-07 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
US10234513B2 (en) | 2012-03-20 | 2019-03-19 | Allegro Microsystems, Llc | Magnetic field sensor integrated circuit with integral ferromagnetic material |
US9494660B2 (en) | 2012-03-20 | 2016-11-15 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame |
US9666788B2 (en) | 2012-03-20 | 2017-05-30 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame |
JP5585637B2 (ja) * | 2012-11-26 | 2014-09-10 | 大日本印刷株式会社 | 樹脂封止型半導体装置用フレーム |
NL2010379C2 (nl) | 2013-03-01 | 2014-09-03 | Besi Netherlands B V | Mal, drager met te omhullen elektronische componenten, drager met omhulde elektronische componenten, gesepareerd omhulde elektronisch component en werkwijze voor het omhullen van elektronische componenten. |
US9411025B2 (en) | 2013-04-26 | 2016-08-09 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame and a magnet |
US20150262918A1 (en) * | 2014-03-14 | 2015-09-17 | Texas Instruments Incorporated | Structure and method of packaged semiconductor devices with bent-lead qfn leadframes |
US20150262919A1 (en) * | 2014-03-14 | 2015-09-17 | Texas Instruments Incorporated | Structure and method of packaged semiconductor devices with qfn leadframes having stress-absorbing protrusions |
JP5971531B2 (ja) * | 2014-04-22 | 2016-08-17 | 大日本印刷株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US10008472B2 (en) * | 2015-06-29 | 2018-06-26 | Stmicroelectronics, Inc. | Method for making semiconductor device with sidewall recess and related devices |
FR3040532B1 (fr) | 2015-08-31 | 2017-10-13 | St Microelectronics Tours Sas | Puce a montage en surface |
US10411498B2 (en) | 2015-10-21 | 2019-09-10 | Allegro Microsystems, Llc | Apparatus and methods for extending sensor integrated circuit operation through a power disturbance |
US9870985B1 (en) * | 2016-07-11 | 2018-01-16 | Amkor Technology, Inc. | Semiconductor package with clip alignment notch |
JP6924411B2 (ja) * | 2017-08-28 | 2021-08-25 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
US10607925B2 (en) * | 2017-10-06 | 2020-03-31 | Allegro Microsystems, Llc | Integrated circuit package having a raised lead edge |
JP7144157B2 (ja) * | 2018-03-08 | 2022-09-29 | エイブリック株式会社 | 半導体装置およびその製造方法 |
US10978897B2 (en) | 2018-04-02 | 2021-04-13 | Allegro Microsystems, Llc | Systems and methods for suppressing undesirable voltage supply artifacts |
US10991644B2 (en) | 2019-08-22 | 2021-04-27 | Allegro Microsystems, Llc | Integrated circuit package having a low profile |
US11309237B2 (en) | 2019-09-27 | 2022-04-19 | Stmicroelectronics S.R.L. | Semiconductor package with wettable slot structures |
CN111163595A (zh) * | 2020-01-03 | 2020-05-15 | 珠海格力电器股份有限公司 | 一种芯片封装方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2859220B2 (ja) * | 1996-10-08 | 1999-02-17 | 九州日本電気株式会社 | リードフレームおよびそれを用いた半導体装置の製造方法 |
JPH11145369A (ja) * | 1997-11-07 | 1999-05-28 | Hitachi Ltd | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 |
MY118338A (en) * | 1998-01-26 | 2004-10-30 | Motorola Semiconductor Sdn Bhd | A leadframe, a method of manufacturing a leadframe and a method of packaging an electronic component utilising the leadframe. |
JPH11233708A (ja) * | 1998-02-16 | 1999-08-27 | Hitachi Ltd | リードフレームおよびそれを用いた半導体装置 |
TW428295B (en) * | 1999-02-24 | 2001-04-01 | Matsushita Electronics Corp | Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof |
-
2000
- 2000-03-21 JP JP2000078362A patent/JP3429246B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-20 US US09/813,262 patent/US6563199B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001267482A (ja) | 2001-09-28 |
US6563199B2 (en) | 2003-05-13 |
US20010044169A1 (en) | 2001-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3429246B2 (ja) | リードフレームパターン及びこれを用いた半導体装置の製造方法 | |
EP1315605B1 (en) | Mold and method for encapsulating an electronic device | |
JP3704304B2 (ja) | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 | |
CN100517682C (zh) | 半导体器件及其制造方法 | |
US20020037604A1 (en) | Lead frame, semiconductor package having lead frame, and method of manufacturing semiconductor package | |
JP2003124421A (ja) | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 | |
JP2002076228A (ja) | 樹脂封止型半導体装置 | |
JP2003023134A (ja) | 半導体装置およびその製造方法 | |
US6277225B1 (en) | Stress reduction feature for LOC lead frame | |
US20020112881A1 (en) | Substrate of semiconductor package | |
US20070077732A1 (en) | Semiconductor device and a manufacturing method of the same | |
JP2007294715A (ja) | 半導体装置の製造方法 | |
JP2007281207A (ja) | 半導体装置の製造方法 | |
JP2003224239A (ja) | 半導体装置およびその製造方法 | |
CN1111823A (zh) | 树脂封装半导体器件及其制造方法 | |
US20020048851A1 (en) | Process for making a semiconductor package | |
JP2000082759A (ja) | Bga型半導体装置の製造方法、bga型半導体装置用tabテ―プおよびbga型半導体装置 | |
JP3976311B2 (ja) | リードフレームの製造方法 | |
JP4416067B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP4418764B2 (ja) | 樹脂封止型半導体パッケージの製造方法 | |
JP4128088B2 (ja) | 半導体装置の製造方法 | |
JP4033969B2 (ja) | 半導体パッケージ、その製造方法及びウェハキャリア | |
JP4286242B2 (ja) | 半導体装置の製造方法 | |
JP2002110884A (ja) | リードフレーム積層物 | |
JP2002026192A (ja) | リードフレーム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
R150 | Certificate of patent or registration of utility model |
Ref document number: 3429246 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 11 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |