[go: up one dir, main page]

JP3416737B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

Info

Publication number
JP3416737B2
JP3416737B2 JP2000122434A JP2000122434A JP3416737B2 JP 3416737 B2 JP3416737 B2 JP 3416737B2 JP 2000122434 A JP2000122434 A JP 2000122434A JP 2000122434 A JP2000122434 A JP 2000122434A JP 3416737 B2 JP3416737 B2 JP 3416737B2
Authority
JP
Japan
Prior art keywords
circuit board
semiconductor package
semiconductor chip
manufacturing
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000122434A
Other languages
English (en)
Other versions
JP2000340713A (ja
Inventor
元 善 辛
善 九 李
相 昊 李
道 成 全
Original Assignee
アムコー テクノロジー コリア インコーポレーティド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019990018245A external-priority patent/KR20000074351A/ko
Priority claimed from KR10-1999-0037928A external-priority patent/KR100369394B1/ko
Priority claimed from KR1019990037925A external-priority patent/KR100365054B1/ko
Application filed by アムコー テクノロジー コリア インコーポレーティド filed Critical アムコー テクノロジー コリア インコーポレーティド
Publication of JP2000340713A publication Critical patent/JP2000340713A/ja
Application granted granted Critical
Publication of JP3416737B2 publication Critical patent/JP3416737B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に係り、より詳しくは、厚さが薄く、放熱性能
が優秀な半導体パッケージの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体パッケージは、ボールグリ
ッドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）半導体
パッケージ（以下、ＢＧＡ半導体パッケージという）、
チップスケール（ｃｈｉｐ ｓｃａｌｅ）半導体パッケ
ージ及びマイクローボールグリッドアレイ（ｍｉｃｒｏ
ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）半導体パッケージ
等のように漸次小型化及び薄型化の趨勢にある。また、
このような半導体パッケージに搭載される半導体チップ
も集積技術及び製造装備の発達により電力回路の高性能
化、動作周波数の増加及び回路機能が拡大し、それに附
随して半導体チップの作動中発生するチップの単位体積
当り熱発生量も増加する傾向にある。
【０００３】図２２に、このような従来の一般的な半導
体パッケージ中で従来の一般的なＢＧＡ半導体パッケー
ジ１００’を図示する。ＢＧＡ半導体パッケージ１０
０’には複数の電子回路が集積されており、その上面に
は入出力パッド２’が形成されている半導体チップ１’
が中央に位置し、前記半導体チップ１’の下面には接着
剤３’が介在した状態で回路基板１０’の上面中央部が
接着されている。
【０００４】前記回路基板１０’は中央の樹脂層１５’
を中心層にしてその上部には前記半導体チップ１’を中
心にその外周縁にボンドフィンガー１１’を包含する回
路パターン１２’が形成されており、下部には複数のボ
ールランド１３’を包含する回路パターンが形成されて
いる。勿論、前記回路パターンをなすボンドフィンガー
１１’及びボールランド１３’は銅（Ｃｕ）等の導電性
薄膜系列であり、前記樹脂層１５’上部の回路パターン
１２’と下部の回路パターンは導電性ビアホール１４’
により相互連結されている。また、前記ボンドフィンガ
ー１１’及びボールランド１３’を除外した樹脂層１
５’の上下面はカバーコート１６’でコーティングされ
て外部環境から前記回路パターン１２’を保護する。一
方、前記半導体チップ１’の入出力パッド２’は回路基
板１０’の上面に形成されたボンドフィンガー１１’に
導電性ワイア４’で接続されており、前記半導体チップ
１’及び導電性ワイア４’を外部環境から保護するため
に回路基板１０’上面は封止材２０’で封止されてい
る。また、前記印刷回路基板１０’の下面に形成された
ボールランド１３’には導電性ボール４０’が融着され
た状態でマザーボード（図示せず）に実装され、半導体
チップ１’とマザーボード間に所定の電気的信号を媒介
できるようになっている。このような構成のＢＧＡ半導
体パッケージ１００’は、半導体チップ１’の電気的信
号が入出力パッド２’、導電性ワイア４’、ボンドフィ
ンガー１１’、ビアホール１４’、ボールランド１３’
及び導電性ボール４０’を通じてマザーボードと電気信
号を交換するようになる。
【０００５】しかし、このような従来のＢＧＡ半導体パ
ッケージは、半導体チップが比較的厚さが厚い回路基板
上面に接着されるので、全体的な半導体パッケージの厚
さも併せて大きくなる。これは前述のように最近の超小
型化、超薄型化の趨勢に満足には対応できないので、結
局いろいろな超小型電子機器、例えば、携帯電話、無線
呼出器等の使用時に不満が生じるという問題点がある。
また、前述のように、半導体チップの作動時の単位体積
当り熱発生量は相対的に増加する趨勢である反面、放熱
効率が低くなるので半導体チップの電気的性能が低下す
ると共に、場合によっては半導体チップの機能の麻痺を
招き、これによって前記半導体チップを採用した半導体
パッケージまたは電子機器の性能低下まは機能停止を惹
起するおそれがある。一方、半導体チップの作動時、発
生する熱を外部へ容易に発散させるための従来の方案と
して放熱板搭載半導体パッケージが提案されているが、
この場合、前記放熱板の搭載によりその厚さだけ半導体
パッケージの厚さも増大すると共に、製造価格も同様に
上昇するという問題点がある。
【０００６】
【発明が解決しようとする課題】したがって、本発明は
上記のような従来の問題点を解決すべく案出したもので
あり、本発明の一番目の目的は、厚さを超薄型にできる
半導体パッケージの製造方法の提供にある。本発明の他
の目的は、半導体チップの熱を外部に容易に放出し得る
半導体パッケージの製造方法の提供にある。本発明のさ
らに他の目的は、回路パターンが形成された回路基板の
曲がる現象を抑制し得る半導体パッケージの製造方法の
提供にある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体パッケージの製造方法は、ほぼ、
正方形板状で第１面と第２面を有し、半導体チップが位
置するように複数の貫通孔が一定の長さのサブスロット
を境界として行並びに列を成し一つのサブストリップを
なし、前記サブストリップは一定の長さのメインスロッ
トを境界として複数が一列に連結されて一つのメインス
トリップをなすフイルムと；前記各サブストリップ内の
貫通孔とサブスロットとの間のフイルムの第１面には複
数のボールランドが、第２面には複数のボンドフィンガ
ーが形成されている複数の回路パターンと；前記回路パ
ターン中、ボンドフィンガー及びボールランドは外側に
オープンさせ前記フイルム表面にコーティングされたカ
バーコートを包含する回路基板を提供する段階と、第１
面と第２面を有し、前記第１面または第２面中、いずれ
か一つの面に複数の入出力パッドが形成された半導体チ
ップを前記回路基板の各貫通孔内に位置させる段階と、
前記半導体チップの入出力パッドと回路基板のボンドフ
ィンガーとを電気的に接続させる段階と、前記半導体チ
ップ、接続手段及び回路基板の一定の領域を封止材で封
止する段階と、前記回路基板のボールランドに導電性ボ
ールを融着して入出力端子を形成する段階とを包含して
なるのを特徴とする。
【０００８】ここで、前記回路基板を提供する段階は前
記回路基板の第２面に貫通孔の閉鎖部材を付着する段階
がさらに包含される。また、前記回路基板を提供する段
階は回路基板の第２面全体に閉鎖部材を付着する段階が
さらに包含できる。ここで、前記閉鎖部材は、前記回路
基板の各サブストリップに個々に付着して前記閉鎖部材
の一側がサブストリップとサブストリップとの間のメイ
ンスロットに位置させるか、または前記回路基板の各メ
インスロットと対応する領域に切断用小孔の形成ができ
る。前記回路基板のボールランドに導電性ボールを融着
して入出力端子を形成する段階前に前記閉鎖部材を除去
することができる。前記回路基板のボールランドに導電
性ボールを融着する段階前、または導電性ボールを融着
する段階後、またはシンギュレーション段階後の中、い
ずれか一つの段階で前記回路基板の各メインスロットに
回路基板の第２面から第１面に向かう板状のバーを貫通
させて閉鎖部材の一側が回路基板から分離されるように
して閉鎖部材を除去することもできる。前記回路基板の
ボールランドに導電性ボールを融着して入出力端子を形
成する段階後に前記閉鎖部材の除去もできる。前記閉鎖
部材としては絶縁性テープがよい。望ましくは紫外線テ
ープがよい。前記封止段階は回路基板を上型と下型でな
る金型の間に位置させ、前記入出力パッドが形成された
半導体チップの表面に対応する金型にゲートを形成する
ことによって、前記封止材が前記半導体チップの前記入
出力パッドが形成された表面から充填されるのが望まし
い。
【０００９】本発明による半導体パッケージの製造方法
で製造した半導体パッケージは、第１面と第２面を有
し、前記いずれか一つの面に複数の入出力パッドが形成
された半導体チップと、第１面と第２面を有するフイル
ムと、複数のボンドフィンガーとボールランドを有し前
記フイルムの第１面に形成された回路パターンと、前記
複数のボンドフィンガーとボールランドとをオープンさ
せ回路パターンをコーティングするカバーコートとで構
成され、中央には貫通孔が形成されており、この貫通孔
には前記半導体チップが位置する回路基板と、前記半導
体チップの入出力パッドと前記回路基板のボンドフィン
ガーとを電気的に接続させる電気的接続手段と、前記半
導体チップ、接続手段及び回路基板の一部を覆い被せて
いる封止材と、前記回路基板のボールランドに融着され
た複数の導電性ボールとを包含してなるのを特徴とす
る。
【００１０】前記回路基板の貫通孔の外周縁に位置した
フイルムの第２面には放熱板がさらに付着できる。前記
半導体チップの第２面、フイルムの第２面に付着された
放熱板の上面及び封止材の一面は同一面をなすことがで
きる。前記半導体チップの第２面、フイルムの第２面及
び封止材の一面は同一面をなすことができる。また、前
記半導体チップの第２面と封止材の一面が同一面をなす
ことができる。前記封止材は回路基板中、フイルムの第
２面全体に封止し得る。前記封止材は回路基板中、フイ
ルムの一定の領域までだけ封止し得る。前記半導体チッ
プは第１面に複数の入出力パッドの形成ができる。ま
た、前記半導体チップは第２面に複数の入出力パッドの
形成ができる。ここで、前記半導体チップの第１面と封
止材の一面が同一面をなすことができる。
【００１１】このようにして、本発明による半導体パッ
ケージの製造方法による半導体パッケージによれば、半
導体チップより薄い回路基板に一定の広さの貫通孔が形
成され、その貫通孔に半導体チップが位置することによ
って、結局、半導体パッケージの厚さを超薄型に製造で
きる。また、半導体チップの一面を封止材の外部に直接
露出させるか、または回路基板の一面に放熱板をさらに
付着させることによって、その半導体チップから発生す
る熱が空気中へ容易に発散され、半導体チップの熱的、
電気的性能が向上する。また、前記回路基板の一面全体
または一部領域を封止材で封止することによって、別の
補強材を付着することなく、前記回路基板の曲がる現象
を抑制することもできる。さらに、半導体パッケージの
製造工程中に閉鎖部材を使用することによって、その封
止作業が容易で、また、回路基板に個々の予め分離され
た閉鎖部材を付着させるか、または切断用小孔が形成さ
れた閉鎖部材を使用することによって容易にその閉鎖部
材を除去できる。さらにまた、半導体パッケージの製造
工程中、封止工程は半導体チップの入出力パッドが形成
された表面から封止材が充填されるようにすることによ
って封止が均一に遂行され、また、ワイアスウィーピン
グ現象を抑制できる。
【００１２】
【発明の実施の形態】図１２乃至図１８は本発明による
半導体パッケージの製造方法を図示した状態図である。
まず、図１０及び図１１に図示した回路基板を提供する
（図１２）。前記半導体パッケージの製造に使用される
回路基板は図１０及び図１１に図示した回路基板であ
り、ここでは一部の構造だけを説明するようにする。ま
た、前記サブスロット（シンギュレーションライン）の
図示は説明の便宜上、省略することにする。ついで、前
記回路基板１０の第２面１１ｂに前記貫通孔１２を覆う
ように貫通孔の閉鎖部材７０をさらに接着する（図１
３）。前記閉鎖部材７０は回路基板（複数のサブストリ
ップを有するメインストリップ）１０全体に付着するこ
ともできるし、これは以降、図１９及び図２０を用いて
より詳細に説明することにする。また、前記貫通孔閉鎖
部材７０としては、後で熱や紫外線により容易に剥れ得
るテープがよく、例えば絶縁性テープ、紫外線テープが
望ましいが、本発明ではこれに限定されない。
【００１３】前記回路基板１０の貫通孔１２内側に半導
体チップ３０を位置させる。入出力パッド３１が形成さ
れた第１面３０ａが下部を向くようにし、第２面３０ｂ
が前記貫通孔閉鎖部材７０に接着されるようにする。
（図１４）。前記半導体チップ３０の入出力パッド３１
と回路基板１０のボンドフィンガー１８ａとを金（Ａ
ｕ）ワイアやアルミニウム（Ａｌ）ワイアまたはリード
等の電気的接続手段４０でボンディングする（図１
５）。前記貫通孔閉鎖部材７０底面の半導体チップ３
０、電気的接続手段４０、回路基板１０の一定の領域を
封止材５０例えばエポキシモールディングコンパウンド
または液相封止材で封止する（図１６）。ここで、周知
のように、前記エポキシモールディングコンパウンドを
用いて封止した場合は一定形態の金型を使用し、液相封
止材を用いた場合はディスペンサーを使用する。前記封
止工程は以降、図２１でより詳細に説明することにす
る。
【００１４】前記回路基板１０のボールランド１８ｂに
導電性ボール６０を融着して以降マザーボードに実装が
可能な形態にする（図１７）。ここで、前記回路基板１
０のボールランド１８ｂに導電性ボール６０を融着して
入出力端子を形成する段階前に前記閉鎖部材７０の除去
もできる。この時、前記導電性ボール６０を融着する方
法としては多樣な方法が可能であるが、スクリーンプリ
ンティング（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）方法を
利用するのが望ましい。即ち、前記回路基板１０のボー
ルランド１８ｂに比較的大きい粘性を有するフラックス
をドッティング（ｄｏｔｔｉｎｇ）し、前記ドッティン
グされたフラックス上に導電性ボール６０を仮接着した
後、前記回路基板１０をファーネス（ｆｕｒｎａｃｅ）
に入れて前記導電性ボール６０がボールランド１８ｂに
融着されるようにする。
【００１５】前記回路基板１０の上面に熱または紫外線
を照射して前記貫通孔閉鎖部材７０を除去することによ
って半導体チップ３０の上面が外部に露出されることに
なる（図１８）。ここで、前記貫通孔閉鎖部材７０を除
去することなくそのまま製品化することも可能である。
さらに、図示はしていないが、図１０及び図１１に図示
した回路基板から個々の半導体パッケージにシンギュレ
ーションする。
【００１６】一方、図１９及び図２０は、本発明による
半導体パッケージの製造方法中、閉鎖部材の他の付着方
法を図示した回路基板の底面図である。まず、図１９に
図示したように前記閉鎖部材７０は各々のサブストリッ
プ１４に個々に付着ができる。この時、前記閉鎖部材７
０の一側がサブストリップ１４とサブストリップとの間
のメインスロット１５に位置するのが望ましい。これは
後に前記閉鎖部材７０を除去する時に、ほぼ板状のバー
（図示せず）が前記メインスロット１５を貫通して、前
記閉鎖部材７０の一側を押すことによって前記閉鎖部材
７０が容易に除去される。勿論、前記板状のバーは回路
基板１０の第２面１１ｂから第１面１１ａ（図１８参
照）に向かうように運動する。
【００１７】また、図２０に図示したように、前記閉鎖
部材７０は、回路基板１０の各メインスロット１５（図
１９参照）と対応する領域に切断用小孔７１が形成され
たものを使用することもできる。この時、前記閉鎖部材
７０は複数のサブストリップ１４（図１９参照）に一体
に付着される。このような閉鎖部材７０もまた、ほぼ板
状のバー（図示せず）が前記メインスロット１５を貫通
して、前記閉鎖部材７０の一側を押すことによって前記
閉鎖部材７０が容易に除去される。前記閉鎖部材は、例
えば、郵便切手を容易に分離するために、その分離され
る部分に小孔等が形成されたものと同一の原理である。
【００１８】図２１は本発明による半導体パッケージの
製造方法中、封止方法を示す断面図である。まず、回路
基板１０を上型９１と下型９２でなる金型の間に位置さ
せる。前記下型９２は、図示したように回路基板１０が
安着される面が平らになっており、前記上型９１は入出
力パッド（図示せず）が形成された半導体チップ３０の
表面（図２１では第１面３０ａとして示す）に対向する
部分に一定空間のキャビティ９３が形成されている。ま
た、前記上型９１には前記半導体チップ３０の前記表面
３０ａの中央部に対向する部分に一定の口径を有するゲ
ート９４が形成されている。したがって、封止材は前記
上型９２のゲート９４に沿って注入され、前記封止材は
半導体チップ３０の入出力パッドが形成された表面３０
ａの中央部からその側面へ移動しながら封止するように
なる。ここで、図面では上型が上部に、下型が下部に位
置しているが、前記上型が下部に、下型が上部に位置す
ることもできる。前記のように上型及び下型の位置が取
り換えられた場合は、勿論封止材が下部から上部に向っ
て流れるようになる。
【００１９】前記のようにして、従来の回路基板の一側
から封止する方法に比べて、ボール封止の作業中、ワイ
アスウィーピング（ｓｗｅｅｐｉｎｇ）現象が最小化さ
れる。即ち、高圧の封止圧力が半導体チップの入出力パ
ッドが形成された表面の中央部に作用した後、多少緩和
された封止圧でワイア部分に封止材が流れるようにな
る。
【００２０】次に、本発明の半導体パッケージの製造方
法により製造した半導体パッケージを添付図面を参照し
て、詳細に説明することにする。図１乃至図９は本発明
による半導体パッケージを図示した断面図である。図１
の半導体パッケージ１０１を參照すれば、下部と上部に
各々、第１面３０ａ及び第２面３０ｂを有し、前記下部
の第１面３０ａには複数の入出力パッド３１が形成され
た半導体チップ３０が具備されている。
【００２１】前記半導体チップ３０は回路基板１０に形
成された一定の大きさの貫通孔１２内側に位置してい
る。前記貫通孔１２の広さは前記半導体チップ３０の第
１面３０ａまたは第２面３０ｂの面積より大きく形成さ
れている。前記回路基板１０は、下部と上部に各々第１
面１１ａ及び第２面１１ｂを有する非常に薄いフイルム
１７を中心に、前記半導体チップ３０が位置する領域に
前記のように貫通孔１２が形成されており、前記貫通孔
１２の外側であるフイルム１７の第１面１１ａにはボー
ルランド１８ｂを包含する複数の導電性回路パターン１
８が形成されている。前記回路パターン１８は導電性の
銅（Ｃｕ）薄膜であり、前記貫通孔１２近傍から一連の
ボンドフィンガー１８ａ、ボールランド１８ｂの順序に
形成されている。
【００２２】前記回路基板１０の一つの構成要素である
フイルム１７はテープで置き換えることができ、前記フ
イルム１７はポリイミド（Ｐｏｌｙｉｍｉｄｅ）材質で
形成するのが望ましい。ここで、前記ボンドフィンガー
１８ａには、接続手段４０との容易な接続のために金
（Ａｕ）または銀（Ａｇ）が鍍金され、前記ボールラン
ド１８ｂには、導電性ボール６０との容易なボンディン
グのために金（Ａｕ）、銀（Ａｕ）、ニッケル（Ｎｉ）
及びパラジウム（Ｐｄ）等が鍍金されている。前記ボン
ドフィンガー１８ａ及びボールランド１８ｂをオープン
（ｏｐｅｎ）させ、前記フイルム１７及び回路パターン
１８の表面にはそれを外部の物理的、化学的、電気的及
び機械的衝撃等から保護するようにカバーコート１９が
コーティングされている。
【００２３】前記半導体チップ３０の入出力パッド３１
と、前記回路基板１０の回路パターン１８中のボンドフ
ィンガー１８ａとは相互に電気的に接続されるように接
続手段４０で連結されている。ここで、前記接続手段４
０としては金（Ａｕ）ワイアやアルミニウム（Ａｌ）ワ
イアのような導電性ワイアまたはリード（ｌｅａｄ）を
利用することができる。一方、前記半導体チップ３０、
接続手段４０等は外部の物理的、化学的及び機械的衝撃
等から保護されるように、封止材５０で封止されてい
る。前記封止材５０は金型を使用するエポキシモールデ
ィングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃ
ｏｍｐｏｕｎｄ）またはディスペンサー（Ｄｉｓｐｅｎ
ｓｅｒ）を使用して封止する液相封止材を利用すること
ができる。
【００２４】前記半導体チップ３０の第２面３０ｂ、封
止材５０の一面及び回路基板１０の一つの構成要素であ
るフイルム１７の第２面１１ｂは同一面を形成してい
る。前記回路基板１０の回路パターン１８中、ボールラ
ンド１８ｂには錫（Ｓｎ）、鉛（Ｐｂ）またはこれらの
合金からなる複数の導電性ボール６０が融着されること
によって、以後マザーボードに実装が可能となるように
なっている。ここで、前記半導体チップ３０は回路基板
１０の貫通孔１２内側に位置し、また、半導体チップ３
０の第２面３０ｂは封止材５０の外側に露出させること
によって、半導体チップ３０からの熱が外部に容易に放
出される。
【００２５】後述する半導体パッケージの構造はここで
述べた図１の半導体パッケージ１０１と類似するので、
その差異点だけを主に説明することにする。図２の半導
体パッケージ１０２は回路基板１０の貫通孔１２外周縁
に位置したフイルム１７の第２面１１ｂに放熱板７５を
さらに付着させることによって、半導体パッケージの放
熱性能をより向上させると共に、回路基板１０の曲がる
現象も抑制ができる。ここで、前記半導体チップ３０の
第２面３０ｂ、封止材５０の一面及び回路基板１０に接
着された放熱板７５の上面は同一面を形成しており、半
導体チップ３０の第２面３０ｂは封止材５０の一面の外
側に露出されている。
【００２６】図３の半導体パッケージ１０３は前記半導
体チップ３０の第２面３０ｂがフイルム１７の第２面１
１ｂの側（上方）へより突出している。このような場合
にも前記半導体チップ３０の第２面３０ｂは封止材５０
の外側へ露出されるように形成する。
【００２７】また、図３と類似した形態である図４の半
導体パッケージ１０４はフイルム１７の第２面１１ｂ全
体が封止材５０で封止されることによって、前記封止材
５０がフイルム１７の曲がる現象を抑制する補強材の役
割をする。この場合にも前記半導体チップ３０の第２面
３０ｂは封止材５０の外側に露出されている。
【００２８】さらに、図４と類似した形態である図５の
半導体パッケージ１０５はフイルム１７の第２面１１ｂ
の一定領域までだけ封止材５０で封止されている。この
時にも前記封止材５０はフイルム１７の曲がる現象を抑
制することができる。同樣に前記半導体チップ３０の第
２面３０ｂは封止材５０の外側に露出されるのが望まし
い。前記図１乃至図５の半導体パッケージ（１０１〜１
０５）は半導体チップ３０の第１面３０ａに複数の入出
力パッド３１が形成され、前記入出力パッド３１が形成
された半導体チップ３０の表面（第１面３０ａ）と、ボ
ンドフィンガー１８ａまたはボールランド１８ｂが形成
された回路基板１０の表面（第２面１１ａ）が同一の方
向を向いている。即ち、半導体チップ３０の第２面３０
ｂが上部へ露出された形態である。
【００２９】図６乃至図８に図示した半導体パッケージ
（１０６〜１０８）は半導体チップ３０の第２面３０ｂ
に複数の入出力パッドが３１が形成され、前記半導体チ
ップ３０の第２面３０ｂと、ボンドフィンガー１８ａが
形成された回路基板１０の表面（第１面１１ａ）が互い
に反対方向に形成されている。即ち、半導体チップ３０
の第１面３０ａが下部へ露出された形態をなす。図６で
図示した半導体パッケージ１０６は図３で図示した半導
体パッケージ１０３と類似した形態である。ただし前記
のように、半導体チップ３０の第２面３０ｂと、ボンド
フィンガー１８ａまたはボールランド１８ｂが形成され
た回路基板１０の表面（第１面１１ａ）が互いに反対方
向を向いている。また、前記フイルム１７の貫通孔１２
内側へボンドフィンガー１８ａが突出形成され、前記突
出したボンドフィンガー１８ａと、半導体チップ３０の
第２面３０ｂに形成された入出力パッド３１が、電気的
な接続手段４０で接続されている。
【００３０】図７の半導体パッケージ１０７に図示した
ように、封止材５０が回路基板１０即ちフイルム１７の
第２面１１ｂ全体に封止されるか、または図８の半導体
パッケージ１０８のようにフイルム１７の第２面１１ｂ
の一部領域までだけ封止されることによって、回路基板
１０の曲がる現象は前記封止材５０により抑制ができ
る。
【００３１】一方、図９の半導体パッケージ１０９のよ
うに、フイルム１７の第１面１１ａには通常的な銅材質
の回路パターンの代わりに接着層２６を介在してリード
パターンを接着することもできる。前記リードパターン
は通常的なリードフレームを用いたもので、半導体チッ
プ３０の入出力パッド３１と前記リードパターンの接続
手段４０はリードである。
【００３２】図１０及び図１１は本発明による半導体パ
ッケージの製造に使用される回路基板を図示した平面図
及び底面図で、まず、前記回路基板１０の構造を簡単に
説明すれば次のようである。本発明に使用される回路基
板１０はフイルム１７、回路パターン１８、カバーコー
ト１９等でなっている。まず、フイルム１７はほぼ正方
形板状で、第１面１１ａと第２面１１ｂを有し、半導体
チップ（図示せず）が位置するように複数の貫通孔１２
が一定の長さのサブスロット１３を境界として行並びに
列を成し一つのサブストリップ１４をなし、前記サブス
トリップ１４は一定の長さのメインスロット１５を境界
として複数が一列に連結され一つのメインストリップ１
６をなしている。
【００３３】ここで、前記サブスロット１３やメインス
ロット１５全体はフイルム１７が貫通されて形成された
ものである。また、前記回路パターン１８は各サブスト
リップ１４内の貫通孔１２とサブスロット１３との間の
フイルム１７に形成されており、これは通常の銅薄膜で
ある。一方、前記カバーコート１９は前記回路パターン
１８を外部環境から保護するために前記回路パターン１
８及びフイルム１７表面にコーティングされており、前
記カバーコートは通常の高分子樹脂である。
【００３４】ここで、前記回路パターン１８は、以降半
導体チップと連結される複数のボンドフィンガー１８ａ
と、以降導電性ボールが融着される複数のボールランド
１８ｂとを包含し、前記ボンドフィンガー１８ａとボー
ルランド１８ｂは図示したようにカバーコート１９外側
へオープンされている。また、前記回路パターン１８は
図１０に図示したように、フイルム１７の第２面１１ｂ
にボンドフィンガー１８ａ及びボールランド１８ｂがす
べて形成できるし、図１１に図示したようにフイルム１
７の第１面１１ａにボールランド１８ｂが形成されるこ
ともできる。この時、前記ボンドフィンガー１８ａとボ
ールランド１８ｂは導電性ビアホール（図示せず）によ
り相互連結される。また、図面では前記ボールランド１
８ｂが２列に形成されているが、これは３列乃至５列に
構成することもできるし、これは、当業者の選択事項に
過ぎず、ここでその列の数を限定するのではない。
【００３５】
【発明の効果】本発明による半導体パッケージの製造方
法によれば、半導体チップより薄い回路基板に一定の広
さの貫通孔が形成され、その貫通孔に半導体チップが位
置することによって、結局、半導体パッケージの厚さを
超薄型に製造できる効果を奏する。また、半導体チップ
の一面が封止材の外部に直接露出するか、または回路基
板の一面に放熱板をさらに付着することによって、その
半導体チップから発生する熱が外部の空気中へ容易に発
散され、半導体チップの熱的、電気的性能が向上する効
果がある。さらに、回路基板の一面全体または一部領域
に封止材で封止することによって、別の補強材を付着す
ることなく、回路基板の曲がる現象を抑制する効果もあ
る。さらにまた、半導体パッケージの製造工程中に閉鎖
部材を使用することによって、その封止作業を容易に遂
行し、また、回路基板に個々の予め分離された閉鎖部材
を付着するか、または切断用小孔が形成された閉鎖部材
を使用して、その閉鎖部材の除去を容易に遂行し得る効
果もある。また、半導体パッケージの製造工程中、封止
工程は半導体チップの前記入出力パッドが形成された面
から封止材が充填されるので、封止が均一に遂行され、
また、ワイアスウィーピング現象を抑制し得る効果があ
る。
【図面の簡単な説明】
【図１】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図２】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図３】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図４】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図５】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図６】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図７】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図８】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図９】本発明による半導体パッケージの製造方法で製
造した半導体パッケージを図示した断面図である。
【図１０】本発明による半導体パッケージの製造方法に
使用される回路基板を図示した平面図及び底面図であ
る。
【図１１】本発明による半導体パッケージの製造方法に
使用される回路基板を図示した平面図及び底面図であ
る。
【図１２】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１３】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１４】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１５】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１６】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１７】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１８】本発明による半導体パッケージの製造方法を
図示した説明図である。
【図１９】本発明による半導体パッケージの製造方法
中、閉鎖部材の付着方法を図示した回路基板の底面図で
ある。
【図２０】本発明による半導体パッケージの製造方法
中、閉鎖部材の付着方法を図示した回路基板の底面図で
ある。
【図２１】本発明による半導体パッケージの製造方法
中、封止方法を図示した断面図である。
【図２２】従来の半導体パッケージを図示した断面図で
ある。
【符号の説明】
１０ 回路基板 １０１〜１０９ 半導体パッケージ １１ａ 回路基板の第１面 １１ｂ 回路基板の第２面 １２ 貫通孔 １３ サブスロット １４ サブストリップ １５ メインスロット １６ メインストリップ １７ フイルム １８ 回路パターン １８ａ ボンドフィンガー １８ｂ ボールランド １９ カバーコート ２０ 導電性ビアホール ２５ ダム ２６ 接着層 ３０ 半導体チップ ３０ａ 半導体チップの第１面 ３０ｂ 半導体チップの第２面 ３１ 入出力パッド ４０ 接続手段 ５０ 封止材 ６０ 導電性ボール ７０ 閉鎖部材 ７５ 放熱板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 相 昊 大韓民国 ソウル特別市 中浪區 中和 洞 284−13 (72)発明者 全 道 成 アメリカ合衆国 アリゾナ 85226 チ ャンドラースート 900 ノースルール ロード 1347 (56)参考文献 特開 平４−119653（ＪＰ，Ａ) 特開 平８−37204（ＪＰ，Ａ) 特開 平９−330994（ＪＰ，Ａ) 特開 平11−97567（ＪＰ，Ａ) 特開 平11−102943（ＪＰ，Ａ) 特開 昭63−307762（ＪＰ，Ａ) 特開2000−31315（ＪＰ，Ａ) 特開2001−298121（ＪＰ，Ａ) 特表 平２−500231（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/56 H01L 21/60 H01L 23/28 H01L 23/36

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 ほぼ正方形板状であり、第１面と第２面
    を有し、半導体チップが位置するように複数の貫通孔が
    一定の長さのサブスロットを境界として行並びに列を成
    し一つのサブストリップをなし、前記サブストリップは
    一定の長さのメインスロットを境界として複数が一列に
    連結されて一つのメインストリップをなすフイルムと；
    前記サブストリップ内の貫通孔とサブスロットとの間の
    フイルムの第１面には複数のボールランド及び複数のボ
    ンドフィンガーが形成されている複数の回路パターン
    と；前記フイルムの第２面の前記貫通孔を覆う封鎖部材
    と；前記回路パターン中、ボンドフィンガー及びボール
    ランドは外側にオープンさせ前記フイルム表面にコーテ
    ィングされたカバーコートを包含する回路基板を提供す
    る段階と、第１面と第２面を有し、前記第１面または第
    ２面中、いずれか一つの面に複数の入出力パッドが形成
    された半導体チップを前記回路基板の各貫通孔内に位置
    させ、前記封鎖部材上に仮固定する段階と、前記半導体
    チップの入出力パッドと回路基板のボンドフィンガーと
    を電気的に接続させる段階と、前記半導体チップ、接続
    手段及び回路基板の一定の領域を封止材で封止する段階
    と、前記回路基板のボールランドに導電性ボールを融着
    して入出力端子を形成する段階と、前記封鎖部材を除去
    する段階を包含してなることを特徴とする半導体パッケ
    ージの製造方法。
  2. 【請求項２】 前記回路基板を提供する段階は回路基板
    の第２面全体に閉鎖部材を付着する段階をさらに包含す
    ることを特徴とする請求項１記載の半導体パッケージの
    製造方法。
  3. 【請求項３】 前記閉鎖部材は前記回路基板の各サブス
    トリップに個々に付着し、前記封鎖部材一側がサブスト
    リップとサブストリップとの間のメインスロットに位置
    することを特徴とする請求項２記載の半導体パッケージ
    の製造方法。
  4. 【請求項４】 前記閉鎖部材は回路基板の各メインスロ
    ットに対応する領域に切断用小孔を形成して付着するこ
    とを特徴とする請求項２記載の半導体パッケージの製造
    方法。
  5. 【請求項５】 前記回路基板のボールランドに導電性ボ
    ールを融着して入出力端子を形成する段階前に前記閉鎖
    部材を除去する段階をさらに包含することを特徴とする
    請求項２乃至４のいずれか一項に記載の半導体パッケー
    ジの製造方法。
  6. 【請求項６】 前記回路基板のボールランドに導電性ボ
    ールを融着する段階前、または導電性ボールを融着する
    段階後、またはシンギュレーション段階後の中、いずれ
    かの一つの段階で前記回路基板の各メインスロットに回
    路基板の第２面から第１面に向かう板状のバーを貫通さ
    せて閉鎖部材の一側が回路基板から分離するように閉鎖
    部材を除去することを特徴とする請求項２乃至４のいず
    れか一項に記載の半導体パッケージの製造方法。
  7. 【請求項７】 前記閉鎖部材は絶縁性テープまたは紫外
    線テープ中、いずれか一つであることを特徴とする請求
    項２乃至４のいずれか一項に記載の半導体パッケージの
    製造方法。
  8. 【請求項８】 前記封止段階は回路基板を金型の間に位
    置させ、前記入出力パッドが形成された半導体チップの
    表面に対応する金型にゲートを形成することによって、
    前記封止材が前記入出力パッドが形成された半導体チッ
    プの表面から充填されることを特徴とする請求項１記載
    の半導体パッケージの製造方法。
JP2000122434A 1999-05-20 2000-04-24 半導体パッケージの製造方法 Expired - Fee Related JP3416737B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR1019990018245A KR20000074351A (ko) 1999-05-20 1999-05-20 반도체패키지 및 그 제조방법
KR1999/P18245 1999-09-07
KR10-1999-0037928A KR100369394B1 (ko) 1999-09-07 1999-09-07 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법
KR1019990037925A KR100365054B1 (ko) 1999-09-07 1999-09-07 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법
KR1999/P37928 1999-12-29
KR1999/P37925 1999-12-29

Publications (2)

Publication Number Publication Date
JP2000340713A JP2000340713A (ja) 2000-12-08
JP3416737B2 true JP3416737B2 (ja) 2003-06-16

Family

ID=27349970

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000122434A Expired - Fee Related JP3416737B2 (ja) 1999-05-20 2000-04-24 半導体パッケージの製造方法

Country Status (2)

Country Link
US (2) US6501184B1 (ja)
JP (1) JP3416737B2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6576494B1 (en) * 2000-06-28 2003-06-10 Micron Technology, Inc. Recessed encapsulated microelectronic devices and methods for formation
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
KR20030042820A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지, 그 제조방법 및 상기 반도체 패키지를적층한 적층형 반도체 패키지
SG120879A1 (en) 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
US6849936B1 (en) * 2002-09-25 2005-02-01 Lsi Logic Corporation System and method for using film deposition techniques to provide an antenna within an integrated circuit package
US20050062152A1 (en) * 2003-09-24 2005-03-24 Chung-Che Tsai Window ball grid array semiconductor package with substrate having opening and mehtod for fabricating the same
US6936922B1 (en) 2003-09-26 2005-08-30 Amkor Technology, Inc. Semiconductor package structure reducing warpage and manufacturing method thereof
US20070145548A1 (en) * 2003-12-22 2007-06-28 Amkor Technology, Inc. Stack-type semiconductor package and manufacturing method thereof
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
JP4291209B2 (ja) 2004-05-20 2009-07-08 エルピーダメモリ株式会社 半導体装置の製造方法
TWI237372B (en) * 2004-06-29 2005-08-01 Advanced Semiconductor Eng Leadframe for multi-chip package and method for manufacturing the same
US7791180B2 (en) * 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
US7595548B2 (en) * 2004-10-08 2009-09-29 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
US7582951B2 (en) 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7714453B2 (en) 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US20070273023A1 (en) * 2006-05-26 2007-11-29 Broadcom Corporation Integrated circuit package having exposed thermally conducting body
US7808087B2 (en) 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
KR100771874B1 (ko) * 2006-07-06 2007-11-01 삼성전자주식회사 반도체 탭 패키지 및 그 제조방법
US8169067B2 (en) * 2006-10-20 2012-05-01 Broadcom Corporation Low profile ball grid array (BGA) package with exposed die and method of making same
US8183687B2 (en) * 2007-02-16 2012-05-22 Broadcom Corporation Interposer for die stacking in semiconductor packages and the method of making the same
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7872335B2 (en) * 2007-06-08 2011-01-18 Broadcom Corporation Lead frame-BGA package with enhanced thermal performance and I/O counts
US7785929B2 (en) * 2008-03-25 2010-08-31 Stats Chippac Ltd. Mountable integrated circuit package system with exposed external interconnects
US7855444B2 (en) * 2008-03-25 2010-12-21 Stats Chippac Ltd. Mountable integrated circuit package system with substrate
US7989950B2 (en) 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity
KR20100132834A (ko) 2009-06-10 2010-12-20 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US10388584B2 (en) * 2011-09-06 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming Fo-WLCSP with recessed interconnect area in peripheral region of semiconductor die
CN104701190A (zh) * 2013-12-06 2015-06-10 毅宝力科技有限公司 制造腔向下制作载体的系统和方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2524707B1 (fr) 1982-04-01 1985-05-31 Cit Alcatel Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus
JPH0612796B2 (ja) 1984-06-04 1994-02-16 株式会社日立製作所 半導体装置
US4756080A (en) 1986-01-27 1988-07-12 American Microsystems, Inc. Metal foil semiconductor interconnection method
US5200362A (en) 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5157480A (en) 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5859471A (en) 1992-11-17 1999-01-12 Shinko Electric Industries Co., Ltd. Semiconductor device having tab tape lead frame with reinforced outer leads
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
DE69527473T2 (de) 1994-05-09 2003-03-20 Nec Corp., Tokio/Tokyo Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5604376A (en) 1994-06-30 1997-02-18 Digital Equipment Corporation Paddleless molded plastic semiconductor chip package
TW373308B (en) 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
US5652185A (en) 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
US5620928A (en) 1995-05-11 1997-04-15 National Semiconductor Corporation Ultra thin ball grid array using a flex tape or printed wiring board substrate and method
JP2814966B2 (ja) * 1995-09-29 1998-10-27 日本電気株式会社 半導体装置
US5696666A (en) 1995-10-11 1997-12-09 Motorola, Inc. Low profile exposed die chip carrier package
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
JP3683996B2 (ja) 1996-07-30 2005-08-17 株式会社東芝 半導体装置およびその製造方法
US5866949A (en) 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
US5894108A (en) * 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
TW449844B (en) * 1997-05-17 2001-08-11 Hyundai Electronics Ind Ball grid array package having an integrated circuit chip
US5835355A (en) 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6099677A (en) 1998-02-13 2000-08-08 Merrimac Industries, Inc. Method of making microwave, multifunction modules using fluoropolymer composite substrates
US6172419B1 (en) 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6034423A (en) 1998-04-02 2000-03-07 National Semiconductor Corporation Lead frame design for increased chip pinout
US5903052A (en) 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
US6100804A (en) 1998-10-29 2000-08-08 Intecmec Ip Corp. Radio frequency identification system
US6127833A (en) 1999-01-04 2000-10-03 Taiwan Semiconductor Manufacturing Co. Test carrier for attaching a semiconductor device
US6268568B1 (en) * 1999-05-04 2001-07-31 Anam Semiconductor, Inc. Printed circuit board with oval solder ball lands for BGA semiconductor packages

Also Published As

Publication number Publication date
US6830955B2 (en) 2004-12-14
US6501184B1 (en) 2002-12-31
US20030001285A1 (en) 2003-01-02
JP2000340713A (ja) 2000-12-08

Similar Documents

Publication Publication Date Title
JP3416737B2 (ja) 半導体パッケージの製造方法
JP3398721B2 (ja) 半導体パッケージ及びその製造方法
US6717248B2 (en) Semiconductor package and method for fabricating the same
KR100347706B1 (ko) 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US6969640B1 (en) Air pocket resistant semiconductor package system
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
CN101546718A (zh) 半导体装置封装和制造半导体装置封装的方法
TW200839992A (en) Varied solder mask opening diameters within a ball grid array substrate
US7005720B2 (en) Semiconductor package with photosensitive chip and fabrication method thereof
CN107393836B (zh) 芯片封装方法及封装结构
WO2003098687A1 (fr) Dispositif a semiconducteur et procede de fabrication
US6989296B2 (en) Fabrication method of semiconductor package with photosensitive chip
US6555412B1 (en) Packaged semiconductor chip and method of making same
CN107958882A (zh) 芯片的封装结构及其制作方法
EP1627430B1 (en) An integrated circuit package employing a flexible substrate
KR20080048311A (ko) 반도체 패키지 및 그 제조방법
JP2001127228A (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
USRE40112E1 (en) Semiconductor package and method for fabricating the same
KR100542671B1 (ko) 반도체패키지 및 그 제조방법
KR20060006431A (ko) 열 방출 능력이 개선된 칩 패키지
KR20000074351A (ko) 반도체패키지 및 그 제조방법
KR20000073182A (ko) 반도체패키지 및 그 제조 방법
KR20000074350A (ko) 반도체패키지 및 그 제조방법
KR20020058200A (ko) 반도체패키지 및 그 봉지 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090411

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees