JP3353602B2 - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ウェハー上に形成
された半導体装置に関し、特に、不揮発性メモリを含む
半導体装置の試験方法に関する。
された半導体装置に関し、特に、不揮発性メモリを含む
半導体装置の試験方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、ウェハー上
に一括して多数の半導体装置を形成した後、これらの半
導体装置を個々のチップ（ペレット）として切り出す以
前に、各半導体装置の電気的特性検査等の試験が行われ
る。そして、この試験の結果、良品と判定された半導体
装置のみが、その後のパッケージングなどの処理に回さ
れる。
に一括して多数の半導体装置を形成した後、これらの半
導体装置を個々のチップ（ペレット）として切り出す以
前に、各半導体装置の電気的特性検査等の試験が行われ
る。そして、この試験の結果、良品と判定された半導体
装置のみが、その後のパッケージングなどの処理に回さ
れる。
【０００３】従来のウェハー上に形成された半導体装置
の試験方法として、例えば、特開平４−３２２４４１号
公報に記載されているものがある。これは、ウェハー上
に形成された多数のメモリチップを一斉にセルフテスト
する方法であって、全てのチップに対してプローブピン
を立て、プローブピンに接続されたテスタからの電源と
セルフテスト始動信号により、これらのチップを一斉に
セルフテストするものである。この方法では、各チップ
のセルフテストの結果は、テスタのメモリにストアされ
る。
の試験方法として、例えば、特開平４−３２２４４１号
公報に記載されているものがある。これは、ウェハー上
に形成された多数のメモリチップを一斉にセルフテスト
する方法であって、全てのチップに対してプローブピン
を立て、プローブピンに接続されたテスタからの電源と
セルフテスト始動信号により、これらのチップを一斉に
セルフテストするものである。この方法では、各チップ
のセルフテストの結果は、テスタのメモリにストアされ
る。
【０００４】また、特開昭６２−２１７６２５号公報に
は、ウェーハ上に形成された複数の個別回路ブロック
に、同じ行または列のものに共通接続された電源電圧供
給端子と、同じ列または行に共通接続された接地電位供
給端子とを接続し、これらの端子に選択的に電源を供給
することにより、個別回路ブロックを個々に自己試験す
る方式が開示されている。
は、ウェーハ上に形成された複数の個別回路ブロック
に、同じ行または列のものに共通接続された電源電圧供
給端子と、同じ列または行に共通接続された接地電位供
給端子とを接続し、これらの端子に選択的に電源を供給
することにより、個別回路ブロックを個々に自己試験す
る方式が開示されている。
【０００５】さらに、特開平２−９０５４９号公報に
は、半導体ウエハ上に形成された複数のチップにそれぞ
れ不揮発性記憶素子を内蔵させ、外部の試験装置により
行った検査結果に基づいて、外部からの電圧印加等によ
り、良品・不良品を表す情報をその不揮発性記憶素子に
保持させ、パッケージ組み立ての際に不良品を排除する
ためにその情報を利用することが開示されている。これ
と同様の技術が、特開昭６０−１９２３４４号公報にも
記載されている。
は、半導体ウエハ上に形成された複数のチップにそれぞ
れ不揮発性記憶素子を内蔵させ、外部の試験装置により
行った検査結果に基づいて、外部からの電圧印加等によ
り、良品・不良品を表す情報をその不揮発性記憶素子に
保持させ、パッケージ組み立ての際に不良品を排除する
ためにその情報を利用することが開示されている。これ
と同様の技術が、特開昭６０−１９２３４４号公報にも
記載されている。
【０００６】また、特開昭５９−１０２３０号公報に
は、複数のペレットに電源を供給するために共通接続さ
れた配線パターンに、各ペレットに対応するダイオード
と抵抗とを設け、不良ペレットが存在しても他のペレッ
トには正常な電圧を印加できるようにして試験を行うこ
とが開示されている。
は、複数のペレットに電源を供給するために共通接続さ
れた配線パターンに、各ペレットに対応するダイオード
と抵抗とを設け、不良ペレットが存在しても他のペレッ
トには正常な電圧を印加できるようにして試験を行うこ
とが開示されている。
【０００７】また、特開昭６２−２８３６４１号公報に
は、基板上に配列形成された集積回路領域の間に、これ
ら集積回路領域に同時に電源電圧を供給する電源線及び
接地線を配設し、各集積回路領域に形成される集積回路
の自己テスト機能を並列動作させることが開示されてい
る。同様の技術が、特開平３−１５９１４９号公報や、
特開平４−３２００４４号公報にも記載されている。
は、基板上に配列形成された集積回路領域の間に、これ
ら集積回路領域に同時に電源電圧を供給する電源線及び
接地線を配設し、各集積回路領域に形成される集積回路
の自己テスト機能を並列動作させることが開示されてい
る。同様の技術が、特開平３−１５９１４９号公報や、
特開平４−３２００４４号公報にも記載されている。
【０００８】また、特開平６−２３００８６号公報に
は、隣接する複数のＬＳＩのテストを行うテスト回路を
設けてテスト時間を減少させることが開示されている。
は、隣接する複数のＬＳＩのテストを行うテスト回路を
設けてテスト時間を減少させることが開示されている。
【０００９】また、特開平２−２５７６５０号公報に
は、半導体ウェハ上に形成された複数の集積回路を同時
的に自己検査する方法として、少なくとも１つの電源入
力端子に接続された複数の第１のリード線と、少なくと
も１つの接地入力端子に接続された複数の第２のリード
線と、クロック入力端子に接続された第３のリード線
と、各リード線を互いに共通接続される第１、第２、及
び第３のバスをを設け、これらのバスに、電源、接地、
及びクロックをそれぞれ供給することにより、複数の集
積回路を同時的に自己検査する方法が開示されている。
は、半導体ウェハ上に形成された複数の集積回路を同時
的に自己検査する方法として、少なくとも１つの電源入
力端子に接続された複数の第１のリード線と、少なくと
も１つの接地入力端子に接続された複数の第２のリード
線と、クロック入力端子に接続された第３のリード線
と、各リード線を互いに共通接続される第１、第２、及
び第３のバスをを設け、これらのバスに、電源、接地、
及びクロックをそれぞれ供給することにより、複数の集
積回路を同時的に自己検査する方法が開示されている。
【００１０】また、特開昭６２−１７１１３６号公報に
は、集積回路としての第１の回路と、この第１の回路の
試験を行う第２の回路とを合わせて形成し、第２の回路
を用いて第１の回路の検査を行い、結果が合格であれ
ば、第２の回路を第１の回路から切り離して製品とする
ことが開示されている。
は、集積回路としての第１の回路と、この第１の回路の
試験を行う第２の回路とを合わせて形成し、第２の回路
を用いて第１の回路の検査を行い、結果が合格であれ
ば、第２の回路を第１の回路から切り離して製品とする
ことが開示されている。
【００１１】また、特開昭５７−７１３６号公報には、
複数の集積回路チップが配置された半導体基板の切断領
域に各集積回路に接続される配線を形成し、この配線に
接続された検査用チップを半導体基板上に形成すること
により、検査用チップによって、順次、集積回路チップ
の検査を行う方法が開示されている。
複数の集積回路チップが配置された半導体基板の切断領
域に各集積回路に接続される配線を形成し、この配線に
接続された検査用チップを半導体基板上に形成すること
により、検査用チップによって、順次、集積回路チップ
の検査を行う方法が開示されている。
【００１２】また、特開昭６２−１７１１３７号公報に
は、自己試験機能を持たないＬＳＩチップの試験を行う
ために、複数種類のＬＳＩを互いに接続してＬＳＩ群と
し、このＬＳＩ群を単位として試験を行う方法が開示さ
れている。
は、自己試験機能を持たないＬＳＩチップの試験を行う
ために、複数種類のＬＳＩを互いに接続してＬＳＩ群と
し、このＬＳＩ群を単位として試験を行う方法が開示さ
れている。
【００１３】
【発明が解決しようとする課題】上記のように、ウェハ
ー上の半導体装置を試験する方法として様々な方法が、
提案されている。しかしながら、いずれの場合において
も、各半導体装置の試験結果を外部のテスタ等へ出力し
なければならず、そのための出力信号線を設けなければ
ならないので、配線が複雑になる。あるいは、プローブ
カード等を利用して、出力信号を取り出す場合には、多
数のプローブピンを必要とするという問題点がある。
ー上の半導体装置を試験する方法として様々な方法が、
提案されている。しかしながら、いずれの場合において
も、各半導体装置の試験結果を外部のテスタ等へ出力し
なければならず、そのための出力信号線を設けなければ
ならないので、配線が複雑になる。あるいは、プローブ
カード等を利用して、出力信号を取り出す場合には、多
数のプローブピンを必要とするという問題点がある。
【００１４】また、試験結果を、外部からの信号によ
り、半導体装置内の形成された不揮発性メモリに格納す
るような場合には、不揮発性メモリに対する入出力配線
が必要となるという問題点もある。
り、半導体装置内の形成された不揮発性メモリに格納す
るような場合には、不揮発性メモリに対する入出力配線
が必要となるという問題点もある。
【００１５】さらに、複数の半導体装置を同時に自己試
験させるように構成した場合であっても、試験結果出力
を個別に取り出さなければならないので、試験に時間が
かかるという問題点もある。
験させるように構成した場合であっても、試験結果出力
を個別に取り出さなければならないので、試験に時間が
かかるという問題点もある。
【００１６】本発明は、自己試験を短時間で行うことが
できる、ウェハー上に形成された半導体装置を提供する
ことを目的とする。また、各半導体装置において自己試
験を行うのに必要な配線数を少なくした半導体ウェハー
を提供することを目的とする。さらに、半導体ウェハー
上の半導体装置の自己試験を複数同時に行うための試験
治具を提供することを目的とする。
できる、ウェハー上に形成された半導体装置を提供する
ことを目的とする。また、各半導体装置において自己試
験を行うのに必要な配線数を少なくした半導体ウェハー
を提供することを目的とする。さらに、半導体ウェハー
上の半導体装置の自己試験を複数同時に行うための試験
治具を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明によれば、ウェハ
ー上に形成される複数の半導体装置が、それぞれ、自己
試験を行う試験手段と、前記自己試験を行って合格か不
合格かの結果を記憶する不揮発性メモリとを有し、前記
試験手段の各々が、それ自身が属する半導体装置以外の
前記複数の半導体装置に含まれる前記不揮発性メモリと
共通に電源供給を受ける自身が属する半導体装置に含ま
れる前記不揮発性メモリに前記結果を記憶させる手段を
含むことを特徴とする半導体装置が得られる。なお、前
記不揮発性メモリが、前記試験手段による自己試験の対
象となり得る。
ー上に形成される複数の半導体装置が、それぞれ、自己
試験を行う試験手段と、前記自己試験を行って合格か不
合格かの結果を記憶する不揮発性メモリとを有し、前記
試験手段の各々が、それ自身が属する半導体装置以外の
前記複数の半導体装置に含まれる前記不揮発性メモリと
共通に電源供給を受ける自身が属する半導体装置に含ま
れる前記不揮発性メモリに前記結果を記憶させる手段を
含むことを特徴とする半導体装置が得られる。なお、前
記不揮発性メモリが、前記試験手段による自己試験の対
象となり得る。
【００１８】また、本発明によれば、前記試験手段が、
外部装置接続用のパッドに接続されており、これらのパ
ッドが、前記ウェハー上において隣接する他の半導体装
置にの試験手段に接続されたパッドに相互に接続されて
いることを特徴とする半導体装置が得られる。
外部装置接続用のパッドに接続されており、これらのパ
ッドが、前記ウェハー上において隣接する他の半導体装
置にの試験手段に接続されたパッドに相互に接続されて
いることを特徴とする半導体装置が得られる。
【００１９】さらにまた、本発明によれば、所定の回路
と、該所定の回路の試験を行う試験手段と、該試験手段
が行った試験の合格または不合格の結果を記憶する不揮
発性メモリとを有する半導体装置が複数形成され、前記
試験手段の各々が、それ自身が属する半導体装置以外の
前記複数の半導体装置に含まれる前記不揮発性メモリと
共通に電源供給を受ける自身が属する半導体装置に含ま
れる前記不揮発性メモリに前記試験の結果を記憶させる
手段を含むことを特徴とする半導体ウェハーが得られ
る。
と、該所定の回路の試験を行う試験手段と、該試験手段
が行った試験の合格または不合格の結果を記憶する不揮
発性メモリとを有する半導体装置が複数形成され、前記
試験手段の各々が、それ自身が属する半導体装置以外の
前記複数の半導体装置に含まれる前記不揮発性メモリと
共通に電源供給を受ける自身が属する半導体装置に含ま
れる前記不揮発性メモリに前記試験の結果を記憶させる
手段を含むことを特徴とする半導体ウェハーが得られ
る。
【００２０】加えて、本発明よれば、前記試験手段が、
外部装置接続用のパッドに接続され、これらのパッド
が、隣接する他の試験手段に接続されたパッドに相互に
接続されていることを特徴とする半導体ウェハーが得ら
れる。
外部装置接続用のパッドに接続され、これらのパッド
が、隣接する他の試験手段に接続されたパッドに相互に
接続されていることを特徴とする半導体ウェハーが得ら
れる。
【００２１】さらに、本発明によれば、半導体ウェハー
に形成された複数の半導体装置にそれぞれ接続された複
数組のパッドに、プローブを接触させて、各組のパッド
に電源、グラウンド、及び制御信号を並列に供給する半
導体装置の試験治具において、前記電源、前記グラウン
ド、及び前記制御信号にそれぞれ対応する３つの信号線
と、各信号線に接続された前記複数組のパッドに対応す
る複数のプローブと、各信号線と各プローブとの間にそ
れぞれ挿入接続された抵抗とを有し、前記複数のプロー
ブが、前記複数組のパッドに同時に接触するようにした
ことを特徴とする半導体装置の試験治具が得られる。
に形成された複数の半導体装置にそれぞれ接続された複
数組のパッドに、プローブを接触させて、各組のパッド
に電源、グラウンド、及び制御信号を並列に供給する半
導体装置の試験治具において、前記電源、前記グラウン
ド、及び前記制御信号にそれぞれ対応する３つの信号線
と、各信号線に接続された前記複数組のパッドに対応す
る複数のプローブと、各信号線と各プローブとの間にそ
れぞれ挿入接続された抵抗とを有し、前記複数のプロー
ブが、前記複数組のパッドに同時に接触するようにした
ことを特徴とする半導体装置の試験治具が得られる。
【００２２】また、本発明によれば、半導体ウェハー上
に形成されたＦＬＡＳＨ−ＲＯＭとマイクロコンピュー
タと試験命令格納用ＲＯＭとを有する複数の半導体装置
に接続されたパッドに、半導体装置試験治具のプローブ
を接触させて、電源、グラウンド、及び制御信号を供給
し、前記複数の半導体装置にそれぞれ自己試験を実施さ
せる半導体装置の試験方法において、異なる前記半導体
装置のパッド間を配線を用いて接続して電源、グラウン
ド、及び制御信号である動作モード設定信号を前記複数
の半導体装置に同時に供給し、前記複数の半導体装置に
それぞれ自己試験を同時に実施させ、前記半導体装置内
において前記マイクロコンピュータは供給された前記動
作モード設定信号に従って前記ＲＯＭから試験用命令を
読み出して前記自己試験である前記ＦＬＡＳＨ−ＲＯＭ
の書き込み及び読み出し試験を行い、前記半導体装置内
において前記マイクロコンピュータは前記半導体装置が
実施した前記自己試験の結果を外部に出力すること無く
前記ＦＬＡＳＨ−ＲＯＭに書き込み、前記半導体ウェハ
ー上で行った第１回目の試験である前記自己試験の後に
行う高温保管を含む第２回目の試験は前記自己試験にお
いて良品と判定されたものに対してのみ行うことを特徴
とする半導体装置の試験方法が得られる。
に形成されたＦＬＡＳＨ−ＲＯＭとマイクロコンピュー
タと試験命令格納用ＲＯＭとを有する複数の半導体装置
に接続されたパッドに、半導体装置試験治具のプローブ
を接触させて、電源、グラウンド、及び制御信号を供給
し、前記複数の半導体装置にそれぞれ自己試験を実施さ
せる半導体装置の試験方法において、異なる前記半導体
装置のパッド間を配線を用いて接続して電源、グラウン
ド、及び制御信号である動作モード設定信号を前記複数
の半導体装置に同時に供給し、前記複数の半導体装置に
それぞれ自己試験を同時に実施させ、前記半導体装置内
において前記マイクロコンピュータは供給された前記動
作モード設定信号に従って前記ＲＯＭから試験用命令を
読み出して前記自己試験である前記ＦＬＡＳＨ−ＲＯＭ
の書き込み及び読み出し試験を行い、前記半導体装置内
において前記マイクロコンピュータは前記半導体装置が
実施した前記自己試験の結果を外部に出力すること無く
前記ＦＬＡＳＨ−ＲＯＭに書き込み、前記半導体ウェハ
ー上で行った第１回目の試験である前記自己試験の後に
行う高温保管を含む第２回目の試験は前記自己試験にお
いて良品と判定されたものに対してのみ行うことを特徴
とする半導体装置の試験方法が得られる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１に本発明の半導体装置
の一実施の形態を示す。この半導体装置１０は、半導体
ウェハー上の１つのペレット領域に形成されたＦＬＡＳ
Ｈ−ＲＯＭ１１を有している。そして、半導体装置１０
は、このＦＬＡＳＨ−ＲＯＭ１１の自己試験を行うため
に、マイクロコンピュータ１２と、試験用の命令プログ
ラムを格納するファームＲＯＭ１３とを、同一ペレット
領域内に有している。なお、ＦＬＡＳＨ−ＲＯＭ１１に
は、ユーザ使用領域以外に、判定書き込み領域が設けら
れている。
施の形態について説明する。図１に本発明の半導体装置
の一実施の形態を示す。この半導体装置１０は、半導体
ウェハー上の１つのペレット領域に形成されたＦＬＡＳ
Ｈ−ＲＯＭ１１を有している。そして、半導体装置１０
は、このＦＬＡＳＨ−ＲＯＭ１１の自己試験を行うため
に、マイクロコンピュータ１２と、試験用の命令プログ
ラムを格納するファームＲＯＭ１３とを、同一ペレット
領域内に有している。なお、ＦＬＡＳＨ−ＲＯＭ１１に
は、ユーザ使用領域以外に、判定書き込み領域が設けら
れている。
【００２４】ここで、図１に半導体装置１０の場合は、
ＦＬＡＳＨ−ＲＯＭ１１、マイクロコンピュータ１２、
及びファームＲＯＭ１３が、単一のペレット領域に形成
されているが、マイクロコンピュータ１２及びファーム
ＲＯＭ１３は、ＦＬＡＳＨ−ＲＯＭ１１が形成されたペ
レット領域に隣接する別のペレット領域に形成して、検
査終了後切断するようにしても良い。また、図１の半導
体装置１０では、判定結果を書き込むための不揮発メモ
リとして、試験対象であるＦＬＡＳＨ−ＲＯＭ１１を利
用しているが、別の不揮発メモリ（ＦＬＡＳＨ−ＲＯ
Ｍ、ＥＥＰＲＯＭ）を隣接するペレット領域にマイクロ
コンピュータ１２及びファームＲＯＭ１３とともに形成
するようにしても良い。
ＦＬＡＳＨ−ＲＯＭ１１、マイクロコンピュータ１２、
及びファームＲＯＭ１３が、単一のペレット領域に形成
されているが、マイクロコンピュータ１２及びファーム
ＲＯＭ１３は、ＦＬＡＳＨ−ＲＯＭ１１が形成されたペ
レット領域に隣接する別のペレット領域に形成して、検
査終了後切断するようにしても良い。また、図１の半導
体装置１０では、判定結果を書き込むための不揮発メモ
リとして、試験対象であるＦＬＡＳＨ−ＲＯＭ１１を利
用しているが、別の不揮発メモリ（ＦＬＡＳＨ−ＲＯ
Ｍ、ＥＥＰＲＯＭ）を隣接するペレット領域にマイクロ
コンピュータ１２及びファームＲＯＭ１３とともに形成
するようにしても良い。
【００２５】この半導体装置１０に外部から動作モード
設定信号（電源、グランド、及び試験制御信号）１００
が入力されると、マイクロコンピュータ１２は、入力さ
れた動作モード設定信号１００に従って、アドレス信号
１０１を出力し、ファームＲＯＭ１３から試験用命令１
０２を読み出す。そして、読み出した試験用命令１０２
に従い、ＦＬＡＳＨ−ＲＯＭ１１の試験を行う。試験
は、領域切り替え信号１０３によって、ユーザ使用領域
を指定し、例えば、アドレス信号１０４及びデータ１０
５により、ユーザ使用領域の書き込み／読み出し試験を
行う。試験が終わるとマイクロコンピュータ１２は、領
域切り替え信号１０３により、判定結果書き込み領域を
指定し、アドレス信号１０４及びデータ１０５を用い
て、試験の結果を書き込む。
設定信号（電源、グランド、及び試験制御信号）１００
が入力されると、マイクロコンピュータ１２は、入力さ
れた動作モード設定信号１００に従って、アドレス信号
１０１を出力し、ファームＲＯＭ１３から試験用命令１
０２を読み出す。そして、読み出した試験用命令１０２
に従い、ＦＬＡＳＨ−ＲＯＭ１１の試験を行う。試験
は、領域切り替え信号１０３によって、ユーザ使用領域
を指定し、例えば、アドレス信号１０４及びデータ１０
５により、ユーザ使用領域の書き込み／読み出し試験を
行う。試験が終わるとマイクロコンピュータ１２は、領
域切り替え信号１０３により、判定結果書き込み領域を
指定し、アドレス信号１０４及びデータ１０５を用い
て、試験の結果を書き込む。
【００２６】このように、半導体装置１０において行わ
れた自己試験の結果は、そのままＦＬＡＳＨ−ＲＯＭ１
１に書き込まれるので、外部へ出力する必要がない。し
たがって、出力信号線を形成する必要もない。また、一
旦外部へ出力した試験の結果を半導体装置内の不揮発性
メモリに書き込むための入力信号性を形成する必要もな
い。従来は、後工程でこの試験結果を利用するために、
一旦テスタに出力した試験結果を、半導体装置の不揮発
性メモリに書き込むということを行う場合もあったが、
そのような手間と時間は不要になる。
れた自己試験の結果は、そのままＦＬＡＳＨ−ＲＯＭ１
１に書き込まれるので、外部へ出力する必要がない。し
たがって、出力信号線を形成する必要もない。また、一
旦外部へ出力した試験の結果を半導体装置内の不揮発性
メモリに書き込むための入力信号性を形成する必要もな
い。従来は、後工程でこの試験結果を利用するために、
一旦テスタに出力した試験結果を、半導体装置の不揮発
性メモリに書き込むということを行う場合もあったが、
そのような手間と時間は不要になる。
【００２７】上記の自己試験の具体的な例として、例え
ば、図２に示すようなものがある。詳述すると、まず、
ステップＳ２１において、ＦＬＡＳＨ−ＲＯＭ１１の全
てのデータを消去する。そして、ステップＳ２２でブラ
ンクチェックを、ステップＳ２３でアドレスチェックを
行う。この後、ステップＳ２４にて、チェッカーを書き
込み、ステップＳ２５でそのチェッカーを読み出す。さ
らに、ステップＳ２６でチェッカーバーを書き込み、ス
テップＳ２７でオールゼロになっているか確認する。ス
テップＳ２２、２３、２５、及び２７において、判定が
不合格の場合には、その時点で試験を終え、その結果を
ステップＳ２８で、ＦＬＡＳＨ−ＲＯＭ１１の判定結果
書き込み領域に書き込む。また、これらの判定が合格の
場合には、ステップＳ２７の判定結果を、ステップＳ２
８でＦＬＡＳＨ−ＲＯＭ１１の判定結果書き込み領域に
書き込み、試験を終了する。
ば、図２に示すようなものがある。詳述すると、まず、
ステップＳ２１において、ＦＬＡＳＨ−ＲＯＭ１１の全
てのデータを消去する。そして、ステップＳ２２でブラ
ンクチェックを、ステップＳ２３でアドレスチェックを
行う。この後、ステップＳ２４にて、チェッカーを書き
込み、ステップＳ２５でそのチェッカーを読み出す。さ
らに、ステップＳ２６でチェッカーバーを書き込み、ス
テップＳ２７でオールゼロになっているか確認する。ス
テップＳ２２、２３、２５、及び２７において、判定が
不合格の場合には、その時点で試験を終え、その結果を
ステップＳ２８で、ＦＬＡＳＨ−ＲＯＭ１１の判定結果
書き込み領域に書き込む。また、これらの判定が合格の
場合には、ステップＳ２７の判定結果を、ステップＳ２
８でＦＬＡＳＨ−ＲＯＭ１１の判定結果書き込み領域に
書き込み、試験を終了する。
【００２８】ここで、ステップＳ２２におけるブランク
チェックについて図３を参照して詳述しておく。まず、
ステップＳ３１で、アドレスを“０”にリセットする。
そして、ステップＳ３２で、ＦＬＡＳＨ−ＲＯＭ１１か
らデータの読み出しを行い、ステップＳ３３で、マイク
ロコンピュータのＡＬＵにより、読み出したデータが、
“ＦＦｈ”になっているか確認する。“ＦＦｈ”になっ
ていなければ、不合格として、その結果をＦＬＡＳＨ−
ＲＯＭ１１の判定結果書き込み領域に書き込む。読み出
したデータが、“ＦＦｈ”になっていれば、ステップＳ
３４で、アドレスを＋１して、ステップＳ３５を介して
ステップＳ３２に戻り、次のデータを読み込む。ステッ
プＳ３５において、アドレスがＦＵＬＬになったなら
ば、次のステップＳ２３へ進む。
チェックについて図３を参照して詳述しておく。まず、
ステップＳ３１で、アドレスを“０”にリセットする。
そして、ステップＳ３２で、ＦＬＡＳＨ−ＲＯＭ１１か
らデータの読み出しを行い、ステップＳ３３で、マイク
ロコンピュータのＡＬＵにより、読み出したデータが、
“ＦＦｈ”になっているか確認する。“ＦＦｈ”になっ
ていなければ、不合格として、その結果をＦＬＡＳＨ−
ＲＯＭ１１の判定結果書き込み領域に書き込む。読み出
したデータが、“ＦＦｈ”になっていれば、ステップＳ
３４で、アドレスを＋１して、ステップＳ３５を介して
ステップＳ３２に戻り、次のデータを読み込む。ステッ
プＳ３５において、アドレスがＦＵＬＬになったなら
ば、次のステップＳ２３へ進む。
【００２９】以上のようにして、各半導体装置では、自
己試験が行われるが、動作モード設定信号（電源、グラ
ンド、及び試験制御信号）１００を半導体ウェハー上の
全ての半導体装置に同時に入力するようにしておけば、
１つの半導体装置の自己試験に要する時間で、ウェハー
上の全ての半導体装置の自己試験を行うことができる。
即ち、図４に示すように、半導体ウェハー４１上の全て
の半導体装置１０に形成された入力パッドを配線４２を
用いて互いに接続することにより、全ての半導体装置１
０に一括して動作モード設定信号１００を供給すること
ができ、全ての半導体装置１０に同時に自己試験を開始
させることができる。
己試験が行われるが、動作モード設定信号（電源、グラ
ンド、及び試験制御信号）１００を半導体ウェハー上の
全ての半導体装置に同時に入力するようにしておけば、
１つの半導体装置の自己試験に要する時間で、ウェハー
上の全ての半導体装置の自己試験を行うことができる。
即ち、図４に示すように、半導体ウェハー４１上の全て
の半導体装置１０に形成された入力パッドを配線４２を
用いて互いに接続することにより、全ての半導体装置１
０に一括して動作モード設定信号１００を供給すること
ができ、全ての半導体装置１０に同時に自己試験を開始
させることができる。
【００３０】図４の一部を図５に拡大して示す。ここで
は、電源端子のパッド５１ａ、第１のクロックのパッド
５１ｂ、第２のクロックのパッド５１ｃ、グランド端子
のパッド５１ｄ、リセット端子のパッド５１ｅ、テスト
端子のパッド５１ｆ、及びＦＬＡＳＨ−ＲＯＭ１１の電
源パッド５１ｇと、これらのパッド５１ａ、５１ｂ、５
１ｃ、５１ｄ、５１ｅ、５１ｆ、及び５１ｇを、他の半
導体装置のパッド５１ａ、５１ｂ、５１ｃ、５１ｄ、５
１ｅ、５１ｆ、及び５１ｇに、それぞれ接続する配線５
２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ、及び
５２ｇが示されている。なお、図５には示していない
が、各配線５２と各パッド５１との間には、所定の抵抗
が接続され、いずれかの半導体装置１０に不良が発生し
ても他の半導体装置１０には適切な電圧が印加されるよ
うになっている。ただし、抵抗を入れることにより、歩
留まりが悪化することがあるので設計には注意を要す
る。
は、電源端子のパッド５１ａ、第１のクロックのパッド
５１ｂ、第２のクロックのパッド５１ｃ、グランド端子
のパッド５１ｄ、リセット端子のパッド５１ｅ、テスト
端子のパッド５１ｆ、及びＦＬＡＳＨ−ＲＯＭ１１の電
源パッド５１ｇと、これらのパッド５１ａ、５１ｂ、５
１ｃ、５１ｄ、５１ｅ、５１ｆ、及び５１ｇを、他の半
導体装置のパッド５１ａ、５１ｂ、５１ｃ、５１ｄ、５
１ｅ、５１ｆ、及び５１ｇに、それぞれ接続する配線５
２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ、及び
５２ｇが示されている。なお、図５には示していない
が、各配線５２と各パッド５１との間には、所定の抵抗
が接続され、いずれかの半導体装置１０に不良が発生し
ても他の半導体装置１０には適切な電圧が印加されるよ
うになっている。ただし、抵抗を入れることにより、歩
留まりが悪化することがあるので設計には注意を要す
る。
【００３１】また、半導体ウェハー上に上記のような配
線を施すことなく、複数の半導体装置の自己試験を同時
行うために、図６に示すようなプローブカード６１を用
いても良い。このプローブカード６１は、半導体ウェハ
ー４１上に形成された複数の半導体装置１０のパッド５
１に接触するプローブ６２を有し、各プローブには、そ
れぞれ抵抗Ｒが接続されている。そして、これらの抵抗
Ｒは、各配線により、ＬＳＩテスタ（図示せず）に接続
される。ここで、各抵抗は、電源に接続される抵抗Ｒ１
が、５〜１００Ω程度、他の信号線に接続される抵抗Ｒ
２が５ｋ〜５００ｋΩ程度である。プローブカード６１
を用いる場合は、半導体ウェハー４１上に抵抗を施す場
合に比べて、任意の抵抗を入れ易い。
線を施すことなく、複数の半導体装置の自己試験を同時
行うために、図６に示すようなプローブカード６１を用
いても良い。このプローブカード６１は、半導体ウェハ
ー４１上に形成された複数の半導体装置１０のパッド５
１に接触するプローブ６２を有し、各プローブには、そ
れぞれ抵抗Ｒが接続されている。そして、これらの抵抗
Ｒは、各配線により、ＬＳＩテスタ（図示せず）に接続
される。ここで、各抵抗は、電源に接続される抵抗Ｒ１
が、５〜１００Ω程度、他の信号線に接続される抵抗Ｒ
２が５ｋ〜５００ｋΩ程度である。プローブカード６１
を用いる場合は、半導体ウェハー４１上に抵抗を施す場
合に比べて、任意の抵抗を入れ易い。
【００３２】なお、上述の説明では、半導体装置の試験
を１回しか行なっていないが、通常は、この後、ＦＬＡ
ＳＨ−ＲＯＭ１１の保持確認を行うために、高温保管を
含む第２回目の試験が行われる。第２回目の試験は、第
１回目の試験において良品と判定されたものに対しての
み行うので、ウェハー全体としては試験時間が短縮され
る。また、第２回目の試験では、アクセス速度などに基
づくグレード分け等も行われ、その結果は、ＦＬＡＳＨ
−ＲＯＭ１１に書き込まれ、その後の製品選別工程等で
利用される。これにより、製品選別など、試験工程に続
く後工程の効率も向上する。
を１回しか行なっていないが、通常は、この後、ＦＬＡ
ＳＨ−ＲＯＭ１１の保持確認を行うために、高温保管を
含む第２回目の試験が行われる。第２回目の試験は、第
１回目の試験において良品と判定されたものに対しての
み行うので、ウェハー全体としては試験時間が短縮され
る。また、第２回目の試験では、アクセス速度などに基
づくグレード分け等も行われ、その結果は、ＦＬＡＳＨ
−ＲＯＭ１１に書き込まれ、その後の製品選別工程等で
利用される。これにより、製品選別など、試験工程に続
く後工程の効率も向上する。
【００３３】
【発明の効果】本発明によれば、外部へ試験の結果を出
力しないので、出力信号線が不要となる。このため、配
線領域の削減によるコスト低減が図れる。これは特にメ
モリ専用チップの場合に顕著である。また、試験の結果
を外部へ出力しないので、その分だけ試験時間を短縮す
ることができる。
力しないので、出力信号線が不要となる。このため、配
線領域の削減によるコスト低減が図れる。これは特にメ
モリ専用チップの場合に顕著である。また、試験の結果
を外部へ出力しないので、その分だけ試験時間を短縮す
ることができる。
【００３４】また、本発明によれば、半導体装置内の書
き換え可能な不揮発性メモリを、試験結果の記録に使用
するようにしたことで、専用のメモリを必要とせず、ま
た、試験結果を消去すれば通常のメモリとして使用でき
るので、ウェハーの面積を有効に利用することができ
る。また、試験結果をメモリに書き込むようにしたこと
で、グレード分けに用いられるような複雑な情報を後の
工程で容易に利用できる。また、自己試験を行うマイク
ロコンピュータによりその試験の結果を記録するように
したことで、記録のための入出力信号線を必要とせず、
必要以上の書き込み時間も必要としない。
き換え可能な不揮発性メモリを、試験結果の記録に使用
するようにしたことで、専用のメモリを必要とせず、ま
た、試験結果を消去すれば通常のメモリとして使用でき
るので、ウェハーの面積を有効に利用することができ
る。また、試験結果をメモリに書き込むようにしたこと
で、グレード分けに用いられるような複雑な情報を後の
工程で容易に利用できる。また、自己試験を行うマイク
ロコンピュータによりその試験の結果を記録するように
したことで、記録のための入出力信号線を必要とせず、
必要以上の書き込み時間も必要としない。
【００３５】さらに、本発明によれば、プローブカード
上に抵抗を設けたことで、ウェハー上の面積を有効に利
用できる。また、ウェハー上に不要な抵抗を残さないの
で、歩留まりに影響も与えない。さらに、任意の抵抗を
入れやすい。しかも、全ての半導体装置から試験結果を
取り出すためのプローブが不要なので、プローブの本数
が少なくて済み、安価に製造できる。
上に抵抗を設けたことで、ウェハー上の面積を有効に利
用できる。また、ウェハー上に不要な抵抗を残さないの
で、歩留まりに影響も与えない。さらに、任意の抵抗を
入れやすい。しかも、全ての半導体装置から試験結果を
取り出すためのプローブが不要なので、プローブの本数
が少なくて済み、安価に製造できる。
【００３６】さらにまた、本発明によれば、半導体装置
の自己試験は各装置において行われその結果も出力され
ないので、外部からは自己試験の動作モードに設定する
ために必要な信号を与えればよく、少ないテストピン数
の低速テスタを用いることができるので、高速で高価な
テスタを用いることなく試験を行うことができる。
の自己試験は各装置において行われその結果も出力され
ないので、外部からは自己試験の動作モードに設定する
ために必要な信号を与えればよく、少ないテストピン数
の低速テスタを用いることができるので、高速で高価な
テスタを用いることなく試験を行うことができる。
【図１】本発明の半導体装置の一実施の形態を示すブロ
ック図である。
ック図である。
【図２】図１の半導体装置における自己試験の一例を示
すフローチャートである。
すフローチャートである。
【図３】図２のステップＳ２２の具体例を示すフローチ
ャートである。
ャートである。
【図４】図１の半導体装置が形成された半導体ウェハー
の模式図である。
の模式図である。
【図５】図４の一部を拡大した拡大図である。
【図６】本発明のプローブカードの一実施の形態を示す
概略図である。
概略図である。
１０ 半導体装置 １１ ＦＬＡＳＨ−ＲＯＭ １２ マイクロコンピュータ １３ ファームＲＯＭ ４１ ウェハー ４２ 配線 ５１ａ 電源端子のパッド ５１ｂ 第１のクロックのパッド ５１ｃ 第２のクロックのパッド ５１ｄ グランド端子のパッド ５１ｅ リセット端子のパッド ５１ｆ テスト端子のパッド ５１ｇ ＦＬＡＳＨ−ＲＯＭの電源パッド ５２ａ，５２ｂ，５２ｃ，５２ｄ 配線 ５２ｅ，５２ｆ，５２ｇ 配線 ６１ プローブカード ６２ プローブ １００ 動作モード設定信号（電源、グランド、及
び試験制御信号） １０１ アドレス信号 １０２ 試験用命令 １０３ 領域切り替え信号 １０４ アドレス信号 １０５ データ
び試験制御信号） １０１ アドレス信号 １０２ 試験用命令 １０３ 領域切り替え信号 １０４ アドレス信号 １０５ データ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｇ０１Ｒ 31/28 Ｂ 27/04 Ｈ０１Ｌ 27/04 Ｔ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 1/06 G01R 31/28 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 半導体ウェハー上に形成されたＦＬＡＳ
Ｈ−ＲＯＭとマイクロコンピュータと試験命令格納用Ｒ
ＯＭとを有する複数の半導体装置に接続されたパッド
に、半導体装置試験治具のプローブを接触させて、電
源、グラウンド、及び制御信号を供給し、前記複数の半
導体装置にそれぞれ自己試験を実施させる半導体装置の
試験方法において、異なる前記半導体装置のパッド間を
配線を用いて接続して電源、グラウンド、及び制御信号
である動作モード設定信号を前記複数の半導体装置に同
時に供給し、前記複数の半導体装置にそれぞれ自己試験
を同時に実施させ、前記半導体装置内において前記マイ
クロコンピュータは供給された前記動作モード設定信号
に従って前記ＲＯＭから試験用命令を読み出して前記自
己試験である前記ＦＬＡＳＨ−ＲＯＭの書き込み及び読
み出し試験を行い、前記半導体装置内において前記マイ
クロコンピュータは前記半導体装置が実施した前記自己
試験の結果を外部に出力すること無く前記ＦＬＡＳＨ−
ＲＯＭに書き込み、前記半導体ウェハー上で行った第１
回目の試験である前記自己試験の後に行う高温保管を含
む第２回目の試験は前記自己試験において良品と判定さ
れたものに対してのみ行うことを特徴とする半導体装置
の試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003996A JP3353602B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の試験方法 |
| EP97106581A EP0803902A3 (en) | 1996-04-22 | 1997-04-21 | Semiconductor device with on-board memory areas for test purposes |
| US08/845,236 US5862147A (en) | 1996-04-22 | 1997-04-21 | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
| KR1019970014890A KR100272712B1 (ko) | 1996-04-22 | 1997-04-22 | 간단한 검사용 배선을 갖고 짧은 시간에 검사될 수 있는 반도체 웨이퍼상의 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003996A JP3353602B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289234A JPH09289234A (ja) | 1997-11-04 |
| JP3353602B2 true JP3353602B2 (ja) | 2002-12-03 |
Family
ID=14263389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003996A Expired - Fee Related JP3353602B2 (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5862147A (ja) |
| EP (1) | EP0803902A3 (ja) |
| JP (1) | JP3353602B2 (ja) |
| KR (1) | KR100272712B1 (ja) |
Families Citing this family (19)
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| US5913928A (en) | 1997-05-09 | 1999-06-22 | Micron Technology, Inc. | Data compression test mode independent of redundancy |
| KR100248757B1 (ko) * | 1997-12-20 | 2000-03-15 | 윤종용 | 손상된 롬 바이오스 복구 방법 |
| US6131172A (en) * | 1998-02-20 | 2000-10-10 | Micron Electronics, Inc. | Method for classifying electronic devices |
| US6344416B1 (en) * | 2000-03-10 | 2002-02-05 | International Business Machines Corporation | Deliberate semiconductor film variation to compensate for radial processing differences, determine optimal device characteristics, or produce small productions |
| DE10037794A1 (de) * | 2000-08-03 | 2002-02-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen einer integrierten Schaltung, zu testende integrierte Schaltung, und Wafer mit einer Vielzahl von zu testenden integrierten Schaltungen |
| DE10039350C2 (de) * | 2000-08-11 | 2003-04-03 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zum parallelen Testen von integrierten Schaltungen |
| US6630685B1 (en) * | 2002-06-24 | 2003-10-07 | Micron Technology, Inc. | Probe look ahead: testing parts not currently under a probehead |
| US7523320B2 (en) * | 2003-04-22 | 2009-04-21 | Seiko Epson Corporation | Fiscal data recorder with protection circuit and tamper-proof seal |
| US20040268021A1 (en) * | 2003-06-24 | 2004-12-30 | Intel Corporation | FLASH memory blank check |
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| JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
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| JP4635061B2 (ja) * | 2008-02-27 | 2011-02-16 | 株式会社東芝 | 半導体記憶装置の評価方法 |
| CN112400156B (zh) | 2018-03-01 | 2024-07-02 | 美光科技公司 | 基于对数据块的另一操作的执行速率对数据块执行操作 |
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| DE3176212D1 (en) * | 1981-12-18 | 1987-06-25 | Burroughs Corp | Improvements in or relating to wafer-scale integrated circuits |
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| JPS62171136A (ja) * | 1986-01-23 | 1987-07-28 | Nec Corp | 集積回路の製造方法 |
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- 1996-04-22 JP JP10003996A patent/JP3353602B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-21 US US08/845,236 patent/US5862147A/en not_active Expired - Fee Related
- 1997-04-21 EP EP97106581A patent/EP0803902A3/en not_active Withdrawn
- 1997-04-22 KR KR1019970014890A patent/KR100272712B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5862147A (en) | 1999-01-19 |
| KR970072255A (ko) | 1997-11-07 |
| KR100272712B1 (ko) | 2000-12-01 |
| EP0803902A2 (en) | 1997-10-29 |
| JPH09289234A (ja) | 1997-11-04 |
| EP0803902A3 (en) | 1999-01-07 |
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