JP3322031B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3322031B2 JP3322031B2 JP24561694A JP24561694A JP3322031B2 JP 3322031 B2 JP3322031 B2 JP 3322031B2 JP 24561694 A JP24561694 A JP 24561694A JP 24561694 A JP24561694 A JP 24561694A JP 3322031 B2 JP3322031 B2 JP 3322031B2
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- capacitor
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- dielectric film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
に高誘電率の誘電膜を有するキャパシタを備える半導体
装置に関する。
に高誘電率の誘電膜を有するキャパシタを備える半導体
装置に関する。
【０００２】
【従来の技術】現在、ワークステーションやパーソナル
コンピュータなどでメインメモリとしてDRAM（Dynamic
Random Access Memory）が使用されている。このDRAMは
１つのＭＯＳトランジスタと１つのキャパシタからな
り、１ビットの０か１かのデータ記憶するメモリセルを
複数個（例えば64M 個）備えている。このメモリセルは
キャパシタに電荷を蓄えるか否かで１ビットのデータを
記憶しており、記憶されたデータの読み出しは、ＭＯＳ
トランジスタを介してキャパシタとプリチャージ電位に
プリチャージした後にフローティングにされたビット線
との間で電荷の授受を行ってこのビット線の電位を変化
させ、ビット線に接続されたセンスアンプによってこの
ビット線の電位とプリチャージ電位との間の電位差を検
知増幅することで行われる。
コンピュータなどでメインメモリとしてDRAM（Dynamic
Random Access Memory）が使用されている。このDRAMは
１つのＭＯＳトランジスタと１つのキャパシタからな
り、１ビットの０か１かのデータ記憶するメモリセルを
複数個（例えば64M 個）備えている。このメモリセルは
キャパシタに電荷を蓄えるか否かで１ビットのデータを
記憶しており、記憶されたデータの読み出しは、ＭＯＳ
トランジスタを介してキャパシタとプリチャージ電位に
プリチャージした後にフローティングにされたビット線
との間で電荷の授受を行ってこのビット線の電位を変化
させ、ビット線に接続されたセンスアンプによってこの
ビット線の電位とプリチャージ電位との間の電位差を検
知増幅することで行われる。
【０００３】メモリセルからのデータの読み出しの際の
ビット線に生じる電位差はビット線のノイズの大きさや
センスアンプの感度などからある程度の大きさが要求さ
れる。これを言い換えればメモリセルを構成するキャパ
シタはある程度の容量が要求されるということになる。
しかし、DRAMの高集積化および大容量化にともなってキ
ャパシタ電極の面積は小さくなる傾向にあり、これを補
うためにスタック型やトレンチ型などの半導体基板に対
して高さ方向にキャパシタの面積を確保したメモリセル
を備えたDRAMが量産されている。一方、小さい面積でも
キャパシタの容量を確保するためにキャパシタの誘電膜
を高誘電率の誘電膜にするための研究・開発がおこなわ
れている。
ビット線に生じる電位差はビット線のノイズの大きさや
センスアンプの感度などからある程度の大きさが要求さ
れる。これを言い換えればメモリセルを構成するキャパ
シタはある程度の容量が要求されるということになる。
しかし、DRAMの高集積化および大容量化にともなってキ
ャパシタ電極の面積は小さくなる傾向にあり、これを補
うためにスタック型やトレンチ型などの半導体基板に対
して高さ方向にキャパシタの面積を確保したメモリセル
を備えたDRAMが量産されている。一方、小さい面積でも
キャパシタの容量を確保するためにキャパシタの誘電膜
を高誘電率の誘電膜にするための研究・開発がおこなわ
れている。
【０００４】図７は従来の高誘電率の誘電膜を有するキ
ャパシタを備えるDRAMを示しており、図において１はｐ
型の半導体基板、２はこの半導体基板１の一主面に形成
されたｎ型のＭＯＳトランジスタで、一方のソース／ド
レイン２ａと、他方のソース／ドレイン２ｂと、一方の
ソース／ドレイン２ａと他方のソース／ドレイン２ｂと
で挟まれたチャネル領域２ｃにゲート絶縁膜２ｄを介し
て対向したゲート電極２ｅを有している。このゲート電
極２ｅは並行して配置されるワード線の一部からなって
いる。３は酸化膜からなる素子分離領域、４は一部がゲ
ート電極２ｅのように他の図示されていないＭＯＳトラ
ンジスタのゲート電極となるワード線、５は隣接したゲ
ート電極２ｅおよびワード線４を覆って形成され、他方
のソース／ドレイン２ｂ上にコンタクトホール６が開口
された酸化膜である。
ャパシタを備えるDRAMを示しており、図において１はｐ
型の半導体基板、２はこの半導体基板１の一主面に形成
されたｎ型のＭＯＳトランジスタで、一方のソース／ド
レイン２ａと、他方のソース／ドレイン２ｂと、一方の
ソース／ドレイン２ａと他方のソース／ドレイン２ｂと
で挟まれたチャネル領域２ｃにゲート絶縁膜２ｄを介し
て対向したゲート電極２ｅを有している。このゲート電
極２ｅは並行して配置されるワード線の一部からなって
いる。３は酸化膜からなる素子分離領域、４は一部がゲ
ート電極２ｅのように他の図示されていないＭＯＳトラ
ンジスタのゲート電極となるワード線、５は隣接したゲ
ート電極２ｅおよびワード線４を覆って形成され、他方
のソース／ドレイン２ｂ上にコンタクトホール６が開口
された酸化膜である。
【０００５】７は酸化膜５上に形成され、コンタクトホ
ール６を介して他方のソース／ドレイン２ｂに接続さ
れ、ポリシリコンからなる埋め込みビット線、８はこの
埋め込みビット線７を覆って形成された絶縁層、９は半
導体基板１上に全面に形成され、上面が平坦化され、一
方のソース／ドレイン２ａ上にコンタクトホール１０が
開口されたBPSG(Boro-Phospho Silicate Glass) 膜から
なる層間絶縁膜、１１はコンタクトホール１０内に形成
され、一方のソース／ドレイン２ａに接続されるポリシ
リコン(Poly-Si）からなるプラグ、１２は層間絶縁膜９
上に形成され、コンタクトホール１０内のプラグ１１を
介して一方のソース／ドレイン２ａに接続され、白金
（Pt）からなる一方のキャパシタ用電極、１３はこの一
方のキャパシタ用電極１２の上面および側面に接して形
成され、高誘電体材料のSrTiO3からなるキャパシタ用誘
電膜、１４はキャパシタ用誘電膜１３を介して一方のキ
ャパシタ用電極１２と対向して形成され、白金（Pt）か
らなる他方のキャパシタ用電極で、一方のキャパシタ用
電極１２とキャパシタ用誘電膜１３とでキャパシタを構
成している。そして一方のキャパシタ用電極１２は、キ
ャパシタ用誘電膜１３が正常に高誘電体材料のSrTiO3の
結晶構造を組成するように白金からなっている。
ール６を介して他方のソース／ドレイン２ｂに接続さ
れ、ポリシリコンからなる埋め込みビット線、８はこの
埋め込みビット線７を覆って形成された絶縁層、９は半
導体基板１上に全面に形成され、上面が平坦化され、一
方のソース／ドレイン２ａ上にコンタクトホール１０が
開口されたBPSG(Boro-Phospho Silicate Glass) 膜から
なる層間絶縁膜、１１はコンタクトホール１０内に形成
され、一方のソース／ドレイン２ａに接続されるポリシ
リコン(Poly-Si）からなるプラグ、１２は層間絶縁膜９
上に形成され、コンタクトホール１０内のプラグ１１を
介して一方のソース／ドレイン２ａに接続され、白金
（Pt）からなる一方のキャパシタ用電極、１３はこの一
方のキャパシタ用電極１２の上面および側面に接して形
成され、高誘電体材料のSrTiO3からなるキャパシタ用誘
電膜、１４はキャパシタ用誘電膜１３を介して一方のキ
ャパシタ用電極１２と対向して形成され、白金（Pt）か
らなる他方のキャパシタ用電極で、一方のキャパシタ用
電極１２とキャパシタ用誘電膜１３とでキャパシタを構
成している。そして一方のキャパシタ用電極１２は、キ
ャパシタ用誘電膜１３が正常に高誘電体材料のSrTiO3の
結晶構造を組成するように白金からなっている。
【０００６】１５は他方のキャパシタ用電極１４上に全
面に形成され、上面が平坦化された層間絶縁膜、１６は
層間絶縁膜１５上に形成され、アルミニウム（Al）から
なる配線、１７はこの配線１６を覆って全面に形成され
た層間絶縁膜、１８は層間絶縁膜１７上に配線１６と交
差する方向に延びて形成され、アルミニウムからなる配
線である。
面に形成され、上面が平坦化された層間絶縁膜、１６は
層間絶縁膜１５上に形成され、アルミニウム（Al）から
なる配線、１７はこの配線１６を覆って全面に形成され
た層間絶縁膜、１８は層間絶縁膜１７上に配線１６と交
差する方向に延びて形成され、アルミニウムからなる配
線である。
【０００７】以上のように構成された従来の高誘電体膜
を有するキャパシタを備えたDRAMでは、白金からなる一
方のキャパシタ用電極１２が直接BPSGからなる層間絶縁
膜９および一方のソース／ドレイン２ａに接続させるた
めのプラグ１１に接触しているため、層間絶縁膜９やプ
ラグ１１から白金以外の原子（例えばプラグ１１のシリ
コン原子）が白金からなる一方のキャパシタ用電極１２
に拡散してしまい、キャパシタ用誘電膜１３が正常な結
晶構造を組成できないという問題点があった。
を有するキャパシタを備えたDRAMでは、白金からなる一
方のキャパシタ用電極１２が直接BPSGからなる層間絶縁
膜９および一方のソース／ドレイン２ａに接続させるた
めのプラグ１１に接触しているため、層間絶縁膜９やプ
ラグ１１から白金以外の原子（例えばプラグ１１のシリ
コン原子）が白金からなる一方のキャパシタ用電極１２
に拡散してしまい、キャパシタ用誘電膜１３が正常な結
晶構造を組成できないという問題点があった。
【０００８】そこで、この問題点を解決するために図８
に示すようなDRAMが提案された。この図８に示されたDR
AMが図７に示されたDRAMと異なる点は、一方のキャパシ
タ用電極１２が白金からなる上層電極１２ａと、この上
層電極１２ａと層間絶縁膜９およびプラグ１１との間に
形成され、バリヤとして機能する下層電極１２ｂとから
構成されている点である。
に示すようなDRAMが提案された。この図８に示されたDR
AMが図７に示されたDRAMと異なる点は、一方のキャパシ
タ用電極１２が白金からなる上層電極１２ａと、この上
層電極１２ａと層間絶縁膜９およびプラグ１１との間に
形成され、バリヤとして機能する下層電極１２ｂとから
構成されている点である。
【０００９】
【発明が解決しようとする課題】しかしながら、この図
８に示された改良されたDRAMでは、キャパシタ用誘電膜
１３における下層電極１２ｂの側面に接した部分での結
晶構造の組成が変化してこの部分の絶縁特性が劣化し、
下層電極１２ｂの側面と他方のキャパシタ用電極１４と
の間でリーク電流が生じ、その結果メモリセルのデータ
保持特性が悪くなるという問題が生じる。
８に示された改良されたDRAMでは、キャパシタ用誘電膜
１３における下層電極１２ｂの側面に接した部分での結
晶構造の組成が変化してこの部分の絶縁特性が劣化し、
下層電極１２ｂの側面と他方のキャパシタ用電極１４と
の間でリーク電流が生じ、その結果メモリセルのデータ
保持特性が悪くなるという問題が生じる。
【００１０】この発明は上記した点に鑑みてなされたも
のであり、キャパシタ用誘電膜の一方のキャパシタ用電
極における下層電極の側面に対向した部分の結晶構造が
変化しても、この部分で生じるリーク電流が抑制される
キャパシタを備える半導体装置を得ることを目的とす
る。
のであり、キャパシタ用誘電膜の一方のキャパシタ用電
極における下層電極の側面に対向した部分の結晶構造が
変化しても、この部分で生じるリーク電流が抑制される
キャパシタを備える半導体装置を得ることを目的とす
る。
【００１１】
【課題を解決するための手段】この発明の第１の発明に
かかる半導体装置は、上面および下面を有する高融点貴
金属層からなる上層電極およびこの上層電極の下面側に
上層電極と電気的に接続されて形成され、端部が上層電
極の端部よりも内側に形成される下層電極を有する一方
のキャパシタ用電極と、上層電極の下面に接し、下層電
極の側面に隣接して形成された絶縁体と、上層電極の上
面および側面に接し、下層電極の側面と絶縁体を介して
対向して形成された高誘電体膜からなるキャパシタ用誘
電膜と、キャパシタ用誘電膜を介して一方のキャパシタ
用電極に対向して形成される他方のキャパシタ用電極と
を有するキャパシタを備えるものである。
かかる半導体装置は、上面および下面を有する高融点貴
金属層からなる上層電極およびこの上層電極の下面側に
上層電極と電気的に接続されて形成され、端部が上層電
極の端部よりも内側に形成される下層電極を有する一方
のキャパシタ用電極と、上層電極の下面に接し、下層電
極の側面に隣接して形成された絶縁体と、上層電極の上
面および側面に接し、下層電極の側面と絶縁体を介して
対向して形成された高誘電体膜からなるキャパシタ用誘
電膜と、キャパシタ用誘電膜を介して一方のキャパシタ
用電極に対向して形成される他方のキャパシタ用電極と
を有するキャパシタを備えるものである。
【００１２】この発明の第２の発明に係る半導体装置
は、第１の発明に係る半導体装置におけるキャパシタ用
誘電膜を、SrTiO3、BaTiO3、(Ba,Sr)TiO3 、PZT または
PLZTからなるものとしたものである。
は、第１の発明に係る半導体装置におけるキャパシタ用
誘電膜を、SrTiO3、BaTiO3、(Ba,Sr)TiO3 、PZT または
PLZTからなるものとしたものである。
【００１３】この発明の第３の発明に係る半導体装置
は、第１または第２の発明に係る半導体装置における上
層電極を、Pt、Ta、Ruまたはこれらの金属の化合物から
なるものとしたものである。
は、第１または第２の発明に係る半導体装置における上
層電極を、Pt、Ta、Ruまたはこれらの金属の化合物から
なるものとしたものである。
【００１４】この発明の第４の発明に係る半導体装置
は、上面およびか下面を有し、Pt、Ta、Ruまたはこれら
の金属の化合物からなる上層電極およびこの上層電極の
下面側に上層電極と電気的に接続されて形成され、端部
が上層電極の端部よりも内側に形成され、TiN、Ta、Ti
またはRuO2からなる下層電極を有する一方のキャパシタ
用電極と、上層電極の下面に接し、下層電極の側面に隣
接して形成された絶縁体と、上層電極の上面および側面
に接し、下層電極の側面と絶縁体を介して対向して形成
され、SrTiO3、BaTiO3、（Ba,Sr）TiO3、PZTまたはPLZT
からなるキャパシタ用誘電膜と、キャパシタ用誘電膜を
介して一方のキャパシタ用電極に対向して形成される他
方のキャパシタ用電極とを有するキャパシタを備えるも
のである。
は、上面およびか下面を有し、Pt、Ta、Ruまたはこれら
の金属の化合物からなる上層電極およびこの上層電極の
下面側に上層電極と電気的に接続されて形成され、端部
が上層電極の端部よりも内側に形成され、TiN、Ta、Ti
またはRuO2からなる下層電極を有する一方のキャパシタ
用電極と、上層電極の下面に接し、下層電極の側面に隣
接して形成された絶縁体と、上層電極の上面および側面
に接し、下層電極の側面と絶縁体を介して対向して形成
され、SrTiO3、BaTiO3、（Ba,Sr）TiO3、PZTまたはPLZT
からなるキャパシタ用誘電膜と、キャパシタ用誘電膜を
介して一方のキャパシタ用電極に対向して形成される他
方のキャパシタ用電極とを有するキャパシタを備えるも
のである。
【００１５】
【００１６】
【作用】この発明の第１の発明においては、一方のキャ
パシタ用電極における下層電極の端部を、同じ一方のキ
ャパシタ用電極を構成している上層電極の端部よりも内
側に形成し、さらに上層電極の下面に接し下層電極の側
面に隣接して絶縁体を形成して、キャパシタ用誘電膜の
下層電極の側面に対向する部分を絶縁体を介して形成し
ているので、キャパシタ用誘電膜の下層電極の側面に対
向する部分の結晶構造が変化して絶縁特性が劣化して
も、下層電極の側面とこれに対向する他方のキャパシタ
用電極との間でキャパシタ用誘電膜の下層電極の側面に
対向する部分を介してリーク電流が生じるのを抑制でき
る。
パシタ用電極における下層電極の端部を、同じ一方のキ
ャパシタ用電極を構成している上層電極の端部よりも内
側に形成し、さらに上層電極の下面に接し下層電極の側
面に隣接して絶縁体を形成して、キャパシタ用誘電膜の
下層電極の側面に対向する部分を絶縁体を介して形成し
ているので、キャパシタ用誘電膜の下層電極の側面に対
向する部分の結晶構造が変化して絶縁特性が劣化して
も、下層電極の側面とこれに対向する他方のキャパシタ
用電極との間でキャパシタ用誘電膜の下層電極の側面に
対向する部分を介してリーク電流が生じるのを抑制でき
る。
【００１７】この発明の第２の発明においても、第１の
発明と同様に作用する。
発明と同様に作用する。
【００１８】この発明の第３の発明においても、第１ま
たは第２の発明と同様に作用する。
たは第２の発明と同様に作用する。
【００１９】この発明の第４の発明においては、一方の
キャパシタ用電極における下層電極の端部を、同じ一方
のキャパシタ用電極を構成している上層電極の端部より
も内側に形成し、さらに上層電極の下面に接し下層電極
の側面に隣接して絶縁体を形成して、キャパシタ用誘電
膜の下層電極の側面に対向する部分を絶縁体を介して形
成しているので、キャパシタ用誘電膜の下層電極の側面
に対向する部分の結晶構造が変化して絶縁特性が劣化し
ても、下層電極の側面とこれに対向する他方のキャパシ
タ用電極との間でキャパシタ用誘電膜の下層電極の側面
に対向する部分を介してリーク電流が生じるのを抑制で
きる。
キャパシタ用電極における下層電極の端部を、同じ一方
のキャパシタ用電極を構成している上層電極の端部より
も内側に形成し、さらに上層電極の下面に接し下層電極
の側面に隣接して絶縁体を形成して、キャパシタ用誘電
膜の下層電極の側面に対向する部分を絶縁体を介して形
成しているので、キャパシタ用誘電膜の下層電極の側面
に対向する部分の結晶構造が変化して絶縁特性が劣化し
ても、下層電極の側面とこれに対向する他方のキャパシ
タ用電極との間でキャパシタ用誘電膜の下層電極の側面
に対向する部分を介してリーク電流が生じるのを抑制で
きる。
【００２０】
【００２１】
実施例１．以下にこの発明の実施例１であるDRAMについ
て、図１から図３に基づいて説明する。図１はこの実施
例のDRAMの全体を示すブロック図で、図１において100
は電源電位ＶCC（例えば3.3V）を受けてこの電源電位Ｖ
CCよりも高い昇圧電位ＶPPを出力する昇圧電位発生回
路、110 は外部からのロウアドレスストローブ信号ext/
RAS を受けて内部ロウアドレスストローブ信号/RASを出
力する/RASバッファ、120 はこの/RASバッファからの内
部ロウアドレスストローブ信号/RASおよび外部からのア
ドレス信号 Ai を受け、/RASがＬレベルに立ち下がると
アドレス信号 Ai をロウアドレスとして取り込みRAi ,/
RAi を出力する行アドレスバッファ、130 は行アドレス
バッファ120 からのロウアドレスRAi ,/RAi を受け、こ
のロウアドレスRAi ,/RAi に応じた行プリデコード信号
Xi を出力する行プリデコーダ、140 は昇圧電位発生回
路100 からの昇圧電位ＶPPを受けて動作し、行アドレス
バッファ120 からのロウアドレスRAi ,/RAi の一部を受
け、これに応じたワード線駆動信号RXm を出力する行サ
ブデコーダ、150 は行アドレスバッファ120 からのロウ
アドレスRAi ,/RAi の一部を受け、これに応じたブロッ
ク選択信号BSn を出力するブロック選択回路である。
て、図１から図３に基づいて説明する。図１はこの実施
例のDRAMの全体を示すブロック図で、図１において100
は電源電位ＶCC（例えば3.3V）を受けてこの電源電位Ｖ
CCよりも高い昇圧電位ＶPPを出力する昇圧電位発生回
路、110 は外部からのロウアドレスストローブ信号ext/
RAS を受けて内部ロウアドレスストローブ信号/RASを出
力する/RASバッファ、120 はこの/RASバッファからの内
部ロウアドレスストローブ信号/RASおよび外部からのア
ドレス信号 Ai を受け、/RASがＬレベルに立ち下がると
アドレス信号 Ai をロウアドレスとして取り込みRAi ,/
RAi を出力する行アドレスバッファ、130 は行アドレス
バッファ120 からのロウアドレスRAi ,/RAi を受け、こ
のロウアドレスRAi ,/RAi に応じた行プリデコード信号
Xi を出力する行プリデコーダ、140 は昇圧電位発生回
路100 からの昇圧電位ＶPPを受けて動作し、行アドレス
バッファ120 からのロウアドレスRAi ,/RAi の一部を受
け、これに応じたワード線駆動信号RXm を出力する行サ
ブデコーダ、150 は行アドレスバッファ120 からのロウ
アドレスRAi ,/RAi の一部を受け、これに応じたブロッ
ク選択信号BSn を出力するブロック選択回路である。
【００２２】160 は行プリデコーダ130 からの行プリデ
コード信号 Xi 、行サブデコーダからのワード線駆動信
号RXm およびブロック選択回路150 からのブロック選択
信号BSn を受け、複数のワード線のうちこれらの信号に
応じたワード線の電位WLを選択的に昇圧電位ＶPPに立ち
上げる行デコーダである。170 は外部からのコラムアド
レスストローブ信号ext/CAS を受けて内部コラムアドレ
スストローブ信号/CASを出力する/CASバッファ、180 は
この/CASバッファ170 からの内部コラムアドレスストロ
ーブ信号/CASおよび外部からのアドレス信号 Ai を受
け、/CASがＬレベルに立ち下がるとアドレス信号 Ai を
コラムアドレスとして取り込みCAi ,/CAiを出力する列
アドレスバッファ、190 は列アドレスバッファ180 から
のコラムアドレスCAi ,/CAi を受け、このコラムアドレ
スCAi ,/CAi に応じた列プリデコード信号 Yi を出力す
る列プリデコーダ、200 はこの列プリデコーダ190 から
の列プリデコード信号 Yi を受け、複数のコラム選択線
のうちこの列プリデコード信号 Yi に応じたコラム選択
線の電位CSL を選択的にＨレベル（ＶCC）に立ち上げる
列デコーダである。
コード信号 Xi 、行サブデコーダからのワード線駆動信
号RXm およびブロック選択回路150 からのブロック選択
信号BSn を受け、複数のワード線のうちこれらの信号に
応じたワード線の電位WLを選択的に昇圧電位ＶPPに立ち
上げる行デコーダである。170 は外部からのコラムアド
レスストローブ信号ext/CAS を受けて内部コラムアドレ
スストローブ信号/CASを出力する/CASバッファ、180 は
この/CASバッファ170 からの内部コラムアドレスストロ
ーブ信号/CASおよび外部からのアドレス信号 Ai を受
け、/CASがＬレベルに立ち下がるとアドレス信号 Ai を
コラムアドレスとして取り込みCAi ,/CAiを出力する列
アドレスバッファ、190 は列アドレスバッファ180 から
のコラムアドレスCAi ,/CAi を受け、このコラムアドレ
スCAi ,/CAi に応じた列プリデコード信号 Yi を出力す
る列プリデコーダ、200 はこの列プリデコーダ190 から
の列プリデコード信号 Yi を受け、複数のコラム選択線
のうちこの列プリデコード信号 Yi に応じたコラム選択
線の電位CSL を選択的にＨレベル（ＶCC）に立ち上げる
列デコーダである。
【００２３】210 は複数行および複数列に設けられた複
数のメモリセルと、各行に対応して設けられ、対応した
行に設けられたメモリセルに接続される複数のワード線
と、各列に対応して設けられ、対応した列に設けられた
メモリセルに接続される複数のビット線対とを有するメ
モリセルアレイ、220 は各ビット線対に接続され、接続
されたビット線対におけるビット線間の読み出し電位差
を検知増幅するセンスアンプおよび列デコーダ200 によ
り選択されたコラム選択線に対応した列のビット線対を
Ｉ／Ｏ線対に接続するためのＩ／Ｏゲート回路、230 は
ライトイネーブル信号/WE を受け、このライトイネーブ
ル信号/WE がＬレベルであると、外部から入力されたデ
ータ DinをＩ／Ｏ線対を介してアドレス信号に応じたア
ドレスに位置するメモリセルに書き込み、ライトイネー
ブル信号/WE がＨレベルであるとＩ／Ｏ線に読み出され
たデータを外部へ Dout として出力する入出力バッファ
である。
数のメモリセルと、各行に対応して設けられ、対応した
行に設けられたメモリセルに接続される複数のワード線
と、各列に対応して設けられ、対応した列に設けられた
メモリセルに接続される複数のビット線対とを有するメ
モリセルアレイ、220 は各ビット線対に接続され、接続
されたビット線対におけるビット線間の読み出し電位差
を検知増幅するセンスアンプおよび列デコーダ200 によ
り選択されたコラム選択線に対応した列のビット線対を
Ｉ／Ｏ線対に接続するためのＩ／Ｏゲート回路、230 は
ライトイネーブル信号/WE を受け、このライトイネーブ
ル信号/WE がＬレベルであると、外部から入力されたデ
ータ DinをＩ／Ｏ線対を介してアドレス信号に応じたア
ドレスに位置するメモリセルに書き込み、ライトイネー
ブル信号/WE がＨレベルであるとＩ／Ｏ線に読み出され
たデータを外部へ Dout として出力する入出力バッファ
である。
【００２４】図２は図１に示されたメモリセルアレイ21
0 およびその周辺回路の一部を示すブロック図であり、
メモリセルアレイ210 の４つのメモリマットのうちの１
つのメモリマットを構成する１６個のブロックのうち１
ブロックを示している。図２においてMCxyはそれぞれが
ｎチャネルＭＯＳトランジスタ211 とキャパシタ212を
有するメモリセルで、各メモリセルMCxyはワード線213
とビット線214aおよび214bからなるビット線対214 との
交点に対応して設けられ、このメモリセルMCxyにおける
ｎチャネルＭＯＳトランジスタ211 はワード線213 の一
部をゲートとし、キャパシタ212 の一方の電極とビット
線214aまたは214bとの間に接続され、キャパシタ212 の
他方の電極は電源電位ＶCCの中間の電位 (1/2)ＶCCであ
るセルプレート電位ＶCPが与えられる。
0 およびその周辺回路の一部を示すブロック図であり、
メモリセルアレイ210 の４つのメモリマットのうちの１
つのメモリマットを構成する１６個のブロックのうち１
ブロックを示している。図２においてMCxyはそれぞれが
ｎチャネルＭＯＳトランジスタ211 とキャパシタ212を
有するメモリセルで、各メモリセルMCxyはワード線213
とビット線214aおよび214bからなるビット線対214 との
交点に対応して設けられ、このメモリセルMCxyにおける
ｎチャネルＭＯＳトランジスタ211 はワード線213 の一
部をゲートとし、キャパシタ212 の一方の電極とビット
線214aまたは214bとの間に接続され、キャパシタ212 の
他方の電極は電源電位ＶCCの中間の電位 (1/2)ＶCCであ
るセルプレート電位ＶCPが与えられる。
【００２５】161 はそれぞれが各ブロックに対応する16
個のブロック選択信号BS0 〜BS15のうち１つのブロック
選択信号BS0 を受け、このブロック選択信号BS0 がＨレ
ベル（活性）となるとロウアドレス信号RAi に基づいて
４つのうち１つがＨレベル（活性）にされる3 組のロウ
プリデコード信号X0〜X3, X4〜X7, X8〜X11 およびロウ
アドレス信号RAi に基づいて４つのうち１つが昇圧電位
ＶPP（活性）となるワード線駆動信号RX0 〜RX3 に応じ
た1 本のワード線213 を256 本のワード線213の中から
選択的に昇圧電位ＶPPに立ち上げる各ブロック対応の行
デコーダである。
個のブロック選択信号BS0 〜BS15のうち１つのブロック
選択信号BS0 を受け、このブロック選択信号BS0 がＨレ
ベル（活性）となるとロウアドレス信号RAi に基づいて
４つのうち１つがＨレベル（活性）にされる3 組のロウ
プリデコード信号X0〜X3, X4〜X7, X8〜X11 およびロウ
アドレス信号RAi に基づいて４つのうち１つが昇圧電位
ＶPP（活性）となるワード線駆動信号RX0 〜RX3 に応じ
た1 本のワード線213 を256 本のワード線213の中から
選択的に昇圧電位ＶPPに立ち上げる各ブロック対応の行
デコーダである。
【００２６】200 はコラムプリデコード信号Y0〜Y3, Y4
〜Y7, Y8〜Y11, Y12〜Y15, Y16〜Y1 9 に応じて1024本の
コラム選択線201 のうち１本をＨレベル（活性）にする
列デコーダで、16個のブロックで共有されている。221
はビット線対214 におけるビット線214aと214bとの間に
接続され、このビット線214a、214b間の電位差を検知増
幅するセンスアンプ、222 はそれぞれがビット線対214
とＩ／Ｏ線対223 との間に接続され、対応する列のコラ
ム選択線201 からのコラム選択信号 CSLi を受け、この
コラム選択信号 CSLi がＨレベルであると対応するビッ
ト線対214 とＩ／Ｏ線223 とを導通させるＩ／Ｏゲート
で、それぞれがビット線214aとＩ／Ｏ線223aとの間に接
続され、ゲートがコラム選択線201 に接続されるｎチャ
ネルＭＯＳトランジスタ222aと、ビット線214bとＩ／Ｏ
線223bとの間に接続され、ゲートがコラム選択線201 に
接続されるｎチャネルＭＯＳトランジスタ222bとを有し
ている。
〜Y7, Y8〜Y11, Y12〜Y15, Y16〜Y1 9 に応じて1024本の
コラム選択線201 のうち１本をＨレベル（活性）にする
列デコーダで、16個のブロックで共有されている。221
はビット線対214 におけるビット線214aと214bとの間に
接続され、このビット線214a、214b間の電位差を検知増
幅するセンスアンプ、222 はそれぞれがビット線対214
とＩ／Ｏ線対223 との間に接続され、対応する列のコラ
ム選択線201 からのコラム選択信号 CSLi を受け、この
コラム選択信号 CSLi がＨレベルであると対応するビッ
ト線対214 とＩ／Ｏ線223 とを導通させるＩ／Ｏゲート
で、それぞれがビット線214aとＩ／Ｏ線223aとの間に接
続され、ゲートがコラム選択線201 に接続されるｎチャ
ネルＭＯＳトランジスタ222aと、ビット線214bとＩ／Ｏ
線223bとの間に接続され、ゲートがコラム選択線201 に
接続されるｎチャネルＭＯＳトランジスタ222bとを有し
ている。
【００２７】図３は、図２に示されたメモリセルMCxyを
含む回路を半導体基板に形成したときのIII −III 面に
おける断面図で、図において301 はｐ型のシリコンから
なる半導体基板、302 はこの半導体基板301 の一主面に
形成され、半導体基板301 よりも不純物濃度の高いｐ型
のウェル、303 はこのウェル302 に形成されたｎチャネ
ルＭＯＳトランジスタで、図の左側がメモリセルMC00に
おけるｎチャネルＭＯＳトランジスタ211 に相当し、右
側がメモリセルMC10におけるｎチャネルＭＯＳトランジ
スタ211 に相当する。そして、このｎチャネルＭＯＳト
ランジスタ303はウェル302 に形成されたｎ+ 型の一方
のソース／ドレイン303aと、ウェル302に一方のソース
／ドレイン303aと離隔して形成されたｎ+ 型の他方のソ
ース／ドレイン303bと、一方および他方のソース／ドレ
イン303aおよび303bによって挟まれたチャネル領域303c
にゲート絶縁膜303dを介して対向して形成されたゲート
電極303eとを有する。このゲート電極303eは並行して配
置されたワード線電位WL0,WL1 に対応するワード線213
の一部からなっている。
含む回路を半導体基板に形成したときのIII −III 面に
おける断面図で、図において301 はｐ型のシリコンから
なる半導体基板、302 はこの半導体基板301 の一主面に
形成され、半導体基板301 よりも不純物濃度の高いｐ型
のウェル、303 はこのウェル302 に形成されたｎチャネ
ルＭＯＳトランジスタで、図の左側がメモリセルMC00に
おけるｎチャネルＭＯＳトランジスタ211 に相当し、右
側がメモリセルMC10におけるｎチャネルＭＯＳトランジ
スタ211 に相当する。そして、このｎチャネルＭＯＳト
ランジスタ303はウェル302 に形成されたｎ+ 型の一方
のソース／ドレイン303aと、ウェル302に一方のソース
／ドレイン303aと離隔して形成されたｎ+ 型の他方のソ
ース／ドレイン303bと、一方および他方のソース／ドレ
イン303aおよび303bによって挟まれたチャネル領域303c
にゲート絶縁膜303dを介して対向して形成されたゲート
電極303eとを有する。このゲート電極303eは並行して配
置されたワード線電位WL0,WL1 に対応するワード線213
の一部からなっている。
【００２８】304 はシリコン酸化膜からなる素子分離領
域、305 は一部がゲート電極303eのようにこの図３には
示されていないメモリセルMC20, MC30におけるｎチャネ
ルＭＯＳトランジスタ211 のゲート電極となり、ワード
線電位WL2, WL3に対応するワード線213 に相当するワー
ド線である。306 はゲート電極303eおよびワード線305
を覆って形成された酸化膜である。307 は半導体基板30
1 上に全面に形成され、上面が平坦化され、他方のソー
ス／ドレイン303b上にコンタクトホール308 が開口され
たBPSG(Boro-Phospho Silicate Glass) 膜からなる層間
絶縁膜、309 はこの層間絶縁膜307 上に形成され、コン
タクトホール308 を介してｎチャネルＭＯＳトランジス
タ303 の他方のソース／ドレイン303bに接続されたビッ
ト線で、他方のソース／ドレイン303bに接続されたｎ型
のポリシリコン(Poly-Si）からなる接続部分309aと、こ
のビット線309 の抵抗を下げるためのアルミニウム（A
l）からなる低抵抗部分309bとを有している。
域、305 は一部がゲート電極303eのようにこの図３には
示されていないメモリセルMC20, MC30におけるｎチャネ
ルＭＯＳトランジスタ211 のゲート電極となり、ワード
線電位WL2, WL3に対応するワード線213 に相当するワー
ド線である。306 はゲート電極303eおよびワード線305
を覆って形成された酸化膜である。307 は半導体基板30
1 上に全面に形成され、上面が平坦化され、他方のソー
ス／ドレイン303b上にコンタクトホール308 が開口され
たBPSG(Boro-Phospho Silicate Glass) 膜からなる層間
絶縁膜、309 はこの層間絶縁膜307 上に形成され、コン
タクトホール308 を介してｎチャネルＭＯＳトランジス
タ303 の他方のソース／ドレイン303bに接続されたビッ
ト線で、他方のソース／ドレイン303bに接続されたｎ型
のポリシリコン(Poly-Si）からなる接続部分309aと、こ
のビット線309 の抵抗を下げるためのアルミニウム（A
l）からなる低抵抗部分309bとを有している。
【００２９】310 はビット線309 が形成された層間絶縁
膜307 上に全面に形成され、BPSG膜からなる層間絶縁
膜、311 は層間絶縁膜307 の上面から層間絶縁膜310 の
下面にわたってｎチャネルＭＯＳトランジスタ303 にお
ける一方のソース／ドレイン303a上に開口されたコンタ
クトホール、312 はこのコンタクトホール311 内に形成
され、一方のソース／ドレイン303aに接続されたｎ型の
ポリシリコンからなるプラグ、313 は層間絶縁膜310 上
に形成され、プラグ312 を介してｎチャネルＭＯＳトラ
ンジスタ303 における一方のソース／ドレイン303aに接
続された一方のキャパシタ用電極で、白金（Pt）、タン
タル（Ta）、ルビジウム（Ru）またはこれらの金属酸化
物からなる上層電極313aと、この上層電極313aの下面に
接して形成され、端部が上層電極313aの端部よりも内側
に形成され、バリヤとしての機能をもつTiN 、Ta、Ti、
RuO2または３層のTi/TiN/Ti からなる下層電極313bとを
有している。
膜307 上に全面に形成され、BPSG膜からなる層間絶縁
膜、311 は層間絶縁膜307 の上面から層間絶縁膜310 の
下面にわたってｎチャネルＭＯＳトランジスタ303 にお
ける一方のソース／ドレイン303a上に開口されたコンタ
クトホール、312 はこのコンタクトホール311 内に形成
され、一方のソース／ドレイン303aに接続されたｎ型の
ポリシリコンからなるプラグ、313 は層間絶縁膜310 上
に形成され、プラグ312 を介してｎチャネルＭＯＳトラ
ンジスタ303 における一方のソース／ドレイン303aに接
続された一方のキャパシタ用電極で、白金（Pt）、タン
タル（Ta）、ルビジウム（Ru）またはこれらの金属酸化
物からなる上層電極313aと、この上層電極313aの下面に
接して形成され、端部が上層電極313aの端部よりも内側
に形成され、バリヤとしての機能をもつTiN 、Ta、Ti、
RuO2または３層のTi/TiN/Ti からなる下層電極313bとを
有している。
【００３０】314 は上層電極313aの下に下層電極313bの
側面に接して形成され、シリコン酸化物またはシリコン
窒化物からなる絶縁体、315 は上層電極313aの上面およ
び側面に接し、下層電極313bの側面と絶縁体314 を介し
て対向して形成され、SrTiO3（チタン酸ストロンチウ
ム）、BaTiO3（チタン酸バリウム）、(Ba,Sr)TiO3 （チ
タン酸バリウムストロンチウム）、PZT （チタン酸ジル
コン酸鉛）またはPLZT（チタン酸ジルコン酸ランタン
鉛）からなるキャパシタ用誘電膜、316 はこのキャパシ
タ用誘電膜315 を介して一方のキャパシタ用電極313 に
対向して形成され、Pt、Ta、Ruまたはこれらの金属酸化
物からなる他方のキャパシタ用電極で、一方のキャパシ
タ用電極313 とキャパシタ用誘電膜315 とでキャパシタ
を構成している。そして一方のキャパシタ用電極313
は、キャパシタ用誘電膜315 が正常に高誘電体材料の結
晶構造を組成するようにPt、Ta、Ruまたはこれらの金属
酸化物からなっている。
側面に接して形成され、シリコン酸化物またはシリコン
窒化物からなる絶縁体、315 は上層電極313aの上面およ
び側面に接し、下層電極313bの側面と絶縁体314 を介し
て対向して形成され、SrTiO3（チタン酸ストロンチウ
ム）、BaTiO3（チタン酸バリウム）、(Ba,Sr)TiO3 （チ
タン酸バリウムストロンチウム）、PZT （チタン酸ジル
コン酸鉛）またはPLZT（チタン酸ジルコン酸ランタン
鉛）からなるキャパシタ用誘電膜、316 はこのキャパシ
タ用誘電膜315 を介して一方のキャパシタ用電極313 に
対向して形成され、Pt、Ta、Ruまたはこれらの金属酸化
物からなる他方のキャパシタ用電極で、一方のキャパシ
タ用電極313 とキャパシタ用誘電膜315 とでキャパシタ
を構成している。そして一方のキャパシタ用電極313
は、キャパシタ用誘電膜315 が正常に高誘電体材料の結
晶構造を組成するようにPt、Ta、Ruまたはこれらの金属
酸化物からなっている。
【００３１】317 は他方のキャパシタ用電極316 上に全
面に形成され、上面が平坦化され、BPSGからなる層間絶
縁膜、318 は層間絶縁膜317 上に形成され、一部がゲー
ト電極303eとなるワード線と並行して配置され、128 対
のビット線対ごとに下層のワード線とシャント領域で接
続されるアルミニウム（Al）からなる配線、319 はこの
配線318 を覆って全面に形成され、シリコン酸化物から
なる層間絶縁膜、320は層間絶縁膜319 上に配線318 と
交差する方向に延びて形成され、アルミニウムからなる
配線で、例えば電源電位ＶCCや接地電位を伝達する電源
線などである。
面に形成され、上面が平坦化され、BPSGからなる層間絶
縁膜、318 は層間絶縁膜317 上に形成され、一部がゲー
ト電極303eとなるワード線と並行して配置され、128 対
のビット線対ごとに下層のワード線とシャント領域で接
続されるアルミニウム（Al）からなる配線、319 はこの
配線318 を覆って全面に形成され、シリコン酸化物から
なる層間絶縁膜、320は層間絶縁膜319 上に配線318 と
交差する方向に延びて形成され、アルミニウムからなる
配線で、例えば電源電位ＶCCや接地電位を伝達する電源
線などである。
【００３２】次に、以上のように構成されたこの実施例
のDRAMの動作について説明する。まず、アドレス信号 A
i を与えて外部ロウアドレスストローブ信号ext/RAS が
ＨレベルからＬレベルに立ち下げられると（活性化され
ると）、/RASバッファ110 から出力される内部ロウアド
レスストローブ信号/RASもＬレベルとなり、これを受け
て行アドレスバッファ120 が与えられたアドレス信号 A
i をロウアドレスとして取り込み、アドレス信号 Ai と
同論理および逆論理のロウアドレス信号RAi ,/RAi を出
力する。そして、行プリデコーダ130 がロウアドレス信
号RAi ,/RAi の２つづつに応じて３組のプリデコード信
号X0〜X3, X4〜X7, X8〜X11 のそれぞれの組で４つのう
ち１つをＨレベルとする。
のDRAMの動作について説明する。まず、アドレス信号 A
i を与えて外部ロウアドレスストローブ信号ext/RAS が
ＨレベルからＬレベルに立ち下げられると（活性化され
ると）、/RASバッファ110 から出力される内部ロウアド
レスストローブ信号/RASもＬレベルとなり、これを受け
て行アドレスバッファ120 が与えられたアドレス信号 A
i をロウアドレスとして取り込み、アドレス信号 Ai と
同論理および逆論理のロウアドレス信号RAi ,/RAi を出
力する。そして、行プリデコーダ130 がロウアドレス信
号RAi ,/RAi の２つづつに応じて３組のプリデコード信
号X0〜X3, X4〜X7, X8〜X11 のそれぞれの組で４つのう
ち１つをＨレベルとする。
【００３３】また、行サブデコーダ140 が２つのロウア
ドレス信号RA0,/RA0,RA1,/RA1 に応じてワード線駆動信
号RX0 〜RX3 のうち１つを昇圧電位ＶPPとし、ブロック
選択回路150 が４つのロウアドレス信号RAi ,/RAi に応
じて16個のブロック選択信号BS0 〜BS15のうち１つをＨ
レベルにする。そして、行デコーダ160 の中のＨレベル
となったブロック選択信号BSj に対応したブロック対応
の行デコーダ161 が１本のワード線213 の電位WLk を昇
圧電位ＶPPに立ち上げる。この昇圧されたワード線213
に接続されたメモリセルMCkyにおけるｎチャネルＭＯＳ
トランジスタ211 が導通し、キャパシタ212 の一方の電
極とあらかじめ中間電位 (1/2)ＶCCにプリチャージされ
ていたビット線214aまたは214bとの間で電荷の授受が行
われる。
ドレス信号RA0,/RA0,RA1,/RA1 に応じてワード線駆動信
号RX0 〜RX3 のうち１つを昇圧電位ＶPPとし、ブロック
選択回路150 が４つのロウアドレス信号RAi ,/RAi に応
じて16個のブロック選択信号BS0 〜BS15のうち１つをＨ
レベルにする。そして、行デコーダ160 の中のＨレベル
となったブロック選択信号BSj に対応したブロック対応
の行デコーダ161 が１本のワード線213 の電位WLk を昇
圧電位ＶPPに立ち上げる。この昇圧されたワード線213
に接続されたメモリセルMCkyにおけるｎチャネルＭＯＳ
トランジスタ211 が導通し、キャパシタ212 の一方の電
極とあらかじめ中間電位 (1/2)ＶCCにプリチャージされ
ていたビット線214aまたは214bとの間で電荷の授受が行
われる。
【００３４】このとき、キャパシタ212 の一方電極に電
源電位ＶCCが保持されていれば、キャパシタ212 の一方
電極からビット線214aまたは214bへ電荷が流れてビット
線214aまたは214bの電位BLy または /BLy が中間電位
(1/2)ＶCCからわずかに下がる。また、キャパシタ212
の一方電極に接地電位が保持されていれば、ビット線21
4aまたは214bからキャパシタ212 の一方電極へ電荷が流
れてビット線214aまたは214bの電位BLy または /BLy が
中間電位 (1/2)ＶCCからわずかに上がる。そして、この
ようにして生じたビット線間のわずかな電位差をセンス
アンプ221 が検知増幅し、電位の高いほうのビット線の
電位を電源電位ＶCCへ、低いほうのビット線の電位を接
地電位とする。
源電位ＶCCが保持されていれば、キャパシタ212 の一方
電極からビット線214aまたは214bへ電荷が流れてビット
線214aまたは214bの電位BLy または /BLy が中間電位
(1/2)ＶCCからわずかに下がる。また、キャパシタ212
の一方電極に接地電位が保持されていれば、ビット線21
4aまたは214bからキャパシタ212 の一方電極へ電荷が流
れてビット線214aまたは214bの電位BLy または /BLy が
中間電位 (1/2)ＶCCからわずかに上がる。そして、この
ようにして生じたビット線間のわずかな電位差をセンス
アンプ221 が検知増幅し、電位の高いほうのビット線の
電位を電源電位ＶCCへ、低いほうのビット線の電位を接
地電位とする。
【００３５】その後、列アドレスに相当するアドレス信
号 Ai が与えられて外部コラムアドレスストローブ信号
ext/CAS がＨレベルからＬレベルに立ち下げられると
（活性化されると）、/CASバッファ170 から出力される
内部コラムアドレスストローブ信号/CASもＬレベルとな
り、これを受けて列アドレスバッファ180 が与えられた
アドレス信号 Ai をコラムアドレスとして取り込み、ア
ドレス信号 Ai と同論理および逆論理のコラムアドレス
信号CAi ,/CAi を出力する。そして、列プリデコーダ19
0 がコラムアドレス信号CAi ,/CAi の２つづつに応じて
５組の列プリデコード信号Y0〜Y3, Y4〜Y7, Y8〜Y11, Y
12〜Y15, Y16〜Y19 のそれぞれの組で４つのうち１つを
Ｈレベルとする。
号 Ai が与えられて外部コラムアドレスストローブ信号
ext/CAS がＨレベルからＬレベルに立ち下げられると
（活性化されると）、/CASバッファ170 から出力される
内部コラムアドレスストローブ信号/CASもＬレベルとな
り、これを受けて列アドレスバッファ180 が与えられた
アドレス信号 Ai をコラムアドレスとして取り込み、ア
ドレス信号 Ai と同論理および逆論理のコラムアドレス
信号CAi ,/CAi を出力する。そして、列プリデコーダ19
0 がコラムアドレス信号CAi ,/CAi の２つづつに応じて
５組の列プリデコード信号Y0〜Y3, Y4〜Y7, Y8〜Y11, Y
12〜Y15, Y16〜Y19 のそれぞれの組で４つのうち１つを
Ｈレベルとする。
【００３６】そして、列デコーダ200 が列プリデコード
信号Y0〜Y3, Y4〜Y7, Y8〜Y11, Y12〜Y15, Y16〜Y19 に
応じて１本のコラム選択線201 の電位 CSLp をＨレベル
に立ち上げる。このＨレベルに立ち上げられたコラム選
択線201 に接続されたＩ／Ｏゲート222 におけるｎチャ
ネルＭＯＳトランジスタ222aおよび222bが導通し、この
コラム選択線201 に対応したビット線対214 とＩ／Ｏ線
対223 とを導通させる。これにより選択されたメモリセ
ルMCkpに記憶されていたデータに対応した相補のデータ
IOn ,/IOn が入出力バッファ230 に出力され、入出力バ
ッファはこのデータに応じた出力データ Dout を出力
し、読み出し動作が完了する。
信号Y0〜Y3, Y4〜Y7, Y8〜Y11, Y12〜Y15, Y16〜Y19 に
応じて１本のコラム選択線201 の電位 CSLp をＨレベル
に立ち上げる。このＨレベルに立ち上げられたコラム選
択線201 に接続されたＩ／Ｏゲート222 におけるｎチャ
ネルＭＯＳトランジスタ222aおよび222bが導通し、この
コラム選択線201 に対応したビット線対214 とＩ／Ｏ線
対223 とを導通させる。これにより選択されたメモリセ
ルMCkpに記憶されていたデータに対応した相補のデータ
IOn ,/IOn が入出力バッファ230 に出力され、入出力バ
ッファはこのデータに応じた出力データ Dout を出力
し、読み出し動作が完了する。
【００３７】書き込み時は外部コラムアドレスストロー
ブ信号ext/CAS をＬレベルに立ち下げる前にライトイネ
ーブル信号/WE をＬレベルに立ち下げ、入力データ Din
を与えておく。これによりＩ／Ｏ線223aおよび223bのう
ち一方がＬレベル、他方がＨレベルとされ、このＩ／Ｏ
線対223 と読み出し動作と同様に列デコーダ200 により
列アドレス信号CAi ,/CAi に応じてＩ／Ｏ線対223 に接
続されたビット線対214 を介して選択されたメモリセル
MCkpにおけるキャパシタの一方電極にＬレベルまたはＨ
レベルの電位が伝達される。そして、外部コラムアドレ
スストローブ信号ext/CAS および外部ロウアドレススト
ローブ信号ext/RAS をＨレベルに立ち上げることで全Ｉ
／Ｏゲート222 が非導通となり、全ワード線213 がＬレ
ベルとなり、読み出しまたは書き込み動作が終了する。
ブ信号ext/CAS をＬレベルに立ち下げる前にライトイネ
ーブル信号/WE をＬレベルに立ち下げ、入力データ Din
を与えておく。これによりＩ／Ｏ線223aおよび223bのう
ち一方がＬレベル、他方がＨレベルとされ、このＩ／Ｏ
線対223 と読み出し動作と同様に列デコーダ200 により
列アドレス信号CAi ,/CAi に応じてＩ／Ｏ線対223 に接
続されたビット線対214 を介して選択されたメモリセル
MCkpにおけるキャパシタの一方電極にＬレベルまたはＨ
レベルの電位が伝達される。そして、外部コラムアドレ
スストローブ信号ext/CAS および外部ロウアドレススト
ローブ信号ext/RAS をＨレベルに立ち上げることで全Ｉ
／Ｏゲート222 が非導通となり、全ワード線213 がＬレ
ベルとなり、読み出しまたは書き込み動作が終了する。
【００３８】次に図３のように構成されたこの実施例の
DRAMの製造方法について図４から図６に基づき説明す
る。図４の（ａ）に示すようにｐ型の半導体基板301 の
一主面にLOCOS(Local Oxidation of Silicon) 法により
選択的に素子分離領域304 を形成し、ボロンイオンなど
のｐ型のイオンを注入することによって半導体基板301
よりも不純物濃度の高いｐ型ウェル302 を形成する。次
に、図４の（ｂ）に示すようにＭＯＳトランジスタ303
が形成される領域にゲート絶縁膜となる酸化膜を熱酸化
により形成し、この酸化膜上にＭＯＳトランジスタ303
のゲート電極となるｎ型不純物イオンがドープされたポ
リシリコンなどの導電材質からなる電極層をCVD(Chemic
al Vapor Deposition)法により堆積し、この電極層から
写真製版およびエッチングによりゲート電極303eおよび
ワード線305 を形成する。そして、このゲート電極303e
をマスクにしてこの下の酸化膜のエッチングをおこな
い、ゲート絶縁膜303dを形成する。
DRAMの製造方法について図４から図６に基づき説明す
る。図４の（ａ）に示すようにｐ型の半導体基板301 の
一主面にLOCOS(Local Oxidation of Silicon) 法により
選択的に素子分離領域304 を形成し、ボロンイオンなど
のｐ型のイオンを注入することによって半導体基板301
よりも不純物濃度の高いｐ型ウェル302 を形成する。次
に、図４の（ｂ）に示すようにＭＯＳトランジスタ303
が形成される領域にゲート絶縁膜となる酸化膜を熱酸化
により形成し、この酸化膜上にＭＯＳトランジスタ303
のゲート電極となるｎ型不純物イオンがドープされたポ
リシリコンなどの導電材質からなる電極層をCVD(Chemic
al Vapor Deposition)法により堆積し、この電極層から
写真製版およびエッチングによりゲート電極303eおよび
ワード線305 を形成する。そして、このゲート電極303e
をマスクにしてこの下の酸化膜のエッチングをおこな
い、ゲート絶縁膜303dを形成する。
【００３９】そして、この上からヒ素イオンなどのｎ型
のイオンを注入・拡散することで一方および他方のソー
ス／ドレイン303aおよび303bを形成し、CVD 法などを使
ってゲート電極303eおよびワード線305 を覆うシリコン
酸化膜306 を形成する。次に、図５の（ａ）に示すよう
にCVD 法により全面にBPSGからなる層間絶縁膜307 を形
成し、写真製版およびエッチングにより他方のソース／
ドレイン303b上にコンタクトホール308 を開口する。そ
して、ｎ型のポリシリコン層をCVD 法により層間絶縁膜
307 上およびコンタクトホール308 内に形成し、その上
にアルミニウム層をCVD 法またはスパッタリング法によ
り形成して写真製版およびエッチングによりビット線30
9 における低抵抗部309bおよび接続部309aを形成する。
のイオンを注入・拡散することで一方および他方のソー
ス／ドレイン303aおよび303bを形成し、CVD 法などを使
ってゲート電極303eおよびワード線305 を覆うシリコン
酸化膜306 を形成する。次に、図５の（ａ）に示すよう
にCVD 法により全面にBPSGからなる層間絶縁膜307 を形
成し、写真製版およびエッチングにより他方のソース／
ドレイン303b上にコンタクトホール308 を開口する。そ
して、ｎ型のポリシリコン層をCVD 法により層間絶縁膜
307 上およびコンタクトホール308 内に形成し、その上
にアルミニウム層をCVD 法またはスパッタリング法によ
り形成して写真製版およびエッチングによりビット線30
9 における低抵抗部309bおよび接続部309aを形成する。
【００４０】そして、図５の（ｂ）に示すようにCVD 法
によりBPSGからなる層間絶縁膜310を全面に形成して上
面に平坦化処理をほどこし、この層間絶縁膜310 および
コンタクトホール311 内にｎ型のポリシリコン層331 を
CVD 法により形成する。そして、図５の（ｃ）に示すよ
うにこのポリシリコン層331 を層間絶縁膜310 の上面ま
でエッチバックしてプラグ312 を形成し、層間絶縁膜31
0 上の全面に下層電極313bとなるTiN 、Ta、Ti、RuO2、
２層のTi/TiO2 または３層のTi/TiN/Ti からなるバリヤ
層332 をCVD 法またはスパッタリング法により形成し、
このバリヤ層上の全面に上層電極313aとなるPt、Ta、Ru
またはこれらの金属酸化物からなる高融点貴金属層333
をスパッタリング法などにより形成し、写真製版により
選択的にレジスト334 を形成する。
によりBPSGからなる層間絶縁膜310を全面に形成して上
面に平坦化処理をほどこし、この層間絶縁膜310 および
コンタクトホール311 内にｎ型のポリシリコン層331 を
CVD 法により形成する。そして、図５の（ｃ）に示すよ
うにこのポリシリコン層331 を層間絶縁膜310 の上面ま
でエッチバックしてプラグ312 を形成し、層間絶縁膜31
0 上の全面に下層電極313bとなるTiN 、Ta、Ti、RuO2、
２層のTi/TiO2 または３層のTi/TiN/Ti からなるバリヤ
層332 をCVD 法またはスパッタリング法により形成し、
このバリヤ層上の全面に上層電極313aとなるPt、Ta、Ru
またはこれらの金属酸化物からなる高融点貴金属層333
をスパッタリング法などにより形成し、写真製版により
選択的にレジスト334 を形成する。
【００４１】さらに、図６の（ａ）に示すようにレジス
ト334 をマスクにして高融点貴金属層333 およびバリヤ
層332 をエッチングし、上層電極313aおよび下層電極31
3bを形成し、レジスト334 を除去する。その後選択性エ
ッチングにより下層電極313bの端部を上層電極313aの端
部よりも内側へ後退させ、CVD 法によりシリコン酸化膜
またはシリコン窒化膜を全面に形成し、エッチバックす
ることで絶縁体314 を形成する。そして、図６の（ｂ）
に示すようにCVD 法により全面にSrTiO3、BaTiO3、(Ba,
Sr)TiO3 、PZT またはPLZTからなるキャパシタ用誘電膜
315 を形成し、その上にスパッタリング法などによりP
t、Ta、Ruまたはこれらの金属酸化物からなり他方のキ
ャパシタ用電極316 となる高融点貴金属層を形成し、写
真製版およびエッチングによりパターニングをおこなう
ことで他方のキャパシタ用電極316を形成する。
ト334 をマスクにして高融点貴金属層333 およびバリヤ
層332 をエッチングし、上層電極313aおよび下層電極31
3bを形成し、レジスト334 を除去する。その後選択性エ
ッチングにより下層電極313bの端部を上層電極313aの端
部よりも内側へ後退させ、CVD 法によりシリコン酸化膜
またはシリコン窒化膜を全面に形成し、エッチバックす
ることで絶縁体314 を形成する。そして、図６の（ｂ）
に示すようにCVD 法により全面にSrTiO3、BaTiO3、(Ba,
Sr)TiO3 、PZT またはPLZTからなるキャパシタ用誘電膜
315 を形成し、その上にスパッタリング法などによりP
t、Ta、Ruまたはこれらの金属酸化物からなり他方のキ
ャパシタ用電極316 となる高融点貴金属層を形成し、写
真製版およびエッチングによりパターニングをおこなう
ことで他方のキャパシタ用電極316を形成する。
【００４２】そして、CVD 法によりBPSGを全面に形成
し、上面に平坦化をほどこして層間絶縁膜317 を形成
し、この層間絶縁膜317 上にスパッタリング法などによ
りアルミニウムからなる層を形成し、写真製版およびエ
ッチングによりパターニングをおこなうことで配線318
を形成する。その後、図３に示すようにCVD 法によりシ
リコン酸化物からなる層間絶縁膜319 を全面に形成し、
この層間絶縁膜319 上にスパッタリング法などによりア
ルミニウムからなる層を形成し、写真製版およびエッチ
ングによりパターニングをおこなうことで配線320 を形
成する。
し、上面に平坦化をほどこして層間絶縁膜317 を形成
し、この層間絶縁膜317 上にスパッタリング法などによ
りアルミニウムからなる層を形成し、写真製版およびエ
ッチングによりパターニングをおこなうことで配線318
を形成する。その後、図３に示すようにCVD 法によりシ
リコン酸化物からなる層間絶縁膜319 を全面に形成し、
この層間絶縁膜319 上にスパッタリング法などによりア
ルミニウムからなる層を形成し、写真製版およびエッチ
ングによりパターニングをおこなうことで配線320 を形
成する。
【００４３】以上のようにこの実施例１におけるDRAM
は、キャパシタ用誘電膜315 に多結晶構造の高誘電体膜
を使用しているので小さい面積でも大きな容量を得るこ
とができる。その結果、メモリセルのデータ保持時間が
長くなる。また、キャパシタ用誘電膜315 が正常に結晶
構造を組成できるように設けられている上層電極313aと
層間絶縁膜310 およびプラグ312 との間にバリヤとして
機能する下層電極313bを設けているので、層間絶縁膜31
0 またはプラグ312 からシリコン原子などが上層電極31
3aに拡散したためにキャパシタ用誘電膜315 が正常に結
晶構造を組成できなくなって誘電率の低下や絶縁性の劣
化などが発生してしまうことを抑制できる。
は、キャパシタ用誘電膜315 に多結晶構造の高誘電体膜
を使用しているので小さい面積でも大きな容量を得るこ
とができる。その結果、メモリセルのデータ保持時間が
長くなる。また、キャパシタ用誘電膜315 が正常に結晶
構造を組成できるように設けられている上層電極313aと
層間絶縁膜310 およびプラグ312 との間にバリヤとして
機能する下層電極313bを設けているので、層間絶縁膜31
0 またはプラグ312 からシリコン原子などが上層電極31
3aに拡散したためにキャパシタ用誘電膜315 が正常に結
晶構造を組成できなくなって誘電率の低下や絶縁性の劣
化などが発生してしまうことを抑制できる。
【００４４】さらに、下層電極313bの端部を上層電極31
3aの端部よりも内側に後退させ、この下層電極313bの側
面を絶縁体314 を介してキャパシタ用誘電膜315 と離隔
させているので、キャパシタ用誘電膜315 における下層
電極313bの側面に対向した部分の結晶構造が変化して絶
縁特性が劣化しても、この部分を介して下層電極313bの
側面と他方のキャパシタ用電極316 との間で生じるリー
ク電流を抑制できる。
3aの端部よりも内側に後退させ、この下層電極313bの側
面を絶縁体314 を介してキャパシタ用誘電膜315 と離隔
させているので、キャパシタ用誘電膜315 における下層
電極313bの側面に対向した部分の結晶構造が変化して絶
縁特性が劣化しても、この部分を介して下層電極313bの
側面と他方のキャパシタ用電極316 との間で生じるリー
ク電流を抑制できる。
【００４５】
【発明の効果】上記したように、この発明の第１の発明
においては、一方のキャパシタ用電極における下層電極
の端部を、同じ一方のキャパシタ用電極を構成している
上層電極の端部よりも内側に形成し、さらに上層電極の
下面に接し下層電極の側面に隣接して絶縁体を形成し
て、キャパシタ用誘電膜の下層電極の側面に対向する部
分を絶縁体を介して形成しているので、下層電極の側面
とこれに対向する他方のキャパシタ用電極との間でキャ
パシタ用誘電膜の下層電極の側面に対向する部分を介し
てリーク電流が生じるのを抑制できるという効果があ
る。
においては、一方のキャパシタ用電極における下層電極
の端部を、同じ一方のキャパシタ用電極を構成している
上層電極の端部よりも内側に形成し、さらに上層電極の
下面に接し下層電極の側面に隣接して絶縁体を形成し
て、キャパシタ用誘電膜の下層電極の側面に対向する部
分を絶縁体を介して形成しているので、下層電極の側面
とこれに対向する他方のキャパシタ用電極との間でキャ
パシタ用誘電膜の下層電極の側面に対向する部分を介し
てリーク電流が生じるのを抑制できるという効果があ
る。
【００４６】また、この発明の第２の発明においても、
第１の発明と同様の効果を奏する。
第１の発明と同様の効果を奏する。
【００４７】また、この発明の第３の発明においても、
第１または第２の発明と同様の効果を奏する。
第１または第２の発明と同様の効果を奏する。
【００４８】また、この発明の第４の発明においては、
一方のキャパシタ用電極における下層電極の端部を、同
じ一方のキャパシタ用電極を構成している上層電極の端
部よりも内側に形成し、さらに上層電極の下面に接し下
層電極の側面に隣接して絶縁体を形成して、キャパシタ
用誘電膜の下層電極の側面に対向する部分を絶縁体を介
して形成しているので、下層電極の側面とこれに対向す
る他方のキャパシタ用電極との間でキャパシタ用誘電膜
の下層電極の側面に対向する部分を介してリーク電流が
生じるのを抑制できるという効果がある。
一方のキャパシタ用電極における下層電極の端部を、同
じ一方のキャパシタ用電極を構成している上層電極の端
部よりも内側に形成し、さらに上層電極の下面に接し下
層電極の側面に隣接して絶縁体を形成して、キャパシタ
用誘電膜の下層電極の側面に対向する部分を絶縁体を介
して形成しているので、下層電極の側面とこれに対向す
る他方のキャパシタ用電極との間でキャパシタ用誘電膜
の下層電極の側面に対向する部分を介してリーク電流が
生じるのを抑制できるという効果がある。
【００４９】
【図１】 この発明の実施例１のDRAMを示すブロック図
である。
である。
【図２】 この発明の実施例１のDRAMのメモリセルアレ
イの一部を示す回路図である。
イの一部を示す回路図である。
【図３】 この発明の実施例１のDRAMのメモリセルが形
成された半導体基板の断面図である。
成された半導体基板の断面図である。
【図４】 この発明の実施例１のDRAMの製造工程を示す
断面図である。
断面図である。
【図５】 この発明の実施例１のDRAMの製造工程を示す
断面図である。
断面図である。
【図６】 この発明の実施例１のDRAMの製造工程を示す
断面図である。
断面図である。
【図７】 従来のDRAMのメモリセルが形成された半導体
基板の断面図である。
基板の断面図である。
【図８】 従来のものから改良されたDRAMのメモリセル
が形成された半導体基板の断面図である。
が形成された半導体基板の断面図である。
303 ｎチャネルＭＯＳトランジスタ 303a 一方
のソース／ドレイン 303b 他方のソース／ドレイン 303d ゲート絶縁膜
303e ゲート電極 307 層間絶縁膜 310 層間絶縁膜 311
コンタクトホール 313 一方のキャパシタ用電極 313a 上層電極
313b 下層電極 315 キャパシタ用誘電膜 316 他方のキャパシ
タ用電極
のソース／ドレイン 303b 他方のソース／ドレイン 303d ゲート絶縁膜
303e ゲート電極 307 層間絶縁膜 310 層間絶縁膜 311
コンタクトホール 313 一方のキャパシタ用電極 313a 上層電極
313b 下層電極 315 キャパシタ用誘電膜 316 他方のキャパシ
タ用電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/108 H01L 21/8242
Claims (4)
- 【請求項１】 上面および下面を有する高融点貴金属層
からなる上層電極およびこの上層電極の下面側に上記上
層電極と電気的に接続されて形成され、端部が上記上層
電極の端部よりも内側に形成される下層電極を有する一
方のキャパシタ用電極と、上記上層電極の下面に接し、上記下層電極の側面に隣接
して形成された絶縁体と、 上記上層電極の上面および側面に接し、上記下層電極の
側面と上記絶縁体を介して対向して形成された高誘電体
膜からなるキャパシタ用誘電膜と、 上記キャパシタ用誘電膜を介して上記一方のキャパシタ
用電極に対向して形成される他方のキャパシタ用電極と
を有するキャパシタを備える半導体装置。 - 【請求項２】 キャパシタ用誘電膜は、SrTiO3、BaTiO
3、(Ba,Sr)TiO3 、PZTまたはPLZTからなることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 上層電極は、Pt、Ta、Ruまたはこれらの
金属の化合物からなることを特徴とする請求項１または
請求項２記載の半導体装置。 - 【請求項４】 上面および下面を有し、Pt、Ta、Ruまた
はこれらの金属の化合物からなる上層電極およびこの上
層電極の下面側に上記上層電極と電気的に接続されて形
成され、端部が上記上層電極の端部よりも内側に形成さ
れ、TiN 、Ta、TiまたはRuO2からなる下層電極を有する
一方のキャパシタ用電極と、上記上層電極の下面に接し、上記下層電極の側面に隣接
して形成された絶縁体と、 上記上層電極の上面および側面に接し、上記下層電極の
側面と上記絶縁体を介して対向して形成され、SrTiO3、
BaTiO3、(Ba,Sr)TiO3 、PZT またはPLZTからなるキャパ
シタ用誘電膜と、 上記キャパシタ用誘電膜を介して上記一方のキャパシタ
用電極に対向して形成される他方のキャパシタ用電極と
を有するキャパシタを備える半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24561694A JP3322031B2 (ja) | 1994-10-11 | 1994-10-11 | 半導体装置 |
| US08/467,650 US5923062A (en) | 1994-10-11 | 1995-06-06 | Semiconductor device incorporating capacitors |
| KR1019950034521A KR0175988B1 (ko) | 1994-10-11 | 1995-10-09 | 커패시터를 가지는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24561694A JP3322031B2 (ja) | 1994-10-11 | 1994-10-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08111510A JPH08111510A (ja) | 1996-04-30 |
| JP3322031B2 true JP3322031B2 (ja) | 2002-09-09 |
Family
ID=17136355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24561694A Expired - Fee Related JP3322031B2 (ja) | 1994-10-11 | 1994-10-11 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923062A (ja) |
| JP (1) | JP3322031B2 (ja) |
| KR (1) | KR0175988B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673673B1 (ko) * | 1999-09-13 | 2007-01-23 | 인피니언 테크놀로지스 아게 | Ｄｒａｍ 셀 장치 및 그 제조 방법 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5990507A (en) | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| KR100289975B1 (ko) * | 1996-07-09 | 2001-06-01 | 니시무로 타이죠 | 반도체장치의제조방법및반도체장치 |
| US6043529A (en) * | 1996-09-30 | 2000-03-28 | Siemens Aktiengesellschaft | Semiconductor configuration with a protected barrier for a stacked cell |
| KR100280206B1 (ko) * | 1997-12-06 | 2001-03-02 | 윤종용 | 고유전체 캐패시터 및 그의 제조 방법 |
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| JP3219146B2 (ja) * | 1998-10-13 | 2001-10-15 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR100309077B1 (ko) | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
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| KR100414872B1 (ko) * | 2001-08-29 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자 및 그 제조 방법 |
| KR100453635B1 (ko) * | 2001-12-29 | 2004-10-20 | 엘지.필립스 엘시디 주식회사 | 능동행렬 유기전기발광소자 |
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