JP2846055B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2846055B2 JP2846055B2 JP2107353A JP10735390A JP2846055B2 JP 2846055 B2 JP2846055 B2 JP 2846055B2 JP 2107353 A JP2107353 A JP 2107353A JP 10735390 A JP10735390 A JP 10735390A JP 2846055 B2 JP2846055 B2 JP 2846055B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に関し、特にDRAMの
メモリセルなどにおけるキャパシタの製造方法に関する
ものである。
メモリセルなどにおけるキャパシタの製造方法に関する
ものである。
（従来の技術） 第２図に、従来のDRAMのスタック（積層）型メモリセ
ルの製造方法を示す。
ルの製造方法を示す。
まず第２図（ａ）に示すように、シリコン基板１の表
面部にLOCOS法により厚いフィールド酸化膜２を選択的
に形成し、素子分離を行う。次にゲート絶縁膜となる薄
い酸化膜３を基板１表面に形成し、さらに全面にゲート
電極を形成するためのポリシリコン４を形成し、これ
に、POCl3を拡散源としてリンをドープして導電性を持
たせる。次にゲートホトリソとポリシリコン４および酸
化膜３の異方性エッチングを行い、第２図（ａ）のよう
にゲート電極4aとゲート絶縁膜3aを形成する。その後、
ゲート電極4aをマスクとしてヒ素（75As+）をイオン注
入することにより、基板１内にソース・ドレインとして
の一対の拡散層5a,5bを形成する。以上でトランスファ
ゲートトランジスタとしてのMOSトランジスタが完成す
る。
面部にLOCOS法により厚いフィールド酸化膜２を選択的
に形成し、素子分離を行う。次にゲート絶縁膜となる薄
い酸化膜３を基板１表面に形成し、さらに全面にゲート
電極を形成するためのポリシリコン４を形成し、これ
に、POCl3を拡散源としてリンをドープして導電性を持
たせる。次にゲートホトリソとポリシリコン４および酸
化膜３の異方性エッチングを行い、第２図（ａ）のよう
にゲート電極4aとゲート絶縁膜3aを形成する。その後、
ゲート電極4aをマスクとしてヒ素（75As+）をイオン注
入することにより、基板１内にソース・ドレインとして
の一対の拡散層5a,5bを形成する。以上でトランスファ
ゲートトランジスタとしてのMOSトランジスタが完成す
る。
次に第２図（ｂ）に示すように、基板１上の全面にCV
D SiO2膜６を第１層間絶縁膜として成長させる。そし
て、このCVD SiO2膜６に、ホトリソと異方性エッチング
によって、前記ソース・ドレインの一方の拡散層5a上に
おいてコンタクトホール７を開ける。その後、コンタク
トホール７内を含む全面に、キャパシタの電荷蓄積電極
を形成するためのポリシリコン８を形成し、これに、PO
Cl3を拡散源としてリンをドープして導電性を持たせ、
それのポリシリコン８をホトリソ・エッチングによって
第２図（ｂ）に示すようにパターニングすることによ
り、前記一方の拡散層5aに電気的に接続されるキャパシ
タ電荷蓄積電極8aを形成する。次に、その電荷蓄積電極
8aの表面を含む全面にキャパシタ絶縁膜となる薄いシリ
コン窒化膜９を形成し、さらにその上の全面にキャパシ
タのプレート電極を形成するためのポリシリコン10を形
成する。そして、このポリシリコン10にPOCl3を拡散源
としてリンをドープして導電性の持たせた後、このポリ
シリコン10をホトリソ・エッチングで第２図（ｂ）に示
すようにパターニングすることにより、電荷蓄積電極8a
上にシリコン窒化膜９（キャパシタ絶縁膜）を挾んでキ
ャパシタのプレート電極10aを形成する。この時同時に
シリコン窒化膜９もプレート電極10aと同一パターンに
エッチングされる。これによりキャパシタが完成する。
D SiO2膜６を第１層間絶縁膜として成長させる。そし
て、このCVD SiO2膜６に、ホトリソと異方性エッチング
によって、前記ソース・ドレインの一方の拡散層5a上に
おいてコンタクトホール７を開ける。その後、コンタク
トホール７内を含む全面に、キャパシタの電荷蓄積電極
を形成するためのポリシリコン８を形成し、これに、PO
Cl3を拡散源としてリンをドープして導電性を持たせ、
それのポリシリコン８をホトリソ・エッチングによって
第２図（ｂ）に示すようにパターニングすることによ
り、前記一方の拡散層5aに電気的に接続されるキャパシ
タ電荷蓄積電極8aを形成する。次に、その電荷蓄積電極
8aの表面を含む全面にキャパシタ絶縁膜となる薄いシリ
コン窒化膜９を形成し、さらにその上の全面にキャパシ
タのプレート電極を形成するためのポリシリコン10を形
成する。そして、このポリシリコン10にPOCl3を拡散源
としてリンをドープして導電性の持たせた後、このポリ
シリコン10をホトリソ・エッチングで第２図（ｂ）に示
すようにパターニングすることにより、電荷蓄積電極8a
上にシリコン窒化膜９（キャパシタ絶縁膜）を挾んでキ
ャパシタのプレート電極10aを形成する。この時同時に
シリコン窒化膜９もプレート電極10aと同一パターンに
エッチングされる。これによりキャパシタが完成する。
その後は第２図（ｃ）に示すように、基板１上の全面
に第２層間絶縁膜としてBPSG膜11を成長させ、その表面
平滑化のためのフローを900℃程度で行い、さらにホト
リソ・エッチングによってBPSG膜11とCVD SiO2膜６にソ
ース・ドレインの他方の拡散層5b上でコンタクトホール
12を開ける。さらにそのコンタクトホール12を通して前
記他方の拡散層5bに接続されるビット線13をアルミのス
パッタとホトリソ・エッチングで形成する。
に第２層間絶縁膜としてBPSG膜11を成長させ、その表面
平滑化のためのフローを900℃程度で行い、さらにホト
リソ・エッチングによってBPSG膜11とCVD SiO2膜６にソ
ース・ドレインの他方の拡散層5b上でコンタクトホール
12を開ける。さらにそのコンタクトホール12を通して前
記他方の拡散層5bに接続されるビット線13をアルミのス
パッタとホトリソ・エッチングで形成する。
（発明が解決しようとする課題） しかしながら、以上のような従来の製造方法では、セ
ルの面積の縮小化に伴ない電荷蓄積電極8aの面積が縮小
化されると、充分なキャパシタ容量が得られず、ホール
ドタイム不良などのデバイス特性の劣化が生じる問題点
があった。
ルの面積の縮小化に伴ない電荷蓄積電極8aの面積が縮小
化されると、充分なキャパシタ容量が得られず、ホール
ドタイム不良などのデバイス特性の劣化が生じる問題点
があった。
この発明は、以上述べたキャパシタ容量が充分に確保
できないという問題点を除去し、キャパシタ形成面積が
小さくても大きなキャパシタ容量を得ることができる半
導体装置の製造方法を提供することを目的とする。
できないという問題点を除去し、キャパシタ形成面積が
小さくても大きなキャパシタ容量を得ることができる半
導体装置の製造方法を提供することを目的とする。
（課題を解決するための手段） この発明では、不純物ドープのポリシリコン層と不純
物ノンドープのポリシリコン層とが薄いシリコン酸化膜
を挾んで相互に積層された構造のキャパシタの電荷蓄積
電極を形成し、その電荷蓄積電極の側面を、不純物のド
ープ、ノンドープを利用して選択的にエッチングするこ
とにより、該側面を凹凸構造とする。
物ノンドープのポリシリコン層とが薄いシリコン酸化膜
を挾んで相互に積層された構造のキャパシタの電荷蓄積
電極を形成し、その電荷蓄積電極の側面を、不純物のド
ープ、ノンドープを利用して選択的にエッチングするこ
とにより、該側面を凹凸構造とする。
（作 用） 上記この発明においては、電荷蓄積電極の側面を凹凸
構造とすることにより、該電極の表面積を増大させるこ
とができる。したがって、以後、その凹凸側面を含む電
荷蓄積電極の全表面にキャパシタ絶縁膜を形成し、さら
に全表面を覆うようにキャパシタのプレート電極を形成
することにより、キャパシタ形成面積が小さくても大容
量のキャパシタを形成できる。
構造とすることにより、該電極の表面積を増大させるこ
とができる。したがって、以後、その凹凸側面を含む電
荷蓄積電極の全表面にキャパシタ絶縁膜を形成し、さら
に全表面を覆うようにキャパシタのプレート電極を形成
することにより、キャパシタ形成面積が小さくても大容
量のキャパシタを形成できる。
なお、電荷蓄積電極のポリシリコン層間の薄いシリコ
ン酸化膜は、不純物ドープのポリシリコン層と不純物ノ
ンドープのポリシリコン層の積層構造を形成する際に、
不純物ドープのポリシリコン層から不純物ノンドープの
ポリシリコン層に不純物が拡散するのを防止するマスク
として作用するが、側面凹凸形成後は不要であるため、
例えばランプを用いた急速アニールあるいは不純物のイ
オン注入、または高温・長時間の熱処理により凝集・破
壊させる。これにより複数層のポリシリコン層は一体と
なる。また、高温・長時間の熱処理時、または急速アニ
ール後あるいは不純物イオン注入後の低温の熱処理など
により、不純物ドープのポリシリコン層から不純物ノン
ドープのポリシリコン層に不純物がドープされる。これ
により電荷蓄積電極のポリシリコン層は全体に不純物が
ドープされ、ポリシリコン層全体に導電性が付与され
る。
ン酸化膜は、不純物ドープのポリシリコン層と不純物ノ
ンドープのポリシリコン層の積層構造を形成する際に、
不純物ドープのポリシリコン層から不純物ノンドープの
ポリシリコン層に不純物が拡散するのを防止するマスク
として作用するが、側面凹凸形成後は不要であるため、
例えばランプを用いた急速アニールあるいは不純物のイ
オン注入、または高温・長時間の熱処理により凝集・破
壊させる。これにより複数層のポリシリコン層は一体と
なる。また、高温・長時間の熱処理時、または急速アニ
ール後あるいは不純物イオン注入後の低温の熱処理など
により、不純物ドープのポリシリコン層から不純物ノン
ドープのポリシリコン層に不純物がドープされる。これ
により電荷蓄積電極のポリシリコン層は全体に不純物が
ドープされ、ポリシリコン層全体に導電性が付与され
る。
（実施例） 以下この発明の一実施例を第１図を参照して説明す
る。一実施例は、この発明をDRAMのスタック型メモリセ
ルのキャパシタの製造方法に応用した場合である。勿論
この発明は他のキャパシタの製造方法にも応用できる。
る。一実施例は、この発明をDRAMのスタック型メモリセ
ルのキャパシタの製造方法に応用した場合である。勿論
この発明は他のキャパシタの製造方法にも応用できる。
まず第１図（ａ）に示すように、Ｐ型シリコン基板21
の表面部にLOCOS法により厚いフィールド酸化膜22を選
択的に形成し、素子分離を行う。次にゲート絶縁膜とな
る300Åの薄い酸化膜23を基板21表面に形成し、さらに
全面にゲート電極を形成するためのポリシリコン層24を
2500Å厚に形成し、これに、POCl3を拡散源としてリン
をドープして導電性を持たせる。次にゲートホトリソと
ポリシリコン層24および酸化膜23の異方性エッチングを
行い、第１図（ａ）のようにゲート電極24aとゲート絶
縁膜23aを形成する。その後、ゲート電極24aをマスクと
してヒ素（75AS+）を加速電圧40KeV,ドーズ量5E15ions/
cm2でイオン注入することにより、基板21内にソース・
ドレインとしての一対の拡散層25a,25bを形成する。以
上でトランスファゲートトランジスタとしてのMOSトラ
ンジスタが完成する。
の表面部にLOCOS法により厚いフィールド酸化膜22を選
択的に形成し、素子分離を行う。次にゲート絶縁膜とな
る300Åの薄い酸化膜23を基板21表面に形成し、さらに
全面にゲート電極を形成するためのポリシリコン層24を
2500Å厚に形成し、これに、POCl3を拡散源としてリン
をドープして導電性を持たせる。次にゲートホトリソと
ポリシリコン層24および酸化膜23の異方性エッチングを
行い、第１図（ａ）のようにゲート電極24aとゲート絶
縁膜23aを形成する。その後、ゲート電極24aをマスクと
してヒ素（75AS+）を加速電圧40KeV,ドーズ量5E15ions/
cm2でイオン注入することにより、基板21内にソース・
ドレインとしての一対の拡散層25a,25bを形成する。以
上でトランスファゲートトランジスタとしてのMOSトラ
ンジスタが完成する。
次に第１図（ｂ）に示すように、基板21上の全面に第
１層間絶縁膜としてシリコン酸化膜26を3000Åと、シリ
コン窒化膜27を300Å成長させる。そして、この２層膜2
6,27に、ホトリソと異方性エッチングによって、前記ソ
ース・ドレインの一方の拡散層25a上においてコンタク
トホール28を開ける。
１層間絶縁膜としてシリコン酸化膜26を3000Åと、シリ
コン窒化膜27を300Å成長させる。そして、この２層膜2
6,27に、ホトリソと異方性エッチングによって、前記ソ
ース・ドレインの一方の拡散層25a上においてコンタク
トホール28を開ける。
その後、コンタクトホール28を含む前記２層膜26,27
上の全面に第１図（ｃ）に示すようにポリシリコン層29
を1000Å厚に形成する。そして、このポリシリコン層29
にヒ素（75As+）をドーズ量1E16ions/cm2,加速電圧40Ke
Vでイオン注入し、さらにこのポリシリコン層29の表面
にシリコン酸化膜30を10〜20Å厚に熱酸化で形成した
後、このポリシリコン層29上に第２のポリシリコン層31
を800Å厚に形成する。そして、この第２のポリシリコ
ン層31の表面にシリコン酸化膜32を10〜20Å厚に形成し
た後、この第２のポリシリコン層31上に第３のポリシリ
コン層33を800Å厚に形成し、この第３のポリシリコン
層33にヒ素（75As+）をドーズ量1E16ions/cm2,加速電圧
20KeVでイオン注入し、表面にシリコン酸化膜34を10〜2
0Å厚に形成した後、この第３のポリシリコン層33上に
第４のポリシリコン層35を800Å厚に形成する。ここ
で、シリコン酸化膜30,32,34は、このようにポリシリコ
ン層29,31,33,35を積層構造に形成する際、ヒ素がドー
プされたポリシリコン層29,33からノンドープのポリシ
リコン層31,35にヒ素が拡散することを防止するマスク
として働く。
上の全面に第１図（ｃ）に示すようにポリシリコン層29
を1000Å厚に形成する。そして、このポリシリコン層29
にヒ素（75As+）をドーズ量1E16ions/cm2,加速電圧40Ke
Vでイオン注入し、さらにこのポリシリコン層29の表面
にシリコン酸化膜30を10〜20Å厚に熱酸化で形成した
後、このポリシリコン層29上に第２のポリシリコン層31
を800Å厚に形成する。そして、この第２のポリシリコ
ン層31の表面にシリコン酸化膜32を10〜20Å厚に形成し
た後、この第２のポリシリコン層31上に第３のポリシリ
コン層33を800Å厚に形成し、この第３のポリシリコン
層33にヒ素（75As+）をドーズ量1E16ions/cm2,加速電圧
20KeVでイオン注入し、表面にシリコン酸化膜34を10〜2
0Å厚に形成した後、この第３のポリシリコン層33上に
第４のポリシリコン層35を800Å厚に形成する。ここ
で、シリコン酸化膜30,32,34は、このようにポリシリコ
ン層29,31,33,35を積層構造に形成する際、ヒ素がドー
プされたポリシリコン層29,33からノンドープのポリシ
リコン層31,35にヒ素が拡散することを防止するマスク
として働く。
次に、ポリシリコン層29,31,33,35およびシリコン酸
化膜30,32,34からなる積層構造上に第１図（ｄ）に示す
ようにレジストパターン36を形成し、これをマスクとし
て前記積層構造をパターニングすることにより、前記積
層構造の残存パターンからなるキャパシタの電荷蓄積電
極37を形成する。
化膜30,32,34からなる積層構造上に第１図（ｄ）に示す
ようにレジストパターン36を形成し、これをマスクとし
て前記積層構造をパターニングすることにより、前記積
層構造の残存パターンからなるキャパシタの電荷蓄積電
極37を形成する。
その後、前記レジストパターン36と、露出したシリコ
ン窒化膜27をマスクとして、例えば硝酸（HNO3）とフッ
酸（HF）の混合溶液で電荷蓄積電極37の側面をウエット
エッチングする。すると、この時、不純物としてヒ素を
高濃度にドープしたポリシリコン層29,33は、不純物を
ドープしていないポリシリコン層31,35より５〜10倍程
度速くエッチングされ、その結果として、電荷蓄積電極
37の側面は第１図（ｅ）に示すように凹凸構造となる。
ン窒化膜27をマスクとして、例えば硝酸（HNO3）とフッ
酸（HF）の混合溶液で電荷蓄積電極37の側面をウエット
エッチングする。すると、この時、不純物としてヒ素を
高濃度にドープしたポリシリコン層29,33は、不純物を
ドープしていないポリシリコン層31,35より５〜10倍程
度速くエッチングされ、その結果として、電荷蓄積電極
37の側面は第１図（ｅ）に示すように凹凸構造となる。
次に、950〜1000℃の窒素雰囲気で30分程度の熱処理
を行う。この熱処理により、電荷蓄積電極37のポリシリ
コン層29,31,33,35間のシリコン酸化膜30,32,34は凝集
して破壊され、したがって各ポリシリコン層29,31,33,3
5は第１図（ｆ）に示すように密着して一体となる。ま
た、ヒ素ドープのポリシリコン層29,33からノンドープ
のポリシリコン層31,35にヒ素が拡散し、ポリシリコン
層29,31,33,35の全体に不純物がドープされ導電性が付
与された状態となる。
を行う。この熱処理により、電荷蓄積電極37のポリシリ
コン層29,31,33,35間のシリコン酸化膜30,32,34は凝集
して破壊され、したがって各ポリシリコン層29,31,33,3
5は第１図（ｆ）に示すように密着して一体となる。ま
た、ヒ素ドープのポリシリコン層29,33からノンドープ
のポリシリコン層31,35にヒ素が拡散し、ポリシリコン
層29,31,33,35の全体に不純物がドープされ導電性が付
与された状態となる。
このシリコン酸化膜の凝集・破壊および不純物拡散
は、次のような方法とすることもできる。それは、まず
1050〜1100℃,20秒，窒素雰囲気での急速アニール（RT
A;Rapid Thermal Anneal）を行うか、あるいはヒ素（75
As+）を加速電圧100KeV,ドーズ量5E14ions/cm2程度でイ
オン注入してシリコン酸化膜30,32,34を凝集・破壊さ
せ、その後、850〜900℃の窒素雰囲気で30分程度熱処理
を行って、ポリシリコン層29,33からヒ素をノンドープ
のポリシリコン層31,35に拡散させる方法である。この
方法によれば、1000℃程度以上の高温の熱処理が短時間
あるいは不要となるため、素子に与える影響を少なくで
きる利点がある。
は、次のような方法とすることもできる。それは、まず
1050〜1100℃,20秒，窒素雰囲気での急速アニール（RT
A;Rapid Thermal Anneal）を行うか、あるいはヒ素（75
As+）を加速電圧100KeV,ドーズ量5E14ions/cm2程度でイ
オン注入してシリコン酸化膜30,32,34を凝集・破壊さ
せ、その後、850〜900℃の窒素雰囲気で30分程度熱処理
を行って、ポリシリコン層29,33からヒ素をノンドープ
のポリシリコン層31,35に拡散させる方法である。この
方法によれば、1000℃程度以上の高温の熱処理が短時間
あるいは不要となるため、素子に与える影響を少なくで
きる利点がある。
次に、電荷蓄積電極37の凹凸側面および上面を含む基
板21上の全面に第１図（ｆ）に示すようにキャパシタ絶
縁膜となる100Å厚のシリコン窒化膜38をCVD法で形成す
る。さらにそのシリコン窒化膜38を挾んで電荷蓄積電極
37を覆うように、基板21上の全面にキャパシタのプレー
ト電極形成用のポリシリコン層39を2000Å厚にCVD法で
形成する。そして、このポリシリコン層39にPOCl3を拡
散源としてリンをドープして導電性を持たせる。その
後、このポリシリコン層39をホトリソ・エッチングで第
１図（ｆ）に示すようにパターニングして、電荷蓄積電
極37を覆う部分を残すことにより、キャパシタのプレー
ト電極39aを形成する。この時同時にシリコン窒化膜38
もプレート電極39aと同一パターンにエッチングされ
る。これにより、電荷蓄積電極37の側面を凹凸にして電
荷蓄積電極37の表面積を増大させることにより大容量と
したキャパシタが完成する。
板21上の全面に第１図（ｆ）に示すようにキャパシタ絶
縁膜となる100Å厚のシリコン窒化膜38をCVD法で形成す
る。さらにそのシリコン窒化膜38を挾んで電荷蓄積電極
37を覆うように、基板21上の全面にキャパシタのプレー
ト電極形成用のポリシリコン層39を2000Å厚にCVD法で
形成する。そして、このポリシリコン層39にPOCl3を拡
散源としてリンをドープして導電性を持たせる。その
後、このポリシリコン層39をホトリソ・エッチングで第
１図（ｆ）に示すようにパターニングして、電荷蓄積電
極37を覆う部分を残すことにより、キャパシタのプレー
ト電極39aを形成する。この時同時にシリコン窒化膜38
もプレート電極39aと同一パターンにエッチングされ
る。これにより、電荷蓄積電極37の側面を凹凸にして電
荷蓄積電極37の表面積を増大させることにより大容量と
したキャパシタが完成する。
その後は前記第１図（ｆ）に示すように基板21上の全
面に第２層間絶縁膜としてBPSG膜40を8000Å厚に成長さ
せ、その表面平滑化のためのフローを900℃の窒素雰囲
気中で行い、さらにホトリソ・エッチングによってBPSG
膜40およびシリコン窒化膜27ならびにシリコン酸化膜26
に拡散層25b上でコンタクトホール41を開ける。さらに
そのコンタクトホール41を通して前記拡散層25bに接続
されるビット線42をアルミの7000Å厚のスパッタとホト
リソ・エッチングによって形成する。
面に第２層間絶縁膜としてBPSG膜40を8000Å厚に成長さ
せ、その表面平滑化のためのフローを900℃の窒素雰囲
気中で行い、さらにホトリソ・エッチングによってBPSG
膜40およびシリコン窒化膜27ならびにシリコン酸化膜26
に拡散層25b上でコンタクトホール41を開ける。さらに
そのコンタクトホール41を通して前記拡散層25bに接続
されるビット線42をアルミの7000Å厚のスパッタとホト
リソ・エッチングによって形成する。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、キャパシタの電荷蓄積電極の側面を凹凸として電
荷蓄積電極の表面積を増大させたので、キャパシタ形成
面積が小さくても大きなキャパシタ容量を得ることがで
き、例えばDRAMのメモリセルにおいて、ホールドタイム
不良などのデバイス特性の劣化を防止できる。また、こ
の発明の製造方法によれば、不純物のドープ，ノンドー
プによるポリシリコン層のエッチング速度の違いを利用
して容易に電荷蓄積電極の側面を上述のように凹凸に形
成でき、生産性よく容量の大きいキャパシタを製造でき
る。
れば、キャパシタの電荷蓄積電極の側面を凹凸として電
荷蓄積電極の表面積を増大させたので、キャパシタ形成
面積が小さくても大きなキャパシタ容量を得ることがで
き、例えばDRAMのメモリセルにおいて、ホールドタイム
不良などのデバイス特性の劣化を防止できる。また、こ
の発明の製造方法によれば、不純物のドープ，ノンドー
プによるポリシリコン層のエッチング速度の違いを利用
して容易に電荷蓄積電極の側面を上述のように凹凸に形
成でき、生産性よく容量の大きいキャパシタを製造でき
る。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来のDRAMのスタック型メモ
リセルの製造方法を示す工程断面図である。 29,31,33,35……ポリシリコン層、30,32,34……シリコ
ン酸化膜、37……電荷蓄積電極、38……シリコン窒化
膜、39a……プレート電極。
示す工程断面図、第２図は従来のDRAMのスタック型メモ
リセルの製造方法を示す工程断面図である。 29,31,33,35……ポリシリコン層、30,32,34……シリコ
ン酸化膜、37……電荷蓄積電極、38……シリコン窒化
膜、39a……プレート電極。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】不純物ドープのポリシリコン層と不純物ノ
ンドープのポリシリコン層とが薄いシリコン酸化膜を挾
んで交互に積層された構造のキャパシタの電荷蓄積電極
を形成する工程と、 その電荷蓄積電極の側面を、不純物のドープ、ノンドー
プを利用して選択的にエッチングすることにより、該側
面を凹凸構造とする工程と、 その後、ポリシリコン層間の前記薄いシリコン酸化膜を
凝集・破壊させ、かつ不純物ドープのポリシリコン層か
ら不純物ノンドープのポリシリコン層に不純物をドープ
させる工程と、 その後、電荷蓄積電極の全表面にキャパシタ絶縁膜を形
成し、さらに全表面を覆うようにキャパシタのプレート
電極を形成する工程とを具備してなる半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107353A JP2846055B2 (ja) | 1990-04-25 | 1990-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107353A JP2846055B2 (ja) | 1990-04-25 | 1990-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046865A JPH046865A (ja) | 1992-01-10 |
| JP2846055B2 true JP2846055B2 (ja) | 1999-01-13 |
Family
ID=14456911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107353A Expired - Fee Related JP2846055B2 (ja) | 1990-04-25 | 1990-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846055B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-04-25 JP JP2107353A patent/JP2846055B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046865A (ja) | 1992-01-10 |
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