JP3318643B2 - ビタビ復号器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビタビ復号器に関す
るものであり、特に、パーシャルレスポンスＰＲ（Ａ，
Ａ）を等化特性とする３値４状態のビタビ復号、パーシ
ャルレスポンスＰＲ（Ａ，２Ａ，Ａ）を等化特性とする
４値４状態のビタビ復号などの多状態ビタビ復号におい
て差動メトリックを計算することなく、メトリックがオ
ーバー・フローせず、高速動作が可能で、簡単な回路構
成のビタビ復号器に関する。

【０００２】

【従来の技術】ディジタルＶＴＲ、ハードディスク、光
ディスクなどのディジタル・マス・ストレージの技術分
野では、近年、ＰＲＭＬ（Partial Response Maximum L
iklihood）と呼ばれる再生等化・検出方式が鋭意検討さ
れている。ＰＲＭＬは、多値にはなるが狭い帯域での記
録再生が可能になるパーシャル・レスポンス方式と、状
態推移の尤度（メトリック）を再帰的に計算することで
ビット毎の識別に比べて良好なエラーレートが得られる
最尤復号方式を組み合わせたものである。最尤復号方式
の代表的なアルゴリズムの１つとしてビタビ復号が知ら
れている。

【０００３】ビタビ・アルゴリズムは、当初、誤り訂正
の畳み込み符号を復号する手法として考案された。畳み
込み符号化方法は、符号器に入力したビットごとに先行
する複数のビットと現在入力したビットをｍｏｄ２で加
算し、その結果を出力ビットとする符号化方法である。
畳み込み符号の表現方法としては、２分岐（ブランチ）
状に表現する樹枝状表現(tree structure)と、符号器の
状態に着目したトレリス（trellis)表現とが知られてい
る。ビタビ復号方式に基づいて信号を復号する復号器を
ビタビ復号器と呼び、一般的に、パスのメトリックを計
算する加算比較選択部、生き残りパスの記憶や更新をす
るパス・メモリ回路、生き残りパスの中から復号出力を
決定する最尤判定回路で構成される。

【０００４】種々の記録再生装置、信号伝送装置などに
おける再生または復号に用いるビタビ復号器は、ＬＳＩ
で実現することが多い。しかしながら、ビタビ復号器を
基本構成どおりに実現すると回路規模が大きくなるとい
う問題に遭遇する。符号化率を高くすると拘束長を短く
せざるを得ないという問題に遭遇する（たとえば、加
藤、「基本アーキテクチャのままでは高速化に限界があ
る」、日経エレクトロニクス、１９９１，９．３０、３
１６〜３１９ページ）。そのため、回路を並列に使用す
る、用途に応じたビタビ復号器を構成するなど、種々の
改善策が提案されている。

【０００５】また、ビタビ復号器は多くの場合、高速動
作することが要望されているが、メトリックの加算・比
較・選択回路（ＡＣＳ）にクリティカル・パスが存在
し、高速動作に支障がある（たとえば、Gerhard Fettwe
is、他、「ビタビ復号器のＬＳＩの高速化（上）、帰還
ループの解消がＬＳＩ化の鍵に」、日経エレクトロニク
ス、１９９１，９．３０、３２０〜３２５ページ）。

【０００６】本願出願人は、ビタビ復号器の高速化の方
法および回路構成を提案している（たとえば、平成６年
９月１４日出願、「ビタビ復号方法及びビタビ復号装
置」、特願平６−２１９８７３号）。この高速化ビタビ
復号器は、主として２状態のビタビ復号に適したもので
ある。

【０００７】

【発明が解決しようとする課題】パーシャルレスポンス
ＰＲ（Ａ，Ａ）を等化特性とする３値４状態のビタビ復
号、パーシャルレスポンスＰＲ（Ａ，２Ａ，Ａ）を等化
特性とする４値４状態のビタビ復号などの多状態ビタビ
復号が、記録変調符号に適していることが知られてい
る。これらの記録変調符号は、ディジタルＶＴＲや光磁
気ディスク・ドライブ装置のなどの記録変調符号として
広く用いられている。このような多値のビタビ復号を実
現する場合も、上述した問題、すなわち、回路規模の増
大および動作速度の限界に遭遇する。さらに、メトリッ
クがオーバー・フローするという問題に遭遇する。その
ため、ディジタルＶＴＲなどにおける多状態の記録変調
符号の復号に適したビタビ復号器が要望されている。

【０００８】本発明の目的は、パーシャルレスポンスＰ
Ｒ（Ａ，Ａ）を等化特性とする３値４状態のビタビ復
号、パーシャルレスポンスＰＲ（Ａ，２Ａ，Ａ）を等化
特性とする４値４状態のビタビ復号などの多値（多状
態）のビタビ復号を、簡単な回路構成で、高速動作可能
で、しかも、メトリックがオーバー・フローしない、ビ
タビ復号器を提供することにある。

【０００９】

【課題を解決するための手段】本発明によれば、ブラン
チ・メトリック計算回路（ＢＭＣ）と、前記ブランチ・
メトリック計算回路から出力された各状態のブランチ・
メトリックと過去のメトリックを加算する加算器と、加
算器の出力を比較して最も尤度の大きいメトリックを選
択する比較・選択器と、メトリックを記憶する保持回路
とを有する、メトリックの加算・比較・選択回路（ＡＣ
Ｓ）と、前記メトリックの加算・比較・選択回路で選択
された最新のメトリックを保持し、規格化メトリックを
出力する、メトリック記憶・規格化回路と、前記加算・
比較・選択回路（ＡＣＳ）の比較回路の選択信号に応じ
て複数の状態のパスを保持するパス・メモリー回路（Ｐ
Ｍ）とを有し、ＰＲ（Ａ，Ａ）を等化特性とする３値４
状態のビタビ復号またはＰＲ（Ａ，２Ａ，Ａ）を等化特
性とする４値４状態のビタビ復号などの多値多状態ビタ
ビ復号に適したビタビ復号器であって、 前記メトリック
記憶・規格化回路は、前記加算・比較・選択回路（ＡＣ
Ｓ）から出力された最新のメトリックを保持する保持回
路と、該保持回路に保持されたメトリックを１／２にす
る回路と、該１／２にされたメトリックから前記最新の
ブランメトリックを減じる減算回路とを有し、メトリッ
クの記憶および規格化を行う、ビタビ復号器が提供され
る。

【００１０】好ましくは、前記メトリックを１／２にす
る回路の後段に、所定の定数を減じる減算回路をさらに
設けたことを特徴とする。

【００１１】

【００１２】

【発明の実施の形態】本発明の好適な実施例を述べる前
に、ＰＲＭＬとビタビ復号器の具体例について述べる。
最小ランレングス、ＲＬｍｉｎ＝２となる記録変調符号
に対して有効な４値４状態ビタビ復号器を例にして説明
する。ＲＬｍｉｎ＝２となる記録変調符号としては、Mi
ller Square 符号、８−１４（ＥＦＭ）変換符号、ＲＬ
Ｌ（１，７）とＮＲＺＩ（Non-Return to Zero Invers
e) とを組み合わせた変調符号などが知られており、こ
れらの記録変調符号は、ディジタルＶＴＲや光磁気ディ
スク・ドライブ装置などの記録変調符号として広く用い
られている。

【００１３】これらの記録変調符号を用いた場合の再生
等化特性としては、パーシャル・レスポンス：ＰＲ
（１，１）とパーシャル・レスポンス：ＰＲ（０．５，
１，０．５）の２種類およびその中間的な等化特性が適
用可能であることが知られている。この時、図１（Ａ）
および図２（Ａ）に図解したように、データレートの１
／２の周波数であるナイキスト周波数以上の信号の振幅
が０になる。図１（Ａ）〜図１（Ｃ）はそれぞれ、３値
識別を行う場合における、ＰＲ（１，１）の等化特性の
振幅特性（図１（Ａ））、単位パルス応答特性（図１
（Ｂ））、アイ・パターン（図１（Ｃ））を示すグラフ
である。図２（Ａ）〜図２（Ｃ）はそれぞれ、２値識別
または４値識別を行う場合における、ＰＲ（０．５，
１，０．５）の等化特性の振幅特性（図２（Ａ））、単
位パルス応答特性（図２（Ｂ））、アイ・パターン（図
２（Ｃ））を示すグラフである。図１（Ａ）および図２
（Ａ）において、横軸は正規化した単位周波数を示し、
縦軸は振幅を示す。図１（Ｂ）および図２（Ｂ）におい
て、横軸は基準時間０．００とその前後の時間を示し、
縦軸はパルス応答値（振幅）を示す。図１（Ｃ）および
図２（Ｃ）において、横軸は時間を示し、縦軸は振幅を
示す。図１（Ｃ）において、３値識別は、識別対象の値
が、閾値（＋）より大きいか、閾値（−）より小さい
か、閾値（−）と閾値（＋）の間かの識別によって行わ
れる。

【００１４】一般性を持たせるために、数値ＡおよびＢ
を用いて、ＰＲ（Ａ，Ａ）とＰＲ（Ｂ，２Ａ，Ｂ）と表
記する。図示の例は、Ａ＝１でＰＲ（１，１）、Ａ＝Ｂ
＝０．５でＰＲ（０．５，１，０．５）になる。最も簡
単な識別方法は振幅の中心レベルを閾値とした２値識別
であるが、ビタビ復号を適用すればエラーレートを向上
させることができるので、高密度記録化が可能になる。
ＲＬｍｉｎ＝２となる記録変調符号に対して適用して効
果が大きいビタビ復号は、ＰＲ（１，１）を等化特性と
した３値４状態ビタビ復号と、ＰＲ（０．５，１，０．
５）を等化特性とした４値４状態ビタビ復号である。図
１（Ａ）、図２（Ａ）の周波数特性の比較から判るよう
に、ＰＲ（０．５，１，０．５）に対してハーフ・ナイ
キスト周波数（データ・クロック周波数の１／４の周波
数）を中心に中間の周波数領域を強調した周波数特性が
ＰＲ（１，１）の特性なので、線記録密度が高くなるに
したがってＰＲ（０．５，１，０．５）を等化特性とし
た４値４状態ビタビ復号のエラーレートが良くなる。し
かしながら、実際には種々の条件が加わるので一慨に、
ＰＲ（１，１）とＰＲ（０．５，１，０．５）との優劣
を決めることはできない。

【００１５】図３（Ａ）、（Ｂ）はＰＲ（１，１）を等
化特性とする３値４状態のビタビ復号の状態推移図とト
レリス線図である。表１は３値４状態のビタビ復号の状
態推移の条件を示す。

【００１６】

【表１】

【００１７】図３（Ａ）、（Ｂ）および表１において、
Ｓ０，Ｓ１，Ｓ２，Ｓ３は４状態を示す。表１における
表記、たとえば、ｍ（０，ｋ−１）は、ｍはメトリッ
ク、０は状態Ｓ０，ｋ−１は時刻を示す。また記号ｚは
入力信号を示す。ＰＲ（１，１）を等化特性とする３値
４状態のビタビ復号に規格化メトリックを適用する方法
については、例えば「１，７に符号に対する４状態ビタ
ビ復号の誤り率特性」、信学技報MR91-34,pp21-28,1991
（山本、糸井）に示されている。しかしながら、全体の
ビタビ復号器についてはまだ提案がされていない。

【００１８】図４（Ａ）、（Ｂ）はＰＲ（０．５，１，
０．５）を等化特性とする４値４状態のビタビ復号の状
態推移図とトレリス線図である。表２は４値４状態のビ
タビ復号の状態推移の条件を示す。

【００１９】

【表２】

【００２０】以下、表２に示した４値４状態の状態推移
の条件の導出過程を説明する。一般化されたＰＲ（Ｂ，
２Ａ，Ｂ）を等化特性とする４値４状態のビタビ復号の
４つの状態推移を下記に示す。

【００２１】 （ａ）Ｓ０ 次の状態 ａ〔ｋ〕＝０ → ｃ〔ｋ〕＝−Ａ−Ｂ（Ｓ０） ａ〔ｋ〕＝１ → ｃ〔ｋ〕＝−Ａ （Ｓ１）

【００２２】 （ｂ）Ｓ１ 次の状態 ａ〔ｋ〕＝０ → ｃ〔ｋ〕＝Ａ （Ｓ２）

【００２３】 （ｃ）Ｓ２ 次の状態 ａ〔ｋ〕＝０ → ｃ〔ｋ〕＝Ａ＋Ｂ （Ｓ２） ａ〔ｋ〕＝１ → ｃ〔ｋ〕＝Ａ （Ｓ３）

【００２４】 （ｄ）Ｓ３ 次の状態 ａ〔ｋ〕＝０ → ｃ〔ｋ〕＝−Ａ （Ｓ０）

【００２５】上記４状態に対して、以下のように４種の
メトリックが定義される。

【００２６】Ｌ（０，ｋ）＝ｍｉｎ｛Ｌ（０，ｋ−１）
＋（ｚ〔ｋ〕Ａ＋Ｂ）＊＊２，Ｌ（３，ｋ−１）＋（ｚ
〔ｋ〕＋Ａ）＊＊２｝

【００２７】Ｌ（１，ｋ）＝Ｌ（０，ｋ−１）＋（ｚ
〔ｋ〕＋Ａ）＊＊２

【００２８】Ｌ（２，ｋ）＝ｍｉｎ｛Ｌ（２，ｋ−１）
＋（ｚ〔ｋ〕−Ａ−Ｂ）＊＊２，Ｌ（１３，ｋ−１）＋
（ｚ〔ｋ〕−Ａ）＊＊２｝

【００２９】Ｌ（３，ｋ）＝Ｌ（２，ｋ−１）＋（ｚ
〔ｋ〕−Ａ）＊＊２

【００３０】メモリＬ（ｊ，ｋ）には任意の値を持つｚ
〔ｋ〕の２乗計算が含まれているので、この演算を実施
する回路を考慮すると、動作速度が高速でなければなら
ず、回路規模も大きくなる。そのため、この基本原理に
従ったビタビ復号器を実現することは望ましくない。こ
の課題を改善するため、メトリックの更新に必要な情報
がＬ（ｊ，ｋ）の大小関係だけであることに着目して、
共通する値を差し引くという規格化メトリックを用いる
方法が好ましい。規格化メトリックは、下記のごとく定
義される。

【００３１】ｍ（ｊ，ｋ）＝｛Ｌ（ｊ，ｋ）−ｚ〔ｋ〕
＊＊２−（Ａ＋Ｂ）＊＊２｝／２／（Ａ＋Ｂ）

【００３２】それぞれの状態の規格化メトリックは、下
記のごとくなる。

【００３３】ｍ（０，ｋ）＝ｍｉｎ｛ｍ（０，ｋ−１）
＋ｚ〔ｋ〕，ｍ（３，ｋ−１）＋α＊ｚ〔ｋ〕−β｝

【００３４】ｍ（１，ｋ）＝ｍ（０，ｋ−１）＋α＊ｚ
〔ｋ〕−β

【００３５】ｍ（２，ｋ）＝ｍｉｎ｛ｍ（２，ｋ−１）
−ｚ〔ｋ〕，ｍ（１，ｋ−１）−α＊ｚ〔ｋ〕−β｝

【００３６】ｍ（３，ｋ）＝ｍ（２，ｋ−１）−α＊ｚ
〔ｋ〕−β

【００３７】ただし、 α＝Ａ／（Ａ＋Ｂ），β＝Ｂ＊（Ｂ＋２＊Ａ）／２／
（Ａ＋Ｂ） である。

【００３８】ビタビ復号器の基本回路 一般にビタビ復号器の基本回路は、ブランチ・メトリッ
ク計算回路（ＢＭＣ）、加算・比較・選択回路（ＡＣ
Ｓ）、パス・メモリー回路（ＰＭ）の３つのブロックで
構成される。ブランチ・メトリック計算回路（ＢＭＣ）
は、ＰＲ（０．５，１，０．５）を等化特性とする４値
４状態ビタビ復号の場合、下記の４つのブランチメトリ
ックｂｍ０〜ｂｍ３の演算を行なう。

【００３９】ｂｍ０〔ｋ〕＝ｚ〔ｋ〕 ｂｍ１〔ｋ〕＝α＊ｚ〔ｋ〕−β ｂｍ２〔ｋ〕＝−ｚ〔ｋ〕 ｂｍ３〔ｋ〕＝−α＊ｚ〔ｋ〕−β

【００４０】これらのブランチ・メトリックはそれぞ
れ、再生信号ｚ（ｋ）と４つの基準値：−Ａ−Ｂ，−
Ａ，Ａ＋Ｂ，Ａとの尤度（メトリック）の相対値に相当
する。この演算回路は、数クロックにまたがって演算し
ても良い。

【００４１】加算・比較・選択回路（ＡＣＳ）は、ブラ
ンチ・メトリックと過去のメトリックを足し合わせて比
較して、もっとも小さいものを選択する回路であり、以
下の規格化メトリック演算を行なう。

【００４２】ｍ（０，ｋ）＝ｍｉｎ｛ｍ（０，ｋ−１）
＋ｂｍ０〔ｋ〕，ｍ（３，ｋ−１）＋ｂｍ１〔ｋ〕｝ ｍ（１，ｋ）＝ｍ（０，ｋ−１）＋ｂｍ２〔ｋ〕 ｍ（２，ｋ）＝ｍｉｎ｛ｍ（２，ｋ−１）＋ｂｍ２
〔ｋ〕，ｍ（１，ｋ−１）＋ｂｍ３〔ｋ〕｝ ｍ（３，ｋ）＝ｍ（２，ｋ−１）＋ｂｍ３〔ｋ〕

【００４３】ここで、確定した規格化メトリックｍ
（ｊ，ｋ）を次のクロックでの演算に引き渡すために、
ラッチが必要になる。したがって、１クロック内に処理
しなければいけない帰還ループになるので、加算・比較
・選択回路（ＡＣＳ）がビタビ復号器を回路化する際の
クリチカル・パスになる。

【００４４】パス・メモリー回路（ＰＭ）は、各状態の
履歴となる識別結果を格納して、更新する回路である。

【００４５】第１実施例 本発明のビタビ復号器の第１実施例を述べる。ＰＲ
（１，１）を等化特性とする３値４状態のビタビ復号
と、ＰＲ（０．５，１，０．５）を等化特性とする４値
４状態のビタビ復号の両者のビタビ復号のトレリス線図
は全く同じであり、ブランチ・メトリックが異なるだけ
である。以下、第１実施例として、４値４状態のビタビ
復号について述べる。簡単のために再生信号は８ビット
でＡＤ変換され、内部の演算も８ビットのままで行なう
場合を例示するが、内部演算のビット数や負の数の取り
扱いについてはこの例示に限定されない。

【００４６】図５はＰＲ（０．５，１，０．５）を等化
特性とする本発明の第１実施例としての４値４状態のビ
タビ復号器の全体ブロック図である。図５に図解したビ
タビ復号器１００は、ブランチ・メトリック計算回路
（ＢＭＣ）１１０、メトリック記憶回路（ＭＭ）１３
０、メトリックの加算・比較・選択回路（ＡＣＳ）１５
０、４個のパス・メモリー回路（ＰＭ）１７０，１７
２，１７４，１７６から構成されている。

【００４７】ビタビ復号器１００の基本動作を述べる。
８ビットの入力信号ＩＮ〔０：７〕はブランチ・メトリ
ック計算回路（ＢＭＣ）１１０に入力される。ブランチ
・メトリック計算回路（ＢＭＣ）１１０は、基準値であ
るＡ〔０：７〕，Ｂ〔０：７〕をもとに、クロック信号
ＣＬＫに応答して、４つのブランチ・メトリックＢＭ０
〔０：７〕〜ＢＭ３〔０：７〕を計算して、次段のメト
リックの加算・比較・選択回路（ＡＣＳ）１５０に出力
する。ここでＡ〔０：７〕，Ｂ〔０：７〕は、上式の
α、βに対応している。メトリックの加算・比較・選択
回路（ＡＣＳ）１５０では、以前のメトリックＭ０
〔０：７〕〜Ｍ３〔０：７〕と最新のブランチ・メトリ
ックＢＭ０〔０：７〕〜ＢＭ３〔０：７〕をもとにして
新たなメトリックＬ０〔０：７〕〜Ｌ３〔０：７〕を計
算してメトリック記憶回路（ＭＭ）１３０に出力すると
ともに、パスの選択信号ＳＥＬ０，ＳＥＬ２をパス・メ
モリー回路（ＰＭ）１７０，１７２に出力する。メトリ
ック記憶回路（ＭＭ）１３０はメトリックの加算・比較
・選択回路（ＡＣＳ）１５０から出力されたメトリック
を記憶する回路であり、メトリックの加算・比較・選択
回路（ＡＣＳ）１５０からメトリックＬ０〔０：７〕〜
Ｌ３〔０：７〕が入力されてラッチし、ラッチ後のＭ０
〔０：７〕〜Ｍ３〔０：７〕をメトリックの加算・比較
・選択回路（ＡＣＳ）１５０に戻す。このメトリック記
憶回路（ＭＭ）１３０とメトリックの加算・比較・選択
回路（ＡＣＳ）１５０とが上述した加算・比較・選択回
路（ＡＣＳ）を構成している。パス・メモリー回路（Ｐ
Ｍ）１７０，１７２，１７４，１７６は、パスを記憶す
る回路である。継承すべきパスの候補を２つ（自分自身
ともう一つ）持っている状態０と状態２では、Ａ系統の
パス・メモリー回路（ＰＭ）１７０，１７２が用いら
れ、継承すべきパスの候補が一つしかない（自分自身か
らは継承しない）状態１と状態３ではＢ系統のパス・メ
モリー回路（ＰＭ）１７４，１７６が用いられる。ＰＭ
ｘ〔０：１５〕は１６クロック前までの各状態の識別結
果であり、ＰＭｘ

〔０〕は内部で一意的に設定され、Ｐ
Ｍｘ〔０：１４〕は次のクロックで継承され、ＰＭｘ
〔１５〕が最終的な識別結果（復号結果）ＤＥＣ_OUT に
なる。ｘは０〜３の数を示す。

【００４８】図６は図５に示したブランチ・メトリック
計算回路（ＢＭＣ）１１０の回路構成図である。ブラン
チ・メトリック計算回路（ＢＭＣ）１１０は、３クロッ
ク前の８ビットの入力信号ＩＮ〔０：７〕をＳＩＧ
〔０：７〕としたときに、下記の４種のブランチ・メト
リックを計算して出力する。

【００４９】ＢＭ０＝ＳＩＧ， ＢＭ１＝Ａ＊ＳＩＧ−Ｂ， ＢＭ２＝−ＳＩＧ， ＢＭ３＝−Ａ＊ＳＩＧ−Ｂ

【００５０】Ａが任意の値である場合には乗算器が必要
になる。しかしながら、ＰＲ（０．５，１，０．５）を
等化特性を基本とする場合には、Ａ＝１／２としてもよ
い。この場合には、乗算を行うことなく、１ビットのビ
ット・シフトで済むので、乗算回路を設けることなく簡
単なシフトレジスタですみ、回路構成が簡単になる。な
お、Ｂの値はＡＤ変換器のビット数に応じて決めるべき
値である。

【００５１】図７はメトリックの加算・比較・選択回路
（ＡＣＳ）１５０のブロック図である。メトリックの加
算・比較・選択回路（ＡＣＳ）１５０は、２入力加算器
（＜Ｃ＝Ａ＋Ｂ＞）１５２，１５４，１５８と、２入力
の比較・選択器（＜ＣＯＭＰＡＲＥ ２＞）１５６から
なり、これらを組み合わせて、下記メトリックを演算す
る。

【００５２】 Ｌ０＝ｍｉｎ｛Ｍ０＋ＢＭ０，Ｍ３＋ＢＭ１｝ Ｌ１＝Ｍ０＋ＢＭ２

【００５３】加算器（＜Ｃ＝Ａ＋Ｂ＞）１６２，１６
４，１６８と、２入力の比較・選択器（＜ＣＯＭＰＡＲ
Ｅ ２＞）１６６とを組み合わせて、下記メトリックを
演算する。

【００５４】 Ｌ２＝ｍｉｎ｛Ｍ２＋ＢＭ２，Ｍ１＋ＢＭ３｝ Ｌ３＝Ｍ２＋ＢＭ３

【００５５】２入力の比較・選択器（＜ＣＯＭＰＡＲＥ
２＞）１５６，１６６は下記ルールで選択信号を出力
する。

【００５６】

【００５７】図８はメトリック記憶回路（ＭＭ）１３０
の回路図である。メトリック記憶回路（ＭＭ）１３０は
それぞれが８ビットのフリップフロップ回路１３１〜１
３４から構成されている。フリップフロップ１３１〜１
３４は、メトリックの加算・比較・選択回路（ＡＣＳ）
１５０で比較・選択された最新のメトリック、Ｌ０
〔０：７〕〜Ｌ３〔０：７〕をクロック信号ＣＬＫに応
答してラッチし、次の計算で用いられるメトリックＭ０
〔０：７〕〜Ｌ３〔０：７〕として保持する。

【００５８】図９はパス・メモリー回路（ＰＭ）１７
０，１７２，１７４，１７６の回路構成図である。状態
０（Ｓ０）と状態２（Ｓ２）のパスを格納するために用
いられるＡ系統のパス・メモリー回路（ＰＭ）１７０，
１７２は、メトリックの加算・比較・選択回路（ＡＣ
Ｓ）１５０内の比較回路（＜ＣＯＭＰＡＲＥ ２＞）１
５６，１６６からの選択信号ＳＥＬｘに応じてシリアル
・シフトとパラレル・ロードを選択する。すなわち、Ｓ
ＥＬ＝０であれば前の識別結果ＰＭ_OUT 〔１：１４〕を
継承し、ＳＥＬ＝１であれば別の状態の識別結果である
ＰＭ_IN〔１：１４〕を継承する。ＰＭ

〔０〕に相当する
最新の識別結果としては、図４の状態推移から一意的に
０を与える。状態１（Ｓ１）と状態３（Ｓ３）のパスを
格納するために用いられるＢ系統のパス・メモリー回路
（ＰＭ）１７４，１７６は、パラレル・ロードのみを行
なう。すなわち、別の状態の識別結果であるＰＭ
_INT 〔１：１４〕を継承する。ＰＭ

〔０〕に相当する最
新の識別結果としては、図４の状態推移から一意的に１
を与える。

【００５９】４値４状態ビタビ復号のアルゴリズムをそ
のまま適用した上記の回路では、メトリックの加算・比
較・選択回路（ＡＣＳ）１５０においてメトリックの小
さく方を選択することを繰り返しているためにメトリッ
クＭ０〜Ｍ３が単調減少し、有限なビット長での演算で
は確実にオーバー・フローする。図１０はＰＲ（０．
５，１，０．５）に等化した再生信号に対して４値４状
態ビタビ復号を適用したときのメトリックの変化の様子
を示すグラフである。横軸はビット・クロック時間を示
し、縦軸はメトリックＭ０〜Ｍ３を示す。図１０を参照
すると、１００００ビットの識別を繰り返すと、メトリ
ックが単調に減少することが判る。単調に現象するメト
リックは−６．１×１０⁺³Ｅまで達する。したがって、
有効なビット長でビタビ復号器の回路を実現するために
はなんらかの改善処理をする必要がある。

【００６０】その１方法としては、記録変調符号に工夫
を加えて、ある一定の数のデータを処理したらメトリッ
クをクリアすることが考えられるが、そのような工夫の
加わっていない既存の記録変調符号では困難である。ま
た、ＰＲ（１，１）やＰＲ（１，−１）用の３値２状態
ビタビ復号では、２つの状態のメトリックの差（差動メ
トリック）を計算して場合分けすることでビタビ復号器
を構成することができるのでメトリックがオーバー・フ
ローすることは無いが、上述した４値４状態ビタビ復号
のように状態数の多いビタビ復号に差動メトリックを適
用しようとすると、場合分けが非常に複雑になり、容易
に適用できない。

【００６１】第２実施例 本発明のビタビ復号器の第２実施例は上述した第１実施
例における問題を改善している。本発明のビタビ復号器
の第２実施例を述べる。図１１は第２実施例のビタビ復
号器１００Ａの構成図である。ビタビ復号器１００Ａ
は、図５に図解したビタビ復号器１００と同様、ブラン
チ・メトリック計算回路（ＢＭＣ）１１０、メトリック
記憶および圧縮回路（ＭＭ１）１３０Ａ、メトリックの
加算・比較・選択回路（ＡＣＳ）１５０、および、パス
・メモリー回路（ＰＭ）１７０，１７２，１７４，１７
６を有する。図５に図解したビタビ復号器１００と図１
１に図解したビタビ復号器１００Ａを比較すると、メト
リック記憶および圧縮回路（ＭＭ）１３０Ａが異なる。
ブランチ・メトリック計算回路（ＢＭＣ）１１０、メト
リックの加算・比較・選択回路（ＡＣＳ）１５０、およ
び、パス・メモリー回路（ＰＭ）１７０，１７２，１７
４，１７６は、図６、図７、図９に図解した回路と実質
的に同じである。

【００６２】図１２は図１１に図解したメトリック記憶
および圧縮回路（ＭＭ１）１３０Ａの回路構成を示す図
である。図１２に図解したメトリック記憶および圧縮回
路（ＭＭ）１３０Ａと、図８に図解したメトリック記憶
回路（ＭＭ）１３０とを比較すると、メトリック記憶回
路（ＭＭ）１３０Ａは、３個のＤ型フリップフロップ１
３２〜１３４と、３個の減算回路１３５〜１３７から構
成されており、図８のＤ型フリップフロップ１３１が削
除され、３個の減算回路１３５〜１３７が付加されてい
る。図８のメトリック記憶回路（ＭＭ）１３０におい
て、メトリックＬ０〔０：７〕〜Ｌ３〔０：７〕をその
まま、Ｄ型フリップフロップ１３１〜１３４でラッチし
て次の計算に用いると、上述したように、負の数がどん
どん大きくなってオーバー・フローする。この問題を解
決するため、図１２に示したメトリック記憶および圧縮
回路（ＭＭ）１３０Ａでは、減算回路（＜Ｃ＝Ａ−Ｂ
＞）１３５〜１３７でＭｎ＝Ｌｎ−Ｌ０（ｎは１〜３）
という演算をしてから、Ｄ型フリップフロップ１３２〜
１３４でラッチし、Ｍ０〔０：７〕〜Ｍ３〔０：７〕と
して出力している。明らかなように、常に、Ｍ０＝０と
なるので、図７に示したメトリックの加算・比較・選択
回路（ＡＣＳ）１５０における、Ｍ０＋ＢＭ０，Ｍ０＋
ＢＭ２を行なう加算器１５２，１５８を省略できる。

【００６３】図１３は第２実施例の効果を示すグラフで
ある。図１０に図解したように、第１実施例においては
単調減少して−６．１×１０⁺³まで達したメトリック
が、本実施例では、図１３に図解したように、メトリッ
クが＋４．５〜−４．０程度の範囲に収まっていて、オ
ーバー・フローしなくなっていることが判る。すなわ
ち、図１２に示したメトリック記憶および圧縮回路（Ｍ
Ｍ）１３０Ａにおける減算回路（＜Ｃ＝Ａ−Ｂ＞）１３
５〜１３７でＭｎ＝Ｌｎ−Ｌ０（ｎは１〜３）という減
算をしてオーバーフローを防止している。

【００６４】第２実施例の変形例 第２実施例では、メトリックＬ０をメトリックＬ０〜Ｌ
３から差し引きことにしているが、Ｌ１，Ｌ２，Ｌ３の
いずれかを用いてＬ０〜Ｌ３から差し引いても構わな
い。また、Ｌ０〜Ｌ３の平均値を計算してＬ０〜Ｌ３か
ら差し引いても良い。ただし、この場合、平均値を計算
するためには加算器が必要になるので、回路構成が幾分
複雑になるとともに、動作可能クロック周波数が遅くな
るという不利益がある。しかしながら、上記いずれの場
合も、オーバーフローを防止できる。

【００６５】第３実施例 上述したビタビ復号器が適用されるディジタル・マス・
ストレージ装置においては、高速化の要求が強くなって
いる。ビタビ復号器の高速回路化を実現するときに問題
になるのは、メトリックの加算・比較・選択回路（ＡＣ
Ｓ）１５０におけるループであり、下記の演算を１クロ
ック以内に行なわなければならない。

【００６６】加算→比較→選択→記憶

【００６７】第２実施例を適用した場合、下記の演算を
１を１クロック以内に行なわなければならない。

【００６８】加算→比較→選択→減算→記憶

【００６９】第２実施例のメトリック記憶および圧縮回
路（ＭＭ）１３０Ａに減算回路１３５〜１３７による減
算処理が挿入された分だけ、確実に動作可能クロック周
波数が遅くなる。第３実施例は上述した不具合を解決す
る。図１４は第２実施例のビタビ復号器１００Ｂの構成
図である。ビタビ復号器１００Ｂは、図５に図解したビ
タビ復号器１００と同様、ブランチ・メトリック計算回
路（ＢＭＣ）１１０、メトリック記憶および圧縮回路
（ＭＭ２）１３０Ｂ、メトリックの加算・比較・選択回
路（ＡＣＳ）１５０、および、パス・メモリー回路（Ｐ
Ｍ）１７０，１７２，１７４，１７６を有する。図５に
図解したビタビ復号器１００と図１４に図解したビタビ
復号器１００Ｂを比較すると、メトリック記憶および圧
縮回路（ＭＭ２）１３０Ｂが異なる。ブランチ・メトリ
ック計算回路（ＢＭＣ）１１０、メトリックの加算・比
較・選択回路（ＡＣＳ）１５０、および、パス・メモリ
ー回路（ＰＭ）１７０，１７２，１７４，１７６は図
６、図７、図９に図解した回路と実施的に同じである。

【００７０】図１５は図１４に図解した第３実施例のビ
タビ復号器１００Ｂにおけるメトリック記憶回路（ＭＭ
２）１３０Ｂの回路構成を示す図である。メトリック記
憶および圧縮回路（ＭＭ２）１３０Ｂは、Ｄ型フリップ
フロップ１４１〜１４４、除算（割り算）回路１４５、
減算器１４６〜１４９、および、図８に図解したと同様
のＤ型フリップフロップ１３１〜１３４を有している。
メトリックの加算・比較・選択回路（ＡＣＳ）１５０で
選択された最新のメトリックＬ０〔０：７〕〜Ｌ３
〔０：７〕は、そのままＤ型フリップフロップ１４１〜
１４４でラッチされて、規格化メトリックＭ０〔０：
７〕〜Ｍ３〔０：７〕として出力される。除算（割り
算）回路１４５でメトリックＭ０〔０：７〕のみが１／
２される。この除算（割り算）回路１４５は、メトリッ
クＭ０〔０：７〕を１／２にするから、実際は、シフト
レジスタで実現されており、割り算は行わない。減算回
路１４６〜１４９で除算（割り算）回路１４５において
１／２にされたメトリックＭ０〔０：７〕が最新のブラ
ンチ・メトリックＢＭ０〜ＢＭ３〔０：７〕から差し引
かれて、そのブランチ・メトリックがＤ型フリップフロ
ップ１３１〜１３４で保持された後、正規化されたブラ
ンチ・メトリックＮＢＭ０〜ＮＢＭ３〔０：７〕が出力
される。以上のとおり、メトリックを正規化するための
演算はメトリックの加算・比較・選択回路（ＡＣＳ）１
５０の演算処理ループの外に出ることになり、下記の演
算を１クロック以内に行なえば良い。

【００７１】加算→比較→選択→記憶

【００７２】その結果、第３実施例のビタビ復号器１０
０Ｂは、第２実施例のメトリック記憶および圧縮回路
（ＭＭ１）１３０を適用した場合に比べて、高速動作が
可能になる。すなわち、第３実施例のビタビ復号器１０
０Ｂはは高速動作が可能なビタビ復号器である。第３実
施例において、重要なのは、除算回路１４５において１
／２されたメトリックＭ０を、減算器１４６〜１４９で
ＢＭ０〜ＢＭ３から差し引くところである。このメトリ
ック制御を行う減算器１４６〜１４９では、第２実施例
のビタビ復号器１００Ａに比べて、メトリックを正規化
する演算が１クロックだけ遅れて行なわれることになる
ので、無駄時間が大きくなる。したがって、Ｍ０〔０：
７〕を直接、ブランチ・メトリックＢＭ０〜ＢＭ３
〔０：７〕から差し引いた場合には、ループ・ゲインが
大きすぎて位相余裕が無くなりメトリックが発散するこ
とがある。この現象を図１６に示す。図１６を参照する
とメトリックが収束せずに、徐々に大きくなっていく様
子がわかる。もっと長い時間が経てばメトリックは発散
するので、実際の回路では確実にオーバー・フローする
ことになる。したがって、ブランチ・メトリックＢＭ０
〜ＢＭ３から差し引くメトリックＭ０は１よりも小さい
適当な値を掛け合わされたものでなければならない。任
意の１よりも小さい値を用いると乗算回路が必要になる
ので、メトリック制御回路におけるループが、下記処理
になる。

【００７３】掛け算→減算→記憶

【００７４】この処理方法では、メトリックの加算・比
較・選択回路（ＡＣＳ）１５０のループ処理時間よりも
動作可能クロック周波数が遅くなる。これに対して、第
３実施例においては、除算回路１４５は実際はシフトレ
ジスタで構成され、１／２にする演算は１ビットだけシ
フトした値を用いるだけなので、演算に必要な時間は非
常に短く、上述したメトリック制御処理におけるループ
は、下記のごとくなる。

【００７５】減算→記憶

【００７６】この処理から明瞭なように、ビタビ復号器
１００Ｂにおいては、メトリックの加算・比較・選択回
路（ＡＣＳ）１５０のループ処理時間よりも確実に早く
動作する。メトリックＭ０を１／２してからブランチ・
メトリックＢＭ０〜ＢＭ３から差し引いた場合のメトリ
ックを図１７に示す。図１７において、メトリックは−
４．５〜＋２．５程度の範囲に納まっており、オーバー
・フローしないとともに、メトリックの加算・比較・選
択回路（ＡＣＳ）１５０におけるループ処理回数が必要
最小限となる。

【００７７】第３実施例の第１変形例 第３実施例では、もっとも簡単で効果が大きいメトリッ
クＭ０を１／２してからブランチ・メトリックＢＭ０〜
ＢＭ３を差し引く方法について例示したが、メトリック
Ｍ０でなくてメトリックＭ１，Ｍ２，Ｍ３のいずれかを
１／２にして、このように１／２にしたメトリックから
ブランチ・メトリックＢＭ０〜ＢＭ３を減じてもよい。

【００７８】第３実施例の第２変形例 また、メトリックＭ０〜Ｍ３の平均値を１／２してから
ＢＭ０〜ＢＭ３から差し引くことにしても良い。ただ
し、この場合、メトリックＭ０〜Ｍ３の平均値を算出す
るのに加算回路が必要になる。

【００７９】第３実施例の第３変形例 なお、必ずしもメトリックＭ０を１／２にする必要はな
く、任意の１以下の数値を掛けてもも良い。ただし、そ
の場合、除算回路１４５がシフトレジスタではなく、実
際に除算を行う回路となる。

【００８０】第３実施例の第４変形例 図１８は、図１５に図解したメトリック記憶および圧縮
回路（ＭＭ）１３０Ｂの変形回路図である。図１８に図
解したメトリック記憶および圧縮回路（ＭＭ）１３０
Ｂ’は、除算回路（シフトレジスタ）１４５の後段に、
メトリックＭ０を１／２にした後、定数γを減じる減算
回路１４５Ａを付加したものである。たとえば、定数γ
＝０．４とすれば、除算回路１４５と減算回路１４５Ａ
とで、メトリックＭ０の１／２−０．４という演算をし
たことになる。したがって、除算回路１４５をシフトレ
ジスタで実現して、除算回路または乗算回路を用いず
に、メトリックＭ０の半分以外のメトリックからブラン
チ・メトリックを減じることも可能になる。図１８に図
解したメトリック記憶および圧縮回路（ＭＭ）１３０
Ｂ’において、γ＝０．４にした場合のメトリックの変
動を図１９に示す。図１９に示したメトリックは＋３．
５〜＝３．０の範囲に収まっている。ここで、注目すべ
きは、＋側のメトリックの変動と−側のメトリックの変
動がほぼ同じであることである。このことは、必要ビッ
ト数が＋側と−側とがほぼ同じあり、図１７のメトリッ
クの変動より変動幅が小さいから、ビット数がより少な
くできるという利点がある。

【００８１】第３実施例の第５変形例 第３実施例において、メトリック制御処理は１クロック
以内で処理を終えないといけないわけではなく、数クロ
ック前のメトリックＭ０〜Ｍ３を用いて制御しても良
い。但し、この場合には無駄時間が大きくなるので、メ
トリック制御処理のループ・ゲインはもっと小さくする
必要がある。

【００８２】以上、ＰＲ（０．５，１，０．５）を等化
特性とする４値４状態のビタビ復号を中心に述べたが、
ＰＲ（１，１）を等化特性とする３値４状態のビタビ復
号についても上記同様である。

【００８３】

【発明の効果】本発明によれば、ビタビ復号器における
メトリックを正規化することにより、メトリックが単調
減少してオーバー・フローすることが防止でき、有限な
ビット長でビタビ復号器の回路化が実現できる。また、
本発明のビタビ復号器においてはメトリックの加算・比
較・選択回路（ＡＣＳ）における加算回路を数個を削除
できる。

【００８４】また本発明によれば、メトリックの加算・
比較・選択回路（ＡＣＳ）における帰還ループを少なく
し、高速動作が可能になる。この場合、メトリックのオ
ーバー・フローを避けることができる。

【図面の簡単な説明】

【図１】図１（Ａ）〜図１（Ｃ）はそれぞれ、３値識別
を行う場合における、ＰＲ（１，１）の等化特性の振幅
特性、単位パルス応答特性、アイ・パターンを示すグラ
フである。

【図２】図２（Ａ）〜図２（Ｃ）はそれぞれ、２値識別
または４値識別を行う場合における、ＰＲ（０．５，
１，０．５）の等化特性の振幅特性、単位パルス応答特
性、アイ・パターンを示すグラフである。

【図３】図３（Ａ）、（Ｂ）はＰＲ（１，１）を等化特
性とする３値４状態のビタビ復号の状態推移図とトレリ
ス線図である。

【図４】図４（Ａ）、（Ｂ）はＰＲ（０．５，１，０．
５）を等化特性とする４値４状態のビタビ復号の状態推
移図とトレリス線図である。

【図５】図５は本発明の第１実施例としての４値４状態
ビタビ復号器の全体ブロック図である。

【図６】図６は図５に示したブランチ・メトリック計算
回路（ＢＭＣ）の回路構成図である。

【図７】図７は図５に示したメトリックの加算・比較・
選択回路（ＡＣＳ）のブロック図である。

【図８】図８は図５に示したメトリック記憶回路（Ｍ
Ｍ）の回路図である。

【図９】図９は図５に示したパス・メモリー回路（Ｐ
Ｍ）の回路構成図である。

【図１０】図１０は図５に図解したビタビ復号器におい
てＰＲ（０．５，１．０．５）に等化した再生信号に対
して４値４状態ビタビ復号を適用したときのメトリック
の変化の様子を示すグラフである。

【図１１】図１１は本発明の第２実施例のビタビ復号器
の構成図である。

【図１２】図１２は図１１に図解したビタビ復号器にお
けるメトリック記憶回路（ＭＭ１）回路構成を示す図で
ある。

【図１３】図１３は本発明の第２実施例の効果を示すグ
ラフである。

【図１４】図１４は第３実施例のメトリック記憶回路
（ＭＭ２）の回路構成を示す図である。

【図１５】図１４は第３実施例のメトリック記憶回路
（ＭＭ２）の回路構成を示す図である。

【図１６】図１６はメトリック制御をしない場合のメト
リックの変動を示すグラフである。

【図１７】図１７は図１５のメトリック記憶および圧縮
回路を用いた時のメトリックの変動を示すグラフであ
る。

【図１８】図１８は図１５に図解したメトリック記憶お
よび圧縮回路（ＭＭ）の変形回路図である。

【図１９】図１９は図１８のメトリック記憶および圧縮
回路を用いた時のメトリックの変動を示すグラフであ
る。

【符号の説明】

１００，１００Ａ，１００Ｂ・・ビタビ復号器 １１０・・ブランチ・メトリック計算回路（ＢＭＣ） １３０・・メトリック記憶回路（ＭＭ） １５０・・メトリックの加算・比較・選択回路（ＡＣ
Ｓ） １７０，１７２，１７４，１７６・・パス・メモリー回
路（ＰＭ）

フロントページの続き (56)参考文献 特開 平８−180608（ＪＰ，Ａ) 特開 平８−8763（ＪＰ，Ａ) 特開 平７−264079（ＪＰ，Ａ) 特開 平７−66736（ＪＰ，Ａ) 特開 平７−66735（ＪＰ，Ａ) 特開 平６−338914（ＪＰ，Ａ) 特開 平６−338913（ＪＰ，Ａ) 特開 平６−334692（ＪＰ，Ａ) 特開 平６−268531（ＪＰ，Ａ) 特開 平５−211447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G11B 20/00 H04L 25/00 H04L 1/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ブランチ・メトリック計算回路（ＢＭＣ）
   と、前記ブランチ・メトリック計算回路から出力された各状
   態のブランチ・メトリックと過去のメトリックを加算す
   る加算器と、加算器の出力を比較して最も尤度の大きい
   メトリックを選択する比較・選択器と、メトリックを記
   憶する保持回路とを有する、メトリックの 加算・比較・
   選択回路（ＡＣＳ）と、前記メトリックの加算・比較・選択回路で選択された最
   新のメトリックを保持し、規格化メトリックを出力す
   る、メトリック記憶・規格化回路と、 前記加算・比較・選択回路（ＡＣＳ）の比較回路の選択
   信号に応じて複数の状態のパスを保持する パス・メモリ
   ー回路（ＰＭ）と を有し、ＰＲ（Ａ，Ａ）を等化特性とする３値４状態の
   ビタビ復号またはＰＲ（Ａ，２Ａ，Ａ）を等化特性とす
   る４値４状態のビタビ復号などの多値多状態ビタビ復号
   に適したビタビ復号器であって、 前記メトリック記憶・規格化回路は、 前記加算・比較・選択回路（ＡＣＳ）から出力された最
   新のメトリックを保持する保持回路と、 該保持回路に保持されたメトリックを１／２にする回路
   と、 該１／２にされたメトリックから前記最新のブランメト
   リックを減じる減算回路と を有し、メトリックの記憶および規格化を行う、 ことを特徴とする、ビタビ復号器。
2. 【請求項２】前記メトリックを１／２にする回路の後段
   に、所定の定数を減じる減算回路をさらに設けたことを
   特徴とする、 請求項１または２記載のビタビ復号器。